JP2001156263A - メモリデバイス及びその製造方法、並びに電子機器 - Google Patents

Abstract

(57)【要約】 【課題】 メモリセルのサイズを縮小しつつ、書込み
／読み出し動作の安定性の高い単純マトリクス構造のメ
モリデバイス及びその製造技術を提供する。 【解決手段】 各メモリセルにおいて、第１の線状電極
と第２の線状電極を、層方向（水平方向）に対しても重
なりを有するように立体的に形成する。例えば、一方の
線状電極が、他方の線状電極に形成された凹部のくぼみ
部分に配置されるように立体的に形成する。また、例え
ば、一方の線状電極に櫛状に枝部を形成し、他方の線状
電極に形成された凹部のくぼみ部分に、前記枝部が挿入
されるように立体的に形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、単純マトリクス構
造のメモリデバイス及びその製造技術に関わる。

【０００２】

【従来の技術】メモリデバイスとして、メモリ層に種々
の材料を用いたものが開発されている。例えば、強誘電
体材料は比誘電率が数百から数千と極めて大きく、キャ
パシタの材料に用いれば大規模集積回路に好適な小面
積、大容量のキャパシタが得られる。強誘電体材料は自
発分極を持ち、外部電場の作用により分極方向を反転さ
せることができるため、この特性を用いて不揮発性メモ
リを製造することができる。

【０００３】強誘導体材料の分極特性は図１０に示すよ
うなヒステリシス特性を示す。強誘電体材料に電圧Ｅを
印加して分極させた場合、電圧を“０”に戻しても、点
１００または点１０２で示される残留分極値±Ｐｒの状
態が保持されるという特性があるため、点１００または
点１０２で示される残留分極値の各々にデジタル信号の
“１”，“０”を対応させることで、不揮発性メモリと
して機能させることができる。

【０００４】具体的には、閾値電圧Ｖcを越える充分な
大きさの電圧Ｖ（飽和電圧）を印加することによって、
“０”を記録し、また、閾値電圧−Ｖc を越える充分な
大きさの電圧−Ｖ（飽和電圧）を印加し、“１”の状態
を記録する。この“１”の状態が記録されている場合
に、電圧Ｖ を印加すると、分極状態が点１００から点
１０２に転移する。この時、両分極差２Ｐｒに相当する
電荷が放出される。一方、“０”の状態にあるときは、
点１０２→点１０１→点１０２と分極状態が変化するの
で両分極差は“０”である。従って、電圧Ｖの印加によ
って発生する電荷量を検出することにより、記憶状態が
“１”か“０”かを読出すことができる。

【０００５】この他、メモリ層の材料に誘電体又は電荷
移動錯体を用いることができる。

【０００６】図１１は、前述した分極を利用したメモリ
デバイスのうち、単純マトリクス構造の具体的な構成を
示す図である。このメモリデバイスは、支持体となる基
板１１０の両面上に互いに交差した一対の線状の下部電
極１１１、上部電極１１２が配置され、この両電極１１
１、１１２間にメモリ層１１３が設けられて、上下線状
電極１１１、１１２が積層方向に重なる交差部にメモリ
セルが構成される。ここで、積層方向とは、基板／下部
電極／メモリ層／上部電極のように、製造過程において
積層される方向を意味し、図では垂直方向に相当する。
図１２に、単純マトリクス構造が３×３のマトリクスの
場合の等価回路を示す。図１２（ａ）はメモリセル配置
図、同図（ｂ）は、メモリセル１２５に電圧を印加する
場合の等価回路図である。

【０００７】

【発明が解決しようとする課題】メモリデバイスにおい
て、書込み／読み出しの安定性には、強誘電体の場合は
残留分極値の大きさ、誘電体の場合はキャパシタ容量、
電荷移動錯体の場合はインピーダンスが大きく関わる。
これらの値がセンシング対象となる電荷量等に直接的に
関係するためである。

【０００８】残留分極値等の値は各メモリセルにおける
電極の対向面積に大きく依存している。具体的には、例
えばはキャパシタの容量であれば、対向面積をＳ、電極
間距離をｄ、誘電率をεとすると、Ｃ＝εＳ／ｄの関係
がある。また、例えば残留分極値であれば、分極率を
ｘ、電界の強さをＥとすると、分極値ＰはＰ＝ｘＥの関
係がある。強誘電体メモリは、この関係がヒステリシス
を示す特性を利用している。

【０００９】大容量メモリを実現するためには個々のメ
モリセルのサイズを縮小する必要があるが、従来の単純
マトリクス構造のメモリデバイスにおいては、メモリセ
ルは上下線状電極が積層方向に対向して誘電体等を挟む
構造となっているため、メモリセルのサイズの縮小は上
下電極の対向面積が縮小することを意味する。しかし、
対向面積が縮小すると、キャパシタの容量や残留分極値
等が減少してしまって、書込み／読み出し動作が不安定
になるという問題があった。

【００１０】そこで、本発明は、メモリセルのサイズを
縮小しつつ、書込み／読み出し動作の安定性の高い単純
マトリクス構造のメモリデバイス及びその製造技術を提
供することを目的とする。

【００１１】また、本発明は、大容量かつ小型のメモリ
デバイス及びその製造技術を提供することを目的とす
る。

【００１２】

【課題を解決するための手段】本発明のメモリデバイス
は、第１の線状電極と、前記第１の線状電極上に形成さ
れたメモリ層と、前記メモリ層上に形成され、前記第１
の線状電極に直交する第２の線状電極とを備えており、
前記第１の線状電極と前記第２の線状電極が積層方向に
重なる各交差部にメモリセルが形成される単純マトリク
ス構造のメモリデバイスであって、前記第１の線状電極
と前記第２の線状電極は、前記各交差部において層方向
に重なりを有するように形成されていることを特徴とす
る。

【００１３】前記各交差部において、一方の線状電極
が、他方の線状電極に形成された凹部のくぼみ部分に配
置することにより、層方向に重なりを有するように形成
することができる。

【００１４】また、前記各交差部において、一方の線状
電極には櫛状に枝部が形成されており、他方の線状電極
に形成された凹部のくぼみ部分に、前記枝部が挿入され
るように配置することによっても、層方向に重なりを有
するように形成することができる。

【００１５】本発明のメモリデバイスの製造方法は、２
つの線状電極が積層方向に重なる各交差部にメモリセル
が形成される単純マトリクス構造のメモリデバイスの製
造方法であって、基板上に第１の線状電極を複数形成す
る第１工程と、前記第１の線状電極上にメモリ層を形成
する第２の工程と、前記第１の線状電極の間に位置する
前記メモリ層に対し溝部を形成する第３の工程と、第２
の線状電極を、その一部が前記溝部の内部に入り込んだ
状態で、前記第１の線状電極と直交する方向に複数形成
する第４工程とを備えることを特徴とする。

【００１６】また、基板上に第１の線状電極を凹形状に
複数形成する第１工程と、前記第１の線状電極上にメモ
リ層を形成する第２の工程と、前記第１の線状電極の凹
形状のくぼみ部分に位置する前記メモリ層に対し溝部を
形成する第３の工程と、第２の線状電極を、その一部が
前記溝部の内部に入り込んだ状態で、前記第１の線状電
極と直交する方向に複数形成する第４工程とを備えるよ
うにしても良い。

【００１７】本発明のメモリデバイスにおいて、メモリ
層を構成する膜はゾル・ゲル法、ＭＯＤ法、スパッタ法
又は印刷法で成膜することができる。また、メモリ層を
強誘電体もしくは電荷移動錯体からなるように構成する
ことができる。強誘電体としては、チタン酸鉛（ＰｂＴ
ｉＯ_３）、ジルコン酸チタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）
Ｏ_３）、ジルコン酸鉛（ＰｂＺｒＯ_３）、チタン酸鉛ラ
ンタン（（Ｐｂ，Ｌａ），ＴｉＯ_３）、ジルコン酸チタ
ン酸鉛ランタン（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ_３）
又は、マグネシウムニオブ酸ジルコニウムチタン酸鉛
（Ｐｂ（Ｚｒ，Ｔｉ）（Ｍｇ，Ｎｂ）Ｏ_３）のうち何れ
かの強誘電体を用いることができる。

【００１８】本発明のメモリデバイスは、電子機器のメ
モリとして使用することができる。電子機器とは、コン
ピュータ、プリンタ等のＣＰＵ、メモリ、データの入出
力装置を備えたものをいう。

【００１９】本発明において、「層方向」とは、メモリ
層や電極層を積層する方向（積層方向）に直交する方向
であって、メモリ層や電極層を平面層とみなした場合の
面方向に相当する。より具体的には、メモリデバイスを
構成する層のベースとなる基板の面方向に相当する。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態を、図
を参照して説明する。 （メモリデバイス製造工程）図１は、本発明のメモリデ
バイスの製造工程を示す図である。本実施形態では強誘
電体層を形成する工程を備えている。 １）下部電極形成工程（図１（ａ）） 基板１０上に下部電極層１１を形成する。基板１０は、
強誘電体層の成形プロセスに対する耐熱性および耐食性
を備えている。例えば、耐熱性については、強誘電体層
の成形プロセスによって、例えば４００℃〜９００℃以
上となることがあるため、これらの温度に耐えられる性
質を備えていることが好ましい。基板が耐熱性に優れて
いれば、強誘電体層の成形条件において、温度設定が自
由に行えるからである。このような材料としては、例え
ば、石英ガラス、ソーダガラス、コーニング７０５９、
日本電気ガラスＯＡ―２等の耐熱性ガラスがある。特
に、石英ガラスは、耐熱性に優れる。その歪点は、通常
のガラスが４００℃〜６００℃であるのに対し、１００
０℃である。

【００２１】下部電極層１１は、直流スパッタ法、電子
ビーム蒸着法等で白金を成膜することで得られる。白金
の他に好適な電極として、パラジウム等の貴金属電極、
ＩｒＯ_２，ＲｕＯ_２，ＲｅＯ_３等の導電性化合物があ
る。但し、下部電極に多結晶シリコンを使用すると、多
結晶シリコンが強誘電体層に酸化されてしまい、界面に
低誘電率のシリコン酸化物が形成されるため、キャパシ
タの特性が劣化してしまう。従って、下部電極層の材料
の選択には注意を要する。

【００２２】下部電極層１１の成膜後、レジスト（図示
せず）を塗布し、線状にパターニングを行い、これをマ
スクとしてドライエッチングを施す。かかる工程によ
り、線状の複数の下部電極１１が形成されることにな
る。なお、図では、手前から奥に向かう方向に線状とな
っている。

【００２３】各下部電極１１の形状としては、例えば図
２（ａ）に示すように、Ｙ方向の辺よりもＺ方向の辺の
方が長く、Ｘ方向に線状となる直方体形状が考えられ
る。

【００２４】また、例えば図２（ｂ）に示すように、基
板１０に埋め込まれており、ＺＹ断面が凹状であって、
Ｘ方向に線状となる形状が考えられる。この場合、基板
１０に対してエッチングを行って溝を形成してから、そ
の溝に下部電極１１を成膜する。そして、前記溝に成膜
された下部電極層に対して再度エッチングを行うことに
より、断面が凹状となる下部電極を形成することができ
る。 ２）メモリ層形成工程（図１（ｂ）） 下部電極１１上に例えば強誘電体からなるメモリ層１２
を成膜する。本実施の形態ではゾル・ゲル法で強誘電体
層をメモリ層として成膜する場合について説明する。強
誘電体層１２は、キャパシタに使用できるものあれば、
その組成は任意のものを適用することができる。例え
ば、ＰＺＴ系圧電性材料の他、ニオブや酸化ニッケル、
酸化マグネシウム等の金属酸化物を添加したもの等が適
用できる。具体的には、チタン酸鉛（ＰｂＴｉＯ_３）、
ジルコン酸チタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３）、ジ
ルコン酸鉛（ＰｂＺｒＯ_３）、チタン酸鉛ランタン
（（Ｐｂ，Ｌａ），ＴｉＯ_３）、ジルコン酸チタン酸鉛
ランタン（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ_３）又は、
マグネシウムニオブ酸ジルコニウムチタン酸鉛（Ｐｂ
（Ｚｒ，Ｔｉ）（Ｍｇ，Ｎｂ）Ｏ_３）等を適用すること
ができる。

【００２５】ゾル・ゲル法で成膜する場合は、強誘電体
層を形成可能な金属成分の水酸化物の水和錯体、即ち、
ゾルを下部電極１１及び基板１０上に塗布・乾燥・脱脂
処理して強誘電体膜前駆体とし、この前駆体をＲＴＡ処
理で結晶化して強誘電体薄膜を得る。具体的には、ジル
コン酸鉛とチタン酸鉛とのモル混合比が５６％：４４％
となるようなアモルファス状態のＰＺＴ系圧電体膜前駆
体を、最終的な膜厚が、０．３μｍとなるまで所望の回
数の塗布／乾燥／脱脂を繰り返して成膜する。

【００２６】前記ゾルは、例えば以下の方法により調整
できる。２−ｎ−ブトキシエタノールを主溶媒として、
これにチタニウムテトライソプロポキシド、テトラ−ｎ
−プロポキシジルコニウムを混合し、室温下で２０分間
攪拌する。次いで、ジエタノールアミンを加えて室温で
更に２０分間攪拌する。更に酢酸鉛を加え、８０℃に加
熱する。加熱した状態で２０分間攪拌し、その後、室温
になるまで自然冷却する。この工程でゾルが得られる。
このゾルを０．１μｍの厚さでスピンコーティングす
る。ゾルの膜厚を均一にするために最初は５００ｒｐｍ
で３０秒間、次に１５００ｒｐｍで３０秒間、最後に５
００ｒｐｍで１０秒間、スピンコーティングする。そし
て、１８０℃／１０分で乾燥した後、４００℃／３０分
で脱脂する。更に、同様の工程を２回繰り返して強誘電
体膜前駆体を成膜する。この強誘電体膜前駆体にＲＴＡ
を用いて酸素雰囲気中で６００℃で５分間、続けて８５
０℃で１分間の連続熱処理を行い、結晶化する。以上の
工程で膜厚０．３μｍの強誘電体層が得られる。

【００２７】また、強誘電体層の結晶化は水熱処理で行
ってもよい。水熱処理とは、例えば、論文"Application
of Hydrothermal Mechanism for Tailor-making Perov
skite Titanate Films", IEEE Proc. of the 9^th Int'l
Symp. on Electrets, Shanghai, China, Sept. 25-30,
pp. 617-622(1996), W-ping Xu, Masanori Okuyama,et
al.,に記述されているように、アルカリ水溶液に強誘
電体膜前駆体を浸漬し、結晶化させる工程である。この
水熱法によれば、比較的低温（例えば、２００℃以下）
で強誘電体膜前駆体を結晶化させることができる。

【００２８】また、上述したゾル・ゲル法に限らず、高
周波スパッタ、ＭＯＤ法（Metal Organic Decomposit
ion Process）、印刷法等でも強誘電体層１２を成膜す
ることができる。スパッタ成膜法に関しては、特開平８
−２７７１９５号公報や、Japanese Journal of App
lied Physics Vol.32 pp4122-4125“Preparationand
Characterrization of Pb(Zr_xTi_1-x)O₃ Thin Fil
ms by ReactiveSputtering Using an Alloy Targ
et”等の文献に詳細に記述されている。

【００２９】また、印刷法による強誘電体層の成膜に関
しては、特開平３−１２８６８１号公報等に詳細に開示
されている。この印刷法は、電歪セラミックス粒子を主
成分とするペーストやスラリーを用いて所望の基板上に
成膜し、熱処理をすることで強誘電体層を得る技術であ
る。この印刷法を用いれば、リソグラフィ技術やレーザ
加工又はスライシング等の機械加工技術の適用が容易で
あり、強誘電体層の形状を任意に設計することができ
る。また、設計の自由度が向上することから、メモリデ
バイスとしてのキャパシタの集積密度を向上させること
ができる。

【００３０】強誘電体層の成膜後、レジスト（図示せ
ず）を塗布し、前記下部電極の位置との関係で定まる所
定位置にパターニングを行い、これをマスクとしてドラ
イエッチングを施して、溝部１４を形成する（図３、図
４参照）。

【００３１】図３は、下部電極が直方体形状の場合に、
その間に位置する強誘電体層に溝部１４を形成した例で
ある。この場合、溝部１４の形状も、下部電極の形状に
合わせて、Ｙ方向の辺よりもＺ方向の辺の方が長い形状
であることが望ましい。

【００３２】また、図４は、下部電極のＺＹ断面が凹状
の場合に、凹部のくぼみ部分に位置する強誘電体層に溝
部１４を形成した例である。この場合、溝部１４の形状
は、下部電極の凹部のくぼみ部分の形状に合わせたもの
となるが、Ｙ方向の辺よりもＺ方向の辺の方が長い形状
であることがより望ましい。

【００３３】ここで、図３（ａ）、図４（ａ）は、溝部
１４の形状がＸ方向に線状となっている例を、図３
（ｂ）、図４（ｂ）は、溝部１４の形状がＸ方向に点線
状となっている例を示している。

【００３４】点線状の場合、Ｘ方向についての溝部の間
隔は、後述する上部電極の間隔と等しい。ただし、溝部
のＸ方向の辺の大きさは上部電極のＸ方向の幅よりも小
さいものとする。また、各溝部はＹ方向に対しても直線
上に並ぶように位置を合わせて形成することが好まし
い。

【００３５】なお、上述したメモリ層（１２）として、
電荷移動錯体を用いることができる。具体的な材料とし
ては、７，７，８，８−テトラシアノキノジメタン（Ｔ
ＣＮＱ）をベースとして、Ｃｕなどをドナーとして用い
た有機金属電荷移動錯体を用いることができる。その
他、誘電体材料も適宜選択して用いることができる。 ３）上部電極形成工程（図１（ｃ）） 上部電極層１３は、直流スパッタ法、電子ビーム蒸着法
等で白金を成膜することで得られる。白金の他に好適な
電極として、パラジウム等の貴金属電極、ＩｒＯ_２，Ｒ
ｕＯ_２，ＲｅＯ_３等の導電性化合物がある。但し、下部
電極と同様に、上部電極の材料の選択には注意を要す
る。

【００３６】ここで、強誘電体層には前記溝部１４が形
成されているため、上部電極層１３はかかる溝部１４を
埋めながら成膜されることになる。

【００３７】上部電極層１３の成膜後、レジスト（図示
せず）を塗布し、前記溝部１４上を通過し下部電極１１
と直交する方向（Ｙ方向）に線状にパターニングを行
い、これをマスクとしてドライエッチング等を施す。か
かる工程により、上部電極１３が、前記溝部１４の内部
に入り込んだ状態で、下部電極１１と直交する方向に複
数形成されることになる。

【００３８】ここで、溝部１４が図３（ａ）、図４
（ａ）のように線状に形成されている場合は、電極材料
について選択性を有するエッチングプロセスとすること
で、メモリセルを形成する部分以外の溝部について電極
材料を除去することができる。なお、図３（ｂ）、図４
（ｂ）のように点線状に形成されている場合は、溝部１
４はメモリセルを形成する部分についてのみ存在するこ
とになるため、溝部内の電極材料を除去する必要はな
い。 （構造の説明）図５〜図８は、本発明の方法により製造
されたメモリデバイスの構造の例を示す模式図である。
各例において、メモリデバイス１は、基板１０、下部電
極１１、強誘電体層１２、上部電極１３を備えている。
また、上部電極１３上には絶縁膜１５が形成されてお
り、隣接するメモリセル間に絶縁膜１５が入り込むこと
により、クロストークの軽減が図られている。

【００３９】なお、各例はデコーダ等の周辺回路を示し
ていないが、メモリデバイスは、メモリを駆動するため
の種々の周辺回路を基板上に備えており、これらの周辺
回路の形成は、通常の半導体ＩＣプロセスを用いること
によって容易に形成することができる。

【００４０】図５（ａ）に示す例では、下部電極１１
は、Ｙ方向（層方向）の辺よりもＺ方向（積層方向）の
方の辺が長い縦型コンポーネントであって、Ｘ方向に線
状となるように、複数形成されている。図５（ｂ）に説
明のために下部電極１１のみ取り出した図を示す。

【００４１】また、上部電極１３は、強誘電体層１２を
挟んで下部電極１１をまたぐ凹部１６を備えており、Ｙ
方向に線状となるように、複数形成されている。図５
（ｃ）に説明のために上部部電極１３のみ取り出した図
を示す。

【００４２】すなわち、下部電極１１と上部電極１３が
Ｚ方向（積層方向）から見て重なる各交差部において、
下部電極が上部電極に形成された凹部１６のくぼみ部分
に配置されることになる。かかる構成では、下部電極１
１と上部電極の凹部１６が対向する領域１７が一つのメ
モリセルを構成している。

【００４３】図６（ａ）に示す例では、下部電極１１
は、Ｙ方向（層方向）の辺よりもＺ方向（積層方向）の
方の辺が長い縦型コンポーネントであって、Ｘ方向に線
状となるように、複数形成されている。図６（ｂ）に説
明のために下部電極１１のみ取り出した図を示す。

【００４４】また、上部電極１３は、櫛状に枝部１８が
形成されており、かかる枝部１８が下部電極１１の間に
挿入された状態で、Ｙ方向に線状となるように、複数形
成されている。図６（ｃ）に説明のために上部部電極１
３のみ取り出した図を示す。

【００４５】すなわち、上部電極１３において２つの枝
部により凹部１６が形成されているとみなせば、下部電
極１１と上部電極１３がＺ方向（積層方向）から見て重
なる各交差部において、下部電極が上部電極に形成され
た凹部のくぼみ部分に配置されることになる。かかる構
成では、下部電極１１と上部電極の凹部１６が対向する
領域１７が一つのメモリセルを構成している。

【００４６】図７（ａ）に示す例では、下部電極１１
は、ＺＹ断面がＺ方向（積層方向）に開口する凹形状で
あって、Ｘ方向に線状となるように、複数形成されてい
る。図７（ｂ）に説明のために下部電極１１のみ取り出
した図を示す。

【００４７】また、上部電極１３は、櫛状に枝部１８が
形成されており、かかる枝部１８が下部電極１１の凹部
のくぼみ部分に挿入された状態で、Ｙ方向に線状となる
ように、複数形成されている。図７（ｃ）に説明のため
に上部部電極１３のみ取り出した図を示す。

【００４８】すなわち、下部電極１１と上部電極１３が
Ｚ方向（積層方向）から見て重なる各交差部において、
下部電極に形成された凹部のくぼみ部分に、上部電極に
形成された枝部が挿入された状態で配置されることにな
る。かかる構成では、下部電極１１と上部電極の枝部１
８が対向する領域１７が一つのメモリセルを構成してい
る。

【００４９】図８（ａ）に示す例では、下部電極１１
は、Ｚ方向（積層方向）に開口する複数の凹部１９を備
えており、Ｘ方向に線状となるように、複数形成されて
いる。凹部１９の形状は図では直方体形状となっている
が、円筒形状であってもよい。図８（ｂ）に説明のため
に下部電極１１のみ取り出した図を示す。

【００５０】また、上部電極１３は、櫛状に枝部１８が
形成されており、かかる枝部１８が下部電極１１の凹部
１９のくぼみ部分に挿入された状態で、Ｙ方向に線状
に、複数形成されている。枝部１８の形状は、例えば前
記凹部１９の形状に合わせて構成することが望ましい。
図８（ｃ）に説明のために上部部電極１３のみ取り出し
た図を示す。

【００５１】すなわち、下部電極１１と上部電極１３が
Ｚ方向（積層方向）から見て重なる各交差部において、
下部電極に形成された凹部１９のくぼみ部分に、上部電
極に形成された枝部１８が挿入された状態で配置される
ことになる。かかる構成では、下部電極１１の凹部１９
と上部電極の枝部１８が対向する領域１７が一つのメモ
リセルを構成している。

【００５２】以上の各例では、各メモリセルにおいて、
上下の電極が立体的に重なるように、すなわち上下の電
極が層方向においても対向面を持つように形成されてい
るため、基板上の占有面積を増やすことなく、メモリセ
ル当りの電極対向面積を増加させることができる。ここ
で、層方向とは、積層方向に直交する方向を意味し、図
では水平方向に相当する。特に、下部電極、凹部のくぼ
み部分、枝部などの形状を、Ｙ方向の辺よりもＺ方向の
辺の方が長くなるように形成することで、基板上の占有
面積を増やすことなく、よりいっそう電極対向面積を増
加させることができる。

【００５３】その結果、強誘電体であれば残留分極値を
充分に確保することができ、誘電体であればキャパシタ
容量を充分に大きくすることができ、電荷移動錯体であ
れば検出電流値を大きくでき、メモリセル当りの基板占
有面積が小さい大容量メモリにおいても書込み・読み出
しの安定性を向上させることができる。 （強誘電体メモリデバイス書込み・読み出し動作）以
下、強誘電体材料を用いた場合のメモリデバイスの書込
み・読み出し動作を説明する。

【００５４】図９に本発明のメモリデバイスの全体構成
図を示す。下部電極、上部電極には、それぞれＸ方向デ
コーダの行線９１、Ｙ方向デコーダの列線９２が接続さ
れている。かかる図に基づいて、メモリデバイスの書込
み・読み出し動作を説明する。なお、強誘電体の残留分
極値が−Ｐｒとなる場合を”１”、Ｐｒとなる場合を”
０”として説明を行う。

【００５５】最初に、書込み動作について説明する。外
部から供給されるアドレス信号に基づいて、前記Ｘ方向
デコーダ、Ｙ方向デコーダにより、書き込み対象となる
メモリセル９３が選択される。各デコーダには電圧発生
器より±１／２Ｖの電圧信号が供給され、かかる電圧信
号は選択されたメモリセル９３に対応する行線、列線に
出力される。なお、Ｖはヒステリシス特性における飽和
電圧であり、自発分極を生じさせるためのしきい値電圧
は１／２以上であるとする。

【００５６】ここで、Ｘ方向デコーダとＹ方向デコーダ
では、供給される電圧信号の極性は常に互いに逆極性と
なっている。すなわち、選択したメモリセル９３に”
１”を書き込む場合は、Ｘ方向デコーダには−１／２
Ｖ、Ｙ方向デコーダには＋１／２Ｖが供給され、”０”
を書き込む場合は、Ｘ方向デコーダには＋１／２Ｖ、Ｙ
方向デコーダには−１／２Ｖが供給されることになる。

【００５７】その結果、選択したメモリセル９３に電圧
＋Ｖ（もしくは−Ｖ）が印加されることとなり、メモリ
セル内の強誘電体層が分極する。分極した後は、電圧Ｖ
が印加されない状態においても残留分極値−Ｐｒが保持
されるため、”１”を記憶することができる。

【００５８】なお、選択したメモリセル９３と同じ行
線、列線に接続される非選択メモリセルに対しては、印
加される電圧が１／２となるため、自発分極は生じず、
書込みは行われない。

【００５９】次に読み出し動作について説明する。読み
出し時においては、常に、Ｘ方向デコーダには＋１／２
Ｖが、Ｙ方向デコーダには−１／２Ｖが供給される。そ
の結果、選択したメモリセルには電圧＋Ｖが印加され、
記録状態が”１”、すなわち残留分極値が−Ｐｒの場合
には、分極状態が−ＰｒからＰｒに分極反転することに
なる。一方、記憶状態が”０”、すなわち残留分極値が
Ｐｒの場合には、分極状態はＰｒから一旦増加した後ま
たＰｒに戻るため、残留分極値はＰｒのままとなる。

【００６０】従って、記録状態が”１”の場合にのみ、
分極状態が−ＰｒからＰｒに反転し、電荷が放出されて
反転電流が生じる。なお、記録状態が”０”の場合に
も、少量の電流が生じるが、前記反転電流に比べ充分に
小さいものとなる。前記反転電流は電圧変換された後セ
ンスアンプにおいて基準電圧と比較され、基準電圧より
大きい場合に記録状態”１”として読み出されることに
なる。

【００６１】この際、分極状態が−ＰｒからＰｒに反転
してしまうため、通常は自動的に再度”１”を書き込む
動作を行う様に制御する。 （その他変形例）本発明により製造したメモリデバイス
は、メモリを備える全ての情報処理機器を始めとする電
子機器、例えばコンピュータの内部記憶装置、メモリス
ティック、メモリカードなどに用いることができる。

【００６２】なお、本発明は上述したように各実施例に
限定されることなく、種々に変形して適用することが可
能である。例えば、本発明は、強誘電体層の代わりに誘
電体層を用いることもできる。また、強誘電体層の代わ
りに、電圧によりインピーダンスが変化し２値をとる電
荷移動錯体材料を用いることにより、単純マトリクス構
造の不揮発メモリとして適用することもできる。

【００６３】

【発明の効果】本発明によれば、各メモリセルにおい
て、上下の電極が立体的に重なるように、すなわち上下
の電極が層方向においても対向面を持つように形成した
ことにより、メモリセルのサイズを縮小しつつ、書込み
／読み出し動作の安定性を向上させることができる。そ
の結果、動作安定性の高い大容量メモリを実現すること
ができる。

【図面の簡単な説明】

【図１】本発明のメモリデバイスの製造工程を示す

【図２】本発明のメモリデバイスにおける、下部電極の
形状の例を示す図である。

【図３】メモリデバイスの製造工程において形成される
溝部の形状の例を示す図である。

【図４】メモリデバイスの製造工程において形成される
溝部の形状の例を示す図である。

【図５】本発明のメモリデバイスの構造を説明するため
の図である。

【図６】本発明のメモリデバイスの構造を説明するため
の図である。

【図７】本発明のメモリデバイスの構造を説明するため
の図である。

【図８】本発明のメモリデバイスの構造を説明するため
の図である。

【図９】本発明のメモリデバイスの全体構造を説明する
ための図である。

【図１０】強誘電体材料のヒステリシス特性を説明する
ための図である。

【図１１】単純マトリクス構造のメモリデバイスを説明
するための図である。

【図１２】単純マトリクス構造のメモリデバイスの等価
回路を示す図である。

【符号の説明】

１０、１１０ 基板 １１、１１１ 下部電極 １２、１１２ 強誘電体層 １３、１１３ 上部電極 １４ 溝部 １５ 絶縁膜 １６ 凹部 １７ メモリセル領域 １８ 枝部 ９１ 行線 ９２ 列線 ９３ メモリセル

Claims (13)

【特許請求の範囲】
1. 【請求項１】 第１の線状電極と、前記第１の線状電極
   上に形成されたメモリ層と、前記メモリ層上に形成さ
   れ、前記第１の線状電極に直交する第２の線状電極とを
   備えており、前記第１の線状電極と前記第２の線状電極
   が積層方向に重なる各交差部にメモリセルが形成される
   単純マトリクス構造のメモリデバイスであって、 前記第１の線状電極と前記第２の線状電極は、前記各交
   差部において層方向に重なりを有するように形成されて
   いることを特徴とするメモリデバイス。
2. 【請求項２】 前記各交差部において、一方の線状電極
   が、他方の線状電極に形成された凹部のくぼみ部分に配
   置されていることを特徴とする請求項１記載のメモリデ
   バイス。
3. 【請求項３】 前記各交差部において、一方の線状電極
   には櫛状に枝部が形成されており、他方の線状電極に形
   成された凹部のくぼみ部分に、前記枝部が挿入されてい
   ることを特徴とする請求項1記載のメモリデバイス。
4. 【請求項４】 前記メモリ層は強誘電体からなることを
   特徴とする請求項１乃至３のいずれか１項に記載のメモ
   リデバイス。
5. 【請求項５】 前記メモリ層は、チタン酸鉛（ＰｂＴｉ
   Ｏ_３）、ジルコン酸チタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ
   _３）、ジルコン酸鉛（ＰｂＺｒＯ_３）、チタン酸鉛ラン
   タン（（Ｐｂ，Ｌａ），ＴｉＯ_３）、ジルコン酸チタン
   酸鉛ランタン（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ_３）又
   は、マグネシウムニオブ酸ジルコニウムチタン酸鉛（Ｐ
   ｂ（Ｚｒ，Ｔｉ）（Ｍｇ，Ｎｂ）Ｏ_３）のうち何れかの
   強誘電体からなることを特徴とする請求項４記載のメモ
   リデバイス。
6. 【請求項６】 前記メモリ層は電荷移動錯体からなるこ
   とを特徴とする請求項１乃至３のいずれか１項に記載の
   メモリデバイス。
7. 【請求項７】 前記メモリ層を構成する膜は、ゾル・ゲ
   ル法、ＭＯＤ法、スパッタ法又は印刷法で成膜されたも
   のであることを特徴とする請求項１乃至請求項６のうち
   何れか１項に記載のメモリデバイス。
8. 【請求項８】 ２つの線状電極が積層方向に重なる各交
   差部にメモリセルが形成される単純マトリクス構造のメ
   モリデバイスの製造方法であって、 基板上に第１の線状電極を複数形成する第１工程と、 前記第１の線状電極上にメモリ層を形成する第２の工程
   と、 前記第１の線状電極の間に位置する前記メモリ層に対し
   溝部を形成する第３の工程と、 第２の線状電極を、その一部が前記溝部の内部に入り込
   んだ状態で、前記第１の線状電極と直交する方向に複数
   形成する第４工程とを備えることを特徴とするメモリデ
   バイス製造方法。
9. 【請求項９】 ２つの線状電極が積層方向に重なる各交
   差部にメモリセルが形成される単純マトリクス構造のメ
   モリデバイスの製造方法であって、 基板上に第１の線状電極を凹形状に複数形成する第１工
   程と、 前記第１の線状電極上にメモリ層を形成する第２の工程
   と、 前記第１の線状電極の凹形状のくぼみ部分に位置する前
   記メモリ層に対し溝部を形成する第３の工程と、 第２の線状電極を、その一部が前記溝部の内部に入り込
   んだ状態で、前記第１の線状電極と直交する方向に複数
   形成する第４工程とを備えることを特徴とするメモリデ
   バイス製造方法。
10. 【請求項１０】 前記メモリ層は強誘電体からなること
    を特徴とする請求項８又は９記載のメモリデバイス製造
    方法。
11. 【請求項１１】 前記メモリ層は、チタン酸鉛（ＰｂＴ
    ｉＯ_３）、ジルコン酸チタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）
    Ｏ_３）、ジルコン酸鉛（ＰｂＺｒＯ_３）、チタン酸鉛ラ
    ンタン（（Ｐｂ，Ｌａ），ＴｉＯ_３）、ジルコン酸チタ
    ン酸鉛ランタン（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ_３）
    又は、マグネシウムニオブ酸ジルコニウムチタン酸鉛
    （Ｐｂ（Ｚｒ，Ｔｉ）（Ｍｇ，Ｎｂ）Ｏ_３）のうち何れ
    かの強誘電体からなることを特徴とする請求項１０記載
    のメモリデバイス製造方法。
12. 【請求項１２】 前記メモリ層は電荷移動錯体からなる
    ことを特徴とする請求項８又は９記載のメモリデバイス
    製造方法。
13. 【請求項１３】 請求項１乃至７のうち何れか１項に記
    載のメモリデバイスをメモリとして備えた電子機器。