JP3419974B2 - 強誘電体キャパシタの製造方法 - Google Patents
強誘電体キャパシタの製造方法Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、例えばＤＲＡＭ
（ダイナミック・ランダム・アクセス・メモリ）、ＦＲ
ＡＭ（フェロエレクトリック・ランダム・アクセス・メ
モリ）等の強誘電体キャパシタ、特に強誘電体メモリに
適用して好適な強誘電体キャパシタ及びその製造方法に
係わる。 【０００２】 【従来の技術】従来の半導体メモリ、例えば強誘電体不
揮発性メモリのＦＲＡＭは、強誘電体キャパシタを形成
し、そこで強誘電体に誘導分極を生じさせ、その分極の
向きにより情報の記録を行っている。 【０００３】このような強誘電体キャパシタにおける強
誘電体材料としては、ＢａＴｉＯ 3 ，Ｂａx Ｓｒ1-x Ｔ
ｉＯ3 ，ＰｂＺｒx Ｔｉ1-x Ｏ3 ，ＳｒＢｉ2 Ｔａ2 Ｏ
9 等の酸化物によって構成することの検討がなされてい
る。 【０００４】ところでこれらの酸化物材料の形成には、
酸化雰囲気中での熱処理工程を必要とするが、通常の金
属を電極材料として用いると、この酸化物の熱処理の際
に電極金属の表面が酸化される。この結果、誘電体膜と
電極材料との間に低誘電体層が生成したり、常誘電体層
が生成したりするために、ＤＲＡＭやＦＲＡＭのデバイ
ス特性が劣化してしまう。 【０００５】従って、一般には化学的に安定な白金を電
極材料として用いている。 【０００６】 【発明が解決しようとする課題】しかしながら、白金は
加工性がよくないために、半導体メモリの高集積化に不
向きであるとされている。 【０００７】そこで、加工性に優れた電極材料として、
酸化物導電材料が注目を集めている。この酸化物導電材
料の１種である、ＲｅＯ3 ，ＳｒＲｕＯ3 ，ＳｒＩｒＯ
3 等のペロブスカイト型構造の酸化物は、その金属的な
電気伝導性と優れた加工性から、近年盛んに研究が行わ
れている。 【０００８】しかしながら、これらのペロブスカイト型
構造の酸化物等によるセラミック電極においては、強誘
電体薄膜の製造工程における高温での熱処理工程によっ
て、強誘電体に含まれているＰｂ，Ｂｉなどの元素が、
セラミック電極中に拡散してしまい、強誘電体の組成が
ずれてしまうという問題が生じることがある。 【０００９】この強誘電体の組成のずれは、強誘電体の
誘電体特性を劣化させたり、抵抗を低下させることにつ
ながり、これを用いた強誘電体キャパシタの特性が著し
く劣化してしまうことになる。 【００１０】本発明は、上述した強誘電体の組成ずれを
抑止し、上述した問題の解決をはかるものである。 【００１１】 【課題を解決するための手段】本発明による強誘電体キ
ャパシタの製造方法は、導電性セラミック電極からなる
上部電極層及び下部電極層及びＳｒＢｉ2Ｔａ2Ｏ9の組
成のビスマス層状化合物から成る強誘電体を備えた強誘
電体キャパシタの製造方法であって、導電性セラミック
電極からなる上部電極層、下部電極層の少なくとも一方
の電極層において、電極層を形成する工程と強誘電体を
形成する工程との間に、レーザアブレーション法により
強誘電体に含まれる酸素を除く元素と導電性セラミック
に含まれる酸素を除く元素とを少なくともそれぞれ１元
素ずつ含有するパイロクロア型構造の化合物からなる中
間層を形成する工程を有する。 【００１２】上述の本発明の強誘電体キャパシタの製造
方法によれば、導電性セラミック電極からなる上部電極
層、下部電極層の少なくとも一方の電極層において、電
極層と強誘電体を形成する工程との間に、レーザアブレ
ーション法により強誘電体に含まれる酸素を除く元素と
導電性セラミックに含まれる酸素を除く元素とを少なく
ともそれぞれ１元素ずつ含有するパイロクロア型構造の
化合物からなる中間層を形成することにより、中間層に
よってセラミック電極とＳｒＢｉ2Ｔａ2Ｏ9の組成のビ
スマス層状化合物から成る強誘電体層との被着強度を有
し、かつ強誘電体キャパシタの製造における強誘電体の
成分元素の電極層への拡散を抑制することができる。 【００１３】 【発明の実施の形態】本発明製法により製造される強誘
電体キャパシタは、導電性セラミック電極からなる上部
電極層及び下部電極層を有して成る強誘電体キャパシタ
であって、キャパシタの強誘電体がＳｒＢｉ2Ｔａ2Ｏ9
の組成のビスマス層状化合物から成り、導電性セラミッ
ク電極からなる上部電極層、下部電極層の少なくとも一
方の電極層において、電極層と強誘電体との間に、強誘
電体に含まれる酸素を除く元素と導電性セラミックに含
まれる酸素を除く元素とを少なくともそれぞれ１元素ず
つ含んでなるパイロクロア型構造の化合物からなる層が
配置形成された構成とする。さらに、本発明製法では、
上記パイロクロア型構造の化合物からなる中間層をレー
ザアブレーション法により形成する。 【００１４】そして、本発明製法を適用する強誘電体キ
ャパシタの一例の概略構成図を図1に示す。図1の例は上
部電極層、下部電極層にともに良導電性のパイロクロア
型構造の化合物を配置形成するものである。図1に示す
ように、電極形成面１０上に形成された強誘電体キャパ
シタ１の強誘電体層２の上部および下部に配置されるセ
ラミック電極３と強誘電体層２との間に、強誘電体に含
まれる酸素を除く元素とセラミック電極に含まれる酸素
を除く元素を少なくともそれぞれ１つ含むパイロクロア
型構造の化合物からなる層４を配置形成する。 【００１５】電極形成面１０としては、シリコン層、多
結晶シリコン層、ＳｉＯ2 等の絶縁層等が用いられる。 【００１６】強誘電体層２を構成する強誘電体材料とし
ては、例えばＰｂ（Ｚｒ，Ｔｉ）Ｏ3 （ＰＺＴ），Ｐｂ
ＴｉＯ3 等の鉛系化合物や、Ｂｉ 2 ＳｒＴａ 2 Ｏ 9 ，Ｂ
ｉ4Ｔｉ3 Ｏ12等のビスマス層状化合物を用いることが
できる。 【００１７】これらの強誘電体層は、アルコキシドを原
料としたゾルゲル法や、レーザアブレーション法（スパ
ッタ法の１種；レーザをターゲットにぶつけてとばす方
法）等により成膜することができる。成膜後は熱処理を
行って安定化させる。 【００１８】導電性セラミック電極３の材料としては、
ＲｕＯ2 ，ＩｒＯ2 ，ＯｓＯ2 等のルチル型構造の化合
物や、ＲｅＯ2 ，ＳｒＲｕＯ2 ，ＳｒＩｒＯ2 等のペロ
ブスカイト型構造の化合物を用いることができる。これ
らの導電性セラミックは、例えばアルコキシドを原料と
したゾルゲル法や、レーザアブレーション法等により成
膜することができる。またＲｕ等金属層を蒸着した後
に、熱酸化させて導電性セラミックを形成することもで
きる。 【００１９】そして、強誘電体に含まれる元素と導電性
セラミックに含まれる元素とを少なくとも１つ含む良導
電性のパイロクロア型構造の化合物層４の材料として
は、例えばＰｂ系ではＰｂ2 Ｒｕ2 Ｏ7 ，Ｐｂ2 （Ｒｕ
2-x Ｐｂx ）Ｏ7 ，Ｐｂ2 Ｉｒ 2 Ｏ7 等を、Ｂｉ系では
Ｂｉ2 Ｒｕ2 Ｏ7 ，Ｂｉ2 （Ｒｕ2-x Ｂｉx ）Ｏ7 ，Ｂ
ｉ2 Ｉｒ2 Ｏ7 等を用いることができる。そして、これ
らのパイロクロア型構造の化合物は、例えばレーザアブ
レーション法等により成膜形成することができる。 【００２０】 【００２１】次に、本発明の実施例を説明する。実施例
１〜実施例１２は、図１に示した構成の強誘電体キャパ
シタの構成例である。 【００２２】（実施例１）充分に洗浄した高抵抗シリコ
ン基板に、下部電極を構成する導電性セラミック電極と
して、ルテニウムアルコキシドからなるゾルゲル溶液を
使って、ゾルゲル法によりＲｕＯ2 の膜を成膜した。こ
のとき成膜温度を４００〜８００℃として、膜厚は２０
０ｎｍとした。 【００２３】これの上にレーザアブレーション法によ
り、パイロクロア型構造を有する導電性酸化物であるＰ
ｂ2 Ｒｕ2 Ｏ7 薄膜を１００ｎｍの厚さに成膜した。 【００２４】さらにこの上にゾルゲル法によって、強誘
電体Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 を３００ｎｍの厚さに成膜
した。成膜温度は６００〜７００℃の範囲とした。これ
の上にさらに上部電極として、パイロクロア型構造の化
合物Ｐｂ2 Ｒｕ2Ｏ7 ，導電性セラミックＲｕＯ2 を順
次積層形成し、キャパシタ構造を作製した。 【００２５】（実施例２）高抵抗シリコン基板上に熱酸
化膜のＳｉＯ2 膜を約３００ｎｍ成膜した後に、ルテニ
ウムアルコキシドからなるゾルゲル溶液を使って、ゾル
ゲル法によりＲｕＯ2 の膜を成膜した。このとき成膜温
度を４００〜８００℃として、膜厚は２００ｎｍとし
た。 【００２６】これの上にレーザアブレーション法によ
り、パイロクロア型構造を有する導電性酸化物であるＰ
ｂ2 Ｒｕ2 Ｏ7 薄膜を１００ｎｍの厚さに成膜した。 【００２７】さらにこの上にゾルゲル法によって、強誘
電体Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 を３００ｎｍの厚さに成膜
した。成膜温度は６００〜７００℃の範囲とした。これ
の上にさらに上部電極として、Ｐｂ2 Ｒｕ2 Ｏ7 ，Ｒｕ
Ｏ2 を順次積層形成し、キャパシタ構造を作製した。 【００２８】（実施例３）充分に洗浄した高抵抗シリコ
ン基板上に、スパッタ法によりＲｕ膜を成膜し、酸素中
アニールを行いＲｕＯ2 の膜を成膜した。このとき成膜
温度を４００〜８００℃として、膜厚は２００ｎｍとし
た。 【００２９】これの上にレーザアブレーション法によ
り、パイロクロア型構造を有する導電性酸化物であるＰ
ｂ2 Ｒｕ2 Ｏ7 薄膜を１００ｎｍの厚さに成膜した。 【００３０】さらにこの上にゾルゲル法によって、強誘
電体Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 を３００ｎｍの厚さに成膜
した。成膜温度は６００〜７００℃の範囲とした。これ
の上にさらに上部電極として、Ｐｂ2 Ｒｕ2 Ｏ7 ，Ｒｕ
Ｏ2 を順次積層形成し、キャパシタ構造を作製した。 【００３１】（実施例４）高抵抗シリコン基板上に熱酸
化膜のＳｉＯ2 膜を約３００ｎｍ成膜した後に、スパッ
タ法によりＲｕ膜を成膜し、酸素中アニールを行いＲｕ
Ｏ2 の膜を成膜した。このとき成膜温度を４００〜８０
０℃として、膜厚は２００ｎｍとした。 【００３２】これの上にレーザアブレーション法によ
り、パイロクロア型構造を有する導電性酸化物であるＰ
ｂ2 Ｒｕ2 Ｏ7 薄膜を１００ｎｍの厚さに成膜した。 【００３３】さらにこの上にゾルゲル法によって、強誘
電体Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 を３００ｎｍの厚さに成膜
した。成膜温度は６００〜７００℃の範囲とした。これ
の上にさらに上部電極として、Ｐｂ2 Ｒｕ2 Ｏ7 ，Ｒｕ
Ｏ2 を順次積層形成し、キャパシタ構造を作製した。 【００３４】（実施例５）充分に洗浄した高抵抗シリコ
ン基板上に、レーザアブレーション法によりＳｒＲｕＯ
3 膜を成膜した。このとき成膜温度を６００〜８００℃
として、膜厚は２００ｎｍとした。 【００３５】これの上にレーザアブレーション法によ
り、パイロクロア型構造を有する導電性酸化物であるＰ
ｂ2 Ｒｕ2 Ｏ7 薄膜を１００ｎｍの厚さに成膜した。 【００３６】さらにこの上にゾルゲル法によって、強誘
電体Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 を３００ｎｍの厚さに成膜
した。成膜温度は６００〜７００℃の範囲とした。 【００３７】これの上にさらに上部電極として、Ｐｂ2
Ｒｕ2 Ｏ7 ，ＳｒＲｕＯ3 を順次積層形成し、キャパシ
タ構造を作製した。 【００３８】（実施例６）高抵抗シリコン基板上に熱酸
化膜のＳｉＯ2 膜を約３００ｎｍ成膜した後に、レーザ
アブレーション法によりＳｒＲｕＯ2 膜を成膜した。こ
のとき成膜温度を６００〜８００℃として、膜厚は２０
０ｎｍとした。これの上にレーザアブレーション法によ
り、パイロクロア型構造を有する導電性酸化物であるＰ
ｂ2 Ｒｕ2 Ｏ7 薄膜を１００ｎｍの厚さに成膜した。 【００３９】さらにこの上にゾルゲル法によって、強誘
電体Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 を３００ｎｍの厚さに成膜
した。成膜温度は６００〜７００℃の範囲とした。 【００４０】これの上にさらに上部電極として、Ｐｂ2
Ｒｕ2 Ｏ7 ，ＳｒＲｕＯ3 を順次積層形成し、キャパシ
タ構造を作製した。 【００４１】（実施例７）充分に洗浄した高抵抗シリコ
ン基板に、ルテニウムアルコキシドからなるゾルゲル溶
液を使って、ゾルゲル法によりＲｕＯ2 の膜を成膜し
た。このとき成膜温度を４００〜８００℃として、膜厚
は２００ｎｍとした。 【００４２】これの上にレーザアブレーション法によ
り、パイロクロア型構造を有する導電性酸化物であるＢ
ｉ2 Ｒｕ2 Ｏ7 薄膜を１００ｎｍの厚さに成膜した。 【００４３】さらにこの上にレーザアブレーション法に
よって、強誘電体ＳｒＢｉ2 Ｔａ2Ｏ9 を３００ｎｍの
厚さに成膜した。成膜温度は５００〜６００℃の範囲と
し、７００℃のポストアニールにより結晶化させる。こ
れの上にさらに上部電極として、Ｂｉ2 Ｒｕ2 Ｏ7 ，Ｒ
ｕＯ2 を順次積層形成し、キャパシタ構造を作製した。 【００４４】（実施例８）高抵抗シリコン基板上に熱酸
化膜のＳｉＯ2 膜を約３００ｎｍ成膜した後に、ルテニ
ウムアルコキシドからなるゾルゲル溶液を使って、ゾル
ゲル法によりＲｕＯ2 の膜を成膜した。このとき成膜温
度を４００〜８００℃として、膜厚は２００ｎｍとし
た。 【００４５】これの上にレーザアブレーション法によ
り、パイロクロア型構造を有する導電性酸化物であるＢ
ｉ2 Ｒｕ2 Ｏ7 薄膜を１００ｎｍの厚さに成膜した。 【００４６】さらにこの上にレーザアブレーション法に
よって、強誘電体ＳｒＢｉ2 Ｔａ2Ｏ9 を３００ｎｍの
厚さに成膜した。成膜温度は５００〜６００℃の範囲と
し、７００℃のポストアニールにより結晶化させる。こ
れの上にさらに上部電極として、Ｂｉ2 Ｒｕ2 Ｏ7 ，Ｒ
ｕＯ2 を順次積層形成し、キャパシタ構造を作製した。 【００４７】（実施例９）充分に洗浄した高抵抗シリコ
ン基板上に、スパッタ法によりＲｕ膜を成膜し、酸素中
アニールを行いＲｕＯ2 の膜を成膜した。このとき成膜
温度を４００〜８００℃として、膜厚は２００ｎｍとし
た。 【００４８】これの上にレーザアブレーション法によ
り、パイロクロア型構造を有する導電性酸化物であるＢ
ｉ2 Ｒｕ2 Ｏ7 薄膜を１００ｎｍの厚さに成膜した。 【００４９】さらにこの上にレーザアブレーション法に
よって、強誘電体Ｂｉ2 Ｓｒ2 Ｏ7を３００ｎｍの厚さ
に成膜した。成膜温度は５００〜６００℃の範囲とし、
７００℃のポストアニールにより結晶化させる。これの
上にさらに上部電極として、Ｂｉ2 Ｒｕ2 Ｏ7 ，ＲｕＯ
2 を順次積層形成し、キャパシタ構造を作製した。 【００５０】（実施例１０）高抵抗シリコン基板上に熱
酸化膜のＳｉＯ2 膜を約３００ｎｍ成膜した後に、スパ
ッタ法によりＲｕ膜を成膜し、酸素中アニールを行いＲ
ｕＯ2 の膜を成膜した。このとき成膜温度を４００〜８
００℃として、膜厚は２００ｎｍとした。 【００５１】これの上にレーザアブレーション法によ
り、パイロクロア型構造を有する導電性酸化物であるＢ
ｉ2 Ｒｕ2 Ｏ7 薄膜を１００ｎｍの厚さに成膜した。 【００５２】さらにこの上にレーザアブレーション法に
よって、強誘電体Ｂｉ2 Ｓｒ2 Ｏ7を３００ｎｍの厚さ
に成膜した。成膜温度は５００〜６００℃の範囲とし、
７００℃のポストアニールにより結晶化させる。これの
上にさらに上部電極として、Ｂｉ2 Ｒｕ2 Ｏ7 ，ＲｕＯ
2 を順次積層形成し、キャパシタ構造を作製した。 【００５３】（実施例１１）充分に洗浄した高抵抗シリ
コン基板上に、レーザアブレーション法によりＳｒＲｕ
Ｏ3 膜を成膜した。このとき成膜温度を６００〜８００
℃として、膜厚は２００ｎｍとした。これの上にレーザ
アブレーション法により、パイロクロア型構造を有する
導電性酸化物であるＢｉ2 Ｒｕ2 Ｏ7 薄膜を１００ｎｍ
の厚さに成膜した。 【００５４】さらにこの上にレーザアブレーション法に
よって、強誘電体Ｂｉ2 Ｓｒ2 Ｏ7を３００ｎｍの厚さ
に成膜した。成膜温度は５００〜６００℃の範囲とし、
７００℃のポストアニールにより結晶化させる。 【００５５】これの上にさらに上部電極として、Ｂｉ2
Ｒｕ2 Ｏ7 ，ＳｒＲｕＯ3 を順次積層形成し、キャパシ
タ構造を作製した。 【００５６】（実施例１２）高抵抗シリコン基板上に熱
酸化膜のＳｉＯ2 膜を約３００ｎｍ成膜した後に、レー
ザアブレーション法によりＳｒＲｕＯ3 膜を成膜した。
このとき成膜温度を６００〜８００℃として、膜厚は２
００ｎｍとした。 【００５７】これの上にレーザアブレーション法によ
り、パイロクロア型構造を有する導電性酸化物であるＢ
ｉ2 Ｒｕ2 Ｏ7 薄膜を１００ｎｍの厚さに成膜した。 【００５８】さらにこの上にレーザアブレーション法に
よって、強誘電体Ｂｉ2 Ｓｒ2 Ｏ7を３００ｎｍの厚さ
に成膜した。成膜温度は５００〜６００℃の範囲とし、
７００℃のポストアニールにより結晶化させる。これの
上にさらに上部電極として、Ｂｉ2 Ｒｕ2 Ｏ7 ，ＳｒＲ
ｕＯ3 を順次積層形成し、キャパシタ構造を作製した。 【００５９】パイロクロア型構造の化合物層は、各実施
例で示したように上部電極と下部電極との両方に設ける
構成とする場合に限られるものではなく、キャパシタの
配置構成によっては、いずれか一方だけに設ける構成と
する場合もある。しかしながら、一般には強誘電体層の
組成ずれを抑止する目的から、上部電極または下部電極
のうちの一方の電極層のみにパイロクロア型構造の化合
物層を配置形成するより、両方にパイロクロア型構造の
化合物層を配置形成した方が好ましい。 【００６０】また、セラミック電極およびパイロクロア
型構造の化合物層は、上部電極と下部電極で同じ材料を
用いることが製造上好ましいが、それぞれ異なる材料で
構成することもできる。 【００６１】熱処理の温度は、使用する強誘電体材料に
合わせて選択する。例えばＰＺＴでは６５０〜７００
℃、ＳｒＢｉ2 Ｔａ2 Ｏ9 では６５０〜８００℃で熱処
理を行うことが好ましい。 【００６２】このように、上部電極および下部電極の強
誘電体層と接する位置に強誘電体層に含まれる元素を少
なくとも１つ以上含有するパイロクロア型構造の化合物
層を配置形成することにより、強誘電体層からの成分元
素の拡散を防ぎ、強誘電体の誘電体特性を充分に発揮す
ることができる。 【００６３】次に、この本発明による強誘電体キャパシ
タ用セラミック電極を不揮発メモリ等の半導体メモリに
適用した例を示す。 【００６４】図２は、本発明による強誘電体キャパシタ
用セラミック電極を適用したプレーナー型構造の不揮発
性メモリの一例の断面図を示す。この不揮発メモリは、
半導体基板１１に局部的酸化いわゆるＬＯＣＯＳによっ
て形成した素子分離絶縁層１２が形成され、これによっ
て分離された領域に、ソース領域１５およびドレイン領
域１６が形成され、これらソースおよびドレイン領域１
５および１６間上にＳｉＯ2 などのゲート絶縁膜１３を
介してゲート電極１４が形成されたＭＩＳトランジスタ
（絶縁ゲート型電界効果トランジスタ）が形成される。
さらに、このＭＩＳトランジスタ上に例えばＳｉＯ2 や
ＢＰＳＧ（ボロン・リン・シリケートガラス）等による
層間絶縁層１７が形成される。 【００６５】そして、素子分離絶縁層１２の上の層間絶
縁層１７上に、導電性セラミック電極３による下部電極
１８を形成するものであるが、本発明においては、この
下部電極１８の上、強誘電体層２との間にパイロクロア
型構造の化合物層４を介在させる。そして、このパイロ
クロア型構造の化合物層４上に、強誘電体層２を形成
し、これの上に同様にパイロクロア型構造の化合物層４
を介在させて、導電性セラミック電極３による上部電極
１９を形成する。これにより、下部電極１８と強誘電体
層２と上部電極１９による大容量の強誘電体キャパシタ
１が構成される。 【００６６】さらに上部電極１９上を含んで全面的に上
層絶縁層２１が形成され、この上層絶縁層２１の、例え
ば上部電極１９上と層間絶縁層１７のソース領域１５上
とにコンタクトホール２２が穿設され、これらコンタク
トホール２２を通じて上部電極１９とソース領域１５と
が配線２３によってコンタクトされた構成とされる。 【００６７】次に、本発明による強誘電体キャパシタ用
セラミック電極を他の型の半導体メモリに適用した例に
ついて説明する。 【００６８】図３は、本発明による強誘電体キャパシタ
用セラミック電極を適用したスタック型構造の不揮発メ
モリの一例の断面図を示す。図３では、図２の各対応す
る部分に同一の記号を付している。この不揮発メモリ
は、半導体基板１１に局部的酸化いわゆるＬＯＣＯＳに
より素子分離絶縁層１２が形成され、これによって分離
された領域に、ＭＩＳトランジスタが形成される。すな
わち、この場合においても図２において説明したと同様
に、ソース領域１５およびドレイン領域１６が形成さ
れ、これらソースおよびドレイン領域１５および１６間
上にＳｉＯ2 などのゲート絶縁膜１３を介してゲート電
極１４が形成されたＭＩＳトランジスタが形成され、さ
らにこれの上にＳｉＯ2 等の層間絶縁層１７が形成され
る。 【００６９】そして、層間絶縁層１７のソース領域１５
上に穿設したコンタクトホール２２に、多結晶シリコ
ン、タングステン等よりなるプラグ電極２４を形成し、
プラグ電極２４の上に、導電性セラミック電極３からな
る下部電極１８を形成する。 【００７０】次に、この下部電極１８の上にパイロクロ
ア型構造の化合物層４を介して強誘電体層２を形成し、
さらにこれの上にパイロクロア構造の化合物層４を介し
て導電性セラミック電極３からなる上部電極１９を形成
する。これにより、下部電極１８と強誘電体層２と上部
電極１９による大容量の強誘電体キャパシタ１が構成さ
れる。 【００７１】そして上部電極１９の上を含んで全面的に
上層絶縁層２１が形成され、この上層絶縁層２１に開け
られたコンタクトホールとを通して上部電極１９上にコ
ンタクトした配線２３が形成された構成になっている。 【００７２】本発明を適用することにより、強誘電体の
組成のずれによる特性の劣化を防ぐことができるので、
強誘電体の特性を充分に発揮させることができ、このよ
うな半導体メモリを良好な電気的特性を有する半導体メ
モリとすることができる。 【００７３】本発明は、上述の実施例に限定されるもの
ではなく、本発明の要旨を逸脱しない範囲でその他様々
な構成が取り得る。 【００７４】本発明を適用した強誘電体キャパシタは、
キャパシタ単体の他、不揮発性メモリ、圧電素子、光ス
イッチ等にこれを適用して、良好な電気特性を有する素
子を構成することができる。 【００７５】 【発明の効果】上述の本発明によれば、強誘電体層の組
成のずれを生じることがなく、誘電体特性など良好な特
性を有し、かつ微細加工に適した強誘電体キャパシタを
製造することができる。 【００７６】微細加工ができることにより、不揮発性メ
モリ、圧電素子、光スイッチ等の強誘電体キャパシタを
有する素子の高集積化を図ることができる。
（ダイナミック・ランダム・アクセス・メモリ）、ＦＲ
ＡＭ（フェロエレクトリック・ランダム・アクセス・メ
モリ）等の強誘電体キャパシタ、特に強誘電体メモリに
適用して好適な強誘電体キャパシタ及びその製造方法に
係わる。 【０００２】 【従来の技術】従来の半導体メモリ、例えば強誘電体不
揮発性メモリのＦＲＡＭは、強誘電体キャパシタを形成
し、そこで強誘電体に誘導分極を生じさせ、その分極の
向きにより情報の記録を行っている。 【０００３】このような強誘電体キャパシタにおける強
誘電体材料としては、ＢａＴｉＯ 3 ，Ｂａx Ｓｒ1-x Ｔ
ｉＯ3 ，ＰｂＺｒx Ｔｉ1-x Ｏ3 ，ＳｒＢｉ2 Ｔａ2 Ｏ
9 等の酸化物によって構成することの検討がなされてい
る。 【０００４】ところでこれらの酸化物材料の形成には、
酸化雰囲気中での熱処理工程を必要とするが、通常の金
属を電極材料として用いると、この酸化物の熱処理の際
に電極金属の表面が酸化される。この結果、誘電体膜と
電極材料との間に低誘電体層が生成したり、常誘電体層
が生成したりするために、ＤＲＡＭやＦＲＡＭのデバイ
ス特性が劣化してしまう。 【０００５】従って、一般には化学的に安定な白金を電
極材料として用いている。 【０００６】 【発明が解決しようとする課題】しかしながら、白金は
加工性がよくないために、半導体メモリの高集積化に不
向きであるとされている。 【０００７】そこで、加工性に優れた電極材料として、
酸化物導電材料が注目を集めている。この酸化物導電材
料の１種である、ＲｅＯ3 ，ＳｒＲｕＯ3 ，ＳｒＩｒＯ
3 等のペロブスカイト型構造の酸化物は、その金属的な
電気伝導性と優れた加工性から、近年盛んに研究が行わ
れている。 【０００８】しかしながら、これらのペロブスカイト型
構造の酸化物等によるセラミック電極においては、強誘
電体薄膜の製造工程における高温での熱処理工程によっ
て、強誘電体に含まれているＰｂ，Ｂｉなどの元素が、
セラミック電極中に拡散してしまい、強誘電体の組成が
ずれてしまうという問題が生じることがある。 【０００９】この強誘電体の組成のずれは、強誘電体の
誘電体特性を劣化させたり、抵抗を低下させることにつ
ながり、これを用いた強誘電体キャパシタの特性が著し
く劣化してしまうことになる。 【００１０】本発明は、上述した強誘電体の組成ずれを
抑止し、上述した問題の解決をはかるものである。 【００１１】 【課題を解決するための手段】本発明による強誘電体キ
ャパシタの製造方法は、導電性セラミック電極からなる
上部電極層及び下部電極層及びＳｒＢｉ2Ｔａ2Ｏ9の組
成のビスマス層状化合物から成る強誘電体を備えた強誘
電体キャパシタの製造方法であって、導電性セラミック
電極からなる上部電極層、下部電極層の少なくとも一方
の電極層において、電極層を形成する工程と強誘電体を
形成する工程との間に、レーザアブレーション法により
強誘電体に含まれる酸素を除く元素と導電性セラミック
に含まれる酸素を除く元素とを少なくともそれぞれ１元
素ずつ含有するパイロクロア型構造の化合物からなる中
間層を形成する工程を有する。 【００１２】上述の本発明の強誘電体キャパシタの製造
方法によれば、導電性セラミック電極からなる上部電極
層、下部電極層の少なくとも一方の電極層において、電
極層と強誘電体を形成する工程との間に、レーザアブレ
ーション法により強誘電体に含まれる酸素を除く元素と
導電性セラミックに含まれる酸素を除く元素とを少なく
ともそれぞれ１元素ずつ含有するパイロクロア型構造の
化合物からなる中間層を形成することにより、中間層に
よってセラミック電極とＳｒＢｉ2Ｔａ2Ｏ9の組成のビ
スマス層状化合物から成る強誘電体層との被着強度を有
し、かつ強誘電体キャパシタの製造における強誘電体の
成分元素の電極層への拡散を抑制することができる。 【００１３】 【発明の実施の形態】本発明製法により製造される強誘
電体キャパシタは、導電性セラミック電極からなる上部
電極層及び下部電極層を有して成る強誘電体キャパシタ
であって、キャパシタの強誘電体がＳｒＢｉ2Ｔａ2Ｏ9
の組成のビスマス層状化合物から成り、導電性セラミッ
ク電極からなる上部電極層、下部電極層の少なくとも一
方の電極層において、電極層と強誘電体との間に、強誘
電体に含まれる酸素を除く元素と導電性セラミックに含
まれる酸素を除く元素とを少なくともそれぞれ１元素ず
つ含んでなるパイロクロア型構造の化合物からなる層が
配置形成された構成とする。さらに、本発明製法では、
上記パイロクロア型構造の化合物からなる中間層をレー
ザアブレーション法により形成する。 【００１４】そして、本発明製法を適用する強誘電体キ
ャパシタの一例の概略構成図を図1に示す。図1の例は上
部電極層、下部電極層にともに良導電性のパイロクロア
型構造の化合物を配置形成するものである。図1に示す
ように、電極形成面１０上に形成された強誘電体キャパ
シタ１の強誘電体層２の上部および下部に配置されるセ
ラミック電極３と強誘電体層２との間に、強誘電体に含
まれる酸素を除く元素とセラミック電極に含まれる酸素
を除く元素を少なくともそれぞれ１つ含むパイロクロア
型構造の化合物からなる層４を配置形成する。 【００１５】電極形成面１０としては、シリコン層、多
結晶シリコン層、ＳｉＯ2 等の絶縁層等が用いられる。 【００１６】強誘電体層２を構成する強誘電体材料とし
ては、例えばＰｂ（Ｚｒ，Ｔｉ）Ｏ3 （ＰＺＴ），Ｐｂ
ＴｉＯ3 等の鉛系化合物や、Ｂｉ 2 ＳｒＴａ 2 Ｏ 9 ，Ｂ
ｉ4Ｔｉ3 Ｏ12等のビスマス層状化合物を用いることが
できる。 【００１７】これらの強誘電体層は、アルコキシドを原
料としたゾルゲル法や、レーザアブレーション法（スパ
ッタ法の１種；レーザをターゲットにぶつけてとばす方
法）等により成膜することができる。成膜後は熱処理を
行って安定化させる。 【００１８】導電性セラミック電極３の材料としては、
ＲｕＯ2 ，ＩｒＯ2 ，ＯｓＯ2 等のルチル型構造の化合
物や、ＲｅＯ2 ，ＳｒＲｕＯ2 ，ＳｒＩｒＯ2 等のペロ
ブスカイト型構造の化合物を用いることができる。これ
らの導電性セラミックは、例えばアルコキシドを原料と
したゾルゲル法や、レーザアブレーション法等により成
膜することができる。またＲｕ等金属層を蒸着した後
に、熱酸化させて導電性セラミックを形成することもで
きる。 【００１９】そして、強誘電体に含まれる元素と導電性
セラミックに含まれる元素とを少なくとも１つ含む良導
電性のパイロクロア型構造の化合物層４の材料として
は、例えばＰｂ系ではＰｂ2 Ｒｕ2 Ｏ7 ，Ｐｂ2 （Ｒｕ
2-x Ｐｂx ）Ｏ7 ，Ｐｂ2 Ｉｒ 2 Ｏ7 等を、Ｂｉ系では
Ｂｉ2 Ｒｕ2 Ｏ7 ，Ｂｉ2 （Ｒｕ2-x Ｂｉx ）Ｏ7 ，Ｂ
ｉ2 Ｉｒ2 Ｏ7 等を用いることができる。そして、これ
らのパイロクロア型構造の化合物は、例えばレーザアブ
レーション法等により成膜形成することができる。 【００２０】 【００２１】次に、本発明の実施例を説明する。実施例
１〜実施例１２は、図１に示した構成の強誘電体キャパ
シタの構成例である。 【００２２】（実施例１）充分に洗浄した高抵抗シリコ
ン基板に、下部電極を構成する導電性セラミック電極と
して、ルテニウムアルコキシドからなるゾルゲル溶液を
使って、ゾルゲル法によりＲｕＯ2 の膜を成膜した。こ
のとき成膜温度を４００〜８００℃として、膜厚は２０
０ｎｍとした。 【００２３】これの上にレーザアブレーション法によ
り、パイロクロア型構造を有する導電性酸化物であるＰ
ｂ2 Ｒｕ2 Ｏ7 薄膜を１００ｎｍの厚さに成膜した。 【００２４】さらにこの上にゾルゲル法によって、強誘
電体Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 を３００ｎｍの厚さに成膜
した。成膜温度は６００〜７００℃の範囲とした。これ
の上にさらに上部電極として、パイロクロア型構造の化
合物Ｐｂ2 Ｒｕ2Ｏ7 ，導電性セラミックＲｕＯ2 を順
次積層形成し、キャパシタ構造を作製した。 【００２５】（実施例２）高抵抗シリコン基板上に熱酸
化膜のＳｉＯ2 膜を約３００ｎｍ成膜した後に、ルテニ
ウムアルコキシドからなるゾルゲル溶液を使って、ゾル
ゲル法によりＲｕＯ2 の膜を成膜した。このとき成膜温
度を４００〜８００℃として、膜厚は２００ｎｍとし
た。 【００２６】これの上にレーザアブレーション法によ
り、パイロクロア型構造を有する導電性酸化物であるＰ
ｂ2 Ｒｕ2 Ｏ7 薄膜を１００ｎｍの厚さに成膜した。 【００２７】さらにこの上にゾルゲル法によって、強誘
電体Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 を３００ｎｍの厚さに成膜
した。成膜温度は６００〜７００℃の範囲とした。これ
の上にさらに上部電極として、Ｐｂ2 Ｒｕ2 Ｏ7 ，Ｒｕ
Ｏ2 を順次積層形成し、キャパシタ構造を作製した。 【００２８】（実施例３）充分に洗浄した高抵抗シリコ
ン基板上に、スパッタ法によりＲｕ膜を成膜し、酸素中
アニールを行いＲｕＯ2 の膜を成膜した。このとき成膜
温度を４００〜８００℃として、膜厚は２００ｎｍとし
た。 【００２９】これの上にレーザアブレーション法によ
り、パイロクロア型構造を有する導電性酸化物であるＰ
ｂ2 Ｒｕ2 Ｏ7 薄膜を１００ｎｍの厚さに成膜した。 【００３０】さらにこの上にゾルゲル法によって、強誘
電体Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 を３００ｎｍの厚さに成膜
した。成膜温度は６００〜７００℃の範囲とした。これ
の上にさらに上部電極として、Ｐｂ2 Ｒｕ2 Ｏ7 ，Ｒｕ
Ｏ2 を順次積層形成し、キャパシタ構造を作製した。 【００３１】（実施例４）高抵抗シリコン基板上に熱酸
化膜のＳｉＯ2 膜を約３００ｎｍ成膜した後に、スパッ
タ法によりＲｕ膜を成膜し、酸素中アニールを行いＲｕ
Ｏ2 の膜を成膜した。このとき成膜温度を４００〜８０
０℃として、膜厚は２００ｎｍとした。 【００３２】これの上にレーザアブレーション法によ
り、パイロクロア型構造を有する導電性酸化物であるＰ
ｂ2 Ｒｕ2 Ｏ7 薄膜を１００ｎｍの厚さに成膜した。 【００３３】さらにこの上にゾルゲル法によって、強誘
電体Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 を３００ｎｍの厚さに成膜
した。成膜温度は６００〜７００℃の範囲とした。これ
の上にさらに上部電極として、Ｐｂ2 Ｒｕ2 Ｏ7 ，Ｒｕ
Ｏ2 を順次積層形成し、キャパシタ構造を作製した。 【００３４】（実施例５）充分に洗浄した高抵抗シリコ
ン基板上に、レーザアブレーション法によりＳｒＲｕＯ
3 膜を成膜した。このとき成膜温度を６００〜８００℃
として、膜厚は２００ｎｍとした。 【００３５】これの上にレーザアブレーション法によ
り、パイロクロア型構造を有する導電性酸化物であるＰ
ｂ2 Ｒｕ2 Ｏ7 薄膜を１００ｎｍの厚さに成膜した。 【００３６】さらにこの上にゾルゲル法によって、強誘
電体Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 を３００ｎｍの厚さに成膜
した。成膜温度は６００〜７００℃の範囲とした。 【００３７】これの上にさらに上部電極として、Ｐｂ2
Ｒｕ2 Ｏ7 ，ＳｒＲｕＯ3 を順次積層形成し、キャパシ
タ構造を作製した。 【００３８】（実施例６）高抵抗シリコン基板上に熱酸
化膜のＳｉＯ2 膜を約３００ｎｍ成膜した後に、レーザ
アブレーション法によりＳｒＲｕＯ2 膜を成膜した。こ
のとき成膜温度を６００〜８００℃として、膜厚は２０
０ｎｍとした。これの上にレーザアブレーション法によ
り、パイロクロア型構造を有する導電性酸化物であるＰ
ｂ2 Ｒｕ2 Ｏ7 薄膜を１００ｎｍの厚さに成膜した。 【００３９】さらにこの上にゾルゲル法によって、強誘
電体Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 を３００ｎｍの厚さに成膜
した。成膜温度は６００〜７００℃の範囲とした。 【００４０】これの上にさらに上部電極として、Ｐｂ2
Ｒｕ2 Ｏ7 ，ＳｒＲｕＯ3 を順次積層形成し、キャパシ
タ構造を作製した。 【００４１】（実施例７）充分に洗浄した高抵抗シリコ
ン基板に、ルテニウムアルコキシドからなるゾルゲル溶
液を使って、ゾルゲル法によりＲｕＯ2 の膜を成膜し
た。このとき成膜温度を４００〜８００℃として、膜厚
は２００ｎｍとした。 【００４２】これの上にレーザアブレーション法によ
り、パイロクロア型構造を有する導電性酸化物であるＢ
ｉ2 Ｒｕ2 Ｏ7 薄膜を１００ｎｍの厚さに成膜した。 【００４３】さらにこの上にレーザアブレーション法に
よって、強誘電体ＳｒＢｉ2 Ｔａ2Ｏ9 を３００ｎｍの
厚さに成膜した。成膜温度は５００〜６００℃の範囲と
し、７００℃のポストアニールにより結晶化させる。こ
れの上にさらに上部電極として、Ｂｉ2 Ｒｕ2 Ｏ7 ，Ｒ
ｕＯ2 を順次積層形成し、キャパシタ構造を作製した。 【００４４】（実施例８）高抵抗シリコン基板上に熱酸
化膜のＳｉＯ2 膜を約３００ｎｍ成膜した後に、ルテニ
ウムアルコキシドからなるゾルゲル溶液を使って、ゾル
ゲル法によりＲｕＯ2 の膜を成膜した。このとき成膜温
度を４００〜８００℃として、膜厚は２００ｎｍとし
た。 【００４５】これの上にレーザアブレーション法によ
り、パイロクロア型構造を有する導電性酸化物であるＢ
ｉ2 Ｒｕ2 Ｏ7 薄膜を１００ｎｍの厚さに成膜した。 【００４６】さらにこの上にレーザアブレーション法に
よって、強誘電体ＳｒＢｉ2 Ｔａ2Ｏ9 を３００ｎｍの
厚さに成膜した。成膜温度は５００〜６００℃の範囲と
し、７００℃のポストアニールにより結晶化させる。こ
れの上にさらに上部電極として、Ｂｉ2 Ｒｕ2 Ｏ7 ，Ｒ
ｕＯ2 を順次積層形成し、キャパシタ構造を作製した。 【００４７】（実施例９）充分に洗浄した高抵抗シリコ
ン基板上に、スパッタ法によりＲｕ膜を成膜し、酸素中
アニールを行いＲｕＯ2 の膜を成膜した。このとき成膜
温度を４００〜８００℃として、膜厚は２００ｎｍとし
た。 【００４８】これの上にレーザアブレーション法によ
り、パイロクロア型構造を有する導電性酸化物であるＢ
ｉ2 Ｒｕ2 Ｏ7 薄膜を１００ｎｍの厚さに成膜した。 【００４９】さらにこの上にレーザアブレーション法に
よって、強誘電体Ｂｉ2 Ｓｒ2 Ｏ7を３００ｎｍの厚さ
に成膜した。成膜温度は５００〜６００℃の範囲とし、
７００℃のポストアニールにより結晶化させる。これの
上にさらに上部電極として、Ｂｉ2 Ｒｕ2 Ｏ7 ，ＲｕＯ
2 を順次積層形成し、キャパシタ構造を作製した。 【００５０】（実施例１０）高抵抗シリコン基板上に熱
酸化膜のＳｉＯ2 膜を約３００ｎｍ成膜した後に、スパ
ッタ法によりＲｕ膜を成膜し、酸素中アニールを行いＲ
ｕＯ2 の膜を成膜した。このとき成膜温度を４００〜８
００℃として、膜厚は２００ｎｍとした。 【００５１】これの上にレーザアブレーション法によ
り、パイロクロア型構造を有する導電性酸化物であるＢ
ｉ2 Ｒｕ2 Ｏ7 薄膜を１００ｎｍの厚さに成膜した。 【００５２】さらにこの上にレーザアブレーション法に
よって、強誘電体Ｂｉ2 Ｓｒ2 Ｏ7を３００ｎｍの厚さ
に成膜した。成膜温度は５００〜６００℃の範囲とし、
７００℃のポストアニールにより結晶化させる。これの
上にさらに上部電極として、Ｂｉ2 Ｒｕ2 Ｏ7 ，ＲｕＯ
2 を順次積層形成し、キャパシタ構造を作製した。 【００５３】（実施例１１）充分に洗浄した高抵抗シリ
コン基板上に、レーザアブレーション法によりＳｒＲｕ
Ｏ3 膜を成膜した。このとき成膜温度を６００〜８００
℃として、膜厚は２００ｎｍとした。これの上にレーザ
アブレーション法により、パイロクロア型構造を有する
導電性酸化物であるＢｉ2 Ｒｕ2 Ｏ7 薄膜を１００ｎｍ
の厚さに成膜した。 【００５４】さらにこの上にレーザアブレーション法に
よって、強誘電体Ｂｉ2 Ｓｒ2 Ｏ7を３００ｎｍの厚さ
に成膜した。成膜温度は５００〜６００℃の範囲とし、
７００℃のポストアニールにより結晶化させる。 【００５５】これの上にさらに上部電極として、Ｂｉ2
Ｒｕ2 Ｏ7 ，ＳｒＲｕＯ3 を順次積層形成し、キャパシ
タ構造を作製した。 【００５６】（実施例１２）高抵抗シリコン基板上に熱
酸化膜のＳｉＯ2 膜を約３００ｎｍ成膜した後に、レー
ザアブレーション法によりＳｒＲｕＯ3 膜を成膜した。
このとき成膜温度を６００〜８００℃として、膜厚は２
００ｎｍとした。 【００５７】これの上にレーザアブレーション法によ
り、パイロクロア型構造を有する導電性酸化物であるＢ
ｉ2 Ｒｕ2 Ｏ7 薄膜を１００ｎｍの厚さに成膜した。 【００５８】さらにこの上にレーザアブレーション法に
よって、強誘電体Ｂｉ2 Ｓｒ2 Ｏ7を３００ｎｍの厚さ
に成膜した。成膜温度は５００〜６００℃の範囲とし、
７００℃のポストアニールにより結晶化させる。これの
上にさらに上部電極として、Ｂｉ2 Ｒｕ2 Ｏ7 ，ＳｒＲ
ｕＯ3 を順次積層形成し、キャパシタ構造を作製した。 【００５９】パイロクロア型構造の化合物層は、各実施
例で示したように上部電極と下部電極との両方に設ける
構成とする場合に限られるものではなく、キャパシタの
配置構成によっては、いずれか一方だけに設ける構成と
する場合もある。しかしながら、一般には強誘電体層の
組成ずれを抑止する目的から、上部電極または下部電極
のうちの一方の電極層のみにパイロクロア型構造の化合
物層を配置形成するより、両方にパイロクロア型構造の
化合物層を配置形成した方が好ましい。 【００６０】また、セラミック電極およびパイロクロア
型構造の化合物層は、上部電極と下部電極で同じ材料を
用いることが製造上好ましいが、それぞれ異なる材料で
構成することもできる。 【００６１】熱処理の温度は、使用する強誘電体材料に
合わせて選択する。例えばＰＺＴでは６５０〜７００
℃、ＳｒＢｉ2 Ｔａ2 Ｏ9 では６５０〜８００℃で熱処
理を行うことが好ましい。 【００６２】このように、上部電極および下部電極の強
誘電体層と接する位置に強誘電体層に含まれる元素を少
なくとも１つ以上含有するパイロクロア型構造の化合物
層を配置形成することにより、強誘電体層からの成分元
素の拡散を防ぎ、強誘電体の誘電体特性を充分に発揮す
ることができる。 【００６３】次に、この本発明による強誘電体キャパシ
タ用セラミック電極を不揮発メモリ等の半導体メモリに
適用した例を示す。 【００６４】図２は、本発明による強誘電体キャパシタ
用セラミック電極を適用したプレーナー型構造の不揮発
性メモリの一例の断面図を示す。この不揮発メモリは、
半導体基板１１に局部的酸化いわゆるＬＯＣＯＳによっ
て形成した素子分離絶縁層１２が形成され、これによっ
て分離された領域に、ソース領域１５およびドレイン領
域１６が形成され、これらソースおよびドレイン領域１
５および１６間上にＳｉＯ2 などのゲート絶縁膜１３を
介してゲート電極１４が形成されたＭＩＳトランジスタ
（絶縁ゲート型電界効果トランジスタ）が形成される。
さらに、このＭＩＳトランジスタ上に例えばＳｉＯ2 や
ＢＰＳＧ（ボロン・リン・シリケートガラス）等による
層間絶縁層１７が形成される。 【００６５】そして、素子分離絶縁層１２の上の層間絶
縁層１７上に、導電性セラミック電極３による下部電極
１８を形成するものであるが、本発明においては、この
下部電極１８の上、強誘電体層２との間にパイロクロア
型構造の化合物層４を介在させる。そして、このパイロ
クロア型構造の化合物層４上に、強誘電体層２を形成
し、これの上に同様にパイロクロア型構造の化合物層４
を介在させて、導電性セラミック電極３による上部電極
１９を形成する。これにより、下部電極１８と強誘電体
層２と上部電極１９による大容量の強誘電体キャパシタ
１が構成される。 【００６６】さらに上部電極１９上を含んで全面的に上
層絶縁層２１が形成され、この上層絶縁層２１の、例え
ば上部電極１９上と層間絶縁層１７のソース領域１５上
とにコンタクトホール２２が穿設され、これらコンタク
トホール２２を通じて上部電極１９とソース領域１５と
が配線２３によってコンタクトされた構成とされる。 【００６７】次に、本発明による強誘電体キャパシタ用
セラミック電極を他の型の半導体メモリに適用した例に
ついて説明する。 【００６８】図３は、本発明による強誘電体キャパシタ
用セラミック電極を適用したスタック型構造の不揮発メ
モリの一例の断面図を示す。図３では、図２の各対応す
る部分に同一の記号を付している。この不揮発メモリ
は、半導体基板１１に局部的酸化いわゆるＬＯＣＯＳに
より素子分離絶縁層１２が形成され、これによって分離
された領域に、ＭＩＳトランジスタが形成される。すな
わち、この場合においても図２において説明したと同様
に、ソース領域１５およびドレイン領域１６が形成さ
れ、これらソースおよびドレイン領域１５および１６間
上にＳｉＯ2 などのゲート絶縁膜１３を介してゲート電
極１４が形成されたＭＩＳトランジスタが形成され、さ
らにこれの上にＳｉＯ2 等の層間絶縁層１７が形成され
る。 【００６９】そして、層間絶縁層１７のソース領域１５
上に穿設したコンタクトホール２２に、多結晶シリコ
ン、タングステン等よりなるプラグ電極２４を形成し、
プラグ電極２４の上に、導電性セラミック電極３からな
る下部電極１８を形成する。 【００７０】次に、この下部電極１８の上にパイロクロ
ア型構造の化合物層４を介して強誘電体層２を形成し、
さらにこれの上にパイロクロア構造の化合物層４を介し
て導電性セラミック電極３からなる上部電極１９を形成
する。これにより、下部電極１８と強誘電体層２と上部
電極１９による大容量の強誘電体キャパシタ１が構成さ
れる。 【００７１】そして上部電極１９の上を含んで全面的に
上層絶縁層２１が形成され、この上層絶縁層２１に開け
られたコンタクトホールとを通して上部電極１９上にコ
ンタクトした配線２３が形成された構成になっている。 【００７２】本発明を適用することにより、強誘電体の
組成のずれによる特性の劣化を防ぐことができるので、
強誘電体の特性を充分に発揮させることができ、このよ
うな半導体メモリを良好な電気的特性を有する半導体メ
モリとすることができる。 【００７３】本発明は、上述の実施例に限定されるもの
ではなく、本発明の要旨を逸脱しない範囲でその他様々
な構成が取り得る。 【００７４】本発明を適用した強誘電体キャパシタは、
キャパシタ単体の他、不揮発性メモリ、圧電素子、光ス
イッチ等にこれを適用して、良好な電気特性を有する素
子を構成することができる。 【００７５】 【発明の効果】上述の本発明によれば、強誘電体層の組
成のずれを生じることがなく、誘電体特性など良好な特
性を有し、かつ微細加工に適した強誘電体キャパシタを
製造することができる。 【００７６】微細加工ができることにより、不揮発性メ
モリ、圧電素子、光スイッチ等の強誘電体キャパシタを
有する素子の高集積化を図ることができる。
【図面の簡単な説明】
【図１】本発明の強誘電体キャパシタ用セラミック電極
を適用した強誘電体キャパシタの概略構成図である。 【図２】本発明の強誘電体キャパシタ用セラミック電極
を適用したプレーナー型構造の不揮発性メモリの一例の
断面図である。 【図３】本発明の強誘電体キャパシタ用セラミック電極
を適用したスタック型構造の不揮発性メモリの一例の断
面図である。 【符号の説明】 １ 強誘電体キャパシタ ２ 強誘電体層 ３ セラミック電極 ４ パイロクロア型構造の化合物層 １０ 電極形成面 １１ 基板 １２ 素子分離絶縁層 １３ ゲート絶縁膜 １４ ゲート電極 １５ ソース領域 １６ ドレイン領域 １７ 層間絶縁層 １８ 下部電極 １９ 上部電極 ２１ 上層絶縁層 ２２ コンタクトホール ２３ 配線 ２４ プラグ電極
を適用した強誘電体キャパシタの概略構成図である。 【図２】本発明の強誘電体キャパシタ用セラミック電極
を適用したプレーナー型構造の不揮発性メモリの一例の
断面図である。 【図３】本発明の強誘電体キャパシタ用セラミック電極
を適用したスタック型構造の不揮発性メモリの一例の断
面図である。 【符号の説明】 １ 強誘電体キャパシタ ２ 強誘電体層 ３ セラミック電極 ４ パイロクロア型構造の化合物層 １０ 電極形成面 １１ 基板 １２ 素子分離絶縁層 １３ ゲート絶縁膜 １４ ゲート電極 １５ ソース領域 １６ ドレイン領域 １７ 層間絶縁層 １８ 下部電極 １９ 上部電極 ２１ 上層絶縁層 ２２ コンタクトホール ２３ 配線 ２４ プラグ電極
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 町田 暁夫
東京都品川区北品川６丁目７番35号 ソ
ニー株式会社内
(72)発明者 田中 均洋
東京都品川区北品川６丁目７番35号 ソ
ニー株式会社内
(56)参考文献 特開 平６−68529（ＪＰ，Ａ)
特開 平４−297571（ＪＰ，Ａ)
特開 平４−308073（ＪＰ，Ａ)
Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．Ｖ
ｏｌ．34，Ｎｏ．９Ｂ（1995）ｐｐ.
5233−5239
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 導電性セラミック電極からなる上部電極
層及び下部電極層及びＳｒＢｉ2Ｔａ2Ｏ9の組成のビス
マス層状化合物からなる強誘電体を備えた強誘電体キャ
パシタの製造方法であって、 導電性セラミック電極からなる上記上部電極層、上記下
部電極層の少なくとも一方の電極層において、 上記電極層を形成する工程と上記強誘電体を形成する工
程との間に、レーザアブレーション法により上記強誘電
体に含まれる酸素を除く元素と上記導電性セラミックに
含まれる酸素を除く元素とを少なくともそれぞれ１元素
ずつ含有するパイロクロア型構造の化合物からなる中間
層を形成する工程を有することを特徴とする強誘電体キ
ャパシタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29567095A JP3419974B2 (ja) | 1995-11-14 | 1995-11-14 | 強誘電体キャパシタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29567095A JP3419974B2 (ja) | 1995-11-14 | 1995-11-14 | 強誘電体キャパシタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09139476A JPH09139476A (ja) | 1997-05-27 |
| JP3419974B2 true JP3419974B2 (ja) | 2003-06-23 |
Family
ID=17823672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29567095A Expired - Fee Related JP3419974B2 (ja) | 1995-11-14 | 1995-11-14 | 強誘電体キャパシタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3419974B2 (ja) |
Families Citing this family (5)
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| KR100454582B1 (ko) * | 1999-01-15 | 2004-10-28 | 오리온전기 주식회사 | 저온 동시 소성 세라믹 커패시터 및 그 제조 방법 |
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-
1995
- 1995-11-14 JP JP29567095A patent/JP3419974B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
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|---|
| Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．Ｖｏｌ．３４，Ｎｏ．９Ｂ（１９９５）ｐｐ．５２３３−５２３９ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09139476A (ja) | 1997-05-27 |
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