KR100896027B1 - 반도체 장치 및 그 제조 방법 - Google Patents

Abstract

반도체 기판(1)의 상방(上方)에 하부 전극(9a), 강유전체막(10a) 및 상부 전극(11a)을 구비한 강유전체 커패시터가 형성되어 있다. 강유전체막(10a)은 La이 0.1mol% 내지 5mol% 첨가되고, Nb이 0.1mol% 내지 5mol% 첨가된 CSPZT로 구성되어 있다.

강유전체막, 상부 전극, 하부 전극, 강유전체 커패시터

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND PROCESS FOR FABRICATING THE SAME}

본 발명은 강유전체 커패시터를 구비한 불휘발성 메모리에 적합한 반도체 장치 및 그 제조 방법에 관한 것이다.

최근 디지털 기술의 진전에 따라, 대용량 데이터를 고속으로 처리 또는 보존하는 경향이 높아지고 있다. 이 때문에, 전자 기기에 사용되는 반도체 장치의 고집적화 및 고성능화가 요구되고 있다.

그래서, 반도체 기억 장치(DRAM)의 고집적화를 실현하기 위해, DRAM을 구성하는 용량 소자의 용량 절연막으로서, 규소산화물 또는 규소질화물 대신에, 강유전체 재료 또는 고유전율 재료를 사용하는 기술에 대해서 연구 및 개발이 널리 실행되고 있다.

또한, 저전압, 또한 고속에서의 기입 동작 및 판독 동작이 가능한 불휘발성 RAM을 실현하기 위해, 용량 절연막으로서, 자발 분극 특성을 갖는 강유전체막을 사용한 강유전체 메모리(FeRAM)에 대해서도 연구 및 개발이 왕성하게 실행되고 있다

강유전체 메모리(FeRAM)는 강유전체의 히스테리시스(hysteresis) 특성을 이용하여 정보를 기억한다. 강유전체 메모리에는 한 쌍의 전극 사이의 커패시터 유 전체막으로서 강유전체막을 갖는 강유전체 커패시터가 메모리 셀마다 설치되어 있다. 강유전체에서는 전극 사이의 인가 전압에 따라 분극(分極)이 발생하고, 인가 전압이 제거되어도 자발 분극이 남는다. 또한, 인가 전압의 극성이 반전되면, 자발 분극의 극성도 반전된다. 따라서, 자발 분극을 검출하면 정보를 판독할 수 있다. 그리고, 강유전체 메모리는, 플래시 메모리와 비교하면, 저전압에서 동작하고, 낮은 전력에서의 고속 기입이 가능하다.

강유전체 커패시터의 강유전체막은 티탄산지르콘산납(PZT), La을 도핑한 PZT(PLZT) 등의 PZT계 재료나, SrBi₂Ta₂O₉(SBT, Y1), SrBi₂(Ta, Nb)₂O₉(SBTN, YZ) 등의 Bi 층상(層狀) 구조 화합물 등으로 형성된다.

종래 강유전체막의 성막 방법으로서는, 졸겔(sol-gel)법, 스퍼터링법 또는 MOCVD법이 이용되고 있다. 이들 성막 방법에 의해, 하부 전극막 위에 비정질상의 강유전체막을 형성하고, 그 후, 열처리에 의해, 강유전체막을 페로브스카이트(perovskite) 구조의 결정으로 결정화시킨다. 강유전체막의 결정성은 하부 전극막의 결정성 및 강유전체막 자체의 성막 조건 및 결정화 조건 등에 지배된다. 이 때문에, 종래 이들 조건을 조정함으로써, 강유전체막의 결정성 향상이 도모되고 있지만, 최근 더해지는 결정성 향상의 요청을 충족시킬 수 없게 되었다. 이 때문에, 충분한 특성을 구비한 강유전체 커패시터를 얻을 수 없고, 또한 동일한 칩 내에서의 메모리 셀의 성능 편차를 충분히 억제할 수 없다.

또한, 예를 들어 특허문헌 1(일본국 공개특허2003-2647호 공보)에는, 강유전 체막의 결정화 온도 저하를 목적으로 하여 다양한 강유전체막의 조성(組成)을 채용하는 것이 개시되어 있지만, 충분한 결정성을 얻을 수는 없다.

[특허문헌 1] 일본국 공개특허2003-2647호 공보

본 발명은 보다 균일하며 양호한 특성을 얻을 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.

본 발명에 따른 반도체 장치는 반도체 기판과, 상기 반도체 기판의 상방(上方)에 형성되고, 강유전체막을 구비한 강유전체 커패시터를 갖는 반도체 장치를 대상으로 한다. 그리고, 본 발명에서는, 상기 강유전체막은 화학식이 ABO₃로 표시되는 물질에 La 및 Nb이 첨가되어 구성되어 있다.

또한, 본 발명에 따른 반도체 장치의 제조 방법에서는, 반도체 기판의 상방에 강유전체막을 구비한 강유전체 커패시터를 형성한다. 이 때, 상기 강유전체막으로서, 화학식이 ABO₃로 표시되는 물질에 La 및 Nb이 첨가되어 구성되는 막을 형성한다.

도 1은 본 발명의 실시예에 따른 방법에 의해 제조되는 강유전체 메모리(반도체 장치)의 메모리 셀 어레이의 구성을 나타낸 회로도.

도 2a는 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으 로 나타낸 단면도.

도 2b는, 도 2a에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.

도 2c는, 도 2b에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.

도 2d는, 도 2c에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.

도 2e는, 도 2d에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.

도 2f는, 도 2e에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.

도 2g는, 도 2f에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.

도 2h는, 도 2g에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.

도 2i는, 도 2h에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.

도 2j는, 도 2i에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.

도 2k는, 도 2j에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.

도 2l은, 도 2k에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.

도 2m은, 도 2l에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.

도 2n은, 도 2m에 이어서, 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타낸 단면도.

도 3은 배향의 면내(面內) 분포 및 결정성의 조사 결과를 나타낸 그래프.

도 4a는 비선형(非線形) 용량의 조사 결과를 나타낸 그래프.

도 4b는 정전 용량의 조사 결과를 나타낸 그래프.

도 5a는 값 P의 조사 결과를 나타낸 그래프.

도 5b는 값 U의 조사 결과를 나타낸 그래프.

도 6은 스위칭 전하량 Qsw의 조사 결과를 나타낸 그래프.

도 7은 항전압(coercive voltage) Vc의 조사 결과를 나타낸 그래프.

도 8은 누설 전류의 조사 결과를 나타낸 그래프.

도 9a는 스위칭 전하량 Qsw 및 차 (P-U)의 조사 결과를 나타낸 그래프(디스크리트(discrete)).

도 9b는 스위칭 전하량 Qsw 및 차 (P-U)의 조사 결과를 나타낸 그래프(메모리 셀 어레이).

도 10a는 누설 전류의 조사 결과를 나타낸 그래프(디스크리트).

도 10b는 누설 전류의 조사 결과를 나타낸 그래프(메모리 셀 어레이).

도 11은 인가 전압과 스위칭 전하량 Qsw의 관계를 나타낸 그래프.

도 12는 피로(疲勞) 손실의 조사 결과를 나타낸 그래프.

도 13은 열감극(thermal depolarization)의 조사 결과를 나타낸 그래프.

도 14a는 열처리 시간과 값 (P-U)의 관계를 나타낸 그래프.

도 14b는 OS_RATE를 나타낸 그래프.

도 15는 인가 전압과 분극량의 관계를 나타낸 그래프.

이하, 본 발명의 실시예에 대해서 첨부 도면을 참조하여 구체적으로 설명한다. 도 1은 본 발명의 실시예에 따른 방법에 의해 제조하는 강유전체 메모리(반도체 장치)의 메모리 셀 어레이의 구성을 나타낸 회로도이다.

이 메모리 셀 어레이에는 일 방향으로 연장되는 복수개의 비트선(103), 비트선(103)이 연장되는 방향에 대하여 수직인 방향으로 연장되는 복수개의 워드선(104) 및 플레이트선(105)이 설치되어 있다. 또한, 이들 비트선(103), 워드선(104) 및 플레이트선(105)이 구성하는 격자(格子)와 정합(整合)하도록 하여 본 실시예에 따른 강유전체 메모리의 복수개의 메모리 셀이 어레이 형상으로 배치되어 있다. 각 메모리 셀에는 강유전체 커패시터(기억부)(101) 및 M0S 트랜지스터(스위칭부)(102)가 설치되어 있다.

MOS 트랜지스터(102)의 게이트는 워드선(104)에 접속되어 있다. 또한, MOS 트랜지스터(102)의 한쪽 소스·드레인은 비트선(103)에 접속되고, 다른쪽 소스·드 레인은 강유전체 커패시터(101)의 한쪽 전극에 접속된다. 그리고, 강유전체 커패시터(101)의 다른쪽 전극이 플레이트선(105)에 접속되어 있다. 또한, 각 워드선(104) 및 플레이트선(105)은 그들이 연장되는 방향과 동일한 방향으로 나열되는 복수개의 MOS 트랜지스터(102)에 의해 공유된다. 마찬가지로, 각 비트선(103)은 그것이 연장되는 방향과 동일한 방향으로 나열되는 복수개의 MOS 트랜지스터(102)에 의해 공유된다. 워드선(104) 및 플레이트선(105)이 연장되는 방향, 비트선(103)이 연장되는 방향은 각각 행방향, 열방향이라고 불리는 경우가 있다. 다만, 비트선(103), 워드선(104) 및 플레이트선(105)의 배치는 상술한 것에 한정되지 않는다.

이렇게 구성된 강유전체 메모리의 메모리 셀 어레이에서는, 강유전체 커패시터(101)에 설치된 강유전체막의 분극 상태에 따라 데이터가 기억된다.

다음으로, 본 발명의 실시예에 대해서 설명한다. 다만, 여기서는, 편의상 강유전체 메모리의 각 메모리 셀의 단면(斷面) 구조에 대해서는 그 제조 방법과 함께 설명한다. 도 2a 내지 도 2n은 본 발명의 실시예에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 공정순으로 나타낸 단면도이다.

본 실시예에서는, 우선 도 2a에 나타낸 바와 같이, Si 기판 등의 반도체 기판(1) 표면에 소자 활성 영역을 구획하는 소자 분리 절연막(2)을 예를 들어 로코스(LOCOS: Local 0xidation of Silicon)법에 의해 형성한다. 다음으로, 소자 분리 절연막(2)에 의해 구획된 소자 활성 영역 내에 게이트 절연막(3), 게이트 전극(4), 실리사이드층(5), 측벽(6), 저농도 확산층(21) 및 고농도 확산층(22)으로 이루어지 는 소스·드레인 확산층을 구비한 트랜지스터(MOSFET)를 형성한다. 게이트 절연막(3)으로서는, 예를 들어 열산화에 의해, 두께가 1OO㎚ 정도인 SiO₂막을 형성한다. 이어서, 전면(全面)에 실리콘산질화막(7)을 MOSFET를 덮도록 하여 형성하고, 다시 전면에 실리콘산화막(8a)을 형성한다. 실리콘산질화막(7)은 실리콘산화막(8a)을 형성할 때의 게이트 절연막(3) 등의 수소 열화(劣化)를 방지하기 위해 형성되어 있다. 실리콘산화막(8a)으로서는, 예를 들어 CVD법에 의해, 두께가 700㎚ 정도인 TEOS(tetraethylorthosilicate)막을 형성한다.

그 후, N₂ 분위기 중에서 650℃, 30분간의 어닐링 처리를 행함으로써, 실리콘산화막(8a)의 탈(脫)가스를 행한다. 다음으로, 실리콘산화막(8a) 위에 하부 전극 밀착층으로서, 예를 들어 스퍼터링법에 의해, 두께가 20㎚ 정도인 Al₂O₃막(8b)을 형성한다. 또한, 하부 전극 밀착층으로서, 두께가 20㎚ 정도인 Ti막 또는 TiO_X막 등을 형성할 수도 있다. 이어서, 실리콘산화막(8b) 위에 하부 전극막(9)을 형성한다. 하부 전극막(9)으로서는, 예를 들어 스퍼터링법에 의해, 두께가 150㎚ 정도인 Pt막을 형성한다.

다음으로, 도 2b에 나타낸 바와 같이, 하부 전극막(9) 위에 화학식이 ABO₃로 표시되는 물질로 구성되는 강유전체막(10)을 비정질 상태로 형성한다. 강유전체막(10)으로서는, 예를 들어 Nb을 0.1mol% 내지 5mol% 함유하고, La을 0.1mol% 내지 5mol% 함유하는 (Pb, Ca, Sr, La)(Zr, Ti)O₃ 타깃을 사용하며, RF 스퍼터링법에 의 해, 두께가 100㎚ 내지 200㎚ 정도인 (Pb, Ca, Sr, La)(Zr, Ti)O₃막을 형성한다. 이 강유전체막(10)은 Nb을 0.1mol% 내지 5mol% 함유하고, La을 0.1mol% 내지 5mol% 함유한다. Nb은 도너 원소로서 ABO₃로 표시되는 물질의 A-사이트(site)에 배치되고, La은 억셉터 원소로서 B-사이트에 배치된다. 이어서, Ar 및 O₂를 함유하는 분위기 중에서 600℃ 이하에서의 열처리(RTA: Rapid Thermal Annealing)를 행한다. 그 결과, 강유전체막(10)이 결정화되는 동시에, 하부 전극막(9)을 구성하는 Pt막이 치밀화되어, 하부 전극막(9)과 강유전체막(10)의 계면(界面) 근방에서의 Pt과 O의 상호 확산이 억제된다.

그 후, 도 2c에 나타낸 바와 같이, 강유전체막(10) 위에 상부 전극막(11)을 형성한다. 상부 전극막(11)의 형성 시에는, 예를 들어 스퍼터링법에 의해, 두께가 50㎚ 정도인 IrO_{1 .4}막(도시 생략)을 형성한 후, 열처리(RTA)를 행하여 다시 IrO₂막(도시 생략)을 형성한다. IrO_{1 .4}막을 형성한 후의 열처리에 의해 강유전체막(10)이 완전히 결정화된다.

이어서, 배면(背面) 세정을 행한 후, 상부 전극막(11)을 패터닝함으로써, 도 2d에 나타낸 바와 같이, 상부 전극(11a)을 형성한다. 다음으로, O₂ 분위기 중에서 650℃, 60분간의 회복 어닐링 처리를 행한다. 이 열처리는 상부 전극(11a)을 형성할 때에 강유전체막(10)이 입은 물리적인 손상 등을 회복시키기 위한 것이다.

그 후, 도 2e에 나타낸 바와 같이, 강유전체막(10)의 패터닝을 행함으로써, 용량 절연막(10a)을 형성한다. 이어서, 나중에 형성하는 Al₂O₃막의 박리 방지용 산소 어닐링을 행한다.

다음으로, 도 2f에 나타낸 바와 같이, 보호막으로서 Al₂O₃막(12)을 스퍼터링법에 의해 전면(全面)에 형성한다. 이어서, 스퍼터링에 의한 손상을 완화시키기 위해, 산소 어닐링을 행한다. 보호막(Al₂O₃막(12))에 의해, 강유전체 커패시터에 대한 외부로부터의 수소 침입이 방지된다.

그 후, 도 2g에 나타낸 바와 같이, Al₂O₃막(12) 및 하부 전극막(9)의 패터닝을 행함으로써, 하부 전극(9a)을 형성한다. 이어서, 나중에 형성하는 Al₂O₃막의 박리 방지용 산소 어닐링을 행한다.

다음으로, 도 2h에 나타낸 바와 같이, 보호막으로서 Al₂O₃막(13)을 스퍼터링법에 의해 전면에 형성한다. 이어서, 커패시터 누설을 저감시키기 위해, 산소 어닐링을 행한다.

그 후, 도 2i에 나타낸 바와 같이, 층간절연막(14)을 고밀도 플라스마법에 의해 전면에 형성한다. 층간절연막(14)의 두께는 예를 들어 1.5㎛ 정도로 한다.

이어서, 도 2j에 나타낸 바와 같이, CMP(화학 기계적 연마)법에 의해, 층간절연막(14)의 평탄화를 행한다. 다음으로, N₂O 가스를 사용한 플라스마 처리를 행한다. 그 결과, 층간절연막(14)의 표층부가 약간 질화(窒化)되어, 그 내부에 수분이 침입하기 어려워진다. 또한, 이 플라스마 처리는 N 또는 O 중 적어도 한쪽이 함유된 가스를 사용하고 있으면 효과적이다. 이어서, 트랜지스터의 고농도 확산층(22)까지 도달하는 구멍을 층간절연막(14), Al₂O₃막(13), 실리콘산화막(8b), 실리콘산화막(8a) 및 실리콘산질화막(7)에 형성한다. 그 후, 스퍼터링법에 의해, Ti막 및 TiN막을 연속적으로 구멍 내에 형성함으로써, 배리어 메탈막(도시 생략)을 형성한다. 이어서, 구멍 내에 CVD(화학 기상 성장)법에 의해 W막을 매립하고, CMP법에 의해 W막의 평탄화를 행함으로써, W 플러그(15)를 형성한다.

다음으로, 도 2k에 나타낸 바와 같이, W 플러그(15)의 산화 방지막으로서 SiON막(16)을 예를 들어 플라스마 증속(增速) CVD법에 의해 형성한다.

이어서, 도 2l에 나타낸 바와 같이, 상부 전극(11a)까지 도달하는 구멍 및 하부 전극(9a)까지 도달하는 구멍을 SiON막(16), 층간절연막(14), Al₂O₃막(13) 및 Al₂O₃막(12)에 형성한다. 그 후, 손상을 회복시키기 위해, 산소 어닐링을 행한다.

이어서, 도 2m에 나타낸 바와 같이, SiON막(16)을 에치백(etch-back)에 의해 전면(全面)에 걸쳐 제거함으로써, W 플러그(15)의 표면을 노출시킨다. 다음으로, 도 2n에 나타낸 바와 같이, 상부 전극(11a) 표면의 일부, 하부 전극(9a) 표면의 일부, 및 W 플러그(15)의 표면이 노출된 상태에서 Al막을 형성하고, 이 Al막의 패터닝을 행함으로써 배선(17)을 형성한다. 이 때, 예를 들어 W 플러그(15)와 상부 전극(11a) 또는 하부 전극(9a)을 Al 배선(17)의 일부에서 서로 접속한다.

그 후, 층간절연막의 형성, 컨택트 플러그의 형성 및 아래로부터 제 2 층째 이후의 배선 형성 등을 더 행한다. 그리고, 예를 들어 TEOS 산화막 및 SiN막으로 이루어지는 커버막을 형성하여 강유전체 커패시터를 갖는 강유전체 메모리를 완성시킨다.

본 실시예에서는, 상술한 바와 같이, Nb을 0.1mol% 내지 5mol% 함유하고, La을 0.1mol% 내지 5mol% 함유하는 강유전체막(10)을 형성한다. 그리고, 이러한 조성의 강유전체막(10)은, 그 위에 형성되는 강유전체막(11)의 배향의 면내 분포 및 결정성을 향상시킬 수 있다. 따라서, 높은 스위칭 전하량 Qsw를 얻으면서, 항전압 및 누설 전류를 낮게 억제할 수 있다.

다음으로, 본원 발명자가 실제로 행한 시험의 결과에 대해서 설명한다.

(제 1 시험)

제 1 시험에서는, 한 변의 길이가 50㎛인 정사각형의 평면 형상을 갖는 강유전체 커패시터를 형성하고, 그 중 강유전체막의 배향의 면내 분포 및 결정성, 전기적 특성(비선형 용량, 정전 용량, 스위칭 전하량 Qsw, 항전압 Vc 및 누설 전류 등)을 조사했다. 강유전체막으로서는, (Pb, Ca, Sr)(Zr, Ti)O₃막에 La 및 Nb을 첨가한 것을 형성했다. 각 시료(試料)의 강유전체막 중의 La 및 Nb의 함유량(mol%)과 강유전체막의 두께(㎚)를 표 1에 나타낸다.

[표 1]

시료	No.1	No.2	No.3	No.4	No.5	No.6	No.7	No.8
La	3	3	1.5	1.5	1.5	1.5	1.5	1.5
Nb	0	0	0	0	1	1	4	4
두께	150	120	150	120	150	120	150	120

도 3에 배향의 면내 분포 및 결정성의 조사 결과를 나타낸다. 이 조사에서는 강유전체막을 형성하고, 그 위에 두께가 50㎚인 IrO_x막을 스퍼터링법에 의해 형 성하여, 90초간의 RTA(열처리)를 행한 후에, 4축 X선 회절법에 의해 각 시료의 결정성 측정을 행했다. 도 3 중의 로킹(rocking) 폭은 (111)면의 로킹 폭을 나타내고 있으며, 그 값이 작을수록 결정성이 양호함을 나타낸다.

도 3에 나타낸 바와 같이, Nb이 첨가되지 않은 시료 No.1 내지 No.4와 Nb이 첨가된 시료 No.5 내지 No.8을 비교하면, 시료 No.5 내지 No.8에서 보다 양호한 결정성 및 보다 균일한 면내 분포가 얻어졌다. 로킹 폭이 0.4도 작아진 것은 결정성이 현저하게 향상되었음을 나타낸다.

도 4a 및 도 4b에 각각 비선형 용량 및 정전 용량의 조사 결과를 나타낸다. 이 조사에서는, 상술한 결정성의 조사 등을 행한 후, 상부 전극막, 강유전체막 및 하부 전극막의 패터닝을 행하고, 각 시료의 용량 측정을 면내의 40개소에서 행했다. 비선형 용량의 측정에서는 측정 전압을 0V±10㎷로 하고, 정전 용량의 측정에서는 측정 전압을 3V±10㎷로 했다. 도 4a 및 도 4b 중에는 평균값(마름모의 점)과 함께 최대값 및 최소값을 나타낸다. 또한, 도 4a 및 도 4b 중의 시료 No.9는 시료 No.6에 대하여 RTA에 의한 열처리 시간을 30초간으로 한 시료이다.

도 4a 및 도 4b에 나타낸 바와 같이, La의 함유량이 3.0mol%인 시료 No.1 및 No.2와, 1.5mol%인 시료 No.3 및 No.4를 비교하면, 시료 No.1 및 No.2에서 보다 높은 비선형 용량 및 정전 용량이 얻어졌다. 또한, Nb의 함유량에 주목하면, Nb의 함유량이 많은 시료일수록 높은 비선형 용량 및 정전 용량이 얻어졌다. 또한, 강유전체막의 두께에 주목하면, 두께가 120㎚인 시료 No.2, No.4, No.6, No.8 및 No.9에서 두께가 150㎚인 시료 No.1, No.3, No.5 및 No.7보다도 높은 비선형 용량 및 정전 용량이 얻어졌다.

또한, 각 시료에 대하여 도 15에 나타낸 바와 같은 인가 전압과 분극량의 관계를 나타내는 히스테리시스 루프(hysteresis loop)를 구하고, 이 히스테리시스 루프로부터 다양한 값을 구했다. 이들 결과를 도 5a 및 도 5b, 도 6에 나타낸다. 또한, 스위칭 전하량 Qsw는 히스테리시스 루프로부터 얻어지는 값 P, U, N 및 D를 사용하여 하기 수식 1에 의해 구한 값이다.

[수식 1]

시료 No.1 및 No.2와 시료 No.3 및 No.4를 비교하면, La의 함유량이 적을수록 값 P가 커지고(도 5a), 값 U가 작아졌다(도 5b). 또한, Nb의 함유량에 주목하면, Nb의 함유량이 많은 시료일수록 값 P가 작아지고(도 5a), 값 U가 커졌다(도 5b). 다만, Nb의 함유량이 0mol%인 시료 No.3 및 No.4와 1mol%인 시료 No.5 및 No.6을 비교하면, 값 P 및 U의 차는 비교적 작았다. 한편, Nb의 함유량이 1mol%인 시료 No.5 및 No.6과 4mol%인 시료 No.7 및 No.8을 비교하면, 값 P 및 U의 차는 비교적 컸다. 또한, 강유전체막의 두께에 주목하면, 얇은 시료 No.2, No.4, No.6, No.8 및 No.9에서 보다 높은 값 P 및 U가 얻어졌다.

또한, 도 6에 나타낸 바와 같이, 시료 No.1 및 No.2와 시료 No.3 및 No.4를 비교하면, La의 함유량이 적은 시료일수록 스위칭 전하량 Qsw가 높아졌다. 또한, Nb의 함유량에 주목하면, Nb의 함유량이 많은 시료일수록 스위칭 전하량 Qsw가 낮 아졌다. 다만, Nb의 함유량이 0mol%인 시료 No.3 및 No.4와 1mol%인 시료 No.5 및 No.6을 비교하면, 포화(飽和) 스위칭 전하량(인가 전압: 3V)의 변화는 작았지만, 인가 전압을 1.8V로 했을 때의 스위칭 전하량의 변화는 컸다. 또한, Nb의 함유량이 1mol%인 시료 No.5 및 No.6과 4mol%인 시료 No.7 및 No.8을 비교하면, 포화 스위칭 전하량 및 인가 전압을 1.8V로 했을 때의 스위칭 전하량의 변화는 모두 컸다. 또한, 강유전체막의 두께에 주목하면, 얇은 시료 No.2, No.4, No.6, No.8 및 No.9에서 인가 전압을 1.8V로 했을 때의 스위칭 전하량이 높아지고, 포화 스위칭 전하량이 작아졌다.

또한, 항전압 Vc의 조사 시에는, 인가 전압과 값 P의 관계를 얻은 후, 인가 전압의 변화에 대한 값 P의 변화 비율이 가장 높은 인가 전압을 항전압 Vc로 했다. 그 결과를 도 7에 나타낸다. 또한, 항전압 Vc가 작을수록 극성의 반전 속도가 빨라진다.

도 7에 나타낸 바와 같이, 시료 No.1 및 No.2와 시료 No.3 및 No.4를 비교하면, La의 함유량이 적은 시료일수록 항전압 Vc가 높아졌다. 또한, Nb의 함유량에 주목하면, Nb의 함유량이 많은 시료일수록 항전압 Vc가 작아졌다. 또한, 강유전체막의 두께에 주목하면, 얇은 시료 No.2, No.4, No.6, No.8 및 No.9에서 항전압 Vc가 작아졌다.

또한, 도 8에 나타낸 바와 같이, 시료 No.1 및 No.2와 시료 No.3 및 No.4를 비교하면, La의 함유량이 적은 시료일수록 누설 전류가 약간 커졌다. Nb의 함유량에 주목하면, Nb의 함유량이 많은 시료일수록 누설 전류가 작아졌다. 또한, 강유 전체막의 두께에 주목하면, 얇은 시료 No.2, No.4, No.6, No.8 및 No.9에서 누설 전류가 커졌다. 또한, 「+5V」의 인가 전압은 상부 전극의 전위를 기준으로 하여 하부 전극에 「+5V」의 전압을 인가했음을 나타내고, 「-5V」의 인가 전압은 상부 전극의 전위를 기준으로 하여 하부 전극에 「-5V」의 전압을 인가했음을 나타낸다.

이와 같이, 예를 들어 Nb이 함유되지 않은 시료 No.3 및 No.4와 Nb이 함유되어 있는 시료 No.5 및 No.6을 비교하면, 시료 No.5 및 No.6에서 양호한 결정성 및 균일한 배향이 얻어지는 동시에, 스위칭 전하량 Qsw가 높고, 항전압 Vc 및 누설 전류가 작아졌다. 또한, La 및 Nb의 첨가에 의해 항전압 Vc 및 누설 전류를 저감시킬 수 있지만, 이들의 첨가량이 많아질수록 스위칭 전하량이 저하된다. 따라서, 이들의 첨가량은 각각 5mol% 이하인 것이 바람직하고, 4mol% 이하인 것이 보다 바람직하다. 또한, 제 1 시험에서는 도너 원소로서 Sr 및 Ca을 함유하는 강유전체막을 형성했지만, 이들이 함유되어 있지 않더라도, 도너 원소로서 Nb이 함유되어 있으면 동일한 결과가 얻어진다.

(제 2 시험)

제 2 시험에서는, 한 변의 길이가 50㎛인 정사각형의 평면 형상을 갖는 강유전체 커패시터(디스크리트)를 형성하여, 그 전기적 특성을 조사하고, 긴 변의 길이가 1.80㎛, 짧은 변의 길이가 1.15㎛인 직사각형의 평면 형상을 갖는 강유전체 커패시터를 1428개 구비한 메모리 셀 어레이를 형성하여, 그 전기적 특성도 조사했다. 이 조사는 배선을 형성한 후에 행했다. 강유전체막으로서는, (Pb, Ca, Sr)(Zr, Ti)O₃막에 La 및 Nb을 첨가한 것을 형성했다. 각 시료의 강유전체막 중의 La 및 Nb의 함유량(mol%) 및 강유전체막의 두께(㎚)를 표 2에 나타낸다.

[표 2]

시료	No.11	No.12
La	3	1.5
Nb	0	1
두께	150	150

전기적 특성의 일종으로서 인가 전압을 3V로 했을 때의 히스테리시스 루프를 얻고, 이것으로부터 스위칭 전하량 Qsw 및 값 P와 값 U의 차 (P-U)를 구했다. 그 결과를 도 9a 및 도 9b에 나타낸다. 도 9a는 디스크리트의 결과를 나타내고, 도 9b는 메모리 셀 어레이의 결과를 나타낸다.

도 9a 및 도 9b에 나타낸 바와 같이, 시료 No.12에서는, 시료 No.11과 비교하면, 디스크리트에서는 16% 정도, 메모리 셀 어레이에서는 18% 정도, 스위칭 전하량 Qsw가 높아졌다. 이것은 시료 No.12에서 La의 함유량이 낮기 때문이다.

또한, 전기적 특성의 일종으로서 누설 전류를 측정했다. 그 결과를 도 10a 및 도 10b에 나타낸다. 도 10a는 디스크리트의 결과를 나타내고, 도 10b는 메모리 셀 어레이의 결과를 나타낸다.

도 10a 및 도 10b에 나타낸 바와 같이, 누설 전류는 시료 No.11과 시료 No.12 사이에서 동일한 정도로 되었다. 이것은, La의 함유량을 낮게 한 것만으로는 누설 전류가 증가하게 되지만, 시료 No.12에서는 Nb이 함유되어 있기 때문에, 누설 전류의 증가가 억제되었음을 의미한다. 즉, Nb의 첨가에 의해 La의 감소가 상쇄(相殺)된 것이다.

도 11은 메모리 셀 어레이에서의 인가 전압과 스위칭 전하량 Qsw의 관계를 나타낸 그래프이다. 분극량의 측정은 실온(24℃), -45℃ 및 90℃에서 행했다.

-45℃에서의 측정에 의해 구해진 스위칭 전하량 Qsw에 대해서는, 1.8 이하의 인가 전압에서는 시료 No.11 및 No.12의 사이에 거의 차가 없었다. 이것에 대하여, 인가 전압이 1.9V 이상으로 되면, 시료 No.12에서 스위칭 전하량 Qsw가 보다 현저하게 증가했다. 또한, 실온에서의 측정에 의해 구해진 스위칭 전하량 Qsw에 대해서는, 1.7V 이상의 인가 전압에서 시료 No.12에서 스위칭 전하량 Qsw가 보다 현저하게 증가했다. 또한, 90℃에서의 측정에 의해 구해진 스위칭 전하량 Qsw에 대해서는, 1.0V 이상의 인가 전압에서 시료 No.12에서 스위칭 전하량 Qsw가 보다 현저하게 증가했다. 이와 같이, 모든 측정 온도에 있어서, 시료 No.12에서 시료 No.11보다도 스위칭 전하량 Qsw가 높아졌다. 이것은 La의 함유량이 시료 No.12에서 보다 낮아지고 있기 때문이다.

도 12에 메모리 셀 어레이의 피로 손실에 대해서 조사한 결과를 나타낸다. 이 조사에서는 판독 전압을 3V로 하고, 스트레스 전압을 7V로 하여 전압의 인가를 2.0×10⁸회 반복했다.

시료 No.12에서의 초기값에 대한 스위칭 전하량 Qsw의 감소율(피로 손실)은 12.86%였다. 이것에 대하여, 시료 No.11에서의 초기값에 대한 스위칭 전하량 Qsw의 감소율(피로 손실)은 13.56%였다. La의 함유량을 감소시킨 경우에는 피로 손실이 증대될 우려가 있지만, 시료 No.12에는 Nb이 함유되어 있기 때문에, 이러한 피 로 손실의 증대가 발생하지 않았다.

도 13에 메모리 셀 어레이의 열감극(thermal depolarization)에 대해서 조사한 결과를 나타낸다. 이 조사에서는 실온에서 기입을 행하고, 다양한 온도 하에 1시간 방치한 후, 실온에서 판독을 행했을 때의 값 P와 값 U의 차를 구했다. 실온에 방치한 후에 판독을 행했을 때의 값 (P-U)를 100%로 하면, 250℃에 방치한 후에 판독을 행한 경우에는, 시료 No.11에서는 50% 정도까지 값 (P-U)가 감소했지만, 시료 No.12에서는 70% 정도로 높은 값이 얻어졌다. 즉, 시료 No.12에서 열감극의 정도가 보다 낮게 억제되었다. 이것은, 시료 No.11에서의 퀴리 온도가 340℃ 정도인 것에 대하여 시료 No.12에서의 퀴리 온도가 360℃ 정도로 높아지고 있기 때문이라고 생각된다.

도 14a 및 도 14b에 메모리 셀 어레이의 임프린트 특성에 대해서 조사한 결과를 나타낸다. 도 14a에는 열처리 시간과 값 (P-U)의 관계를 나타내고, 14b에는 OS_RATE를 나타낸다. 다만, 도 14a 및 도 14b에는 각 시료에서의 가장 나쁜 결과를 나타낸다. 값 (P-U)가 클수록 장치의 마진(margin)이 커진다. 또한, OS_RATE의 절대값이 작을수록 임프린트가 발생하기 어려워진다. 도 14a 및 도 14b에 나타낸 바와 같이, 시료 No.12에서 시료 No.11보다도 마진을 크게 확보하면서, 임프린트가 발생하기 어려워진다는 결과가 얻어졌다.

이와 같이, 시료 No.12에서는, 시료 No.11과 비교하여 높은 스위칭 전하량 Qsw를 얻을 수 있고, 열감극 및 임프린트가 발생하기 어려웠다. 또한, 시료 No.12에서는 피로 후의 마진이 높고, 또한 보다 엄격한 환경에서의 사용에도 견딜 수 있 다.

또한, 상술한 실시예에서는 플래너형 강유전체 커패시터를 제조하고 있지만, 본 발명을 스택형 강유전체 커패시터에 적용할 수도 있다. 이 경우, MOSFET 등의 트랜지스터에 접속된 W 플러그 등의 컨택트 플러그의 일부는 강유전체 커패시터의 하부 전극에 접속된다. 또한, 스택형을 채용할 경우에는, 고온 일괄 에칭을 행할 수도 있다.

또한, 강유전체막을 구성하는 물질의 결정 구조는 페로브스카이트형 구조에 한정되지 않아, 예를 들어 Bi 층상 구조일 수도 있다. 또한, 강유전체막을 구성하는 물질의 조성도 특별히 한정되지는 않는다. 예를 들어 억셉터 원소로서, Pb(납), Sr(스트론튬), Ca(칼슘), Bi(비스무트), Ba(바륨), Li(리튬) 및/또는 Y(이트륨)이 함유되어 있을 수도 있고, 도너 원소로서, Ti(티타늄), Zr(지르코늄), Hf(하프늄), V(바나듐), Ta(탄탈), W(텅스텐), Mn(망간), Al(알루미늄), Bi(비스무트) 및/또는 Sr(스트론튬)이 함유되어 있을 수도 있다.

강유전체막을 구성하는 물질의 화학식으로서는, 예를 들어 Pb(Zr, Ti)O₃, (Pb, Ca)(Zr, Ti)O₃, (Pb, Ca)(Zr, Ti, Ta)O₃, (Pb, Ca)(Zr, Ti, W)O₃, (Pb, Sr)(Zr, Ti)O₃, (Pb, Sr)(Zr, Ti, W)O₃, (Pb, Sr)(Zr, Ti, Ta)O₃, (Pb, Ca, Sr)(Zr, Ti)O₃, (Pb, Ca, Sr)(Zr, Ti, W)O₃, (Pb, Ca, Sr)(Zr, Ti, Ta)O₃, SrBi₂Ta₂O₉, Bi₄Ti₃O₉, 및 BaBi₂Ta₂O₉을 들 수 있지만, 이들에 한정되지 않는다. 또한, 이들에 Si 가 첨가되어 있을 수도 있다.

또한, 상부 전극 및 하부 전극의 조성도 특별히 한정되지 않는다. 하부 전극은 예를 들어 Pt(플라티나), Ir(이리듐), Ru(루테늄), Rh(로듐), Re(레늄), Os(오스뮴) 및/또는 Pd(팔라듐)으로 구성되어 있을 수도 있고, 이들의 산화물로 구성되어 있을 수도 있다. 상부 전극은 예를 들어 Pt, Ir, Ru, Rh, Re, Os 및/또는 Pd의 산화물로 구성되어 있을 수도 있다. 또한, 상부 전극은 복수의 막이 적층되어 구성되어 있을 수도 있다.

또한, 강유전체 메모리의 셀 구조는 1T1C형에 한정되지 않아, 2T2C형일 수도 있다. 또한, 강유전체 메모리에서는 강유전체 커패시터 자체가 기억부 및 스위칭부를 겸용하는 구성으로 되어 있을 수도 있다. 이 경우, M0S 트랜지스터의 게이트 전극 대신에 강유전체 커패시터가 형성된 구조로 된다. 즉, 반도체 기판 위에 게이트 절연막을 통하여 강유전체 커패시터가 형성된다.

또한, 강유전체 커패시터가 논리 회로 등에 설치되어 있을 수도 있다. 이 경우, 이러한 강유전체 커패시터를 구비한 DRAM이 구성되어 있을 수도 있다.

또한, 강유전체막의 형성 방법은 특별히 한정되지 않는다. 예를 들어 졸겔법, 유기 금속 분해(MOD)법, CSD(Chemical Solution Deposition)법, 화학 기상 증착(CVD)법, 에피택셜(epitaxial) 성장법, 스퍼터링법, MOCVD(Metal Organic Chemical Vapor Deposition)법 등을 채용할 수 있다.

이상에서 상세하게 설명한 바와 같이, 본 발명에 의하면, 강유전체막의 결정 성을 보다 균일하게 하면서 향상시킬 수 있다. 그 결과, 강유전체 커패시터의 특성을 향상시킬 수 있다.

Claims (22)

1. 반도체 기판과,

   상기 반도체 기판의 상방(上方)에 형성된 강유전체 커패시터를 갖고,

   상기 강유전체 커패시터는,

   화학식이 ABO₃로 표시되는 물질에 La 및 Nb이 첨가되어 구성된 강유전체막과,

   상기 강유전체막 상에 형성되고, Pt, Ir, Ru, Rh, Re, Os 및 Pd으로 이루어지는 그룹에서 선택된 적어도 일종의 원소의 산화물로 이루어진 제 1 상부 전극막과,

   상기 제 1 상부 전극막 상에 형성되고, Pt, Ir, Ru, Rh, Re, Os 및 Pd으로 이루어지는 그룹에서 선택된 적어도 일종의 원소의 산화물로 이루어진 제 2 상부 전극막을 구비하며,

   상기 제 1 상부 전극막 중의 산소 농도가 상기 제 2 상부 전극막 중의 산소 농도보다 낮은 것을 특징으로 하는 반도체 장치.
2. 제 1 항에 있어서,

   상기 강유전체막 중의 La의 함유량은 0.1mol% 내지 5mol%인 것을 특징으로 하는 반도체 장치.
3. 제 1 항에 있어서,

   상기 강유전체막 중의 Nb의 함유량은 0.1mol% 내지 5mol%인 것을 특징으로 하는 반도체 장치.
4. 제 1 항에 있어서,

   상기 강유전체막 중의 La의 함유량은 0.1mol% 내지 5mol%이고, Nb의 함유량 은 0.1mol% 내지 5mol%인 것을 특징으로 하는 반도체 장치.
5. 삭제
6. 제 1 항에 있어서,

   상기 강유전체막을 구성하는 물질은, 억셉터 원소로서, Pb, Sr, Ca, Bi, Ba, Li 및 Y으로 이루어지는 그룹에서 선택된 적어도 일종(一種)의 원소를 함유하는 것을 특징으로 하는 반도체 장치.
7. 제 1 항에 있어서,

   상기 강유전체막을 구성하는 물질은, 도너 원소로서, Ti, Zr, Hf, V, Ta, W, Mn, Al, Bi 및 Sr으로 이루어지는 그룹에서 선택된 적어도 일종의 원소를 함유하는 것을 특징으로 하는 반도체 장치.
8. 제 1 항에 있어서,

   상기 강유전체막을 구성하는 물질의 화학식은

   Pb(Zr, Ti)O₃, (Pb, Ca)(Zr, Ti)O₃, (Pb, Ca)(Zr, Ti, Ta)O₃, (Pb, Ca)(Zr, Ti, W)O₃, (Pb, Sr)(Zr, Ti)O₃, (Pb, Sr)(Zr, Ti, W)O₃, (Pb, Sr)(Zr, Ti, Ta)O₃, (Pb, Ca, Sr)(Zr, Ti)O₃, (Pb, Ca, Sr)(Zr, Ti ,W)O₃, (Pb, Ca, Sr)(Zr, Ti, Ta)O₃, SrBi₂Ta₂O₉, Bi₄Ti₃O₉, 및 BaBi₂Ta₂O₉으로 이루어지는 그룹에서 선택된 일종으로 표시되는 것을 특징으로 하는 반도체 장치.
9. 삭제
10. 삭제
11. 삭제
12. 삭제
13. 삭제
14. 제 1 항에 있어서,

    상기 강유전체 커패시터를 복수개 구비한 메모리 셀 어레이를 갖는 것을 특징으로 하는 반도체 장치.
15. 삭제
16. 삭제
17. 반도체 기판의 상방에 강유전체 커패시터를 형성하는 공정을 갖고,

    상기 강유전체 커패시터를 형성하는 공정은,

    강유전체막을 형성하는 공정과,

    상기 강유전체막 상에, Pt, Ir, Ru, Rh, Re, Os 및 Pd으로 이루어지는 그룹에서 선택된 적어도 일종의 원소의 산화물로 이루어진 제 1 상부 전극막을 형성하는 공정과,

    상기 제 1 상부 전극막 상에, Pt, Ir, Ru, Rh, Re, Os 및 Pd으로 이루어지는 그룹에서 선택된 적어도 일종의 원소의 산화물로 이루어진 제 2 상부 전극막을 형성하는 공정을 구비하며,

    상기 강유전체막은 화학식이 ABO₃로 표시되는 물질에 La 및 Nb이 첨가되어 구성되며,

    상기 제 1 상부 전극막 중의 산소 농도가 상기 제 2 상부 전극막 중의 산소 농도보다 낮은 것을 특징으로 하는 반도체 장치의 제조 방법.
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