KR100801202B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 기판(11)의 위쪽에, Pt막(24), PLZT막(25), 및 상부 전극막(26)을 형성한다. 다음에, 상부 전극막(26)을 패터닝한다. 이어서, PLZT막(25)의 노출되어 있는 부분을 덮는 PLZT막(27)을 증발 방지막으로서 형성한다. 이어서, 산화성 분위기 중에서 열처리를 행함으로써, PLZT막(25)이 받은 손상을 회복시킨다. 또한, 상부 전극막(26)을 패터닝하고나서 PLZT막(27)을 형성할 때까지의 동안에는, 열처리를 행하지 않는다. 그 후, PLZT막(25) 및 Pt막(24)을 순차적으로 패터닝함으로써 강유전체 커패시터를 형성한다.
강유전체 커패시터, MOS 트랜지스터, 게이트 절연막, PLZT막

Description

반도체 장치의 제조 방법{PROCESS FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 강유전체 커패시터의 제조에 적합한 반도체 장치의 제조 방법에 관한 것이다.
최근, 디지털 기술의 진전에 따라서, 대용량의 데이터를 고속으로 처리 또는 보존하는 경향이 높아지고 있다. 이 때문에, 전자 기기에 사용되는 반도체 장치의 고집적화 및 고성능화가 요구되고 있다.
그래서, 반도체 기억 장치(DRAM)의 고집적화를 실현하기 위해서, DRAM을 구성하는 용량 소자의 용량 절연막으로서, 규소 산화물 또는 규소 질화물 대신, 강유전체 재료 또는 고유전율 재료를 사용하는 기술에 관하여 널리 연구 및 개발이 행해지고 있다.
또한, 저전압이면서 동시에 고속으로의 기입 동작 및 판독 동작이 가능한 불휘발성 RAM을 실현하기 위해서, 용량 절연막으로서, 자발 분극 특성을 갖는 강유전체막을 사용한 강유전체 메모리(FeRAM)에 관해서도 연구 및 개발이 활발히 행해지고 있다.
강유전체 메모리(FeRAM)는 강유전체의 히스테리시스 특성을 이용하여 정보를 기억한다. 강유전체 메모리에는 1쌍의 전극간의 커패시터 유전체막으로서 강유전 체막을 갖는 강유전체 커패시터가 메모리 셀마다 설치되어 있다. 강유전체에서는, 전극간의 인가 전압에 따라서 분극이 생겨, 인가 전압이 제거되어도 자발 분극이 남는다. 또한, 인가 전압의 극성이 반전되면, 자발 분극의 극성도 반전된다. 따라서, 자발 분극을 검출하면 정보를 판독할 수 있다. 그리고, 강유전체 메모리는 플래시 메모리와 비교하면, 저전압으로 동작하여 전력 절약하에서의 고속 기록이 가능하다.
FRAM의 강유전체막은 티탄산 지르콘산 납(PZT), La 도프 PZT(PLZT) 등의 PZT계 재료나, SrBi2Ta2O9(SBT, Y1), SrBi2(Ta, Nb)2O9(SBTN, YZ) 등의 Bi층 형상 구조 화합물 등으로 형성된다.
종래, 강유전체 박막의 성막 방법으로서는, 졸겔법 또는 스퍼터링법이 이용되고 있다. 이들 성막 방법에 의해, 하부 전극막 위에 비정질상의 강유전체막을 형성하고, 그 후 열처리에 의해서, 강유전체막을 페로브스카이트(Perovskite) 구조의 결정으로 결정화시킨다. 강유전체막의 결정화 후에는, 상부 전극막을 형성한다. 그러나, 이 때에, 강유전체막이 주로 고에너지의 스퍼터링 입자에 의한 물리적 손상을 받는다. 그 결과, 강유전체막의 결정 구조의 일부가 파괴되어, 용량 소자의 특성이 열화되어 버린다.
그래서, 종래, 이러한 용량 소자의 특성 열화를 회복시키기 위해서, 다음과 같은 처리가 행해지고 있다. 제 1 종래의 방법에서는, 상부 전극막을 패터닝한 후, 산소 분위기 중에서 열처리를 행한다. 제 2 종래의 방법에서는, 상부 전극막 및 강유전체막을 패터닝한 후, 산소 분위기 중에서 열처리를 행한다. 제 3 종래의 방법에서는, 패터닝에 의해 용량 소자를 형성한 후, 산소 분위기 중에서 열처리를 행한다. 이들 처리에서는, 산소가 강유전체막의 결정성을 회복시킨다.
또한, 종래의 방법에서는, 용량 소자를 형성한 후에, 강유전체막을 수소 열화로부터 보호하기 위해서, 확산 방지막으로서 용량 소자를 덮는 알루미늄 산화물막을 형성한다. 이어서, 강유전체막의 패터닝 중 및 확산 방지막의 형성 중에 강유전체막이 받은 손상을 회복하기 위해서, 재차, 산소 분위기 중에서 열처리를 행한다. 그 후, 층간 절연막을 형성한다.
또한, 특허 문헌 1(일본국 공개 특허 평5-251351호 공보)에는, 다른 방법도 개시되어 있다. 특허 문헌 1에 개시된 방법에서는, 산소 구멍이 없어, 전계를 인가하여도 누설 전류를 발생시키지 않아, 유전율을 높게 유지하는 강유전체막을 얻는 것을 목적으로 하여, 강유전체막에 대해서, 산소 분위기 중에서의 각종 열처리를 행한다. 그리고, 이 열처리로서 오존 또는 산소 가스에 자외선을 조사하는 방법, 고압 산소 분위기 중에서의 열처리, 및 오존 가스를 사용한 열처리가 거론되고 있다.
또한, 특허 문헌 2(일본국 공개 특허 2002-305289호 공보)에는, 다른 방법이 더 개시되어 있다. 특허 문헌 2에 개시된 방법에서는, 강유전체 커패시터의 손상을 회복시키기 위한 열처리를 행한 후, 용량 절연막으로서의 PZT막보다 Pb 조성비가 많은 PZT막을 형성함으로써, 강유전체 커패시터의 측벽에 사이드월(side wall)막을 형성한다. 이러한 사이드월 절연막에 의해, 그 후에 형성되는 TEOS 막 중의 수소 및 H2O 등으로부터의 영향이 저감되어, PZT막의 특성 열화가 저감된다.
그러나, 이들 중 어느 방법에 의해서도 충분한 특성의 강유전체 커패시터를 얻을 수 없다.
예를 들면, 특허 문헌 1에 개시된 방법에서는, 얻어지는 강유전체막의 결정 배향성이 낮기 때문에, 잔류 분극이 낮다.
또한, 특허 문헌 2에 개시된 방법에서는, 강유전체 커패시터의 손상을 회복시키기 위한 열처리시에, 강유전체막의 노출부로부터 증기압이 가장 높은 원소가 빠져서, 강유전체막에 핀홀이 형성되어 버린다. 즉, PZT막이 사용되고 있는 경우, Pb 결손이 생겨버린다. 이러한 결손은 강유전체 커패시터의 스위칭 특성을 저하시키고, 초기 특성 및 리텐션(retention)을 저하시킨다. 또한, 이러한 결손이 생긴 노출부의 강유전체 커패시터 전체에 대한 점유율은 반도체 집적 회로의 미세화에 따라 증가하고 있다. 따라서, 최근, 이러한 결손을 원인으로 하는 문제가 현재화되고 있다. 또한, 점유율의 증가에 따라서, 그 후에 Pb량이 많은 PZT로 이루어지는 사이드월막을 형성했다고 해도, Pb 결손을 균일하게 보상하는 것이 곤란해지고 있다.
또한, 특허 문헌 2에 개시된 방법에서는, 사이드월막의 존재에 의해 용량 절연막의 막 중 조성이 불균일해지기 쉽다. 이 때문에, 스위칭 전하량이 저하되거나, 임프린트가 생기기 쉬워지거나 한다.
특허 문헌 1
일본국 공개 특허 평5-251351호 공보
특허 문헌 2
일본국 공개 특허 2002-305289호 공보
본 발명의 목적은 강유전체 커패시터의 용량 절연막 조성의 균일성을 향상시킬 수 있는 반도체 장치의 제조 방법을 제공하는 데에 있다.
본 발명에 따른 반도체 장치의 제조 방법에서는, 반도체 기판의 위쪽에, 강유전체 커패시터의 하부 전극의 원료막인 하부 전극막, 용량 절연막의 원료막인 강유전체막, 및 상부 전극의 원료막인 상부 전극막으로 이루어지는 적층체를 형성한 후, 적어도 상기 상부 전극막을 패터닝한다. 다음에, 적어도 상기 강유전체막의 노출되어 있는 부분을 덮어, 상기 강유전체막과 동일한 원소를 함유하는 증발 방지막을 형성한다. 이어서, 산화성 분위기 중에서 열처리를 행함으로써, 상기 강유전체막이 받은 손상을 회복시킨다. 또한, 상기 상부 전극막을 패터닝하는 공정과 상기 증발 방지막을 형성하는 공정의 사이에는 열처리를 행하지 않는다.
도 1은 본 발명의 실시예에 따른 방법에 의해서 제조하는 강유전체 메모리(반도체 장치)의 메모리 셀 어레이의 구성을 나타내는 회로도.
도 2a 내지 도 2f는 본 발명의 제 1 실시예에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 공정순으로 나타내는 단면도.
도 3은 스위칭 전하량을 나타내는 그래프.
도 4는 누설 전류를 나타내는 그래프.
도 5는 도 7 중의 P 및 U의 값을 나타내는 그래프.
도 6은 스위칭 전하량 및 P-U의 값을 나타내는 그래프.
도 7은 인가 전압과 분극량의 관계를 나타내는 그래프.
도 8은 본 발명의 제 2 실시예에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 나타내는 단면도.
도 9는 본 발명의 제 3 실시예에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 나타내는 단면도.
이하, 본 발명의 실시예에 관하여, 첨부 도면을 참조해서 구체적으로 설명한다. 도 1은 본 발명의 실시예에 따른 방법에 의해서 제조하는 강유전체 메모리(반도체 장치)의 메모리 셀 어레이의 구성을 나타낸 회로도이다.
이 메모리 셀 어레이에는, 한 방향으로 연장되는 복수개의 비트선(3), 및 비트선(3)이 연장되는 방향에 대해서 수직인 방향으로 연장되는 복수개의 워드선(4)및 플레이트선(5)이 설치되어 있다. 또한, 이들 비트선(3), 워드선(4) 및 플레이트선(5)이 구성하는 격자와 정합하도록 하여, 복수개의 본 실시예에 따른 강유전체 메모리의 메모리 셀이 어레이 형상으로 배치되어 있다. 각 메모리 셀에는 강유전체 커패시터(1) 및 M0S 트랜지스터(2)가 설치되어 있다.
MOS 트랜지스터(2)의 게이트는 워드선(4)에 접속되어 있다. 또한, MOS 트랜지스터(2)의 한 쪽 소스·드레인은 비트선(3)에 접속되고, 다른 쪽 소스·드레인은 강유전체 커패시터(1)의 한 쪽 전극에 접속되어 있다. 그리고, 강유전체 커패시터(1)의 다른 쪽 전극이 플레이트선(5)에 접속되어 있다. 또한, 각 워드선(4) 및 플레이트선(5)은 그들이 연장되는 방향과 동일한 방향으로 늘어서는 복수개의 MOS 트랜지스터(2)에 의해 공유되고 있다. 마찬가지로, 각 비트선(3)은 그것이 연장되는 방향과 동일한 방향으로 늘어서는 복수개의 MOS 트랜지스터(2)에 의해 공유되고 있다. 워드선(4) 및 플레이트선(5)이 연장되는 방향, 비트선(3)이 연장되는 방향은 각각 행방향, 열방향으로 불리는 경우가 있다.
이와 같이 구성된 강유전체 메모리의 메모리 셀 어레이에서는, 강유전체 커패시터(1)에 설치된 강유전체막의 분극 상태에 따라서 데이터가 기억된다.
(제 1 실시예)
다음에, 본 발명의 제 1 실시예에 관하여 설명한다. 도 2a 내지 도 2f는 본 발명의 제 1 실시예에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 공정순으로 나타낸 단면도이다. 단, 도 2a 내지 도 2f에는 1개의 비트선(도 1 중의 비트선(3)에 상당)을 공유하는 2개의 MOS 트랜지스터에 상당하는 부분을 도시한다.
제 1 실시예에서는 우선, 도 2a에 나타낸 바와 같이, 실리콘 기판 등의 반도체 기판(11)의 표면에 소자 분리 영역(12) 및 웰(13)을 형성한다. 이어서, 게이트 절연막(17), 게이트 전극(18), 캡막(19), 사이드월(20), 소스·드레인 확산층(15) 및 실리사이드층(16)을 웰(13)의 표면에 형성함으로써, 스위칭 소자로서 MOS 트랜지스터(14)를 형성한다. 이 MOS 트랜지스터(14)가 도 1에서의 MOS 트랜지스터(2)에 상당한다. 또한, 각 MOS 트랜지스터(14)에는 소스 및 드레인용으로 2개의 소스 ·드레인 확산층(15)을 형성하지만, 그 한 쪽은 2개의 MOS 트랜지스터(14) 사이에서 공유시킨다.
다음에, 전면에 실리콘산 질화막(21)을 MOS 트랜지스터(14)를 덮도록 하여 형성하고, 게다가 전면에 층간 절연막으로서 SiO2막(22)을 형성하고, CMP(화학 기계적 연마) 등에 의해 SiO2막(22)을 평탄화한다. 실리콘산 질화막(21)은 SiO2막(22)을 형성할 때의 게이트 절연막(17) 등의 수소 열화를 방지하기 위해 형성되어 있다. 이어서, N2 분위기 중에서, 650℃, 30분간의 어닐링을 실시함으로써, 주로 SiO2막(22)의 탈가스를 행한다.
그 후, 도 2b에 나타낸 바와 같이, 스퍼터링법에 의해 하부 전극 밀착층으로서 알루미늄 산화물막(23)을 SiO2막(22) 위에 형성한다. 알루미늄 산화물막(23)의 두께는 예를 들면, 20nm정도로 한다. 하부 전극 밀착층으로서, 두께가 20nm정도의 Ti막 또는 TiOx막을 형성해도 좋다. 이어서, 알루미늄 산화물막(23) 위에, 스퍼터링법에 의해 하부 전극막으로서 Pt막(24)을 형성한다. Pt막(24)의 두께는, 예를 들면, 150nm정도로 한다.
다음에, 스퍼터링법에 의해 강유전체막으로서 PLZT막(25)을 Pt막(24) 위에 비정질 상태로 형성한다. 이어서, RTA법에 의해 Ar 및 O2을 포함하는 분위기하에서 600℃이하의 열처리를 행한다. 이 결과, PLZT막(25)이 결정화되는 동시에, Pt막(24)이 치밀화되어, Pt막(24)과 PLZT막(25) 사이의 경계면 근방에서의 Pt와 O의 상호 확산이 억제된다.
그 후, 스퍼터링법에 의해 상부 전극막의 일부로서 IrOx막(26a)(1≤x≤2)을 PLZT막(25)의 위에 형성한다. IrOx막(26a)의 두께는 예를 들면, 50nm정도로 한다. 이어서, RTA법에 의해 열처리를 행한다. 이 결과, PLZT막(25)이 완전히 결정화되는 동시에, IrOx막(26a)으로부터 PLZT막(25)으로 미량의 Ir이 확산되어, 강유전체 커패시터의 전기적 특성이 향상된다. 다음에, 스퍼터링법에 의해 상부 전극막의 다른 부분으로서 IrOx막(26a) 위에 IrOx막(26b)을 형성한다. IrOx막(26b)의 두께는 예를 들면, 200nm정도로 한다. IrOx막(26a) 및 IrOx막(26b)으로부터 상부 전극막(26)이 구성된다. 이어서, 반도체 기판(웨이퍼)(11)의 배면(이면)의 세정을 행한다.
그 후, 도 2c에 나타낸 바와 같이, IrOx막(26a) 및 IrOx막(26b)을 패터닝함으로써, 상부 전극막(26)으로부터 강유전체 커패시터의 상부 전극을 형성한다. 이어서, 스퍼터링법에 의해 상부 전극막(26) 및 PLZT막(25)을 덮는 PLZT막(27)을, PLZT막(25)으로부터의 Pb의 증발을 방지하기 위한 증발 방지막으로서 형성한다. PLZT막(27)의 두께는 예를 들면, 20nm 내지 50nm정도로 한다. 다음에, 열처리를 행함으로써, PLZT막(27)을 결정화시킨다. 또한, 이 결정화 어닐링을 생략해도 좋다.
그리고, PLZT막(25)이 PLZT막(27)에 의해 덮여진 상태에서 PLZT막(25)의 특 성을 회복시키기 위한 회복 어닐링을 행한다. 이 회복 어닐링은 예를 들면, O2 분위기 중, 650℃에서 60분간 행한다. 이 회복 어닐링에 의해, 상부 전극막(26)의 형성시 및 패터닝시에 PLZT막(25)에 생긴 손상이 회복된다. 또한, 이 때에는 PLZT막(27)으로부터 Pb가 증발하는 경우는 있어도, PLZT막(25)으로부터 Pb가 증발하는 경우는 없어, PLZT막(25) 중의 조성의 균일성이 유지된다. 또한, 회복 어닐링을 행하는 분위기는 산화성 분위기이면 O2 분위기가 아니라도 좋다. 또한, 회복 어닐링을 행하는 온도는 600℃ 내지 700℃인 것이 바람직하다.
회복 어닐링을 행한 후에는, PLZT막(27)에 대하여 패터닝을 행함으로써, 도 2d에 나타낸 바와 같이, PLZT막(27)의 상부 전극 위의 부분을 제거한다. 이 때, 전면 에치백을 행함으로써, PLZT막(27)의 전부를 제거해도 좋다.
다음에, 도 2e에 나타낸 바와 같이, PLZT막(25)의 패터닝을 행함으로써, PLZT막(25)으로부터 강유전체 커패시터의 용량 절연막을 형성한다. 이 때, PLZT막(27)도 패터닝된다. 또한, Pt막(24)의 패터닝을 행함으로써, Pt막(24)으로부터 강유전체 커패시터의 하부 전극을 형성한다. 이와 같이 하여, 강유전체 커패시터가 형성된다. 이 강유전체 커패시터가 도 1에서의 강유전체 커패시터(1)에 상당한다. 이어서, PLZT막(25)의 수소 열화를 억제하기 위해서, 알루미늄 산화물막(28)을 외부로부터 PLZT막(25)으로의 수소의 확산을 방지하는 확산 방지막으로서 형성한다. 알루미늄 산화물막(28)의 두께는 예를 들면, 스퍼터링법에 의해 형성하는 경우에는 50nm정도, MOCVD법에 의해 형성하는 경우에는, 커버리지(coverage)가 양 호하므로, 20nm 내지 50nm정도로 한다.
그 후, 도 2f에 나타낸 바와 같이, 전면에 층간 절연막(29)을 형성하여, 이것을 평탄화한다. 이어서, MOS 트랜지스터(14)의 실리사이드층(16)까지 도달하는 컨택트 홀을 형성한다. 그리고, 컨택트 홀 내에 배리어 메탈막(30) 및 W막(31)을 매립함으로써, 도전성 플러그(32)를 형성한다. 다음에, 강유전체 커패시터의 상부 전극까지 도달하는 컨택트 홀 및 하부 전극까지 도달하는 컨택트 홀을 형성한다. 다음에, 컨택트 홀 내 및 층간 절연막(29) 위에, 배리어 메탈막(33), Al막(34) 및 배리어 메탈막(35)으로 이루어지는 배선(36)을 형성한다. 배선(36) 중, 하부 전극에 접속된 부분은 도 1에서의 플레이트선(5)의 일부를 구성한다. 또한, 전면에 층간 절연막(37)을 형성한다. 이어서, 층간 절연막(37)에 2개의 MOS 트랜지스터(14)에 의해 공유된 확산층(15) 위의 실리사이드층(16)에 접속된 도전성 플러그(32)까지 도달하는 컨택트 홀을 형성한다. 그리고, 이 컨택트 홀 내에 배리어 메탈막(38) 및 W막(39)을 매립함으로써, 도전성 플러그(40)를 형성한다. 도전성 플러그(40)는 도 1에서의 비트선(3)의 일부를 구성한다.
그 후, 상층의 배선 및 층간 절연막의 형성 등을 더 행한다. 그리고, 예를 들면, TEOS막 및 SiN막으로 이루어지는 커버막을 형성하여 강유전체 커패시터를 갖는 강유전체 메모리를 완성시킨다.
이러한 제 1 실시예에 의하면, 증발하기 쉬운 Pb를 함유하는 PLZT막(25)의 회복 어닐링을, PLZT막(27)에 의해 PLZT막(25)이 덮여진 상태로 행하기 때문에, PLZT막(25)의 Pb 결손이 생기지 않는다. 따라서, 조성의 균일성이 유지되어, 양호 한 특성을 얻을 수 있다.
이에 대하여, 종래의 방법에서는, 강유전체 커패시터를 구성하는 강유전체막의 일부가 노출된 상태로 회복 어닐링을 행하고 있기 때문에, 강유전체막의 용량 절연막이 되는 부분으로부터 부분적으로 Pb가 증발하여, 용량 절연막의 조성이 변동되어 버리고 있다. 또한, Pb의 증발에 따라서 강유전체 특성도 저하되고 있다. 또한, 열처리 온도를 400℃미만으로 하면 Pb의 증발을 방지하는 것은 가능하지만, 이 온도에서는 강유전체막의 손상을 회복시킬 수는 없다. 또한, 용량 절연막이 알루미늄 산화물막에 의해 덮여진 상태로 회복 어닐링을 행하는 방법에서도, 용량 절연막 중의 Pb가 알루미늄 산화물막과의 계면 근방에 축적되어, Pb농도가 다른 부분보다 낮은 부분이 발생하기 때문에, 조성의 균일성이 저하되어 버린다.
여기서, 제 1 실시예에 관하여, 본원 발명자가 실제로 행한 실험의 결과에 관하여 설명한다.
(제 1 실험)
제 1 실험에서는, 5종류의 방법으로 시료를 제작했다. 강유전체 커패시터의 평면 형상은 한 변의 길이가 50㎛의 정사각형으로 했다. 이 정도 크기의 강유전체 커패시터(디스크리트)는 일반적으로, 메모리 셀에는 사용되지 않고, 평활 회로 등에 사용되고 있다.
제 1 시료(시료 No.1)는 상부 전극막, PLZT막 및 하부 전극막을 순차적으로 패터닝하여, 강유전체 커패시터를 형성한 후에, 강유전체 커패시터를 덮는 확산 방지막으로서 두께가 50nm의 알루미늄 산화물막을 형성했다. 다음에, 회복 어닐링을 650℃의 산소 분위기 중에서 60분간 행했다. 이어서, 알루미늄 산화물막의 상부 전극 위의 부분을 에치백했다. 그 후, 제 1 실시예와 동일하게 하여 배선을 형성했다. 제 2 시료(시료 No.2)는 확산 방지막으로서 두께가 20nm의 알루미늄 산화물막을 형성한 것을 제외하고, 제 1 시료와 같은 방법으로 제작했다. 제 3 시료(시료 No.3)에서, 제 1 시료를 형성할 때에 행한 에치백을 생략한 것을 제외하고, 제 1 시료와 같은 방법으로 제작했다. 제 4 시료(시료 No.4)는 확산 방지막 대신 증발 방지막으로서 두께가 50nm의 PLZT막을 형성한 것을 제외하고, 제 1 시료와 같은 방법으로 제작했다. 제 5 시료(시료 No.5)는 확산 방지막 대신 증발 방지막으로서 두께가 20nm의 PLZT막을 형성한 것을 제외하고, 제 1 시료와 같은 방법으로 제작했다. 제 6 시료(시료 No.6)는 회복 어닐링과 알루미늄 산화물막의 형성 순서를 교체한 것을 제외하고, 제 1 시료와 같은 방법으로 제작했다. 이들 시료 중, 시료 No.4 및 No.5가 본 발명의 실시예에 관한 것이고, 다른 시료는 비교예이다.
그리고, 이들 시료에 대하여, 강유전체 커패시터에의 인가 전압을 3V로 했을 때의 스위칭 전하량(Qsw) 및 인가 전압을 ±5V로 했을 때의 누설 전류를 측정했다. 측정수는 1시료(1웨이퍼)당 40점으로 했다. 여기서, 플라스의 인가 전압은 하부 전극의 전위를 상부 전극의 전위보다도 높게 한 것을 나타낸다. 이들 결과를 도 3 및 도 4에 나타낸다.
도 3에 나타낸 바와 같이, 실시예에 따른 시료 No.4 및 No.5의 스위칭 전하량(Qsw)은 비교예와 비교해도 손색이 없었다. 비교예에 관한 시료 No.1의 스위칭 전하량(Qsw)이 다른 시료보다 낮았는데, 이것은 알루미늄 산화물막이 비교적 두꺼 웠으므로, 회복 어닐링의 효과가 충분하지 않았기 때문으로 고려된다. 또한, 도 4에 나타낸 바와 같이, 누설 전류에 관해서도 실시예에 관한 시료 No.4 및 No.5의 결과는 비교예와 비교하여 손색이 없었다.
(제 2 실험)
제 2 실험에서도 5종류의 방법으로 시료를 제작했다. 단, 강유전체 커패시터의 평면 형상은 짧은 변의 길이가 1.15㎛, 긴 변의 길이가 1.80㎛인 직사각형으로 했다. 이 정도 크기의 강유전체 커패시터는 일반적으로, 메모리 셀에 사용되고 있다. 5종류의 시료의 제작 방법은 제 1 실험과 동일하게 했다.
그리고, 이들 시료에 대하여, 도 7에 나타낸 바와 같은 인가 전압과 분극량의 관계를 나타내는 히스테리시스 루프(hysteresis loop)를 구하고, 이 히스테리시스 루프로부터 여러가지 값을 구했다. 이들의 결과를 도 5 및 도 6에 나타낸다. 또한, 스위칭 전하량(Qsw)은 히스테리시스 루프로부터 얻어지는 값 P, U, N 및 D를 사용하여 하기 수식 1에 의해 구한 값이다.
Figure 112006054973323-pct00001
(수식 1)
도 5 및 도 6에 나타낸 바와 같이, 시료 No.4에서는 P값 및 U값이 다른 시료보다도 높고, 또한, 스위칭 전하량(Qsw)도 현저히 높았다. 특히, 시료 No.6과 비교하면, 스위칭 전하량(Qsw)의 증가는 8%정도였다. 시료 No.5에서는, P값 및 U값은 비교예와 비교하면 시료 No.4만큼 높지 않았지만, 스위칭 전하량(Qsw)은 높았다.
또한, 제 1 실시예를 플레이너(planar) 구조가 아니라 스택(stack) 구조의 강유전체 커패시터의 형성에 응용해도 좋다.
(제 2 실시예)
다음에, 본 발명의 제 2 실시예에 관하여 설명한다. 도 8은 본 발명의 제 2 실시예에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 나타낸 단면도이다. 제 2 실시예에서는 스택 구조의 강유전체 커패시터를 형성한다.
제 2 실시예에서는 층간 절연막(22)을 형성한 후, 층간 절연막(22)에 컨택트 홀을 형성하고, 이 컨택트 홀내에 도전성 플러그(51)를 매립한다. 다음에, 하부 전극막으로서의 Pt막(24), 강유전체막으로서의 PLZT막(25) 및 2개의 IrOx막으로 이루어지는 상부 전극막(26)을 순차적으로 형성한다. 이어서, 상부 전극막(26) 및 PLZT막(25)을 일괄하여 패터닝함으로써, 상부 전극 및 용량 절연막을 형성한다. 그 후, 상부 전극막(26) 및 PLZT막(25)을 덮는 증발 방지막으로서 PLZT막(27)을 형성한다. 이어서, 제 1 실시예와 마찬가지로, PLZT막(25)의 측면이 PLZT막(27)에 의해 덮여진 상태로 회복 어닐링을 행한다. 다음에, PLZT막(27)의 상부 전극 위의 부분을 제거한다. 이어서, 알루미늄 산화물막(28)을 확산 방지막으로서 형성한다. 그 후, 알루미늄 산화물막(28), PLZT막(27) 및 Pt막(24)의 패터닝을 행함으로써, 하부 전극을 형성한다. 그리고, 층간 절연막의 형성, 스택 구조의 강유전체 커패시터용의 배선의 형성 등을 행한다. 또한, 커버막 등을 형성하여 강유전체 커패시터를 갖는 강유전체 메모리를 완성시킨다.
이러한 제 2 실시예에서도, 증발하기 쉬운 Pb를 함유하는 PLZT막(25)의 회복 어닐링을, 증발 방지막인 PLZT막(27)에 의해 PLZT막(25)이 덮여진 상태로 행하기 때문에, 제 1 실시예와 마찬가지로 PLZT막(25)의 Pb 결손이 생기지 않는다. 따라서, 조성의 균일성이 유지되어, 양호한 특성을 얻을 수 있다.
또한, 제 2 실시예를 플레이너 구조의 강유전체 커패시터의 형성에 응용해도 좋다.
(제 3 실시예)
다음에, 본 발명의 제 3 실시예에 관하여 설명한다. 도 9는 본 발명의 제 3 실시예에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 나타낸 단면도이다. 제 3 실시예에서는 제 2 실시예와 마찬가지로 스택 구조의 강유전체 커패시터를 형성한다.
제 3 실시예에서는 제 2 실시예와 같은 방법으로, 하부 전극막으로서의 Pt막(24), 강유전체막으로서의 PLZT막(25) 및 2개의 IrOx막으로 이루어지는 상부 전극막(26)을 순차적으로 형성한 후, 상부 전극막(26), PLZT막(25) 및 Pt막(24)을 일괄하여 패터닝함으로써, 상부 전극, 용량 절연막 및 하부 전극을 형성한다. 다음에, 상부 전극막(26), PLZT막(25) 및 하부 전극을 덮는 증발 방지막으로서 PLZT막(27)을 형성한다. 이어서, 제 1 및 제 2 실시예와 마찬가지로 PLZT막(25)의 측면이 PLZT막(27)에 의해 덮여진 상태로 회복 어닐링을 행한다. 그 후, PLZT막(27)의 상부 전극 위의 부분을 제거한다. 이어서, 알루미늄 산화물막(28)을 확산 방지막으 로서 형성한다. 그리고, 층간 절연막의 형성, 스택 구조의 강유전체 커패시터용의 배선의 형성 등을 행한다. 또한, 커버막 등을 형성하여 강유전체 커패시터를 갖는 강유전체 메모리를 완성시킨다.
이러한 제 3 실시예에서도, 증발하기 쉬운 Pb를 함유하는 PLZT막(25)의 회복 어닐링을, 증발 방지막인 PLZT막(27)에 의해 PLZT막(25)이 덮여진 상태로 행하기 때문에, 제 1 및 제 2 실시예와 마찬가지로 PLZT막(25)의 Pb 결손이 생기지 않는다. 따라서, 조성의 균일성이 유지되어, 양호한 특성을 얻을 수 있다.
또한, 제 3 실시예를 플레이너 구조의 강유전체 커패시터의 형성에 응용해도 좋다.
이들 제 1 내지 제 3 실시예에서는, PLZT막(27)의 상부 전극 위의 부분을 제거하고 있다. 이것은, 상부 전극에 접속되는 배선(플러그)이 Al을 포함하는 경우, 배선과 상부 전극의 컨택트가 PLZT막(27)에 의해 저해될 우려가 있기 때문이다. 이에 대해서, 상부 전극에 접속되는 배선(플러그)이 Al을 포함하지 않는 것, 예를 들면, W플러그인 경우에는 이러한 폐해는 생기지 않는다. 따라서, 이러한 경우에는, PLZT막(27)의 상부 전극 위의 부분을 제거하거나, PLZT막(27)을 전면 에치백하기 위해서만의 공정을 설치할 필요는 없다. 이 경우, 그 위에 형성되는 층간 절연막에 컨택트 홀을 형성할 때에, 일련의 공정에서 PLZT막(27)에 개구부를 형성하면 좋다.
또한, 강유전체막으로서는, PLZT막 외에 PZT(Pb(Zr, Ti)O3)막, PZT막에 Ca, Sr, Si 등을 미량 첨가한 막 등의 페로브스카이트 구조의 화합물막이나, SBT(SrBi2Ta2O9) 등의 Bi층 형상계 구조의 화합물막을 사용해도 좋다. 또한, 강유전체막의 형성 방법은 특히 한정되는 것이 아니고, 졸겔법, 스퍼터링법, MOCVD법 등에 의해 강유전체막을 형성할 수 있다.
또한, 상부 전극막 및 하부 전극막의 재료도 한정되지 않는다. 상부 전극막으로서는, 예를 들면, Ir, Ru, Pt, Rh, Pd의 산화막을 사용해도 좋고, 또한, 이러한 산화막의 적층체를 사용해도 좋다. 또한, 이들 산화막 위에 SrRuO3막이 형성되어 구성된 적층체를 사용해도 좋다. 하부 전극으로서는, 예를 들면, Pt, Ir, Ru, Pd로 이루어지는 막 또는 이들 합금막을 사용해도 좋으며, 또한, 이러한 막의 적층체를 사용해도 좋다.
이상 상술한 바와 같이, 본 발명에 의하면, 열처리를 원인으로 하는 용량 절연막의 조성의 변동을 억제할 수 있다. 따라서, 충분한 회복 어닐링을 실시해도 스위칭 특성의 저하를 억제할 수 있다.

Claims (19)

  1. 반도체 기판의 위쪽에, 하부 전극막, 강유전체막, 및 상부 전극막으로 이루어지는 적층체를 형성하는 공정과,
    적어도 상기 상부 전극막을 패터닝하는 공정과,
    적어도 상기 강유전체막의 노출되어 있는 부분을 덮고, 상기 강유전체막과 동일한 원소를 함유하는 증발 방지막을 형성하는 공정과,
    산화성 분위기 중에서 열처리를 행함으로써, 상기 강유전체막이 받은 손상을 회복시키는 공정을 가지며,
    상기 상부 전극막을 패터닝하는 공정과 상기 증발 방지막을 형성하는 공정의 사이에는, 열처리를 행하지 않는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 열처리를 행하는 공정 후에, 상기 강유전체막으로의 수소 원소의 확산을 방지하는 확산 방지막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 적어도 상부 전극막을 패터닝하는 공정에서, 상기 상부 전극막 및 강유전체막을 일괄하여 패터닝하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 적어도 상부 전극막을 패터닝하는 공정에서, 상기 상부 전극막, 강유전체막 및 하부 전극막을 일괄하여 패터닝하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 1 항에 있어서,
    상기 열처리를 행하는 공정 후에, 상기 증발 방지막의 상기 상부 전극막 위의 부분을 패터닝에 의해 제거하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 1 항에 있어서,
    상기 열처리를 행하는 공정 후에, 상기 증발 방지막을 전면 에치백에 의해 제거하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 7 항에 있어서,
    상기 증발 방지막의 일부를 제거하는 공정 후에, 상기 상부 전극에 접속되고, Al을 함유하는 배선을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 8 항에 있어서,
    상기 증발 방지막의 일부를 제거하는 공정 후에, 상기 상부 전극에 접속되고, Al을 함유하는 배선을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 제 1 항에 있어서,
    상기 하부 전극막으로서, Ir, Ru, Pt 및 Pd로 이루어지는 군으로부터 선택된 하나의 원소의 산화막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 삭제
  19. 제 4 항에 있어서,
    상기 확산 방지막으로서, 알루미늄 산화물막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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