以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。但し、ここでは、便宜上、強誘電体メモリの各メモリセルの断面構造については、その製造方法と共に説明する。
(第1の実施形態)
先ず、本発明の第1の実施形態について説明する。図1A乃至図1Oは、本発明の第1の実施形態に係る強誘電体メモリ(半導体装置)の製造方法を工程順に示す断面図である。
第1の実施形態では、先ず、図1Aに示すように、Si基板等の半導体基板1の表面に、素子活性領域を区画する素子分離絶縁膜2を、例えばロコス(LOCOS:Local Oxidation of Silicon)法により形成する。次に、素子分離絶縁膜2により区画された素子活性領域内に、ゲート絶縁膜3、ゲート電極4、シリサイド膜5、サイドウォール6、並びに低濃度拡散層21及び高濃度拡散層22からなるソース・ドレイン拡散層を備えたトランジスタ(MOSFET)を形成する。ゲート絶縁膜3としては、例えば、熱酸化により、厚さが100nm程度のSiO2膜を形成する。次いで、全面に、シリコン酸窒化膜7を、MOSFETを覆うようにして形成し、更に全面にシリコン酸化膜8aを形成する。シリコン酸窒化膜7は、シリコン酸化膜8aを形成する際のゲート絶縁膜3等の水素劣化を防止するために形成されている。シリコン酸化膜8aとしては、例えば、TEOS(tetraethylorthosilicate)を用いたCVD法により、厚さが700nm程度の膜を形成する。
その後、N2雰囲気中で、650℃、30分間のアニール処理を行うことにより、シリコン酸化膜8aの脱ガスを行う。次に、シリコン酸化膜8a上に、下部電極密着膜として、例えば、スパッタリング法により、厚さが20nm程度のAl2O3膜8bを形成する。なお、下部電極密着膜として、厚さが20nm程度のTi膜等を形成してもよい。また、下部電極密着膜として、厚さが20nm程度のTi膜と厚さが180nm程度のTiOX膜との積層体を形成してもよい。続いて、Al2O3膜8b上に下部電極膜9を形成す
る。下部電極膜9としては、例えば、スパッタリング法により、厚さが150nm程度のPt膜を形成する。Pt膜を形成する際の半導体基板1の温度は、例えば100℃〜350℃とする。なお、下部電極密着膜の少なくとも一部にTi膜を形成する場合には、その際の半導体基板1の温度は、例えば150℃とする。
次に、図1Bに示すように、下部電極膜9上に、化学式がABO3で表される物質から構成されるアモルファス状の強誘電体膜10aを形成する。強誘電体膜10aの形成に当たっては、先ず、ゾルゲルPLZT溶液の回転塗布を、例えば、湿度40%の大気中、室温で、5000rpmの回転速度で30秒間行う。ゾルゲルPLZT溶液としては、例えば、Pb、La、Zr及びTiの各前駆体液を混合して得られる混合前駆体液を10重量%含有するブタノール溶液を用いる。また、Pb、La、Zr及びTiの割合は、例えば、「Pb:La:Zr:Ti=110:2:40:60」とする。このような回転塗布の後には、大気圧のO2雰囲気中で熱処理を行う。この熱処理の温度は、200℃〜450℃(例えば、240℃)とし、時間は5分間とする。この熱処理により、ブタノールが蒸発し、体積収縮により強誘電体を構成する分子を含むゲルの密度が上がり、結晶化しやすい状態となる。このような回転塗布及び熱処理を所定回数繰り返すことにより、所定の厚さの強誘電体膜10aが得られる。繰り返し回数を3回とした場合、強誘電体膜10aの厚さは100nm程度となる。強誘電体膜10aの厚さは、例えば70nm〜250nmとする。
次いで、酸素の雰囲気中又は不活性ガスを含む酸素雰囲気中で、常圧下の急速熱処理(RTA:Rapid Thermal Annealing)を行うことにより、強誘電体膜10aを結晶化させる。このRTAでは、半導体基板1を、強誘電体膜10aの結晶化温度よりも15℃〜60℃高い温度(例えば、550℃)まで上昇させることが好ましい。強誘電体膜10aの結晶化は下部電極膜9との界面から生じるため、強誘電体膜10aは下部電極膜9の配向を引き継ぐ。なお、この温度が低すぎると、強誘電体膜10aの結晶化が不十分となり、十分な配向が得られないことがある。一方、この温度が高すぎると、強誘電体膜10aの表面が早期に結晶化し始めることがあり、配向に乱れが生じやすい。また、このRTA時の昇温速度は、40℃/分〜150℃/分(例えば、125℃)とする。
なお、RTAを減圧下で行ってもよい。この場合には、半導体基板1を、強誘電体膜10aの結晶化温度よりも5℃低い温度から結晶化温度よりも50℃高い温度までの範囲まで上昇させることが好ましい。
このようなRTAにより、上述のように、強誘電体膜10aが結晶化する。また、下部電極膜9が緻密化し、下部電極膜9と強誘電体膜10aとの界面近傍における下部電極膜9の構成元素(例えば白金)と酸素との相互拡散が抑制される。
強誘電体膜10aの結晶化後には、図1Cに示すように、強誘電体膜10a上に、化学式がABO3で表される物質から構成されるアモルファス状の強誘電体膜10bを、例えばスパッタリング法により形成する。強誘電体膜10bの材料としては、PZTそのものではなく、PZTにLa、Ca、Nb、Sr及び/又はSiが添加されたものを用いることが好ましい。特に、La及び/又はNbが添加されていることが好ましい。これらの添加物のうちでも、疲労特性の向上、インプリント特性の向上、リーク電流の低減、動作電圧の低電圧化のためには、特にLa、Ca、Sr及びNbが効果的である。なお、各添加物の量は、個別に0.1mol%〜5mol%とすることが好ましく、総計で12mol%以下とすることが好ましい。添加物の量が多すぎると、十分なスイッチング電荷量を確保しにくくなる。例えば、強誘電体膜10bの材料としては、例えばCaが5mol%、Laが2mol%、Srが2mol%添加されたPZT(CSPLZT)が用いられる。
また、強誘電体膜10bの厚さは、10nm〜40nmとすることが好ましく、20nm〜30nmとすることがより好ましい。強誘電体膜10bが厚すぎる場合には、動作電圧の低電圧化が困難になることがあり、また、十分なスイッチング電荷量の確保が困難になることもある。
次いで、熱処理を行うことにより、強誘電体膜10bの一部を柱状晶にする。この熱処理では、半導体基板1を、強誘電体膜10aを結晶化させたRTAの温度よりも10℃〜70℃低い温度(例えば、540℃)まで上昇させることが好ましい。例えば、上記RTAの温度に応じて、500℃〜570℃とする。なお、この温度が低すぎると、強誘電体膜10bの柱状晶化が不十分となり、後に形成される上部電極膜との間に空孔が生じやすくなる。一方、この温度が高すぎると、強誘電体キャパシタの電気的特性(例えば、反転電荷量Qsw)が低下しやすくなる。
その後、図1Dに示すように、強誘電体膜10a及び強誘電体膜10bからなる容量絶縁膜10上に上部電極膜11を形成する。上部電極膜11の形成に当たっては、先ず、例えばスパッタリング法により、厚さが25nm程度のIr酸化膜(図示せず)を形成する。このIr酸化膜は、成膜の時点で結晶化していることが好ましい。この際には、例えば、半導体基板1の温度を300℃とし、チャンバ内に流量が140sccmのArガス及び流量が60sccmのO2ガスを供給し、スパッタパワを1kW〜2kW程度とする。次いで、熱処理(RTA)を行うことにより、強誘電体膜10bの全体を柱状晶にする。また、この熱処理により、Ir酸化膜の形成時に生じたプラズマダメージが緩和され、容量絶縁膜10中に酸素が供給される。なお、この熱処理では、例えば、半導体基板1の温度を725℃とし、RTA装置内に流量が2000sccmのArガス及び流量が20sccm以上のO2ガスを供給し、時間を60秒間とする。次いで、例えばスパッタリング法により、厚さが200nm程度のIr酸化膜を形成する。これら2つのIr酸化膜から上部電極膜11が構成される。なお、上側のIr酸化膜は強誘電体キャパシタの工程劣化を抑制する。また、下側のIr酸化膜は容量絶縁膜10との間の界面を安定化させる。
続いて、半導体基板1の背面に付着した強誘電体膜10a及び10bの材料等を除去するために背面洗浄を行う。その後、上部電極膜11をパターニングすることにより、図1Eに示すように、上部電極11aを形成する。次に、O2雰囲気中で、650℃、60分間の回復アニール処理を行う。この熱処理は、上部電極11aを形成する際に容量絶縁膜10が受けた物理的なダメージ等を回復させるためのものである。
その後、図1Fに示すように、容量絶縁膜10のパターニングを行う。続いて、後に形成するAl2O3膜の剥がれ防止用の酸素アニールを行う。
次に、図1Gに示すように、保護膜としてAl2O3膜12をスパッタリング法にて全面に形成する。次いで、スパッタリングによる損傷を緩和するために、酸素アニールを行う。保護膜(Al2O3膜12)により、外部からの水素の強誘電体キャパシタへの侵入が防止される。
その後、図1Hに示すように、Al2O3膜12及び下部電極膜9のパターニングを行うことにより、下部電極9aを形成する。続いて、後に形成するAl2O3膜の剥がれ防止用の酸素アニールを行う。
次に、図1Iに示すように、保護膜としてAl2O3膜13をスパッタリング法にて全面に形成する。次いで、キャパシタリークを低減させるために、酸素アニールを行う。
その後、図1Jに示すように、層間絶縁膜14を高密度プラズマ法により全面に形成する。層間絶縁膜14の厚さは、例えば1.5μm程度とする。
続いて、図1Kに示すように、CMP(化学機械的研磨)法により、層間絶縁膜14の平坦化を行う。次に、N2Oガスを用いたプラズマ処理を行う。この結果、層間絶縁膜14の表層部が若干窒化され、その内部に水分が浸入しにくくなる。なお、このプラズマ処理は、N又はOの少なくとも一方が含まれたガスを用いていれば有効的である。次いで、トランジスタの高濃度拡散層22まで到達する孔を、層間絶縁膜14、Al2O3膜13、Al2O3膜8b、シリコン酸化膜8a及びシリコン酸窒化膜7に形成する。その後、スパッタリング法により、Ti膜及びTiN膜を連続して孔内に形成することにより、バリアメタル膜(図示せず)を形成する。続いて、更に、孔内に、CVD(化学気相成長)法にてW膜を埋め込み、CMP法によりW膜の平坦化を行うことにより、Wプラグ15を形成する。
次に、図1Lに示すように、Wプラグ15の酸化防止膜としてシリコン酸窒化膜16を、例えばプラズマ増速CVD法により形成する。
次いで、図1Mに示すように、上部電極11aまで到達する孔及び下部電極9aまで到達する孔を、シリコン酸窒化膜16、層間絶縁膜14、Al2O3膜13及びAl2O3膜12に形成する。その後、損傷を回復させるために、酸素アニールを行う。
続いて、図1Nに示すように、シリコン酸窒化膜16をエッチバックにより全面にわたって除去することにより、Wプラグ15の表面を露出させる。次に、図1Oに示すように、上部電極11aの表面の一部、下部電極9aの表面の一部、及びWプラグ15の表面が露出した状態で、Al膜を形成し、このAl膜のパターニングを行うことにより、Al配線17を形成する。このとき、例えば、Wプラグ15と上部電極11a又は下部電極9aとをAl配線17の一部で互いに接続する。
その後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第2層目以降の配線の形成等を行う。そして、例えばTEOS酸化膜及びSiN膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。
本実施形態では、強誘電体膜10bの形成に際し、アモルファス状の膜を形成した後に、一部を柱状晶にするアニールを行っている。このため、強誘電体膜10bの表面には凹凸が形成されにくく、その上の上部電極膜11との間に空孔が生じにくい。特に、上部電極膜11の最下部がIr酸化膜からなる場合には、Irの強誘電体膜10bへの拡散も生じるため、効果が顕著である。従って、強誘電体として機能する部分の損失が生じにくいため、十分なスイッチング電荷量を得ることができる。また、Ca及びSrの作用により、高い疲労耐性及びインプリント耐性を得ることもできる。なお、特許文献11に記載の方法では、結晶化させながら二つ目の強誘電体膜を形成している。このため、図11A及び図11Bに示すように、凹凸及び空孔が生じている。
また、強誘電体膜10bとして、Ca及びSrを含まないPZT系のアモルファス状の膜をスパッタリング法により形成してもよい。この場合には、強誘電体膜10bを形成した後のアニールを省略することができる。アニールを行う場合には、強誘電体膜10bの一部を柱状晶にする。Ca及びSrを含まない膜は、上部電極膜11の形成に含まれる熱処理の際に柱状晶となる。このとき、Ca及びSrを含む膜と比較して密度が高いものとなるため、凹凸及び空孔が生じにくい。従って、十分なスイッチング電荷量を得ることができる。従来の方法のように、全体が柱状晶となったCa及びSrを含むPZT膜上に上部電極膜を形成すると、空孔が生じやすいが、結晶化の前にIr酸化膜の形成等を行っておくことにより、空孔の発生を抑えることができる。
また、上部電極膜11の形成方法は特に限定されないが、上記の方法が好ましい。従来の方法のように、アモルファス状のIr酸化膜を室温下で形成し、その後にアニールにより結晶化させる場合には、Ir酸化膜中の酸素の量が強誘電体キャパシタの電気特性へ大きな影響を及ぼす可能性があるからである。
また、下部電極膜9の材料も特に限定されないが、Pt又はPdが好ましい。格子定数がPZTと近く、PZT系材料の配向を良好なものとすることができるからである。また、ペロプスカイト構造のSrRuO3又はLaSrCoO3等を用いてもよい。
また、強誘電体膜10aをスパッタリング法により形成してもよい。この場合、例えば、半導体基板1の温度を50℃、スパッタパワを1kWとし、アルゴン雰囲気のRFスパッタ装置のチャンバ内の圧力を1.0Paとする。この方法では、アルゴンガスの流量を制御することにより、強誘電体膜10aの成分(例えばPZTのPb量)を調整することができる。
また、強誘電体膜10aの材料も特に限定されず、例えば、ABO3型ペロブスカイト構造(A=Bi、Pb、Ba、Sr、Ca、Na、K、及び希土類元素から選ばれた少なくとも1種、B=Ti、Zr、Nb、Ta、W、Mn、Fe、Co、Crから選ばれた少なくとも1種)の強誘電体材料が用いられる。例えば、La、Ca、Sr、及び/又はSiがドープされたPZT、PLZT、BLT、SBT、並びにBi層状構造(例えば、(Bi1-xRx)Ti3O12(Rは希土類元素:0<x<1)、SrBi2Ta2O9、SrBi4Ti4O15)の材料を用いてもよい。これらの材料の結晶構造は、1単位としてみればABO3型ペロブスカイト構造に該当する。なお、1単位のペロブスカイト構造には複数のA原子が存在しているが、それらは各単位で全て同一である必要はない。これは、B原子についても同様である。また、強誘電体材料に代えて、酸化Zr、Pb系材料等の高誘電体材料を用いてもよい。
また、強誘電体膜10bの材料も特に限定されず、例えば、ABO3型ペロブスカイト構造(A=Bi、Pb、Ba、Sr及び希土類元素から選ばれた少なくとも1種、B=Ti、Zr、Nb、Taから選ばれた少なくとも1種)の強誘電体材料が用いられる。なお、1単位のペロブスカイト構造には複数のA原子が存在しているが、それらは各単位で全て同一である必要はない。これは、B原子についても同様である。
(第2の実施形態)
次に、本発明の第2の実施形態について説明する。図2A乃至図2Sは、本発明の第2の実施形態に係る強誘電体メモリ(半導体装置)の製造方法を工程順に示す断面図である。
第2の実施形態では、先ず、図2Aに示すように、n型又はp型の半導体基板31の表面に、トランジスタの活性領域を画定するSTI(Shallow Trench Isolation)用の溝を形成し、その中に酸化シリコン等の絶縁膜を埋め込むことにより、素子分離絶縁膜32を形成する。なお、LOCOS(Local Oxidation of Silicon)法により素子分離絶縁膜を形成してもよい。
次いで、活性領域にp型不純物を導入することにより、pウェル33を形成する。次に、活性領域の表面を熱酸化することにより、ゲート絶縁膜34を形成する。続いて、半導体基板31の上側全面に、非晶質又は多結晶のシリコン膜を形成し、これをフォトリソグラフィ技術によりパターニングすることにより、ゲート電極35を形成する。このとき、pウェル33上に、2つのゲート電極35を互いに平行に配置する。これらのゲート電極35は、メモリのワード線の一部として機能する。
次いで、ゲート電極35をマスクとして用いて、n型不純物の導入(イオン注入)を行うことにより、エクステンション層36をゲート電極35の両脇に形成する。その後、半導体基板31の上側全面に絶縁膜を形成し、これをエッチバックすることにより、ゲート電極35の横に絶縁性のサイドウォール38を形成する。絶縁膜としては、例えばシリコン酸化膜をCVD法により形成する。
続いて、サイドウォール38及びゲート電極35をマスクとして用いて、n型不純物の導入(イオン注入)を行うことにより、不純物拡散層37をゲート電極35の両脇に形成する。2組のエクステンション層36及び不純物拡散層37から、MOSトランジスタのソース及びドレインが構成される。
次に、半導体基板31の上側全面に、スパッタリング法によりコバルト層等の高融点金属層を形成し、この高融点金属層を加熱してシリコンと反応させる。この結果、ゲート電極35上に高融点金属のシリサイド層39が形成され、不純物拡散層37上に高融点金属のシリサイド層40が形成される。そして、素子分離絶縁膜32上等にある未反応の高融点金属層をウェットエッチングにより除去する。
次に、例えば、プラズマCVD法により厚さが約200nmのシリコン酸窒化膜41を半導体基板31の上側全面に形成する。次いで、シリコン酸窒化膜41上に、例えば、原料ガスとしてTEOSガスを用いたプラズマCVD法により、厚さが約1000nmのシリコン酸化膜42を形成する。その後、シリコン酸化膜42の上面をCMP(Chemical Mechanical Polishing)法により研磨して平坦化する。この平坦化では、シリコン酸化膜42の厚さを、半導体基板31の上面上から約700nmとする。
次に、フォトリソグラフィ技術によりシリコン酸化膜42及びシリコン酸窒化膜41をパターニングすることにより、シリサイド層40を露出するコンタクトホールを形成する。コンタクトホールの直径は、例えば0.25μmとする。次いで、コンタクトホールの底部及び側部に、厚さが約30nmのTi膜及び厚さが約20nmのTiN膜を順次形成することにより、グルー膜(密着膜)43を形成する。その後、コンタクトホール内及びシリコン酸化膜42上にタングステン膜(W膜)44を形成する。W膜44の厚さは、シリコン酸化膜42の上面から約300nmとする。続いて、CMPを行うことにより、コンタクトホール内のみにグルー膜43及びW膜44を残す。これらからコンタクトプラグが構成される。このCMPでは、オーバー研磨を行うことにより、シリコン酸化膜42上のグルー膜43及びW膜44を完全に除去する。
次に、例えば、プラズマCVD法により厚さが約130nmのシリコン酸窒化膜45を酸化防止膜としてシリコン酸化膜42及びコンタクトプラグ上に形成する。更に、シリコン酸窒化膜45上に、例えば、原料ガスとしてTEOSガスを用いたたプラズマCVD法により、厚さが約300nmのシリコン酸化膜46を形成する。なお、酸化防止膜として、シリコン酸窒化膜45の代わりに、シリコン窒化膜又はアルミニウム酸化膜を形成してもよい。
次いで、図2Bに示すように、フォトリソグラフィ技術によりシリコン酸化膜46及びシリコン酸窒化膜45をパターニングすることにより、シリサイド層40を露出するコンタクトホールを形成する。コンタクトホールの直径は、例えば0.25μmとする。次いで、コンタクトホールの底部及び側部に、厚さが約30nmのTi膜及び厚さが約20nmのTiN膜を順次形成することにより、グルー膜(密着膜)47を形成する。その後、コンタクトホール内及びシリコン酸化膜46上にタングステン膜(W膜)48を形成する。W膜48の厚さは、シリコン酸化膜46の上面から約300nmとする。続いて、CMPを行うことにより、コンタクトホール内のみにグルー膜47及びW膜48を残す。これらからコンタクトプラグが構成される。なお、このCMPでは、オーバー研磨を行うことにより、シリコン酸化膜46上のグルー膜47及びW膜48を完全に除去する。また、スラリとしては、例えば、Cabot Microelectronics Corporation社製のSSW2000を使用する。
次に、シリコン酸化膜46の表面に対してNH3プラズマ処理を行うことにより、シリコン酸化膜46の表面の酸素原子にNH基を結合させる。このプラズマ処理では、例えば、半導体基板31から約9mm(350mils)離間した位置に対向電極が設けられた平行平板型のプラズマ処理装置を使用する。そして、半導体基板31の設定温度を400℃とし、チャンバ内圧力を266Pa(2Torr)とした状態で、チャンバ内にアンモニアガスを350sccmの流量で供給する。また、半導体基板31側に13.56MHzの高周波を100Wのパワで供給すると共に、対向電極に350kHzの高周波を55Wのパワで供給し、これらを60秒間継続する。
次いで、シリコン酸化膜46及びコンタクトプラグ上に厚さが約20nmのTi膜を形成する。このTi膜の形成では、例えば、半導体基板31から約60mm離間した位置にターゲットが設けられたスパッタリング装置を使用する。そして、半導体基板31の設定温度を20℃とし、チャンバ内圧力を0.15Paとし、チャンバ内の雰囲気をAr雰囲気とした状態で、2.6kWのスパッタDCパワを5秒間供給する。本実施形態では、Ti膜の形成前に、シリコン酸化膜46の表面にNH3プラズマ処理を行っているので、その上に堆積したTi原子は酸素原子に捕獲されることなく、シリコン酸化膜46の表面を自在に移動することができる。この結果、Ti膜は自己組織化され、その表面が(002)面に強く配向したものとなる。その後、窒素雰囲気中で650℃、60秒間のRTA(Rapid Thermal Annealing)を行うことにより、図2Cに示すように、Ti膜を、その表面が(111)面に強く配向したTiN膜51とする。
続いて、TiN膜51上に、例えば反応性スパッタリング法により厚さが約100nmのTiAlN膜52を酸素拡散バリア膜として形成する。このとき、例えば、Ti及びAlを合金化したターゲットを使用する。また、半導体基板31の設定温度を400℃とし、チャンバ内圧力を253.3Paとし、チャンバ内に、Arを40sccmの流量で供給すると共に、N2を10sccmの流量で供給する。また、スパッタパワは、例えば1.0kWとする。
次に、TiAlN膜52上に、例えばスパッタリング法により厚さが60nm〜100nmのIr膜53を形成する。このとき、半導体基板31の設定温度を450℃とし、チャンバ内圧力を0.2Paとし、チャンバ内雰囲気をAr雰囲気とする。また、スパッタパワは、例えば0.3kWとする。なお、Ir膜53はTiN膜51の配向を引き継ぐため、(111)面に配向する。また、Ir膜53の代わりに、白金族に属する金属(Ru、Rh又はPd等)の膜を形成してもよい。
次いで、Ar等の不活性ガスの雰囲気中で650℃〜750℃、60秒間のRTAを行うことにより、Ir膜53の結晶性を向上させる。また、このRTAにより、TiN膜51、TiAlN膜52及びIr膜53間の密着性が向上する。
その後、図1Dに示すように、Ir膜53上に、例えばスパッタリング法により厚さが5〜50nm(例えば25nm)のIr酸化膜54を形成する。なお、Ir酸化膜54の酸化度は化学量論組成よりも低くしておく。また、Ir酸化膜54としては、アモルファス膜を形成するか、又は微細な等軸晶からなる膜を形成する。なお、Ir酸化膜54はIr膜53の配向を引き継ぐため、(111)面に配向する。このようなIr酸化膜54の形成に当たっては、例えば、半導体基板31の設定温度を20℃〜300℃とし、チャンバ内圧力を0.11Paとし、チャンバ内雰囲気をArと酸素との混合雰囲気とする。また、スパッタパワは、例えば1kWとし、スパッタガス中のO2ガスの割合を2%乃至30%とする。
続いて、Ir酸化膜54等が形成された半導体基板31を、MOCVD(有機金属化学気相成長)装置のチャンバ内のステージ上に載置する。次に、例えば2000sccmのO2ガスをチャンバ内に供給しながら、半導体基板31を620℃まで昇温する。この昇温の間に、Ir酸化膜54がほぼ均一に更に酸化され、柱状晶化する。
半導体基板31の温度が620℃に達したら、チャンバ内に供給するガスの流量を変化させる。例えば、Arガスの流量を1375sccmとし、O2ガスの流量を625sccmとする。
次いで、チャンバ内にPb、Zr及びTiの原料を、チャンバ内のO2ガスの量がPZT(Pb[Zr,Ti]O3)膜の形成に当たり不足するように多めに供給する。例えば、チャンバ内のO2の量がPZT膜の形成に必要とされる量の0.33倍となるようにPb、Zr及びTiの原料を多めにチャンバ内に供給する。また、チャンバ内圧力を665Paとする。
本実施形態では、例えば次のような3種類の液体原料を準備しておく。第一に、テトラキスジメチルへプタンジオネート鉛(Pb(DMHD)2)を酢酸ブチルに0.2mol/Lの濃度で溶解させたPb用液体原料を準備しておく。第二に、テトラキスジメチルへプタンジオネートジルコニウム(Zr(DMHD)4)を酢酸ブチルに0.1mol/Lの濃度で溶解させたZr用液体原料を準備しておく。第三に、ビスイソプロポキシビスジピバロイルメタネートチタン(Ti(O−iPr)2(DPM)2)を酢酸ブチルに0.1mol/Lの濃度で溶解させたTi用液体原料を準備しておく。そして、これらの液体原料を酢酸ブチル溶媒と共にMOCVD装置の気化器に、総流量が1.2mL/分となるように供給する。
このような条件下でPb、Zr及びTiの原料をチャンバ内に供給すると、O2ガスに対して過剰なPb、Zr及びTiがIr酸化膜54中の酸素と結合し始める。この結果、図2Eに示すように、Ir酸化膜54が還元され、その全体が柱状晶からなるIr膜54aに変化する。なお、Ir膜54aを構成する結晶はIr膜53を構成する結晶よりも小さなものとなる。また、この変化と並行して、酸素が化学量論組成よりも少ない初期PZT膜55aがMOCVD法によりIr膜54a上に形成される。Ir膜54aはIr酸化膜54と同様に(111)面に配向しており、初期PZT膜55aも(111)面に配向する。初期PZT膜55aの厚さは、例えば2.5nm〜10nmとする。
厚さが2.5nm未満の初期PZT膜55aを形成しようとすると、Ir酸化膜54を十分に還元するための時間を確保しにくい。このため、初期PZT膜55aの配向が不足することがあり得る。一方、初期PZT膜55aの厚さが10nmを超えると、酸素欠損等の影響が大きくなり、十分なスイッチング電荷量を確保しにくくなる可能性がある。
所定の厚さの初期PZT膜55aを形成した後には、Pb、Zr及びTiの原料の供給を停止すると共に、チャンバ内に供給するガスの流量を変化させる。例えば、Arガスの供給も停止し、O2ガスの流量を4500sccmとする。
次いで、チャンバ内にPb、Zr及びTiの原料を、初期PZT膜55aの形成時と同じ流量で供給する。また、半導体基板31の設定温度を620℃のままとし、チャンバ内圧力も665Paのままとする。但し、O2ガスの流量が4500sccmであるため、初期PZT膜55aの形成時とは異なり、チャンバ内のO2の量がPZT膜の形成に必要とされる量よりも過剰(例えば、6.77倍)となる。
このような条件下でPb、Zr及びTiの原料をチャンバ内に供給すると、図2Fに示すように、十分な酸素を含むコアPZT膜55bがMOCVD法によりコア膜として初期PZT膜55a上に形成される。コアPZT膜55bは初期PZT膜55aの配向を引き継ぐため、(111)面に配向する。コアPZT膜55bの厚さは、例えば90nm〜97.5nmとし、初期PZT膜55a及びコアPZT膜55bの総厚を100nm程度とする。初期PZT膜55a及びコアPZT膜55bを有機金属分解(MOD:Metal Organic Decomposition)法により形成してもよい。
なお、コアPZT膜55bの形成速度は初期PZT膜55aの形成速度よりも速くする。例えば、初期PZT膜55aの形成速度は、0.1nm/秒以下とすることが好ましく、0.05nm/秒以下とすることがより好ましく、0.04nm/秒以下とすることがより一層好ましい。一方、コアPZT膜55bの形成速度は、0.17nm/秒とすることが好ましい。初期PZT膜55aの形成速度が0.1nm/秒を超えると、コアPZT膜55bの表面が荒れやすくなり、強誘電体キャパシタのスイッチング電荷量が低くなることがある。例えば、初期PZT膜55aを0.1nm/秒以下の速度で形成した場合には、40μC/cm2のスイッチング電荷量が得られるのに対し、初期PZT膜55aを0.17nm/秒の速度で形成した場合には、スイッチング電荷量32μC/cm2となることがある。
なお、初期PZT膜55a及びコアPZT膜55bの形成速度に関し、これらを形成する際の酢酸ブチル溶媒及び各液体原料の流量は、PZT膜の形成速度に応じて調整することが好ましい。例えば、0.04nm/秒の速度で形成する場合には、酢酸ブチル溶媒の流量を0.95mL/分とし、Pb用液体原料の流量を0.1mL/分とし、Zr用液体原料の流量を0.07mL/分とし、Ti用液体原料の流量を0.08mL/分とする。また、例えば、0.17nm/秒の速度で形成する場合には、酢酸ブチル溶媒の流量を0.30mL/分とし、Pb用液体原料の流量を0.26mL/分とし、Zr用液体原料の流量を0.34mL/分とし、Ti用液体原料の流量を0.30mL/分とする。
所定の厚さのコアPZT膜55bを形成した後には、図2Fに示すように、コアPZT膜55b上に、化学式がABO3で表される物質から構成されるアモルファス状の強誘電体膜55cを、第1の実施形態における強誘電体膜10bと同様にして形成する。次いで、熱処理を行うことにより、強誘電体膜55cの一部を柱状晶にする。初期PZT膜55a、コアPZT膜55b及び強誘電体膜55cから容量絶縁膜55が構成される。
次いで、図2Gに示すように、容量絶縁膜55上に、例えばスパッタリング法により厚さが50nmのIr酸化膜56を形成する。このとき、半導体基板31の設定温度を300℃とし、チャンバ内に、Arを140sccmの流量で供給すると共に、O2を60sccmの流量で供給する。また、スパッタパワは、例えば1kW〜2kW程度とする。なお、Ir酸化膜56の代わりに、Ru、Rh、Re、Os又はPdの酸化膜を形成してもよい。また、SrRuO3膜等の導電性酸化物膜を形成してもよい。また、これらを積層したものを用いてもよい。
次に、チャンバ内に、O2を20sccmの流量で供給すると共に、Arを2000scmの流量で供給しながら、725℃、60秒間のRTAを行うことにより、容量絶縁膜55の全体を柱状晶にする。また、このRTAにより、Ir酸化膜56のプラズマダメージが回復され、容量絶縁膜55中の酸素欠損が補われる。
その後、Ir酸化膜56上に、例えばスパッタリング法により厚さが50nm〜100nmのIr酸化膜57を形成する。チャンバ内雰囲気をAr及びO2の混合雰囲気とし、チャンバ内圧力を0.8Paとし、スパッタパワを1.0kWとした場合、45秒間程度で、Ir酸化膜57の厚さは125nm程度となる。なお、Ir酸化膜57の組成はIr酸化膜56の組成よりもIrO2の化学量論組成に近い組成とすることが好ましい。これは、このような組成とすることにより、水素に対する触媒作用が抑えられ、容量絶縁膜55が水素ラジカルにより還元されるという問題が抑制され、強誘電体キャパシタの水素耐性が向上するからである。また、Ir酸化膜57を形成する際の半導体基板31の温度は100℃以下とすることが好ましい。Ir酸化膜57の異常成長を抑制するためである。また、Ir酸化膜57の代わりに、Ru、Rh、Re、Os又はPdの酸化膜を形成してもよい。また、SrRuO3膜等の導電性酸化物膜を形成してもよい。また、これらを積層したものを用いてもよい。
次に、図1Hに示すように、Ir酸化膜57上に、例えばスパッタリング法により厚さが50nm〜100nmのIr膜58を、水素の拡散の抑制及び工程劣化の抑制を目的として形成する。このとき、チャンバ内雰囲気をAr雰囲気とし、チャンバ内圧力を1Paとし、スパッタパワを1.0kWとする。なお、Ir膜58の代わりに、Pt膜、Ru膜、Rh膜又はPd膜等の貴金属膜を形成してもよい。また、TiNi膜、TiAl膜又はTaAl膜等の合金膜を形成してもよい。
その後、半導体基板31の背面に付着したPZT膜の材料等を除去するために背面洗浄を行う。続いて、図2Iに示すように、Ir膜58上に窒化チタン膜(TiN膜)61及びシリコン酸化膜62を順次形成する。TiN膜61は、例えばスパッタリング法により形成する。シリコン酸化膜62は、例えばTEOSガスを用いたCVD法により形成する。TiN膜61に代えて、TiAlN膜を形成してもよい。
次いで、図2Jに示すように、シリコン酸化膜62を島状にパターニングする。
次に、図2Kに示すように、シリコン酸化膜62をマスクとして用いて、TiN膜61をエッチングする。この結果、島状のTiN膜61及びシリコン酸化膜62からなるハードマスクが形成される。
次に、TiN膜61及びシリコン酸化膜62をマスクとして用いて、HBr、O2、Ar、及びC4F8の混合ガスをエッチングガスとするプラズマエッチングを、Ir膜58、Ir酸化膜57、Ir酸化膜56、容量絶縁膜55、Ir膜54a及びIr膜53に対して行う。この結果、上部電極63が形成される。
続いて、図2Lに示すように、ドライエッチング又はウェットエッチによりシリコン酸化膜62を除去する。
次に、図2Mに示すように、Ir膜58等をマスクとして用いて、ドライエッチングを行うことにより、TiAlN膜52及びTiN膜51をパターニングする。本実施形態では、Ir膜54a、Ir膜53、TiAlN膜52及びTiN膜51から下部電極60が構成される。なお、TiAlN膜52及びTiN膜51をバリアメタル膜とみなすことも可能である。
次いで、図2Nに示すように、強誘電体キャパシタを覆う保護膜65をシリコン酸化膜46上に形成する。保護膜65としては、例えばスパッタリング法により厚さが約20nmのアルミニウム酸化膜を形成する。保護膜65として、MOCVD法により厚さ2nm〜5nmのアルミニウム酸化膜を形成してもよい。
その後、図2Oに示すように、強誘電体膜のダメージを回復させるために、酸素含有雰囲気中で回復アニールを行う。この回復アニールの条件は特に限定されないが、例えば半導体基板31の設定温度を550℃〜700℃とする。特に、本実施形態のような容量絶縁膜55が形成されている場合には、酸素雰囲気中で600℃、60分間の回復アニールを行う。
その後、図2Pに示すように、保護膜65上に新たな保護膜66を形成する。保護膜66としては、例えばCVD法により厚さが30nm〜40nmのアルミニウム酸化膜を形成する。
次に、図2Qに示すように、保護膜66上に、例えばプラズマTEOSCVD法により厚さが約1500nmのシリコン酸化膜67を層間絶縁膜として形成する。このとき、原料ガスとして、例えば、TEOSガス、酸素ガス及びヘリウムガスからなる混合ガスを用いる。その後、シリコン酸化膜67の表面を、例えばCMP法により平坦化する。なお、層間絶縁膜として、例えば、絶縁性を有する無機膜等を形成してもよい。
続いて、N2Oガス又はN2ガス等を用いて発生させたプラズマ雰囲気中で、熱処理を行う。この結果、シリコン酸化膜67中の水分が除去されると共に、シリコン酸化膜67の膜質が変化し、シリコン酸化膜67中に水分が入りにくくなる。
その後、シリコン酸化膜67上に、例えばスパッタリング法又はCVD法により、保護膜(バリア膜)68を形成する。保護膜68としては、例えば厚さが20nm〜100nmのアルミニウム酸化膜を形成する。平坦化されたシリコン酸化膜67上に保護膜68が形成されるため、保護膜68も平坦となる。
次に、保護膜68上に、例えばプラズマTEOSCVD法により厚さが300nm〜500nmのシリコン酸化膜69を層間絶縁膜として形成する。その後、シリコン酸化膜69の表面を、例えばCMP法により平坦化する。なお、層間絶縁膜として、シリコン酸窒化膜又はシリコン窒化膜等を形成してもよい。
次いで、図2Rに示すように、フォトリソグラフィ技術により、シリコン酸化膜69、保護膜68及びシリコン酸化膜67をパターニングすることにより、上部電極63を露出するコンタクトホールを形成する。その後、550℃の酸素雰囲気中で熱処理を行うことにより、コンタクトホールの形成の際に容量絶縁膜55に生じた酸素欠損を回復させる。続いて、このコンタクトホール内に埋込材を形成し、フォトリソグラフィ技術により、シリコン酸化膜69、保護膜68、シリコン酸化膜67、保護膜66、保護膜65、シリコン酸化膜46及びシリコン酸窒化膜45をパターニングすることにより、グルー膜43及びW膜44からなるコンタクトプラグを露出するコンタクトホールを形成する。
次いで、埋込材を除去し、各コンタクトホールの底部及び側部に、Ti膜及びTiN膜を順次形成することにより、グルー膜(密着膜)70を形成する。このとき、例えば、Ti膜をスパッタリング法により形成し、その上にTiN膜をMOCVD法により形成する。但し、TiN膜をMOCVD法により形成する場合には、TiN膜から炭素を除去するために、窒素及び水素の混合ガスのプラズマ中での処理が必要とされる。本実施形態では、上部電極63の最表面がIr膜58となっているため、このプラズマ処理が行われても、上部電極63は還元されない。また、グルー膜70として、TiN膜のみを形成してもよい。
その後、コンタクトホール内及びシリコン酸化膜69上にタングステン膜(W膜)71を形成する。W膜71の厚さは、シリコン酸化膜69の上面から約300nmとする。続いて、CMPを行うことにより、コンタクトホール内のみにグルー膜70及びW膜71を残す。これらからコンタクトプラグが構成される。なお、このCMPでは、オーバー研磨を行うことにより、シリコン酸化膜69上のグルー膜70及びW膜71を完全に除去する。
続いて、図2Sに示すように、シリコン酸化膜69及びコンタクトプラグ上に、Ti膜72、TiN膜73、AlCu膜74、TiN膜75及びTi膜76からなる配線を形成する。配線の形成に当たっては、例えばスパッタリング法により、厚さが60nmのTi膜、厚さが30nmのTiN膜、厚さが360nmのAlCu膜、厚さが5nmのTi膜、及び厚さが70nmのTiN膜を順次形成し、フォトリソグラフィ技術を用いて、これらをパターニングする。
その後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第2層目以降の配線の形成等を行う。そして、例えばTEOS酸化膜及びSiN膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。
本実施形態においては、強誘電体膜55cが第1の実施形態における強誘電体膜10bと同様にして形成されているため、空孔の発生が抑制され、良好な特性が得られる。また、初期PZT膜55a及びコアPZT膜55bがMOCVD法により形成されているため、第1の実施形態よりも良好な配向が得られ、高いスイッチング電荷量が得られる。
また、容量絶縁膜55の形成に当たり、コアPZT膜55bを形成した後で、強誘電体膜55cを形成する前に、ゾルゲル法によりコアPZT膜55b又は強誘電体膜55cと同様の膜を形成することが好ましい。この場合、不活性ガスを含む酸素雰囲気中で、例えば、半導体基板31の温度を550℃とし、流量が1000sccmの酸素及び流量が1000sccmのArをチャンバ内に供給しながら、30秒間〜120秒間(例えば、90秒間)の熱処理を行うことが好ましい。このような膜が形成されると、コアPZT膜55bの表面に存在する凹凸が覆われ、平坦度が向上し、工程劣化が抑制される。
(第3の実施形態)
次に、本発明の第3の実施形態について説明する。図3A乃至図3Cは、本発明の第3の実施形態に係る強誘電体メモリ(半導体装置)の製造方法を工程順に示す断面図である。
第3の実施形態では、先ず、第2の実施形態と同様に、シリコン酸化膜46の表面に対するNH3プラズマ処理までの処理を行う。但し、グルー膜47及びW膜48からなるコンタクトプラグの形成に当たっては、図3Aに示すように、コンタクトプラグの表面にリセス80が形成されることがある。リセス80の深さは、例えば20nm〜50nm程度である。
このようなリセス80が存在したままで第2の実施形態と同様の処理を行うと、TiN膜51等の表面に、リセス80を反映した凹部が形成され、容量絶縁膜55の配向が低下することがある。そこで、第3の実施形態では、図3Bに示すように、シリコン酸化膜46及びコンタクトプラグ上に厚さが約100nmのTi膜81を形成する。このTi膜81の形成では、例えば、半導体基板31から約60mm離間した位置にターゲットが設けられたスパッタリング装置を使用する。そして、半導体基板31の設定温度を20℃とし、チャンバ内圧力を0.15Paとし、チャンバ内の雰囲気をAr雰囲気とした状態で、2.6kWのスパッタDCパワを35秒間供給する。本実施形態でも、Ti膜81の形成前に、シリコン酸化膜46の表面にNH3プラズマ処理を行っているので、その上に堆積したTi原子は酸素原子に捕獲されることなく、シリコン酸化膜46の表面を自在に移動することができる。この結果、Ti膜81は自己組織化され、その表面が(002)面に強く配向したものとなる。
その後、例えばCMP法によりTi膜81の表面を平坦化する。平坦化後のTi膜81の厚さは、例えばシリコン酸化膜46の表面から50nm〜100nmとする。この厚さの制御は、例えば時間制御により行う。
続いて、Ti膜81の表面をNH3プラズマにさらす。Ti膜81の表面の結晶には、平坦化処理によって歪が生じているが、このプラズマ処理により、歪が緩和される。このため、その上に形成される膜の結晶性の低下を未然に回避することができる。
次に、Ti膜81上に、厚さが約20nmのTi膜を形成する。次いで、第2の実施形態と同様に、窒素雰囲気中で650℃、60秒間のRTAを行うことにより、図3Cに示すように、Ti膜を、その表面が(111)面に強く配向したTiN膜51とする。
その後、第2の実施形態と同様に、TiAlN膜52の形成以降の処理を行う。
このような第3の実施形態によれば、リセス80が形成された場合であっても、良好な特性の強誘電体キャパシタを得ることができる。
(第4の実施形態)
次に、本発明の第4の実施形態について説明する。図4A及び図4Bは、本発明の第4の実施形態に係る強誘電体メモリ(半導体装置)の製造方法を工程順に示す断面図である。
第4の実施形態では、先ず、第3の実施形態と同様に、Ti膜81の形成までの処理を行う。その後、図4Aに示すように、例えばCMP法により、シリコン酸化膜46の表面が露出するまでTi膜81の表面を平坦化する。つまり、第3の実施形態とは異なり、シリコン酸化膜46上のTi膜81を完全に除去する。
続いて、第3の実施形態と同様に、Ti膜81の表面をNH3プラズマにさらす。Ti膜81の表面の結晶には、平坦化処理によって歪が生じているが、このプラズマ処理により、歪が緩和される。このため、その上に形成される膜の結晶性の低下を未然に回避することができる。
次に、Ti膜81上に、厚さが約20nmのTi膜を形成する。次いで、第2及び第3の実施形態と同様に、窒素雰囲気中で650℃、60秒間のRTAを行うことにより、図4Bに示すように、Ti膜を、その表面が(111)面に強く配向したTiN膜51とする。
その後、第2及び第3の実施形態と同様に、TiAlN膜52の形成以降の処理を行う。
このような第4の実施形態によっても、第3の実施形態と同様の効果が得られる。
(第5の実施形態)
次に、本発明の第5の実施形態について説明する。図5A乃至図5Cは、本発明の第5の実施形態に係る強誘電体メモリ(半導体装置)の製造方法を工程順に示す断面図である。
第5の実施形態では、先ず、図5Aに示すように、第2の実施形態と同様に、グルー膜43及びW膜44からなるコンタクトプラグの形成までの処理を行う。但し、グルー膜43及びW膜44からなるコンタクトプラグは、2つのMOSトランジスタに共有されているシリサイド層40上には形成しない。
次に、シリコン酸化膜42の表面に対してNH3プラズマ処理を行うことにより、シリコン酸化膜42の表面の酸素原子にNH基を結合させる。このプラズマ処理では、例えば、半導体基板31から約9mm(350mils)離間した位置に対向電極が設けられた平行平板型のプラズマ処理装置を使用する。そして、半導体基板31の設定温度を400℃とし、チャンバ内圧力を266Pa(2Torr)とした状態で、チャンバ内にアンモニアガスを350sccmの流量で供給する。また、半導体基板31側に13.56MHzの高周波を100Wのパワで供給すると共に、対向電極に350kHzの高周波を55Wのパワで供給し、これらを60秒間継続する。
次いで、図5Bに示すように、TiN膜51をシリコン酸化膜42及びコンタクトプラグ上に形成する。TiN膜51の形成方法は、第2の実施形態と同様である。その後、TiAlN膜52の形成から保護膜66の形成までの処理を行う。
その後、図5Cに示すように、第2の実施形態と同様にして、シリコン酸化膜67の形成及び平坦化を行う。次に、2つのMOSトランジスタに共有されているシリサイド層40まで到達するコンタクトホールを、シリコン酸化膜67、保護膜66、保護膜65、シリコン酸化膜42及びシリコン酸窒化膜41に形成する。そして、このコンタクトホール内に、グルー膜70及びW膜71からなるコンタクトプラグを形成する。更に、コンタクトプラグを酸化防止膜(図示せず)等により覆った状態で、上部電極63を露出する孔を形成する。
続いて、シリコン酸化膜67上、コンタクトプラグ上及び孔内に、Ti膜72、TiN膜73、AlCu膜74、TiN膜75及びTi膜76からなる配線及びパッドを形成する。配線及びパッドの形成に当たっては、例えばスパッタリング法により、厚さが60nmのTi膜、厚さが30nmのTiN膜、厚さが360nmのAlCu膜、厚さが5nmのTi膜、及び厚さが70nmのTiN膜を順次形成し、フォトリソグラフィ技術を用いて、これらをパターニングする。
その後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第2層目以降の配線の形成等を行う。そして、例えばTEOS酸化膜及びSiN膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。
このような第5の実施形態によれば、第2の実施形態よりも少ない工程で強誘電体キャパシタを完成させることができる。
ここで、第1の実施形態及び第2〜第5の実施形態における強誘電体キャパシタの形成工程のフローチャートを図10A及び図10Bに示す。図10A及び図10Bに示すように、上部電極膜と接する部分の材料をCSPLZTとする場合には、アモルファス状の膜を形成し、その一部を柱状晶にするアニールを行う。また、上部電極膜と接する部分の材料にCa及びSrを含ませない場合には、アモルファス状の膜を形成すればよく、その膜の一部を柱状晶にするアニールは行っても、行わなくともよい。
次に、本願発明者が実際に行った実験の結果について説明する。この実験では、第2の実施形態に倣って試料を作製した。具体的には、初期PZT膜55a及びコアPZT膜55bの総厚を100nmとし、その上に、強誘電体膜55cとして厚さが20nmのCSPLZT膜を形成した。その後、520℃、540℃、560℃、又は575℃の温度で熱処理を行った。この熱処理では、Arガスの流量を1980sccmとし、O2ガスの流量を25sccmとし、時間を90秒間とした。そして、5層の配線を形成して試料を完成させた。また、参考のために、CSPLZT膜を形成した後の熱処理を省略した試料も作製した。また、上記の5種類の条件毎に、強誘電体キャパシタのサイズ及び配列が相違する2種類の試料を作製した。一方の試料(ディスクリート)では、平面形状を一辺の長さが50μmの正方形とし、50個の強誘電体キャパシタ同士を互いから孤立させた。他方の試料(セルアレイ)では、平面形状を一辺の長さが0.7μmの正方形とし、5152個の強誘電体キャパシタが密集した領域を50箇所に作製した。
そして、各試料について、スイッチング電荷量、印加電圧とスイッチング電荷量との関係、ヒステリシスループの対称性指数を測定した。対称性指数は、下記数1から求められる値である。ディスクリートの結果を図6A、図7A及び図8Aに示し、セルアレイの結果を図6B、図7B及び図8Bに示す。
なお、図9に示すように、Pは「(正の電圧を印加した場合の最大分極量)−(負の残留分極量)」から求められる値である。Uは「(正の電圧を印加した場合の最大分極量)−(正の残留分極量)」から求められる値である。Dは「(負の電圧を印加した場合の最大分極量)−(負の残留分極量)」から求められる値である。Nは「(負の電圧を印加した場合の最大分極量)−(正の残留分極量)」から求められる値である。また、ここでいう電圧は「(下部電極の電位)−(上部電極の電位)」から求められる電圧である。従って、対称性指数が0に近い程、対称性が高く、分極の制御が容易となる。
一般的に、強誘電体キャパシタに電圧が印加していないとき、各分域(Domain)は不規則である。そして、強誘電体キャパシタの電圧−分極特性を測定する場合には、一旦、電圧を印加することにより、強誘電体膜の分域を揃え、分極を生じさせる。その後、図9に示すように、4パルスを用いて強誘電体キャパシタに電圧を印加し、ヒステリシスループを得る。なお、負の電圧を印加し、これを取り除くと、負の残留分極の状態となる。この状態で、正の所定値以上の電圧を印加すると、分極が反転し、更に大きな電圧を印加すると、最大分極量が得られる。この状態で正の電圧を取り除くと、正の残留分極の状態となる。そして、絶対値が所定値以上の負の電圧を印加すると、分極が反転し、更に絶対値が大きな負の電圧を印加すると、負の最大分極量が得られる。この状態で正の電圧を取り除くと、正の残留分極の状態となる。上記のPの値は、負の残留分極の状態から正の最大分極量(+Pmax)が得られる状態までの分極の遷移量を示す。また、上記のUの値は、正の最大分極量が得られる状態から正の残留分極の状態までの分極の遷移量、即ち、非反転電荷量を示す。また、上記のNの値は、正の残留分極の状態から負の最大分極量(−Pmax)が得られる状態までの分極の遷移量を示す。また、上記のDの値は、負の最大分極量が得られる状態から負の残留分極の状態までの分極の遷移量、即ち、非反転電荷量を示す。
従って、正の残留分極量を+Pr、負の残留分極量を−Prと表すと、次の式が成り立つ。
P=+Pmax−(−Pr)
U=+Pmax−(+Pr)
N=−Pmax−(+Pr)
D=−Pmax−(−Pr)
図6A及び図6Bに示すように、ディスクリート及びセルアレイのいずれにおいても、アニールの温度が高いほど、スイッチング電荷量が僅かに低かった。アニールの温度が580℃以上となると、より低くなると考えられる。
また、図7A及び図7Bに示すように、ヒステリシスループの対称性は、520℃又は540℃のアニールを行ったセルアレイの試料において、ほとんど0になった。つまり、対称性が非常に高くなった。このことは、容量絶縁膜55と上部電極膜11との間の空孔等の欠陥が極めて少ないことを示している。
また、印加電圧とスイッチング電荷量との関係は、アニールの温度の影響をほとんど受けなかった。
これらの結果から、500℃〜575℃のアニールにより、スイッチング電荷量に良好な効果が現れ、特に、その温度を520℃〜540℃とすることが好ましいといえる。