WO2013073347A1 - 積層構造体、強誘電体ゲート薄膜トランジスター及び強誘電体薄膜キャパシター - Google Patents

積層構造体、強誘電体ゲート薄膜トランジスター及び強誘電体薄膜キャパシター Download PDF

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thin film
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film transistor
gate thin
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毅明 宮迫
永輔 ▲徳▼光
グウエン クオツ チン ブイ
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    • C01P—INDEXING SCHEME RELATING TO STRUCTURAL AND PHYSICAL ASPECTS OF SOLID INORGANIC COMPOUNDS
    • C01P2002/00—Crystal-structural characteristics
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    • C01P2004/00—Particle morphology
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    • C01P2004/04—Particle morphology depicted by an image obtained by TEM, STEM, STM or AFM

Definitions

  • the present invention relates to a laminated structure, a ferroelectric gate thin film transistor, and a ferroelectric thin film capacitor.
  • FIG. 18 is a view for explaining a conventional ferroelectric gate thin film transistor 900.
  • the conventional ferroelectric gate thin film transistor 900 includes a source electrode 950 and a drain electrode 960, a channel layer 940 positioned between the source electrode 950 and the drain electrode 960, and the conduction of the channel layer 940.
  • a gate electrode 920 for controlling the state, and a gate insulating layer 930 formed between the gate electrode 920 and the channel layer 940 and made of a ferroelectric material are provided.
  • reference numeral 910 denotes an insulating substrate.
  • a ferroelectric material for example, BLT (Bi 4-x La x Ti 3 O 12 ) or PZT (Pb (Zr x , Ti 1-x ) O 3 )
  • an oxide conductive material for example, indium tin oxide (ITO)
  • ITO indium tin oxide
  • the oxide conductive material is used as the material constituting the channel layer, the carrier concentration can be increased, and as the material constituting the gate insulating layer, strong. Since the dielectric material is used, switching can be performed at a high speed with a low driving voltage. As a result, a large current can be controlled at a high speed with a low driving voltage. Moreover, since it has favorable hysteresis characteristics, it can be suitably used as a memory element or a power storage element.
  • FIG. 19 is a view for explaining a conventional method of manufacturing a ferroelectric gate thin film transistor.
  • 19A to 19E are process diagrams
  • FIG. 19F is a plan view of the ferroelectric gate thin film transistor 900.
  • FIG. 19A to 19E are process diagrams
  • FIG. 19F is a plan view of the ferroelectric gate thin film transistor 900.
  • a laminated film of Ti (10 nm) and Pt (40 nm) is formed on an insulating substrate 910 made of an Si substrate having a SiO 2 layer formed on the surface by an electron beam evaporation method.
  • a gate electrode 920 is formed.
  • BLT Bi 3.25 La 0.75 Ti 3 O 12
  • PZT Pb (Zr 0.4 Ti 0 ) is formed from above the gate electrode 920 by a sol-gel method. .6
  • a gate insulating layer 930 (200 nm) made of O 3 ) is formed.
  • FIG. 19A a laminated film of Ti (10 nm) and Pt (40 nm) is formed on an insulating substrate 910 made of an Si substrate having a SiO 2 layer formed on the surface by an electron beam evaporation method.
  • a gate electrode 920 is formed.
  • BLT Bi 3.25 La 0.75 Ti 3 O 12
  • PZT Pb (Zr 0.4 Ti 0
  • a channel layer 940 (5 nm to 15 nm) made of ITO is formed on the gate insulating layer 930 by RF sputtering.
  • Ti (30 nm) and Pt (30 nm) are vacuum-deposited on the channel layer 940 by electron beam evaporation to form a source electrode 950 and a drain electrode 960.
  • the element region is separated from other element regions by the RIE method and the wet etching method (HF: HCl mixed solution). Thereby, a ferroelectric gate thin film transistor 900 as shown in FIGS. 19E and 19F can be manufactured.
  • FIG. 20 is a diagram for explaining the transfer characteristics of a conventional ferroelectric gate thin film transistor 900.
  • reference numeral 940a indicates a channel
  • reference numeral 940b indicates a depletion layer.
  • the inventor of the present invention uses a PZT layer manufactured using a liquid process as a gate insulating layer and an oxide conductor layer (for example, an ITO layer) manufactured using a liquid process as a channel layer during the research process.
  • an oxide conductor layer for example, an ITO layer
  • Pb atoms diffuse from the PZT layer to the oxide conductor layer I found.
  • such a phenomenon is not a phenomenon that occurs only in the case of a ferroelectric gate thin film transistor, but includes a ferroelectric thin film capacitor such as “PZT layer and oxide conductor layer”. It has been found that this is a phenomenon that occurs over the entire “laminated structure with laminated layers”. In addition, such a phenomenon is not a phenomenon that occurs only in the case of a “laminated structure in which a PZT layer manufactured using a liquid process and an oxide conductor layer manufactured using a liquid process are stacked” It has been found that this phenomenon occurs similarly when at least one of the PZT layer and the oxide conductor layer is manufactured using a vapor phase method.
  • An object of the present invention is to provide a laminated structure, a ferroelectric gate thin film transistor, and a ferroelectric thin film capacitor in which various problems that may occur due to diffusion of Pb atoms in the oxide conductor layer are solved. To do.
  • the inventor of the present invention as a result of earnest efforts on how to prevent Pb atoms from diffusing from the PZT layer to the oxide conductor layer, results in a gap between the PZT layer and the oxide conductor layer.
  • the inventors have found that the above-described object can be achieved by interposing a layer having characteristics such as a BLT layer, a LaTaOx layer, a LaZrOx layer, or a SrTaOx layer as a Pb diffusion preventing layer, and have completed the present invention.
  • the laminated structure of the present invention includes a ferroelectric layer having a structure in which a PZT layer and a Pb diffusion prevention layer composed of a BLT layer, a LaTaOx layer, a LaZrOx layer, or a SrTaOx layer are laminated, and the ferroelectric material And an oxide conductor layer disposed on a surface of the layer on the Pb diffusion prevention layer side.
  • a Pb diffusion prevention layer composed of a BLT layer, a LaTaOx layer, a LaZrOx layer, or a SrTaOx layer always exists between the PZT layer and the oxide conductor layer. It is possible to prevent Pb atoms from diffusing from the PZT layer to the oxide conductor layer, and to solve various problems that may be caused by Pb atoms diffusing from the PZT layer to the oxide conductor layer. It becomes possible.
  • the ferroelectric layer refers to a layer exhibiting ferroelectricity as a whole ferroelectric layer. Therefore, the PZT layer showing ferroelectricity and the BLT layer showing ferroelectricity are not only laminated, but also a PZT layer showing ferroelectricity and a LaTaOx layer, LaZrOx layer or SrTaOx showing paraelectricity. The case where the layers are laminated is also included in the concept of the ferroelectric layer.
  • the oxide conductor layer is preferably composed of an ITO layer, an In—O layer, or an IGZO layer.
  • the ITO layer, In—O layer, or IGZO layer has the property that Pb atoms easily diffuse.
  • a Pb diffusion prevention layer composed of a BLT layer, a LaTaOx layer, a LaZrOx layer, or a SrTaOx layer between the PZT layer and the oxide conductor layer. Even in such a case, it is possible to solve various problems that may occur due to diffusion of Pb atoms from the PZT layer to the oxide conductor layer.
  • the thickness of the Pb diffusion preventing layer is preferably in the range of 10 nm to 30 nm.
  • the thickness of the Pb diffusion preventing layer is preferably in the range of 10 nm to 30 nm is as follows. That is, when the thickness of the Pb diffusion preventing layer is less than 10 nm, the amount of Pb reaching the oxide conductor layer from the PZT layer may be an amount that cannot be ignored. On the other hand, when the thickness of the Pb diffusion preventing layer exceeds 30 nm, when the BLT layer is used as the Pb diffusion preventing layer, the average particle diameter of the particles constituting the BLT layer is relatively large. This is because the leakage current of the ferroelectric gate thin film transistor may increase.
  • LaTaOx layer, LaZrOx layer, or SrTaOx layer is used as the Pb diffusion preventing layer
  • the LaTaOx layer, LaZrOx layer, or SrTaOx layer is paraelectric. This is because it is made of a body material and the ferroelectricity of the ferroelectric layer may be lowered.
  • the PZT layer may be manufactured using a liquid process.
  • a PZT layer manufactured using a liquid process has a property that Pb atoms are easily removed during the manufacturing process.
  • a Pb diffusion prevention layer composed of a BLT layer, a LaTaOx layer, a LaZrOx layer, or a SrTaOx layer between the PZT layer and the oxide conductor layer. Even in such a case, it is possible to solve various problems that may occur due to diffusion of Pb atoms from the PZT layer to the oxide conductor layer.
  • a laminated structure that can be manufactured using a much smaller amount of raw materials and manufacturing energy than in the past and in a shorter process than in the past can be obtained.
  • the oxide conductor layer may be manufactured using a liquid process.
  • An oxide conductor layer manufactured using a liquid process has a property that Pb atoms are more easily diffused than an oxide conductor layer manufactured using a vapor phase method.
  • a Pb diffusion prevention layer composed of a BLT layer, a LaTaOx layer, a LaZrOx layer, or a SrTaOx layer between the PZT layer and the oxide conductor layer. Even in such a case, it is possible to solve various problems that may occur due to diffusion of Pb atoms from the PZT layer to the oxide conductor layer.
  • a laminated structure that can be manufactured using a much smaller amount of raw materials and manufacturing energy than in the past and in a shorter process than in the past can be obtained.
  • the Pb diffusion preventing layer may be manufactured using a liquid process.
  • a ferroelectric gate thin film transistor of the present invention includes a channel layer, a gate electrode layer that controls a conduction state of the channel layer, and a ferroelectric disposed between the channel layer and the gate electrode layer.
  • a ferroelectric gate thin film transistor comprising a gate insulating layer comprising a plurality of layers, wherein the ferroelectric layer is a laminate of a PZT layer and a Pb diffusion prevention layer comprising a BLT layer, a LaTaOx layer, a LaZrOx layer, or a SrTaOx layer.
  • at least one of the channel layer and the gate electrode layer is formed of an oxide conductor layer, and the oxide conductor layer is disposed on the Pb diffusion prevention layer side of the ferroelectric layer.
  • a ferroelectric gate thin film transistor disposed on a surface.
  • a Pb diffusion prevention layer composed of a BLT layer, a LaTaOx layer, a LaZrOx layer, or a SrTaOx layer is necessarily present between the PZT layer and the oxide conductor layer. Therefore, Pb atoms are prevented from diffusing from the PZT layer to the oxide conductor layer, and the transfer characteristics of the ferroelectric gate thin film transistor are likely to be deteriorated (for example, the width of the memory window is easily reduced). Thus, it is possible to solve various problems that may occur due to diffusion of Pb atoms from the PZT layer to the oxide conductor layer.
  • the oxide conductor layer is preferably composed of an ITO layer, an In—O layer, or an IGZO layer.
  • the ITO layer, In—O layer, or IGZO layer has the property that Pb atoms easily diffuse.
  • a Pb diffusion prevention layer composed of a BLT layer, a LaTaOx layer, a LaZrOx layer, or a SrTaOx layer always exists between the PZT layer and the oxide conductor layer. Therefore, even in such a case, it is possible to solve various problems that may occur due to diffusion of Pb atoms from the PZT layer to the oxide conductor layer.
  • the thickness of the Pb diffusion preventing layer is preferably in the range of 10 nm to 30 nm.
  • the thickness of the Pb diffusion preventing layer is preferably in the range of 10 nm to 30 nm is as follows. That is, when the thickness of the Pb diffusion preventing layer is less than 10 nm, the amount of Pb reaching the oxide conductor layer from the PZT layer may be an amount that cannot be ignored. In addition, when the BLT layer is used as the Pb diffusion preventing layer, the transfer characteristics of the ferroelectric gate thin film transistor may be deteriorated (for example, the width of the memory window is likely to be narrowed). On the other hand, when the thickness of the Pb diffusion preventing layer exceeds 30 nm, when the BLT layer is used as the Pb diffusion preventing layer, the average particle diameter of the particles constituting the BLT layer is relatively large.
  • the leakage current of the ferroelectric gate thin film transistor increases, and the transfer characteristics of the ferroelectric gate thin film transistor deteriorate (for example, the width of the memory window tends to be narrowed, the on-current decreases or the off-current decreases).
  • the LaTaOx layer, the LaZrOx layer or the SrTaOx layer is made of a paraelectric material. This is because the ferroelectricity of the ferroelectric layer may be lowered.
  • the thickness of the Pb diffusion preventing layer is more preferably in the range of 10 nm to 20 nm.
  • the thickness of the Pb diffusion preventing layer exceeds 20 nm, the transfer characteristics of the ferroelectric gate thin film transistor are slightly degraded (the width of the memory window is slightly narrowed), as can be seen from the examples described later. Because there is.
  • the PZT layer may be manufactured using a liquid process.
  • a PZT layer manufactured using a liquid process has a property that Pb atoms are easily removed during the manufacturing process.
  • a Pb diffusion prevention layer composed of a BLT layer, a LaTaOx layer, a LaZrOx layer, or a SrTaOx layer always exists between the PZT layer and the oxide conductor layer. Therefore, even in such a case, it is possible to solve various problems that may occur due to diffusion of Pb atoms from the PZT layer to the oxide conductor layer.
  • a ferroelectric gate thin film transistor that can be manufactured using a significantly smaller amount of raw materials and manufacturing energy than in the past and in a shorter process than in the past can be obtained.
  • the oxide conductor layer may be manufactured using a liquid process.
  • An oxide conductor layer manufactured using a liquid process has a property that Pb atoms are more easily diffused than an oxide conductor layer manufactured using a vapor phase method.
  • a Pb diffusion prevention layer composed of a BLT layer, a LaTaOx layer, a LaZrOx layer, or a SrTaOx layer always exists between the PZT layer and the oxide conductor layer. Therefore, even in such a case, it is possible to solve various problems that may occur due to diffusion of Pb atoms from the PZT layer to the oxide conductor layer.
  • a ferroelectric gate thin film transistor that can be manufactured by using much less raw materials and manufacturing energy than in the past and in a shorter process than in the past. Become.
  • the Pb diffusion prevention layer may be manufactured using a liquid process.
  • ferroelectric gate thin film transistor that can be manufactured by using a liquid process and using a raw material and manufacturing energy that are significantly less than those of the prior art and in a shorter process than the prior art. It becomes.
  • the channel layer may be composed of the oxide conductor layer.
  • a Pb diffusion preventing layer comprising a BLT layer, a LaTaOx layer, a LaZrOx layer, or a SrTaOx layer is provided between the PZT layer and the channel layer (oxide conductor layer). Therefore, even in such a case, it is possible to solve various problems that may occur due to diffusion of Pb atoms from the PZT layer to the channel layer.
  • the gate electrode layer may be composed of the oxide conductor layer.
  • the ferroelectric gate thin film transistor of the present invention When Pb atoms diffuse into the gate electrode layer, the reliability of the ferroelectric gate thin film transistor is lowered.
  • the Pb diffusion prevention composed of the BLT layer, the LaTaOx layer, the LaZrOx layer, or the SrTaOx layer is provided between the PZT layer and the gate electrode layer (oxide conductor layer). Since the layer always exists, it is possible to prevent the Pb atoms from diffusing into the gate electrode layer, and it is possible to increase the reliability of the ferroelectric gate thin film transistor.
  • ferroelectric gate thin film transistor of the present invention may further include a source electrode layer and a drain electrode layer disposed in contact with the channel layer.
  • the ferroelectric gate thin film transistor of the present invention may further include a source electrode layer and a drain electrode layer made of the same layer as the channel layer.
  • the channel layer preferably has a step structure in which the layer thickness is thinner than the source electrode layer and the drain electrode layer.
  • a step structure is preferably formed using an embossing technique.
  • a ferroelectric thin film capacitor according to the present invention includes a first electrode layer, a second electrode layer, and a dielectric composed of a ferroelectric layer disposed between the first electrode layer and the second electrode layer.
  • a ferroelectric thin film capacitor comprising a body layer, wherein the ferroelectric layer has a structure in which a PZT layer and a Pb diffusion prevention layer comprising a BLT layer, a LaTaOx layer, a LaZrOx layer, or a SrTaOx layer are laminated.
  • at least one of the first electrode layer and the second electrode layer is formed of an oxide conductor layer, and the oxide conductor layer is disposed on a surface of the ferroelectric layer on the Pb diffusion prevention layer side. It is a ferroelectric thin film capacitor arranged.
  • a Pb diffusion preventing layer composed of a BLT layer, a LaTaOx layer, a LaZrOx layer, or a SrTaOx layer always exists between the PZT layer and the oxide conductor layer. Therefore, the problem that Pb atoms are prevented from diffusing from the PZT layer to the oxide conductor layer, and the electrical characteristics of the ferroelectric thin film capacitor are likely to be deteriorated (for example, the number of chargeable / dischargeable times is likely to be reduced) is solved. Is possible.
  • the oxide conductor layer is preferably composed of an ITO layer, an In—O layer, or an IGZO layer.
  • the ITO layer, In-O layer, or IGZO layer has the property that Pb atoms are easily diffused.
  • a Pb diffusion prevention layer composed of a BLT layer, a LaTaOx layer, a LaZrOx layer, or a SrTaOx layer always exists between the PZT layer and the oxide conductor layer. Even in such a case, it is possible to solve various problems that may occur due to diffusion of Pb atoms from the PZT layer to the oxide conductor layer.
  • the thickness of the Pb diffusion preventing layer is preferably in the range of 10 nm to 30 nm.
  • the thickness of the Pb diffusion preventing layer is preferably in the range of 10 nm to 30 nm is as follows. That is, when the thickness of the Pb diffusion preventing layer is less than 10 nm, the amount of Pb reaching the oxide conductor layer from the PZT layer may be an amount that cannot be ignored. Further, this is because the electrical characteristics of the ferroelectric thin film capacitor are likely to be deteriorated (for example, the number of chargeable / dischargeable times is likely to be reduced). On the other hand, when the thickness of the Pb diffusion preventing layer exceeds 30 nm, when the BLT layer is used as the Pb diffusion preventing layer, the average particle diameter of the particles constituting the BLT layer is relatively large.
  • the leakage current of the ferroelectric gate thin film transistor may increase.
  • a LaTaOx layer, LaZrOx layer, or SrTaOx layer is used as the Pb diffusion preventing layer
  • the LaTaOx layer, LaZrOx layer, or SrTaOx layer is paraelectric. This is because it is made of a body material and the ferroelectricity of the ferroelectric layer may be lowered.
  • the PZT layer may be manufactured using a liquid process.
  • a PZT layer manufactured using a liquid process has a property that Pb atoms are easily removed during the manufacturing process.
  • a Pb diffusion prevention layer composed of a BLT layer, a LaTaOx layer, a LaZrOx layer, or a SrTaOx layer always exists between the PZT layer and the oxide conductor layer. Even in such a case, it is possible to solve various problems that may occur due to diffusion of Pb atoms from the PZT layer to the oxide conductor layer.
  • a ferroelectric thin film capacitor that can be manufactured using a much smaller amount of raw materials and manufacturing energy than in the past and in a shorter process than in the past can be obtained.
  • the oxide conductor layer may be manufactured using a liquid process.
  • An oxide conductor layer manufactured using a liquid process has a property that Pb atoms are more easily diffused than an oxide conductor layer manufactured using a vapor phase method.
  • a Pb diffusion prevention layer composed of a BLT layer, a LaTaOx layer, a LaZrOx layer, or a SrTaOx layer always exists between the PZT layer and the oxide conductor layer. Even in such a case, it is possible to solve various problems that may occur due to diffusion of Pb atoms from the PZT layer to the oxide conductor layer.
  • a ferroelectric thin film capacitor that can be manufactured using a significantly smaller amount of raw materials and manufacturing energy and in a shorter process than before can be obtained. .
  • the Pb diffusion prevention layer may be manufactured using a liquid process.
  • the first electrode layer and the second electrode layer are formed of the oxide conductor layer, and the ferroelectric layer is disposed on the first electrode layer side. It may have a structure in which a first Pb diffusion prevention layer disposed in contact with each other, a PZT layer, and a second Pb diffusion prevention layer disposed in contact with the second electrode layer are laminated.
  • the ferroelectric thin film capacitor can be manufactured relatively easily by using a liquid process.
  • PZT is a ferroelectric material represented by “Pb (Zr x , Ti 1-x ) O 3 ”, and BLT is represented by “Bi 4 ⁇ x La x Ti 3 O 12 ”.
  • This is a ferroelectric material.
  • LaTaOx is a paraelectric material made of a composite oxide of La and Ta
  • LaZrOx is a paraelectric material made of a composite oxide of La and Zr
  • SrTaOx is a paraelectric material made of a composite oxide of Sr and Ta. Dielectric material.
  • ITO is an oxide conductor material composed of a composite oxide of In and Zn
  • In-O is an oxide conductor material composed of an oxide of In
  • IGZO is a composite oxide material of In, Ga, and Zn.
  • An oxide conductor material comprising:
  • FIG. 3 is a diagram for explaining a ferroelectric gate thin film transistor 20 according to the first embodiment.
  • FIG. 3 is a view for explaining a method for manufacturing the ferroelectric gate thin film transistor 20 according to the first embodiment.
  • FIG. 6 is a diagram for explaining a ferroelectric thin film capacitor 30 according to a second embodiment.
  • FIG. 6 is a view for explaining a method for manufacturing the ferroelectric thin film capacitor 30 according to the second embodiment. It is a figure shown in order to demonstrate the ferroelectric gate thin-film transistor 100 which concerns on Embodiment 3.
  • FIG. FIG. 10 is a view for explaining a method for manufacturing the ferroelectric gate thin film transistor 100 according to the third embodiment.
  • FIG. 10 is a view for explaining a method for manufacturing the ferroelectric gate thin film transistor 100 according to the third embodiment.
  • FIG. 10 is a view for explaining a method for manufacturing the ferroelectric gate thin film transistor 100 according to the third embodiment.
  • FIG. 10 is a view for explaining a method for manufacturing the ferroelectric gate thin film transistor 100 according to the third embodiment.
  • FIG. 3 is a view for explaining ferroelectric gate thin film transistors 20 and 90 according to Test Examples 1 and 2.
  • FIG. 5 is a diagram for explaining a cross-sectional structure of ferroelectric gate thin film transistors 20 and 90 according to Test Examples 1 and 2.
  • FIG. 5 is a diagram for explaining a cross-sectional structure of ferroelectric gate thin film transistors 20 and 90 according to Test Examples 1 and 2.
  • FIG. 10 is a diagram for explaining a cross-sectional structure of ferroelectric gate thin film transistors 20 and 90 according to Test Examples 1 and 2.
  • FIG. 10 is a diagram for explaining a cross-sectional structure of ferroelectric gate
  • FIG. 5 is a diagram showing a Pb distribution in ferroelectric gate thin film transistors 20 and 90 according to Test Examples 1 and 2. It is a figure which shows the transfer characteristic of the ferroelectric gate thin-film transistors 20 and 90 concerning the test examples 1 and 2.
  • FIG. FIG. 10 is a diagram showing transfer characteristics of ferroelectric gate thin film transistors 20a to 20f according to Test Examples 3 to 8.
  • FIG. 10 is a diagram showing evaluation results of ferroelectric gate thin film transistors 20, 90, 20a to 20f according to Test Examples 1 to 8. It is a figure which shows the leakage current in the ferroelectric thin film capacitor using the LaTaOx layer, the LaZrOx layer, or the SrTaOx layer.
  • FIG. 1 It is a figure shown in order to demonstrate the conventional thin-film transistor 900.
  • FIG. It is a figure shown in order to demonstrate the manufacturing method of the conventional thin-film transistor. It is a figure shown in order to demonstrate the electrical property of the conventional thin-film transistor 900.
  • FIG. 1 It is a figure shown in order to demonstrate the manufacturing method of the conventional thin-film transistor. It is a figure shown in order to demonstrate the electrical property of the conventional thin-film transistor 900.
  • FIG. 1 is a diagram for explaining a ferroelectric gate thin film transistor 20 according to the first embodiment.
  • the ferroelectric gate thin film transistor 20 according to the first embodiment includes a channel layer 28, a gate electrode layer 22 that controls the conduction state of the channel layer 28, a channel layer 28, and a gate electrode layer 22.
  • a ferroelectric gate thin film transistor including a gate insulating layer 25 made of a ferroelectric layer disposed between the two.
  • the gate insulating layer (ferroelectric layer) 25 has a structure in which a PZT layer 23 and a Pb diffusion preventing layer 24 made of a BLT layer are stacked.
  • the channel layer 28 is made of an ITO layer as an oxide conductor layer.
  • the channel layer (oxide conductor layer) 28 is disposed on the surface of the gate insulating layer (ferroelectric layer) 25 on the Pb diffusion prevention layer 24 side.
  • reference numeral 21 denotes an insulating substrate made of a Si substrate having a SiO 2 layer formed on the surface
  • reference numeral 26 denotes a source electrode
  • reference numeral 27 denotes a drain electrode.
  • Reference numeral 10 indicates the laminated structure of the present invention.
  • the PZT layer 23, the channel layer (oxide conductor layer) 28, and the Pb diffusion preventing layer 24 are all manufactured using a liquid process.
  • the thickness of the Pb diffusion preventing layer (BLT layer) 24 is, for example, in the range of 10 nm to 30 nm.
  • the ferroelectric gate thin film transistor 20 according to the first embodiment can be manufactured by the following method. Hereinafter, it demonstrates in order of a process.
  • FIG. 2 is a view for explaining a method for manufacturing the ferroelectric gate thin film transistor 20 according to the first embodiment.
  • 2A to 2E are process diagrams.
  • a base material is prepared (refer FIG. 2 (a). Tanaka Kikinzoku make).
  • the planar size of the substrate is 20 mm ⁇ 20 mm.
  • the above-described PZT sol-gel solution is applied onto the gate electrode layer 22 using a spin coating method (for example, 2500 rpm, 30 seconds), and then the substrate is placed on a hot plate at 150 ° C. in air. The operation of drying for 5 minutes and then drying at 250 ° C. for 5 minutes ”is repeated four times to form a precursor composition layer (layer thickness of 320 nm) of the PZT layer.
  • a spin coating method for example, 2500 rpm, 30 seconds
  • a PZT layer 30 (layer thickness: 160 nm) is formed (see FIG. 2B).
  • the above-described BLT sol-gel solution is applied onto the PZT layer 30 using a spin coating method (for example, 2500 rpm for 30 seconds), and then the substrate is placed on a hot plate and dried in air at 150 ° C. for 1 minute. Then, the precursor composition layer (layer thickness 40 nm) of the BLT layer is formed by drying at 250 ° C. for 5 minutes.
  • a spin coating method for example, 2500 rpm for 30 seconds
  • Source / Drain Electrode Formation Step A source electrode layer 26 and a drain electrode layer 27 made of Pt are formed on a predetermined portion of the surface of the BLT layer (Pb diffusion preventing layer) 24 by sputtering and photolithography. (See FIG. 2D.)
  • the ITO solution is doped with an impurity having a concentration such that the carrier concentration of the channel layer 28 is in the range of 1 ⁇ 10 15 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 when completed.
  • an ITO solution is applied on the surface of the BLT layer (Pb diffusion prevention layer) 24 using a spin coating method so as to straddle the source electrode 26 and the drain electrode layer 27 (for example, 3000 rpm ⁇ 30 seconds), Thereafter, the substrate is placed on a hot plate, dried in air at 150 ° C. for 1 minute, then dried at 250 ° C. for 5 minutes, and further dried at 400 ° C. for 15 minutes, whereby the precursor composition layer of the ITO layer ( A layer thickness of 40 nm) is formed.
  • a channel layer 28 (layer thickness 20 nm) is formed (see FIG. 2E).
  • the ferroelectric gate thin film transistor 20 according to the first embodiment can be manufactured.
  • a Pb diffusion prevention layer composed of the BLT layer 24 exists between the PZT layer 23 and the ITO layer (channel layer) 28.
  • Pb atoms are prevented from diffusing from the PZT layer 23 to the ITO layer (channel layer) 28, and the transfer characteristics of the ferroelectric gate thin film transistor are likely to deteriorate (for example, the width of the memory window is narrow). It is possible to solve various problems that may be caused by the diffusion of Pb atoms from the PZT layer to the oxide conductor layer.
  • the thickness of the BLT layer (Pb diffusion prevention layer) 24 as the Pb diffusion prevention layer is in the range of 10 nm to 30 nm (20 nm). Therefore, it is possible to prevent Pb atoms from diffusing from the PZT layer 23 to the ITO layer (channel layer) 28 at a higher level, and the transfer characteristics of the ferroelectric gate thin film transistor are likely to deteriorate (for example, the width of the memory window). Can be prevented at a higher level.
  • FIG. 3 is a view for explaining the ferroelectric thin film capacitor 30 according to the second embodiment.
  • the ferroelectric thin film capacitor 30 according to the second embodiment is disposed between the first electrode layer 32, the second electrode layer 36, and the first electrode layer 32 and the second electrode layer 36.
  • a dielectric layer 35 made of a ferroelectric layer is disposed between the first electrode layer 32, the second electrode layer 36, and the first electrode layer 32 and the second electrode layer 36.
  • a dielectric layer 35 made of a ferroelectric layer.
  • the dielectric layer (ferroelectric layer) 35 has a structure in which a PZT layer 33 and a Pb diffusion preventing layer 34 made of a BLT layer are laminated.
  • the second electrode layer 36 is made of an ITO layer as an oxide conductor layer.
  • the second electrode layer (oxide conductor layer) 36 is disposed on the surface of the dielectric layer (ferroelectric layer) 35 on the BLT layer (Pb diffusion prevention layer) 34 side.
  • reference numeral 31 denotes an insulating base material made of a Si substrate having a SiO 2 layer formed on the surface.
  • symbol 10 shows the laminated structure of this invention.
  • the PZT layer 33, the second electrode layer (ITO layer) 36, and the BLT layer (Pb diffusion prevention layer) 34 are all manufactured using a liquid process.
  • the thickness of the BLT layer (Pb diffusion preventing layer) 34 is, for example, in the range of 10 nm to 30 nm.
  • the ferroelectric thin film capacitor 30 according to the second embodiment can be manufactured by the following method. Hereinafter, it demonstrates in order of a process.
  • FIG. 4 is a view for explaining a method for manufacturing the ferroelectric thin film capacitor 30 according to the second embodiment.
  • 4A to 4D are process diagrams.
  • a prepared base material is prepared (see FIG. 4A). The planar size of the substrate is 20 mm ⁇ 20 mm.
  • the above-described PZT sol-gel solution is applied on the first electrode layer 32 by using a spin coating method (for example, 2500 rpm, 30 seconds), and then the substrate is placed on a hot plate at 150 ° C. in air. The operation of drying for 1 minute and then drying for 5 minutes at 250 ° C. is repeated four times to form a precursor composition layer (layer thickness of 320 nm) of the PZT layer.
  • a spin coating method for example, 2500 rpm, 30 seconds
  • a PZT layer 33 (layer thickness 160 nm) is formed (see FIG. 4B).
  • the above-described BLT sol-gel solution is applied onto the PZT layer 33 using a spin coating method (for example, 2500 rpm for 30 seconds), and then the substrate is placed on a hot plate and dried in air at 150 ° C. for 1 minute. Then, the PZT layer precursor composition layer (layer thickness 40 nm) is formed by drying at 250 ° C. for 5 minutes.
  • a spin coating method for example, 2500 rpm for 30 seconds
  • a BLT layer (Pb diffusion preventing layer) 34 (layer thickness: 20 nm) is formed (see FIG. 4C).
  • the ITO solution is doped with an impurity having a concentration such that the carrier concentration of the channel layer 28 is in the range of 1 ⁇ 10 15 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 when completed.
  • an ITO solution is applied onto the surface of the BLT layer (Pb diffusion preventing layer) 34 using a spin coating method (for example, 3000 rpm ⁇ 30 seconds), and then the substrate is placed on a hot plate”
  • the precursor composition layer of the ITO layer (layer thickness of 160 nm) was repeated by repeating “operation of drying at 150 ° C. for 1 minute, then drying at 250 ° C. for 5 minutes, and then drying at 400 ° C. for 15 minutes” four times. ).
  • the ferroelectric thin film capacitor 30 according to the second embodiment can be manufactured.
  • the Pb diffusion prevention layer including the BLT layer 34 exists between the PZT layer 33 and the ITO layer 36, the PZT layer 33 to the second electrode layer. It is possible to prevent the Pb atoms from diffusing into the (ITO layer) 36, and to solve the problem that the electrical characteristics of the ferroelectric thin film capacitor are likely to deteriorate (for example, the number of chargeable / dischargeable times tends to decrease).
  • the ferroelectric thin film capacitor 30 since the thickness of the BLT layer 34 is in the range of 10 nm to 30 nm (20 nm), the PZT layer 33 to the second electrode layer (ITO layer). It is possible to prevent the diffusion of Pb atoms to 36 at a higher level, and the problem that the electrical characteristics of the ferroelectric thin film capacitor are likely to deteriorate (for example, the number of chargeable / dischargeable times is likely to decrease) is raised at a higher level. It can be solved.
  • FIG. 5 is a view for explaining the ferroelectric gate thin film transistor 100 according to the third embodiment.
  • 5A is a plan view of the ferroelectric gate thin film transistor 100
  • FIG. 5B is a cross-sectional view taken along the line A1-A1 of FIG. 5A
  • FIG. 5C is a cross-sectional view of FIG. It is A2-A2 sectional drawing of.
  • the ferroelectric gate thin film transistor 100 includes an oxide conductor layer 140 including a source region 144, a drain region 146, and a channel region 142.
  • the channel region 142 is thinner than the source region 144 and the drain region 146.
  • the layer thickness of the channel region 142 is preferably less than or equal to 1 ⁇ 2 of the layer thickness of the source region 144 and the layer thickness of the drain region 146.
  • the gate electrode 120 is connected to the gate pad 122 exposed to the outside through the through hole 150.
  • the oxide conductor layer 140 in which the channel region 142 is thinner than the source region 144 and the drain region 146 is formed by an embossing technique. It is formed using.
  • the carrier concentration and the layer thickness of the channel region 142 are such values that the channel region 142 is depleted when an off control voltage is applied to the gate electrode 120.
  • the carrier concentration of the channel region 142 is in the range of 1 ⁇ 10 15 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3
  • the layer thickness of the channel region 142 is in the range of 5 nm to 100 nm. .
  • the layer thicknesses of the source region 144 and the drain region 146 are in the range of 50 nm to 1000 nm.
  • the oxide conductor layer 140 is made of, for example, indium tin oxide (ITO).
  • the gate insulating layer 130 is made of a ferroelectric layer having a structure in which, for example, a PZT layer 132 and a BLT layer 134 are stacked.
  • the PZT layer 132 has a thickness of 160 nm
  • the BLT layer 134 has a thickness of 20 nm.
  • the gate electrode 120 and the gate pad 122 are made of, for example, nickel lanthanum oxide (LNO (LaNiO 3 )).
  • the insulating substrate 110 is made of, for example, an insulating substrate in which an STO (SrTiO) layer is formed on the surface of a Si substrate via a SiO 2 layer and a Ti layer.
  • the ferroelectric gate thin film transistor 100 according to Embodiment 3 can be manufactured by the following method for manufacturing a ferroelectric gate thin film transistor. Hereinafter, it demonstrates in order of a process.
  • 6 to 9 are views for explaining a method of manufacturing the ferroelectric gate thin film transistor 100 according to the third embodiment. 6 (a) to 6 (f), FIG. 7 (a) to FIG. 7 (f), FIG. 8 (a) to FIG. 8 (e), and FIG. 9 (a) to FIG. FIG.
  • the diagram shown on the left side corresponds to FIG. 5B
  • the diagram shown on the right side corresponds to FIG. 5C.
  • the liquid material used as an LNO (nickel lanthanum oxide) layer is prepared by heat-processing. Specifically, an LNO solution (solvent: 2-methoxyethanol) containing a metal inorganic salt (lanthanum nitrate (hexahydrate) and nickel acetate (tetrahydrate)) is prepared.
  • LNO solution solvent: 2-methoxyethanol
  • a metal inorganic salt lanthanum nitrate (hexahydrate) and nickel acetate (tetrahydrate)
  • an LNO solution is applied to one surface of the insulating substrate 110 using a spin coating method (for example, 500 rpm for 25 seconds), and then Then, the insulator substrate 110 is placed on a hot plate and dried at 60 ° C. for 1 minute to form a precursor composition layer 120 ′ (layer thickness 300 nm) of an LNO (nickel lanthanum oxide) layer.
  • a spin coating method for example, 500 rpm for 25 seconds
  • the precursor composition layer 120 ′ is embossed at 150 ° C. to form an embossed structure (a convex layer thickness of 300 nm and a concave layer thickness of 50 nm) on the precursor composition layer 120 ′.
  • the pressure at the time of embossing is 5 MPa.
  • the precursor composition layer 120 ′ is etched on the entire surface to completely remove the precursor composition layer from regions other than the regions corresponding to the gate electrode 120 and the gate pad 122, as shown in FIG. Remove.
  • the entire surface etching step is performed without using a vacuum process by using a wet etching technique.
  • the precursor composition layer 120 ′ is heat-treated at a high temperature (650 ° C., 10 minutes) using an RTA apparatus, so that as shown in FIG. A gate electrode 120 and a gate pad 122 made of a (nickel lanthanum oxide) layer are formed.
  • PZT layer forming step First, a PZT sol-gel solution (PZT sol-gel solution, manufactured by Mitsubishi Materials Corporation) that becomes PZT by heat treatment is prepared.
  • PZT sol-gel solution manufactured by Mitsubishi Materials Corporation
  • the above-described PZT sol-gel solution is applied on one surface of the insulating substrate 110 using a spin coating method (for example, 2000 rpm ⁇ 25 seconds), and then the operation of placing the insulator substrate 110 on a hot plate and drying it at 250 ° C. for 5 minutes ”is repeated three times to form the precursor composition layer 132 ′ (layer thickness 300 nm) of the PZT layer. .
  • a spin coating method for example, 2000 rpm ⁇ 25 seconds
  • the temperature is 150 ° C.
  • the precursor composition layer 132 ′ is embossed to form an embossed structure corresponding to the through hole 150 in the precursor composition layer 132 ′.
  • the entire surface of the precursor composition layer 132 ′ is etched to completely remove the precursor composition layer 132 ′ from the region corresponding to the through hole 150 as shown in FIG.
  • the entire surface etching step is performed without using a vacuum process by using a wet etching technique.
  • the precursor composition layer 132 ′ is heat-treated at a high temperature (650 ° C., 10 minutes) using an RTA apparatus, so that the precursor composition layer 132 ′ is transformed into a PZT layer as shown in FIG. 132 (150 nm) is formed.
  • BLT sol-gel solution (BLT sol-gel solution, manufactured by High Purity Chemical Co., Ltd.) that becomes a BLT layer by heat treatment is prepared.
  • the BLT sol-gel solution described above is applied on the PZT layer 132 by using a spin coating method (for example, 2000 rpm ⁇ 25 seconds), and then the insulator substrate 110 is hot-coated.
  • the precursor composition layer 134 ′ (layer thickness 40 nm) of the BLT layer is formed by placing on a plate and drying at 250 ° C. for 5 minutes.
  • a precursor composition layer is formed at 150 ° C. using a concavo-convex mold M4 formed so that the region corresponding to the through hole 150 is convex.
  • embossing 134 ′ an embossing structure corresponding to the through hole 150 is formed in the precursor composition layer 134 ′.
  • reference numeral 134'z indicates the remaining film of the precursor composition layer 134 '.
  • the precursor composition layer 134 ′ (residual film 134′z) is removed from the region corresponding to the through hole 150. Remove completely.
  • the entire surface etching step is performed without using a vacuum process by using a wet etching technique.
  • the precursor composition layer 134 ′ is heat-treated at a high temperature (650 ° C., 10 minutes) using an RTA apparatus, so that the precursor composition layer 134 ′ is converted into the BLT layer as shown in FIG. 134 (layer thickness 20 nm) is formed.
  • the functional liquid material is doped with an impurity having a concentration such that the carrier concentration in the channel region 142 is in the range of 1 ⁇ 10 15 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 when completed.
  • the ITO solution described above is applied on one surface of the insulating substrate 110 using a spin coating method (for example, 2000 rpm ⁇ 25 seconds), and then the insulator The substrate 110 is placed on a hot plate and dried at 150 ° C. for 3 minutes to form the ITO layer precursor composition layer 140 ′.
  • a spin coating method for example, 2000 rpm ⁇ 25 seconds
  • the region corresponding to the channel region 142 is formed to be more convex than the region corresponding to the source region 144 and the region corresponding to the drain region 146.
  • the precursor composition layer 140 ′ is embossed by using a concavo-convex mold M5 (difference in height of 350 nm), so that the precursor composition layer 140 ′ has an embossed structure (a convex layer thickness of 350 nm, A recess thickness of 100 nm) is formed. Thereby, the layer thickness of the part which becomes the channel region 142 in the precursor composition layer 140 ′ becomes thinner than the other part.
  • the region corresponding to the element isolation region 160 (see FIG. 9D) and the through hole 150 (see FIG. 9E) is more convex than the region corresponding to the channel region 142.
  • the entire surface of one surface of the insulating substrate 110 is wet-etched so that the portion to be the channel region 142 is made a predetermined thickness while the element isolation region 160 and the through hole 150 are formed.
  • the precursor composition layer 140 ′ can be completely removed from the corresponding region (see FIG. 9D).
  • the concavo-convex mold M5 may have a shape in which a region corresponding to the element isolation region is tapered.
  • the precursor composition layer 140 ′ is subjected to a heat treatment (precursor composition layer 140 ′ is baked on a hot plate at 400 ° C. for 10 minutes, and then 650 ° C./30 using an RTA apparatus.
  • the precursor composition layer 140 ′ is heated under the conditions of a minute (first 15 minutes oxygen atmosphere, second half 15 minutes nitrogen atmosphere)), whereby an oxide conductor layer including a source region 144, a drain region 146, and a channel region 142 is obtained.
  • 140 is formed, and the ferroelectric gate thin film transistor 100 according to the third embodiment having the bottom gate structure as shown in FIG. 9E can be manufactured.
  • the carrier concentration is used because the oxide conductive material is used as the material constituting the channel region 142.
  • a ferroelectric material is used as a material constituting the gate insulating layer 130, it is possible to perform high-speed switching with a low driving voltage.
  • the conventional ferroelectric gate thin film transistor As in the case of 900, a large current can be controlled at a high speed with a low driving voltage.
  • a ferroelectric material is used as a material constituting the gate insulating layer 130, it has a good hysteresis characteristic, and in the same manner as in the case of the conventional ferroelectric gate thin film transistor 900, a memory element or It can be suitably used as a power storage element.
  • the oxide conductor layer 140 in which the channel region 142 is thinner than the source region 144 and the drain region 146 is formed.
  • the oxide conductor layer, the gate electrode, and the gate insulating layer are all formed by using a liquid process. It becomes possible to manufacture a ferroelectric gate thin film transistor using the technology, and the ferroelectric gate thin film transistor excellent as described above can be manufactured by using much less raw materials and manufacturing energy than before, and Can also be manufactured in a short process.
  • the BLT layer 134 is interposed between the PZT layer 132 and the oxide conductor layer 140 (the source region 144, the drain region 146, and the channel region 142). Since the Pb diffusion preventing layer is made of, the Pb atoms are prevented from diffusing from the PZT layer 132 to the ITO layer 142, and the transfer characteristics of the ferroelectric gate thin film transistor are deteriorated, as can be seen from the examples described later. It is possible to solve various problems that may occur due to diffusion of Pb atoms from the PZT layer to the oxide conductor layer, including the problem that the width of the memory window is likely to be narrowed. It becomes.
  • the thickness of the BLT layer 134 is in the range of 10 nm to 30 nm (20 nm), Pb atoms are transferred from the PZT layer 132 to the ITO layer 142. It becomes possible to prevent diffusion at a higher level, and the problem is that the transfer characteristics of the ferroelectric gate thin film transistor are likely to deteriorate (for example, the width of the memory window tends to be narrow). Various problems that may be caused by the diffusion of Pb atoms in the body layer can be solved at a higher level. In addition, it is possible to solve the problem that the transfer characteristics of the ferroelectric gate thin film transistor may be deteriorated (for example, the on-current is decreased or the off-current is increased).
  • a ferroelectric gate thin film transistor 102 (not shown) according to the fourth embodiment basically has the same configuration as that of the ferroelectric gate thin film transistor 100 according to the third embodiment, but a BLT layer as a Pb diffusion preventing layer.
  • the ferroelectric gate thin film transistor 100 according to the third embodiment is different from the ferroelectric gate thin film transistor 100 in that a LaTaOx layer is provided.
  • the ferroelectric gate thin film transistor 102 according to the fourth embodiment manufactures the ferroelectric gate thin film transistor 100 according to the third embodiment except that the following LaTaOx layer forming step is performed instead of the BLT layer forming step.
  • the ferroelectric gate thin film transistor 102 according to the fourth embodiment is manufactured. Accordingly, only the LaTaOx layer forming step in the method for manufacturing the ferroelectric gate thin film transistor 102 according to the fourth embodiment will be described below.
  • LaTaOx Layer Formation Step a liquid material that becomes a LaTaOx layer is prepared by heat treatment. Specifically, a LaTaOx solution (solvent: propionic acid) containing lanthanum acetate and Ta butoxide is prepared.
  • the LaTaOx solution described above is applied onto the PZT layer using a spin coating method (for example, 2000 rpm for 25 seconds), and then the insulator substrate is placed on a hot plate and dried in air at 250 ° C. for 5 minutes. Thus, a precursor composition layer (layer thickness: 40 nm) of the LaTaOx layer is formed.
  • the precursor composition layer is subjected to embossing at 150 ° C., thereby allowing the precursor composition layer to pass through.
  • a stamping structure corresponding to the hole 150 is formed.
  • the precursor composition layer (residual film) is completely removed from the region corresponding to the through hole by etching the entire surface of the precursor composition layer.
  • the entire surface etching step is performed without using a vacuum process by using a wet etching technique.
  • the precursor composition layer of the LaTaOx layer is placed on a hot plate having a surface temperature of 250 ° C. for 10 minutes, and then heat-treated at a high temperature (550 ° C., 10 minutes) in an oxygen atmosphere using an RTA apparatus. Then, a LaTaOx layer (Pb diffusion preventing layer) (layer thickness 20 nm) is formed from the precursor composition layer.
  • a LaTaOx layer Pb diffusion preventing layer
  • the ferroelectric gate thin film transistor 102 according to the fourth embodiment differs from the ferroelectric gate thin film transistor 100 according to the third embodiment in the configuration of the Pb diffusion prevention layer, but as a material constituting the channel region. Since the oxide conductive material is used, the carrier concentration can be increased, and since the ferroelectric material is used as the material constituting the gate insulating layer, the switching can be performed at a high speed with a low driving voltage. As a result, as in the case of the conventional ferroelectric gate thin film transistor 900, a large current can be controlled at a high speed with a low driving voltage.
  • a ferroelectric material is used as a material constituting the gate insulating layer, it has a good hysteresis characteristic, and as in the case of the conventional ferroelectric gate thin film transistor 900, a memory element or a power storage device. It can be suitably used as an element.
  • ferroelectric gate thin film transistor 900 since it is possible to manufacture a ferroelectric gate thin film transistor simply by forming an oxide conductor layer in which the channel region is thinner than the source region and the drain region, As in the case of the ferroelectric gate thin film transistor 900, it is not necessary to form the channel region, the source region, and the drain region from different materials, and the excellent ferroelectric gate thin film transistor as described above is significantly more than conventional. It becomes possible to manufacture with a shorter process than before by using less raw materials and manufacturing energy.
  • the oxide conductor layer, the gate electrode, and the gate insulating layer are all formed by using a liquid process, it is possible to manufacture a ferroelectric gate thin film transistor by using an embossing technique.
  • the ferroelectric gate thin film transistor excellent as described above can be manufactured by using much less raw materials and manufacturing energy than in the past and in a shorter process than in the past.
  • Pb diffusion preventing layer made of a LaTaOx layer between the PZT layer and the oxide conductor layer (source region, drain region and channel region)
  • Pb atoms diffuse from the PZT layer to the ITO layer.
  • Pb atoms diffuse from the PZT layer to the oxide conductor layer, including the problem that the transfer characteristics of the ferroelectric gate thin film transistor are likely to be deteriorated (for example, the width of the memory window is likely to be narrow). It is possible to solve various problems that may occur due to this.
  • the thickness of the LaTaOx layer is in the range of 10 nm to 30 nm (20 nm), it becomes possible to prevent the Pb atoms from diffusing from the PZT layer 132 to the ITO layer 142 at a higher level, and to be ferroelectric. This may be caused by the diffusion of Pb atoms from the PZT layer to the oxide conductor layer, including the problem that the transfer characteristics of the body-gate thin film transistor are likely to deteriorate (for example, the width of the memory window tends to be narrow). Various problems can be solved at a higher level. In addition, it is possible to solve the problem that the transfer characteristics of the ferroelectric gate thin film transistor may be deteriorated (for example, the on-current is decreased or the off-current is increased).
  • Example 1 is an example showing that when a BLT layer is interposed between a PZT layer and an ITO layer, Pb atoms are prevented from diffusing from the PZT layer to the ITO layer.
  • FIGS. 10 to 14 are diagrams for explaining the ferroelectric gate thin film transistors 20 and 90 according to Test Examples 1 and 2.
  • FIG. The ferroelectric gate thin film transistor 20 according to Test Example 1 is an example, and the ferroelectric gate thin film transistor according to Test Example 2 is a comparative example.
  • FIG. 10A is a cross-sectional view of the ferroelectric gate thin film transistor 20 according to Test Example 1
  • FIG. 10B is a cross-sectional view of the ferroelectric gate thin film transistor 90 according to Test Example 2.
  • 11A is a cross-sectional TEM photograph of the ferroelectric gate thin film transistor 20 according to Test Example 1
  • FIG. 11B is a cross-sectional TEM photograph of the ferroelectric gate thin film transistor 90 according to Test Example 2.
  • 12 (a) is a partially enlarged view of a portion indicated by reference numeral A in FIG. 11 (a)
  • FIG. 12 (b) is a partially enlarged view of a portion indicated by reference numeral B in FIG. 11 (a).
  • C) is the elements on larger scale of the part which the code
  • FIGS. 12A and 12B the results of electron diffraction are shown in a small area in the left side of the figure.
  • FIG. 13A is a graph showing the EDX spectrum of the ferroelectric gate thin film transistor 20 according to Test Example 1
  • FIG. 13B shows the EDX spectrum of the ferroelectric gate thin film transistor 90 according to Test Example 2. It is a graph to show.
  • FIG. 14A is a graph showing the transfer characteristics of the ferroelectric gate thin film transistor 20 according to Test Example 1
  • FIG. 14B shows the transfer characteristics of the ferroelectric gate thin film transistor 90 according to Test Example 2. It is a graph.
  • the ferroelectric gate thin film transistor 20 according to the first embodiment is used as it is as the ferroelectric gate thin film transistor according to Test Example 1 (see FIGS. 1 and 10A).
  • the thickness of the PZT layer 23 was 160 nm
  • the thickness of the BLT layer was 20 nm.
  • a ferroelectric gate thin film transistor having a structure in which the BLT layer is removed from the ferroelectric gate thin film transistor 20 according to the first embodiment is defined as a ferroelectric gate thin film transistor 90 according to Test Example 2 (see FIG. 10B).
  • the thickness of the PZT layer 93 was 160 nm.
  • the end portions of the PZT layer 23 and the BLT layer (Pb diffusion preventing layer) 24 were removed by wet etching, the gate electrode layer 22 was exposed, and a probe for the gate electrode layer was pressed against the portion. . Thereafter, the source probe is brought into contact with the source electrode layer 26, and the drain probe is brought into contact with the drain electrode layer 27, whereby the transfer characteristics (the drain current ID and the gate voltage V G of the ferroelectric gate thin film transistor 20 the I D -V G characteristics) between was measured using a semiconductor parameter analyzer (manufactured by Agilent).
  • the transfer characteristic (for example, the width of the memory window) of the ferroelectric gate thin film transistor is deteriorated by 10 voltage scans (FIG. 14B).
  • the transfer characteristic (for example, the width of the memory window) of the ferroelectric gate thin film transistor is deteriorated by 10 voltage scans. (See FIG. 14A).
  • Example 2 is an example showing the transfer characteristics of each ferroelectric gate thin film transistor when the thicknesses of the PZT layer and the BLT layer are changed.
  • FIG. 15 is a diagram showing transfer characteristics of each ferroelectric gate thin film transistor (ferroelectric gate thin film transistor 20a according to Test Example 3 to ferroelectric gate thin film transistor 20f according to Test Example 8) in Example 2. .
  • the ferroelectric gate thin film transistor 20 according to the first embodiment is used as it is in each ferroelectric gate thin film transistor in Example 2 (the ferroelectric gate thin film transistors 20a to 20 according to Test Example 3 to the ferroelectrics according to Test Example 8). A gate thin film transistor 20f) was obtained.
  • the thickness of the PZT layer 23 was 180 nm, and the thickness of the BLT layer was 0 nm.
  • the thickness of the PZT layer 23 was 175 nm, and the thickness of the BLT layer was 5 nm.
  • the thickness of the PZT layer 23 was 170 nm, and the thickness of the BLT layer was 10 nm.
  • the thickness of the PZT layer 23 was 160 nm, and the thickness of the BLT layer was 20 nm.
  • the thickness of the PZT layer 23 was 150 nm, and the thickness of the BLT layer was 30 nm.
  • the thickness of the PZT layer 23 was 0 nm and the thickness of the BLT layer was 180 nm.
  • a ferroelectric gate thin film transistor 20c according to Test Example 5 a ferroelectric gate thin film transistor 20d according to Test Example 6, and a ferroelectric gate thin film transistor 20e according to Test Example 7 are examples.
  • a dielectric gate thin film transistor 20a, a ferroelectric gate thin film transistor 20b according to Test Example 4, and a ferroelectric gate thin film transistor 20f according to Test Example 8 are comparative examples.
  • FIG. 16 is a chart summarizing the results of Example 1 and Example 2.
  • “ ⁇ ” is given to those that are at a level that can be used as a ferroelectric gate thin film transistor
  • “X” is given to those that are not at a level that can be used as a ferroelectric gate thin film transistor. It was attached.
  • EDX “O” was assigned when Pb atoms were not diffused from the PZT layer to the ITO layer, and “X” was assigned when Pb atoms were diffused from the PZT layer to the ITO layer.
  • the laminated structure, the ferroelectric gate thin film transistor, and the ferroelectric thin film capacitor of the present invention have been described based on the above embodiment, but the present invention is not limited to this, and does not depart from the gist thereof. For example, the following modifications are possible.
  • ITO indium tin oxide
  • In-O indium oxide
  • IGZO indium oxide
  • antimony-doped tin oxide (Sb—SnO 2 ) zinc oxide (ZnO), aluminum-doped zinc oxide (Al—ZnO), gallium-doped zinc oxide (Ga—ZnO), ruthenium oxide (RuO 2 ), iridium oxide (IrO 2 ), an oxide conductor material such as tin oxide (SnO 2 ), tin monoxide SnO, niobium-doped titanium dioxide (Nb—TiO 2 ) can be used.
  • an amorphous conductive oxide such as gallium-doped indium oxide (In—Ga—O (IGO)) or indium-doped zinc oxide (In—Zn—O (IZO)) can be used.
  • the LaTaOx layer is used as the Pb diffusion preventing layer.
  • the present invention is not limited to this.
  • a LaZrOx layer or a SrTaOx layer is preferably used instead of the LaTaOx layer. Can be used.
  • FIG. 17 is a diagram showing a leakage current in a ferroelectric thin film capacitor using a LaTaOx layer, a LaZrOx layer, or a SrTaOx layer.
  • FIG. 17A shows data in the case where the LaTaOx layer is used
  • FIG. 17B shows data in the case where the LaZrOx layer is used
  • FIG. 17C shows data in the case where the SrTaOx layer is used. Indicates.
  • the leakage current is small (that is, the off current is small) as in the case of using the LaTaO layer as the Pb diffusion preventing layer.
  • Dielectric thin film capacitors and ferroelectric gate thin film transistors (and ferroelectric thin film capacitors) can be constructed.
  • Embodiment 1 Pt was used as the material used for the gate electrode layer 22, and in Embodiments 3 and 4, nickel lanthanum oxide (LaNiO 3 ) was used as the material used for the gate electrode 122.
  • the present invention is not limited to this.
  • a pyrochlore type conductive oxide and an amorphous conductive oxide can also be used.
  • an insulating substrate in which an STO (SrTiO) layer is formed on the surface of a Si substrate via an SiO 2 layer and a Ti layer is used as the insulating substrate. It is not limited. For example, a SiO2 / Si substrate, an alumina (Al 2 O 3 ) substrate, an STO (SrTiO) substrate, or an SRO (SrRuO 3 ) substrate can be used.
  • the present invention has been described using the ferroelectric gate thin film transistor using the oxide conductor layer as the channel layer.
  • the present invention is not limited to this. is not.
  • the present invention can be applied to a ferroelectric gate thin film transistor using an oxide conductor layer as a gate electrode layer.
  • a Pb diffusion preventing layer composed of a BLT layer, a LaTaOx layer, a LaZrOx layer, or a SrTaOx layer is disposed between the PZT layer and the gate insulating layer (oxide conductor layer).
  • the present invention has been described using the ferroelectric gate thin film transistor and the ferroelectric thin film capacitor, but the present invention is not limited to this.
  • the present invention can be applied to all functional devices (for example, piezoelectric actuators) including a “laminated structure including a ferroelectric layer composed of a PZT layer and an oxide conductor layer”.
  • a Pb diffusion prevention layer consisting of a BLT layer, a LaTaOx layer, a LaZrOx layer, or a SrTaOx layer between the PZT layer and the oxide conductor layer.
  • Pb atoms can be prevented from diffusing from the oxide conductive layer to the oxide conductive layer, and various problems that can be caused by the diffusion of Pb atoms from the PZT layer to the oxide conductive layer can be solved. It becomes.
  • Precursor composition layer of gate insulating layer 140 ... Oxide conductor layer, 140' ... Precursor composition layer of oxide conductor layer, 142 ... Channel region, 144 ... Source region, 146 ... Drain region, 2, M3, M4, M5 ... irregularities type

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Abstract

　本発明の強誘電体ゲート薄膜トランジスター２０は、チャネル層２８と、チャネル層２８の導通状態を制御するゲート電極層２２と、チャネル層２８とゲート電極層２２との間に配置された強誘電体層からなるゲート絶縁層２５とを備える強誘電体ゲート薄膜トランジスターであって、ゲート絶縁層（強誘電体層）２５は、ＰＺＴ層２３と、ＢＬＴ層２４（Ｐｂ拡散防止層）とが積層された構造を有し、チャネル層２８（酸化物導電体層）２８は、ゲート絶縁層（強誘電体層）２５におけるＢＬＴ層（Ｐｂ拡散防止層）２４側の面に配置されている。　本発明の強誘電体ゲート薄膜トランジスター２０によれば、強誘電体ゲート薄膜トランジスターの伝達特性が劣化し易い（例えばメモリウインドウの幅が狭くなり易い）という問題をはじめとして、ＰＺＴ層から酸化物導電体層にＰｂ原子が拡散することに起因して生ずることがある種々の問題を解決することができる。

Description

積層構造体、強誘電体ゲート薄膜トランジスター及び強誘電体薄膜キャパシター
　本発明は、積層構造体、強誘電体ゲート薄膜トランジスター及び強誘電体薄膜キャパシターに関する。
　図１８は、従来の強誘電体ゲート薄膜トランジスター９００を説明するために示す図である。
　従来の強誘電体ゲート薄膜トランジスター９００は、図１８に示すように、ソース電極９５０及びドレイン電極９６０と、ソース電極９５０とドレイン電極９６０との間に位置するチャネル層９４０と、チャネル層９４０の導通状態を制御するゲート電極９２０と、ゲート電極９２０とチャネル層９４０との間に形成され、強誘電体材料からなるゲート絶縁層９３０とを備える。なお、図１８において、符号９１０は絶縁性基板を示す。
　従来の強誘電体ゲート薄膜トランジスター９００においては、ゲート絶縁層９３０を構成する材料として、強誘電体材料（例えばＢＬＴ（Ｂｉ４－ｘＬａｘＴｉ３Ｏ１２）又ははＰＺＴ（Ｐｂ（Ｚｒｘ，Ｔｉ１－ｘ）Ｏ３））が使用され、チャネル層９４０を構成する材料として、酸化物導電性材料（例えば、インジウム錫酸化物（ＩＴＯ））が使用されている。
　従来の強誘電体ゲート薄膜トランジスター９００によれば、チャネル層を構成する材料として酸化物導電性材料を用いているためキャリア濃度を高くすることができ、また、ゲート絶縁層を構成する材料として強誘電体材料を用いているため低い駆動電圧で高速にスイッチングすることができ、その結果、大きな電流を低い駆動電圧で高速に制御することが可能となる。また、良好なヒステリシス特性を有するため、メモリ素子や蓄電素子として好適に使用することが可能となる。
　従来の強誘電体ゲート薄膜トランジスターは、図１９に示す従来の強誘電体ゲート薄膜トランジスターの製造方法により製造することができる。図１９は、従来の強誘電体ゲート薄膜トランジスターの製造方法を説明するために示す図である。図１９（ａ）～図１９（ｅ）は各工程図であり、図１９（ｆ）は強誘電体ゲート薄膜トランジスター９００の平面図である。
　まず、図１９（ａ）に示すように、表面にＳiＯ２層が形成されたＳi基板からなる絶縁性基板９１０上に、電子ビーム蒸着法により、Ｔi（１０ｎｍ）及びＰt（４０ｎｍ）の積層膜からなるゲート電極９２０ を形成する。
　次に、図１９（ｂ）に示すように、ゲート電極９２０の上方から、ゾルゲル法により、ＢＬＴ（Ｂｉ３．２５Ｌa０．７５Ｔｉ３Ｏ１２）又はＰＺＴ（Ｐｂ（Ｚｒ０．４Ｔｉ０．６）Ｏ３）からなるゲート絶縁層９３０（２００ｎｍ）を形成する。
　次に、図１９（ｃ）に示すように、ゲート絶縁層９３０上に、ＲＦスパッタ法により、ＩＴＯからなるチャネル層９４０（５ｎｍ～１５ｎｍ）を形成する。
　次に、図１９（ｄ）に示すように、チャネル層９４０上に、電子ビーム蒸着法により、Ｔi（３０ｎｍ）及びＰt（３０ｎｍ）を真空蒸着してソース電極９５０及びドレイン電極９６０を形成する。
　次に、ＲＩＥ法及びウェットエッチング法（ＨＦ：ＨＣl混合液）により、素子領域を他の素子領域から分離する。
　これにより、図１９（ｅ）及び図１９（ｆ）に示すような、強誘電体ゲート薄膜トランジスター９００を製造することができる。
　図２０は、従来の強誘電体ゲート薄膜トランジスター９００の伝達特性を説明するために示す図である。なお、図２０中、符号９４０ａはチャネルを示し、符号９４０ｂは空乏層を示す。
　従来の強誘電体ゲート薄膜トランジスター９００においては、図２０に示すように、ゲート電圧が３Ｖ（ＶＧ＝３Ｖ）のときのオン電流として約１０－４Ａ、オン／オフ比として１×１０４、電界効果移動度μＦＥとして１０ｃｍ２／Ｖｓ、メモリウインドウとして約２Ｖの値が得られている。
特開２００６－１２１０２９号公報
　ところで、上記のように優れた強誘電体ゲート薄膜トランジスター９００を、従来よりも大幅に少ない原材料及び製造エネルギーを用いて、かつ、従来よりも短工程で製造することを可能とするために、本発明の発明者らは、上記した強誘電体ゲート薄膜トランジスターを構成する層の少なくとも一部を液体プロセスを用いて製造することに思い至り鋭意研究を進めてきた。
　本発明の発明者は、その研究過程で、液体プロセスを用いて製造したＰＺＴ層をゲート絶縁層とするとともに液体プロセスを用いて製造した酸化物導電体層（例えばＩＴＯ層）をチャネル層とした場合、強誘電体ゲート薄膜トランジスターの伝達特性が劣化し易い（例えばメモリウインドウの幅が狭くなり易い）という問題があることを見出した。そして、強誘電体ゲート薄膜トランジスターの伝達特性が劣化し易い（例えばメモリウインドウの幅が狭くなり易い）という問題の原因が、ＰＺＴ層から酸化物導電体層にＰｂ原子が拡散することにあることを見出した。
　なお、本発明の発明者の研究により、このような現象は、強誘電体ゲート薄膜トランジスターの場合だけに発生する現象ではなく、強誘電体薄膜キャパシターをはじめ「ＰＺＴ層と酸化物導電体層とが積層された積層構造体」全般にわたって発生する現象であることが分かった。また、このような現象は、「液体プロセスを用いて製造したＰＺＴ層及び液体プロセスを用いて製造した酸化物導電体層とが積層された積層構造体」の場合だけに発生する現象ではなく、ＰＺＴ層及び酸化物導電体層のうち少なくとも一方を気相法を用いて製造した場合にも同様に発生する現象であることが分かった。
　そこで、本発明は、上記した事情に鑑みてなされたもので、強誘電体ゲート薄膜トランジスターの伝達特性が劣化し易い（例えばメモリウインドウの幅が狭くなり易い）という問題をはじめとして、ＰＺＴ層から酸化物導電体層にＰｂ原子が拡散することに起因して生ずることがある種々の問題が解決された積層構造体、強誘電体ゲート薄膜トランジスター及び強誘電体薄膜キャパシターを提供することを目的とする。
　本発明の発明者は、ＰＺＴ層から酸化物導電体層にＰｂ原子が拡散することを防止するためにはどうすればよいかについて鋭意努力を重ねた結果、ＰＺＴ層と酸化物導電体層との間に、ＢＬＴ層又はＬａＴａＯｘ層、ＬａＺｒＯｘ層若しくはＳｒＴａＯｘ層からなる特性の層をＰｂ拡散防止層として介在させることにより、上記した目的が達成できることを見出し、本発明を完成させるに至った。
［１］本発明の積層構造体は、ＰＺＴ層と、ＢＬＴ層又はＬａＴａＯｘ層、ＬａＺｒＯｘ層若しくはＳｒＴａＯｘ層からなるＰｂ拡散防止層とが積層された構造を有する強誘電体層と、前記強誘電体層における前記Ｐｂ拡散防止層側の面に配置された酸化物導電体層とを備える積層構造体である。
　本発明の積層構造体によれば、ＰＺＴ層と酸化物導電体層との間には、ＢＬＴ層又はＬａＴａＯｘ層、ＬａＺｒＯｘ層若しくはＳｒＴａＯｘ層からなるＰｂ拡散防止層が必ず存在するようになるため、ＰＺＴ層から酸化物導電体層にＰｂ原子が拡散することが防止され、ＰＺＴ層から酸化物導電体層にＰｂ原子が拡散することに起因して生ずることがある種々の問題を解決することが可能となる。
　なお、本発明において、強誘電体層とは、強誘電体層全体として強誘電性を示す層のことをいう。従って、強誘電性を示すＰＺＴ層と強誘電性を示すＢＬＴ層とが積層された構造を有する場合のみならず、強誘電性を示すＰＺＴ層と常誘電性を示すＬａＴａＯｘ層、ＬａＺｒＯｘ層若しくはＳｒＴａＯｘ層とが積層された構造を有する場合も、強誘電体層の概念に含まれるものとする。
［２］本発明の積層構造体においては、前記酸化物導電体層は、ＩＴＯ層、Ｉｎ－Ｏ層又はＩＧＺＯ層からなることが好ましい。
　ＩＴＯ層、Ｉｎ－Ｏ層又はＩＧＺＯ層は、Ｐｂ原子が拡散し易い性質を有する。しかしながら、本発明の積層構造体によれば、ＰＺＴ層と酸化物導電体層との間には、ＢＬＴ層又はＬａＴａＯｘ層、ＬａＺｒＯｘ層若しくはＳｒＴａＯｘ層からなるＰｂ拡散防止層が必ず存在するため、このような場合であっても、ＰＺＴ層から酸化物導電体層にＰｂ原子が拡散することに起因して生ずることがある種々の問題を解決することが可能である。
［３］本発明の積層構造体においては、前記Ｐｂ拡散防止層の厚さは、１０ｎｍ～３０ｎｍの範囲内にあることが好ましい。
　Ｐｂ拡散防止層の厚さが１０ｎｍ～３０ｎｍの範囲内にあるのが好ましいのは以下の理由による。すなわち、Ｐｂ拡散防止層の厚さが１０ｎｍ未満の場合には、ＰＺＴ層から酸化物導電体層に到達するＰｂの量が無視できない程の量になる場合があるからである。一方、Ｐｂ拡散防止層の厚さが３０ｎｍを超える場合には、Ｐｂ拡散防止層としてＢＬＴ層を用いた場合には、ＢＬＴ層を構成する粒子の平均粒径が比較的大きいことに起因して強誘電体ゲート薄膜トランジスターのリーク電流が増大する場合があるからであり、Ｐｂ拡散防止層としてＬａＴａＯｘ層、ＬａＺｒＯｘ層又はＳｒＴａＯｘ層を用いた場合には、ＬａＴａＯｘ層、ＬａＺｒＯｘ層又はＳｒＴａＯｘ層が常誘電体材料からなることから、強誘電体層の強誘電性が低下する場合があるからである。
［４］本発明の積層構造体においては、前記ＰＺＴ層は、液体プロセスを用いて製造されたものであってもよい。
　液体プロセスを用いて製造されたＰＺＴ層は、製造過程でＰｂ原子が抜け易い性質を有する。しかしながら、本発明の積層構造体によれば、ＰＺＴ層と酸化物導電体層との間には、ＢＬＴ層又はＬａＴａＯｘ層、ＬａＺｒＯｘ層若しくはＳｒＴａＯｘ層からなるＰｂ拡散防止層が必ず存在するため、このような場合であっても、ＰＺＴ層から酸化物導電体層にＰｂ原子が拡散することに起因して生ずることがある種々の問題を解決することが可能である。また、液体プロセスを用いてＰＺＴ層を製造することで、従来よりも大幅に少ない原材料及び製造エネルギーを用いて、かつ、従来よりも短工程で製造可能な積層構造体となる。
［５］本発明の積層構造体においては、前記酸化物導電体層は、液体プロセスを用いて製造されたものであってもよい。
　液体プロセスを用いて製造された酸化物導電体層は、気相法を用いて製造された酸化物導電体層よりもＰｂ原子が拡散し易い性質を有する。しかしながら、本発明の積層構造体によれば、ＰＺＴ層と酸化物導電体層との間には、ＢＬＴ層又はＬａＴａＯｘ層、ＬａＺｒＯｘ層若しくはＳｒＴａＯｘ層からなるＰｂ拡散防止層が必ず存在するため、このような場合であっても、ＰＺＴ層から酸化物導電体層にＰｂ原子が拡散することに起因して生ずることがある種々の問題を解決することが可能である。また、液体プロセスを用いて酸化物導電体層を製造することで、従来よりも大幅に少ない原材料及び製造エネルギーを用いて、かつ、従来よりも短工程で製造可能な積層構造体となる。
［６］本発明の積層構造体においては、前記Ｐｂ拡散防止層は、液体プロセスを用いて製造されたものであってもよい。
　このように、液体プロセスを用いてＰｂ拡散防止層を製造することで、従来よりも大幅に少ない原材料及び製造エネルギーを用いて、かつ、従来よりも短工程で製造可能な積層構造体となる。
［７］本発明の強誘電体ゲート薄膜トランジスターは、チャネル層と、前記チャネル層の導通状態を制御するゲート電極層と、前記チャネル層と前記ゲート電極層との間に配置された強誘電体層からなるゲート絶縁層とを備える強誘電体ゲート薄膜トランジスターであって、前記強誘電体層は、ＰＺＴ層と、ＢＬＴ層又はＬａＴａＯｘ層、ＬａＺｒＯｘ層若しくはＳｒＴａＯｘ層からなるＰｂ拡散防止層とが積層された構造を有し、前記チャネル層及び前記ゲート電極層のうち少なくとも一方は、酸化物導電体層からなり、前記酸化物導電体層は、前記強誘電体層における前記Ｐｂ拡散防止層側の面に配置されている強誘電体ゲート薄膜トランジスターである。
　本発明の強誘電体ゲート薄膜トランジスターによれば、ＰＺＴ層と酸化物導電体層との間には、ＢＬＴ層又はＬａＴａＯｘ層、ＬａＺｒＯｘ層若しくはＳｒＴａＯｘ層からなるＰｂ拡散防止層が必ず存在するようになるため、ＰＺＴ層から酸化物導電体層にＰｂ原子が拡散することが防止され、強誘電体ゲート薄膜トランジスターの伝達特性が低下し易い（例えばメモリウインドウの幅が狭くなり易い）という問題をはじめ、ＰＺＴ層から酸化物導電体層にＰｂ原子が拡散することに起因して生ずることがある種々の問題を解決することが可能となる。
［８］本発明の強誘電体ゲート薄膜トランジスターにおいては、前記酸化物導電体層は、ＩＴＯ層、Ｉｎ－Ｏ層又はＩＧＺＯ層からなることが好ましい。
　ＩＴＯ層、Ｉｎ－Ｏ層又はＩＧＺＯ層は、Ｐｂ原子が拡散し易い性質を有する。しかしながら、本発明の強誘電体ゲート薄膜トランジスターによれば、ＰＺＴ層と酸化物導電体層との間には、ＢＬＴ層又はＬａＴａＯｘ層、ＬａＺｒＯｘ層若しくはＳｒＴａＯｘ層からなるＰｂ拡散防止層が必ず存在するため、このような場合であっても、ＰＺＴ層から酸化物導電体層にＰｂ原子が拡散することに起因して生ずることがある種々の問題を解決することが可能である。
［９］本発明の強誘電体ゲート薄膜トランジスターにおいては、前記Ｐｂ拡散防止層の厚さは、１０ｎｍ～３０ｎｍの範囲内にあることが好ましい。
　Ｐｂ拡散防止層の厚さが１０ｎｍ～３０ｎｍの範囲内にあるのが好ましいのは以下の理由による。すなわち、Ｐｂ拡散防止層の厚さが１０ｎｍ未満の場合には、ＰＺＴ層から酸化物導電体層に到達するＰｂの量が無視できない程の量になる場合があるからである。また、Ｐｂ拡散防止層としてＢＬＴ層を用いた場合には、強誘電体ゲート薄膜トランジスターの伝達特性が劣化する（例えばメモリウインドウの幅が狭くなり易くなる）場合があるからである。一方、Ｐｂ拡散防止層の厚さが３０ｎｍを超える場合には、Ｐｂ拡散防止層としてＢＬＴ層を用いた場合には、ＢＬＴ層を構成する粒子の平均粒径が比較的大きいことに起因して強誘電体ゲート薄膜トランジスターのリーク電流が増大する場合があるとともに、強誘電体ゲート薄膜トランジスターの伝達特性が劣化する（例えばメモリウインドウの幅が狭くなり易くなったり、オン電流が低下したりオフ電流が増大したりする）場合があるからであり、Ｐｂ拡散防止層としてＬａＴａＯｘ層、ＬａＺｒＯｘ層又はＳｒＴａＯｘ層を用いた場合には、ＬａＴａＯｘ層、ＬａＺｒＯｘ層若しくはＳｒＴａＯｘ層が常誘電体材料からなることから、強誘電体層の強誘電性が低下する場合があるからである。
　なお、Ｐｂ拡散防止層としてＢＬＴ層を用いた場合には、前記Ｐｂ拡散防止層の厚さは、１０ｎｍ～２０ｎｍの範囲内にあることがより好ましい。
　Ｐｂ拡散防止層の厚さが２０ｎｍを超える場合には、後述する実施例からも分かるように、強誘電体ゲート薄膜トランジスターの伝達特性が若干劣化する（メモリウインドウの幅が若干狭くなる）場合があるからである。
［１０］本発明の強誘電体ゲート薄膜トランジスターにおいては、前記ＰＺＴ層は、液体プロセスを用いて製造されたものであってもよい。
　液体プロセスを用いて製造されたＰＺＴ層は、製造過程でＰｂ原子が抜け易い性質を有する。しかしながら、本発明の強誘電体ゲート薄膜トランジスターによれば、ＰＺＴ層と酸化物導電体層との間には、ＢＬＴ層又はＬａＴａＯｘ層、ＬａＺｒＯｘ層若しくはＳｒＴａＯｘ層からなるＰｂ拡散防止層が必ず存在するため、このような場合であっても、ＰＺＴ層から酸化物導電体層にＰｂ原子が拡散することに起因して生ずることがある種々の問題を解決することが可能である。また、液体プロセスを用いてＰＺＴ層を製造することで、従来よりも大幅に少ない原材料及び製造エネルギーを用いて、かつ、従来よりも短工程で製造可能な強誘電体ゲート薄膜トランジスターとなる。
［１１］本発明の強誘電体ゲート薄膜トランジスターにおいては、前記酸化物導電体層は、液体プロセスを用いて製造されたものであってもよい。
　液体プロセスを用いて製造された酸化物導電体層は、気相法を用いて製造された酸化物導電体層よりもＰｂ原子が拡散し易い性質を有する。しかしながら、本発明の強誘電体ゲート薄膜トランジスターによれば、ＰＺＴ層と酸化物導電体層との間には、ＢＬＴ層又はＬａＴａＯｘ層、ＬａＺｒＯｘ層若しくはＳｒＴａＯｘ層からなるＰｂ拡散防止層が必ず存在するため、このような場合であっても、ＰＺＴ層から酸化物導電体層にＰｂ原子が拡散することに起因して生ずることがある種々の問題を解決することが可能である。また、液体プロセスを用いて酸化物導電体層を製造することで、従来よりも大幅に少ない原材料及び製造エネルギーを用いて、かつ、従来よりも短工程で製造可能な強誘電体ゲート薄膜トランジスターとなる。
［１２］本発明の強誘電体ゲート薄膜トランジスターにおいては、前記Ｐｂ拡散防止層は、液体プロセスを用いて製造されたものであってもよい。
　このように、液体プロセスを用いてＰｂ拡散防止層を製造することで、従来よりも大幅に少ない原材料及び製造エネルギーを用いて、かつ、従来よりも短工程で製造可能な強誘電体ゲート薄膜トランジスターとなる。
［１３］本発明の強誘電体ゲート薄膜トランジスターにおいては、前記チャネル層は、前記酸化物導電体層からなるものであってもよい。
　チャネル層にＰｂ原子が拡散すると強誘電体ゲート薄膜トランジスターの伝達特性が大きく劣化する（例えばメモリウインドウの幅が極めて狭くなり易くなる）。しかしながら、本発明の強誘電体ゲート薄膜トランジスターによれば、ＰＺＴ層とチャネル層（酸化物導電体層）との間には、ＢＬＴ層又はＬａＴａＯｘ層、ＬａＺｒＯｘ層若しくはＳｒＴａＯｘ層からなるＰｂ拡散防止層が必ず存在するため、このような場合であっても、ＰＺＴ層からチャネル層にＰｂ原子が拡散することに起因して生ずることがある種々の問題を解決することが可能である。
［１４］本発明の強誘電体ゲート薄膜トランジスターにおいては、前記ゲート電極層は、前記酸化物導電体層からなるものであってもよい。
　ゲート電極層にＰｂ原子が拡散すると強誘電体ゲート薄膜トランジスターの信頼性が低下する。しかしながら、本発明の強誘電体ゲート薄膜トランジスターによれば、ＰＺＴ層とゲート電極層（酸化物導電体層）との間には、ＢＬＴ層又はＬａＴａＯｘ層、ＬａＺｒＯｘ層若しくはＳｒＴａＯｘ層からなるＰｂ拡散防止層が必ず存在するため、ゲート電極層にＰｂ原子が拡散するのを防止することができ、強誘電体ゲート薄膜トランジスターの信頼性を高くすることが可能となる。
　なお、本発明の強誘電体ゲート薄膜トランジスターにおいては、チャネル層と接して配置されたソース電極層及びドレイン電極層とをさらに備えるものであってもよい。
　また、本発明の強誘電体ゲート薄膜トランジスターにおいては、前記チャネル層と同一層からなるソース電極層及びドレイン電極層とをさらに備えるものであってもよい。
　この場合において、本発明の強誘電体ゲート薄膜トランジスターにおいては、チャネル層の層厚がソース電極層の層厚及びドレイン電極層の層厚よりも薄い段差構造を有するものであることが好ましく、このような段差構造は、型押し成形技術を用いて形成されたものであることが好ましい。
［１５］本発明の強誘電体薄膜キャパシターは、　第１電極層と、第２電極層と、前記第１電極層と前記第２電極層との間に配置された強誘電体層からなる誘電体層とを備える強誘電体薄膜キャパシターであって、前記強誘電体層は、ＰＺＴ層と、ＢＬＴ層又はＬａＴａＯｘ層、ＬａＺｒＯｘ層若しくはＳｒＴａＯｘ層からなるＰｂ拡散防止層とが積層された構造を有し、前記第１電極層及び前記第２電極層のうち少なくとも一方は、酸化物導電体層からなり、前記酸化物導電体層は、前記強誘電体層における前記Ｐｂ拡散防止層側の面に配置されている強誘電体薄膜キャパシターである。
　本発明の強誘電体薄膜キャパシターによれば、ＰＺＴ層と酸化物導電体層との間には、ＢＬＴ層又はＬａＴａＯｘ層、ＬａＺｒＯｘ層若しくはＳｒＴａＯｘ層からなるＰｂ拡散防止層が必ず存在するようになるため、ＰＺＴ層から酸化物導電体層にＰｂ原子が拡散することが防止され、強誘電体薄膜キャパシターの電気特性が劣化し易い（例えば充放電可能回数が低下し易い）という問題を解決することが可能となる。
［１６］本発明の強誘電体薄膜キャパシターにおいては、前記酸化物導電体層は、ＩＴＯ層、Ｉｎ－Ｏ層又はＩＧＺＯ層からなることが好ましい。
　ＩＴＯ層、Ｉｎ－Ｏ層又はＩＧＺＯ層が、Ｐｂ原子が拡散し易い性質を有する。しかしながら、本発明の強誘電体薄膜キャパシターによれば、ＰＺＴ層と酸化物導電体層との間には、ＢＬＴ層又はＬａＴａＯｘ層、ＬａＺｒＯｘ層若しくはＳｒＴａＯｘ層からなるＰｂ拡散防止層が必ず存在するため、このような場合であっても、ＰＺＴ層から酸化物導電体層にＰｂ原子が拡散することに起因して生ずることがある種々の問題を解決することが可能である。
［１７］本発明の強誘電体薄膜キャパシターにおいては、前記Ｐｂ拡散防止層の厚さは、１０ｎｍ～３０ｎｍの範囲内にあることが好ましい。
　Ｐｂ拡散防止層の厚さが１０ｎｍ～３０ｎｍの範囲内にあるのが好ましいのは以下の理由による。すなわち、Ｐｂ拡散防止層の厚さが１０ｎｍ未満の場合には、ＰＺＴ層から酸化物導電体層に到達するＰｂの量が無視できない程の量になる場合があるからである。また、これに起因して、強誘電体薄膜キャパシターの電気特性が劣化し易くなる（例えば充放電可能回数が低下し易くなる）場合があるからである。一方、Ｐｂ拡散防止層の厚さが３０ｎｍを超える場合には、Ｐｂ拡散防止層としてＢＬＴ層を用いた場合には、ＢＬＴ層を構成する粒子の平均粒径が比較的大きいことに起因して強誘電体ゲート薄膜トランジスターのリーク電流が増大する場合があるからであり、Ｐｂ拡散防止層としてＬａＴａＯｘ層、ＬａＺｒＯｘ層又はＳｒＴａＯｘ層を用いた場合には、ＬａＴａＯｘ層、ＬａＺｒＯｘ層若しくはＳｒＴａＯｘ層が常誘電体材料からなることから、強誘電体層の強誘電性が低下する場合があるからである。
［１８］本発明の強誘電体薄膜キャパシターにおいては、前記ＰＺＴ層は、液体プロセスを用いて製造されたものであってもよい。
　液体プロセスを用いて製造されたＰＺＴ層は、製造過程でＰｂ原子が抜け易い性質を有する。しかしながら、本発明の強誘電体薄膜キャパシターによれば、ＰＺＴ層と酸化物導電体層との間には、ＢＬＴ層又はＬａＴａＯｘ層、ＬａＺｒＯｘ層若しくはＳｒＴａＯｘ層からなるＰｂ拡散防止層が必ず存在するため、このような場合であっても、ＰＺＴ層から酸化物導電体層にＰｂ原子が拡散することに起因して生ずることがある種々の問題を解決することが可能である。また、液体プロセスを用いてＰＺＴ層を製造することで、従来よりも大幅に少ない原材料及び製造エネルギーを用いて、かつ、従来よりも短工程で製造可能な強誘電体薄膜キャパシターとなる。
［１９］本発明の強誘電体薄膜キャパシターにおいては、前記酸化物導電体層は、液体プロセスを用いて製造されたものであってもよい。
　液体プロセスを用いて製造された酸化物導電体層は、気相法を用いて製造された酸化物導電体層よりもＰｂ原子が拡散し易い性質を有する。しかしながら、本発明の強誘電体薄膜キャパシターによれば、ＰＺＴ層と酸化物導電体層との間には、ＢＬＴ層又はＬａＴａＯｘ層、ＬａＺｒＯｘ層若しくはＳｒＴａＯｘ層からなるＰｂ拡散防止層が必ず存在するため、このような場合であっても、ＰＺＴ層から酸化物導電体層にＰｂ原子が拡散することに起因して生ずることがある種々の問題を解決することが可能である。また、液体プロセスを用いて酸化物導電体層を製造することで、従来よりも大幅に少ない原材料及び製造エネルギーを用いて、かつ、従来よりも短工程で製造可能な強誘電体薄膜キャパシターとなる。
［２０］本発明の強誘電体薄膜キャパシターにおいては、前記Ｐｂ拡散防止層は、液体プロセスを用いて製造されたものであってもよい。
　このように、液体プロセスを用いてＰｂ拡散防止層を製造することで、従来よりも大幅に少ない原材料及び製造エネルギーを用いて、かつ、従来よりも短工程で製造可能な強誘電体薄膜キャパシターとなる。
［２１］本発明の強誘電体薄膜キャパシターにおいては、前記第１電極層及び前記第２電極層は、前記酸化物導電体層からなり、前記強誘電体層は、前記第１電極層側に接して配置された第１Ｐｂ拡散防止層と、ＰＺＴ層と、前記第２電極層に接して配置された第２Ｐｂ拡散防止層とが積層された構造を有するものであってもよい。
　このような構成とすることにより、対称性の高い強誘電体薄膜キャパシターとなる。また、液体プロセスを用いて比較的容易に製造可能な強誘電体薄膜キャパシターとなる。
　なお、本発明において、ＰＺＴは「Ｐｂ（Ｚｒｘ，Ｔｉ１－ｘ）Ｏ３」で表される強誘電体物質であり、ＢＬＴは「Ｂｉ４－ｘＬａｘＴｉ３Ｏ１２」で表される強誘電体物質である。また、ＬａＴａＯｘはＬａ及びＴａの複合酸化物からなる常誘電体物質であり、ＬａＺｒＯｘはＬａ及びＺｒの複合酸化物からなる常誘電体物質であり、ＳｒＴａＯｘはＳｒ及びＴａの複合酸化物からなる常誘電体物質である。また、ＩＴＯはＩｎ及びＺｎの複合酸化物からなる酸化物導電体物質であり、Ｉｎ－ＯはＩｎの酸化物からなる酸化物導電体物質であり、ＩＧＺＯはＩｎ、Ｇａ及びＺｎの複合酸化物からなる酸化物導電体物質である。
実施形態１に係る強誘電体ゲート薄膜トランジスター２０を説明するために示す図である。 実施形態１に係る強誘電体ゲート薄膜トランジスター２０を製造するための方法を説明するために示す図である。 実施形態２に係る強誘電体薄膜キャパシター３０を説明するために示す図である。 実施形態２に係る強誘電体薄膜キャパシター３０を製造するための方法を説明するために示す図である。 実施形態３に係る強誘電体ゲート薄膜トランジスター１００を説明するために示す図である。 実施形態３に係る強誘電体ゲート薄膜トランジスター１００を製造するための方法を説明するために示す図である。 実施形態３に係る強誘電体ゲート薄膜トランジスター１００を製造するための方法を説明するために示す図である。 実施形態３に係る強誘電体ゲート薄膜トランジスター１００を製造するための方法を説明するために示す図である。 実施形態３に係る強誘電体ゲート薄膜トランジスター１００を製造するための方法を説明するために示す図である。 試験例１及び２に係る強誘電体ゲート薄膜トランジスター２０，９０を説明するために示す図である。 試験例１及び２に係る強誘電体ゲート薄膜トランジスター２０，９０の断面構造を説明するために示す図である。 試験例１及び２に係る強誘電体ゲート薄膜トランジスター２０，９０の断面構造を説明するために示す図である。 試験例１及び２に係る強誘電体ゲート薄膜トランジスター２０，９０におけるＰｂの分布を示す図である。 試験例１及び２に係る強誘電体ゲート薄膜トランジスター２０，９０の伝達特性を示す図である。 試験例３～８に係る強誘電体ゲート薄膜トランジスター２０ａ～２０ｆの伝達特性を示す図である。 試験例１～８に係る強誘電体ゲート薄膜トランジスター２０，９０，２０ａ～２０ｆの評価結果を示す図である。 ＬａＴａＯｘ層、ＬａＺｒＯｘ層又はＳｒＴａＯｘ層を用いた強誘電体薄膜キャパシターにおけるリーク電流を示す図である。 従来の薄膜トランジスタ９００を説明するために示す図である。 従来の薄膜トランジスタの製造方法を説明するために示す図である。 従来の薄膜トランジスタ９００の電気特性を説明するために示す図である。
　以下、本発明の積層構造体、強誘電体ゲート薄膜トランジスター及び強誘電体薄膜キャパシターについて、図に示す実施の形態に基づいて説明する。
[実施形態１]
　図１は、実施形態１に係る強誘電体ゲート薄膜トランジスター２０を説明するために示す図である。
　実施形態１に係る強誘電体ゲート薄膜トランジスター２０は、図１に示すように、チャネル層２８と、チャネル層２８の導通状態を制御するゲート電極層２２と、チャネル層２８とゲート電極層２２との間に配置された強誘電体層からなるゲート絶縁層２５とを備える強誘電体ゲート薄膜トランジスターである。ゲート絶縁層（強誘電体層）２５は、ＰＺＴ層２３と、ＢＬＴ層からなるＰｂ拡散防止層２４とが積層された構造を有する。チャネル層２８は、酸化物導電体層としてのＩＴＯ層からなる。チャネル層（酸化物導電体層）２８は、ゲート絶縁層（強誘電体層）２５におけるＰｂ拡散防止層２４側の面に配置されている。なお、図１中、符号２１は表面にＳiＯ２層が形成されたＳi基板からなる絶縁性基材を示し、符号２６はソース電極を示し、符号２７はドレイン電極を示す。符号１０は、本発明の積層構造体を示す
　ＰＺＴ層２３、チャネル層（酸化物導電体層）２８及びＰｂ拡散防止層２４はいずれも、液体プロセスを用いて製造されたものである。Ｐｂ拡散防止層（ＢＬＴ層）２４の厚さは、例えば１０ｎｍ～３０ｎｍの範囲内にある。
　実施形態１に係る強誘電体ゲート薄膜トランジスター２０は、以下に示す方法により製造することができる。以下、工程順に説明する。
　図２は、実施形態１に係る強誘電体ゲート薄膜トランジスター２０を製造するための方法を説明するために示す図である。図２（ａ）～図２（ｅ）は各工程図である。
（１）基材準備工程
　表面にＳiＯ２層が形成されたＳi基板からなる絶縁性基板２１上に「Ｔi（１０ｎｍ）及びＰt（４０ｎｍ）の積層膜」からなるゲート電極層２２が形成された基材を準備する（図２（ａ）参照。田中貴金属製）。基材の平面サイズは、２０ｍｍ×２０ｍｍである。
（２）ゲート絶縁層形成工程
（２－１）ＰＺＴ層形成工程
　熱処理することによりＰＺＴ層となるＰＺＴゾルゲル溶液を準備する（三菱マテリアル株式会社製／８重量％の金属アルコキシドタイプ／Ｐｂ：Ｚｒ：Ｔｉ＝１．２：０．４：０．６）を準備する。
　次に、「ゲート電極層２２上に、スピンコート法を用いて上記したＰＺＴゾルゲル溶液を塗布し（例えば、２５００ｒｐｍ・３０秒）、その後、基材をホットプレート上に置き空気中１５０℃で１分間乾燥させた後２５０℃で５分間乾燥させる操作」を４回繰り返すことにより、ＰＺＴ層の前駆体組成物層（層厚３２０ｎｍ）を形成する。
　最後に、ＰＺＴ層の前駆体組成物層を表面温度が４００度のホットプレート上に１０分間載置した後、ＲＴＡ装置を用いて空気中高温で（６５０℃、１５分間）熱処理することにより、ＰＺＴ層３０（層厚１６０ｎｍ）を形成する（図２（ｂ）参照。）。
（２－２）ＢＬＴ層形成工程
　熱処理することによりＢＬＴ層となるＢＬＴゾルゲル溶液を準備する（三菱マテリアル株式会社製／５重量％の金属アルコキシドタイプ／Ｂｉ：Ｌａ：Ｔｉ＝３．４０：０．７５：３．０）を準備する。
　次に、ＰＺＴ層３０上に、スピンコート法を用いて上記したＢＬＴゾルゲル溶液を塗布し（例えば、２５００ｒｐｍ・３０秒）、その後、基材をホットプレート上に置き空気中１５０℃で１分間乾燥させた後２５０℃で５分間乾燥させることにより、ＢＬＴ層の前駆体組成物層（層厚４０ｎｍ）を形成する。
　最後に、ＢＬＴ層の前駆体組成物層を表面温度が５００度のホットプレート上に１０分間載置した後、ＲＴＡ装置を用いて酸素雰囲気下高温で（７００℃、１５分間）熱処理することにより、ＢＬＴ層（Ｐｂ拡散防止層）２４（層厚２０ｎｍ）を形成する（図２（ｃ）参照。）。
（３）ソース電極／ドレイン電極形成工程
　ＢＬＴ層（Ｐｂ拡散防止層）２４における表面所定部位に、スパッタリング法及びフォトリソグラフィ法を用いて、Ｐｔからなるソース電極層２６及びドレイン電極層２７を形成する（図２（ｄ）参照。）。
（４）チャネル層形成工程
　まず、熱処理することによりＩＴＯ層となる金属カルボン酸塩を含有するＩＴＯ溶液（株式会社高純度化学研究所製の機能性液体材料（商品名：ＩＴＯ－０５Ｃ）、原液：希釈液＝１：１．５）を準備する。なお、当該ＩＴＯ溶液には、完成時にチャネル層２８のキャリア濃度が１×１０１５ｃｍ－３～１×１０２１ｃｍ－３の範囲内になるような濃度の不純物が添加されている。
　次に、ＢＬＴ層（Ｐｂ拡散防止層）２４の表面上に、ソース電極２６及びドレイン電極層２７を跨ぐように、スピンコート法を用いてＩＴＯ溶液を塗布し（例えば、３０００ｒｐｍ・３０秒）、その後、基材をホットプレート上に置き空気中１５０℃で１分間乾燥させた後２５０℃で５分間乾燥させ、さらにその後４００℃で１５分間乾燥させることにより、ＩＴＯ層の前駆体組成物層（層厚４０ｎｍ）を形成する。
　最後に、ＩＴＯ層の前駆体組成物層に表面温度が２５０℃のホットプレート上に１０分間載置した後、ＲＴＡ装置を用いて空気中４５０℃・３０分（前半１５分酸素雰囲気、後半の１５分窒素雰囲気）の条件で前駆体組成物層を加熱することにより、チャネル層２８（層厚２０ｎｍ）を形成する（図２（ｅ）参照。）。
　以上の工程により、実施形態１に係る強誘電体ゲート薄膜トランジスター２０を製造することができる。
　実施形態１に係る強誘電体ゲート薄膜トランジスター２０によれば、ＰＺＴ層２３とＩＴＯ層（チャネル層）２８との間には、ＢＬＴ層２４からなるＰｂ拡散防止層が存在するため、後述する実施例からも分かるように、ＰＺＴ層２３からＩＴＯ層（チャネル層）２８にＰｂ原子が拡散することが防止され、強誘電体ゲート薄膜トランジスターの伝達特性が低下し易い（例えばメモリウインドウの幅が狭くなり易い）という問題をはじめ、ＰＺＴ層から酸化物導電体層にＰｂ原子が拡散することに起因して生ずることがある種々の問題を解決することが可能となる。
　また、実施形態１に係る強誘電体ゲート薄膜トランジスター２０によれば、Ｐｂ拡散防止層としてのＢＬＴ層（Ｐｂ拡散防止層）２４の厚さが１０ｎｍ～３０ｎｍの範囲内（２０ｎｍ）にあることから、ＰＺＴ層２３からＩＴＯ層（チャネル層）２８にＰｂ原子が拡散することをより高いレベルで防止することが可能となり、強誘電体ゲート薄膜トランジスターの伝達特性が劣化し易い（例えばメモリウインドウの幅が狭くなり易い、オフ電流が増大し易い）という問題をより高いレベルで防止することが可能となる。
[実施形態２]
　図３は、実施形態２に係る強誘電体薄膜キャパシター３０を説明するために示す図である。
　実施形態２に係る強誘電体薄膜キャパシター３０は、図３に示すように、第１電極層３２と、第２電極層３６と、第１電極層３２と第２電極層３６との間に配置された強誘電体層からなる誘電体層３５とを備える。誘電体層（強誘電体層）３５は、ＰＺＴ層３３とＢＬＴ層からなるＰｂ拡散防止層３４とが積層された構造を有する。第２電極層３６は、酸化物導電体層としてのＩＴＯ層からなる。第２電極層（酸化物導電体層）３６は、誘電体層（強誘電体層）３５におけるＢＬＴ層（Ｐｂ拡散防止層）３４側の面に配置されている。なお、図３中、符号３１は表面にＳiＯ２層が形成されたＳi基板からなる絶縁性基材を示す。また、符号１０は、本発明の積層構造体を示す。
　ＰＺＴ層３３、第２電極層（ＩＴＯ層）３６及びＢＬＴ層（Ｐｂ拡散防止層）３４はいずれも、液体プロセスを用いて製造されたものである。ＢＬＴ層（Ｐｂ拡散防止層）３４の厚さは、例えば１０ｎｍ～３０ｎｍの範囲内にある。
　実施形態２に係る強誘電体薄膜キャパシター３０は、以下に示す方法により製造することができる。以下、工程順に説明する。
　図４は、実施形態２に係る強誘電体薄膜キャパシター３０を製造するための方法を説明するために示す図である。図４（ａ）～図４（ｄ）は各工程図である。
（１）基材準備工程
　表面にＳiＯ２層が形成されたＳi基板からなる絶縁性基板３１上に「Ｔi（１０ｎｍ）及びＰt（４０ｎｍ）の積層膜」からなる第１電極層３２が形成された基材を準備する（図４（ａ）参照。田中貴金属製）。基材の平面サイズは、２０ｍｍ×２０ｍｍである。
（２）誘電体層形成工程
（２－１）ＰＺＴ層形成工程
　熱処理することによりＰＺＴ層となるＰＺＴゾルゲル溶液を準備する（三菱マテリアル株式会社製／８重量％の金属アルコキシドタイプ／Ｐｂ：Ｚｒ：Ｔｉ＝１．２：０．４：０．６）を準備する。
　次に、「第１電極層３２上に、スピンコート法を用いて上記したＰＺＴゾルゲル溶液を塗布し（例えば、２５００ｒｐｍ・３０秒）、その後、基材をホットプレート上に置き空気中１５０℃で１分間乾燥させた後２５０℃で５分間乾燥させる操作」を４回繰り返すことにより、ＰＺＴ層の前駆体組成物層（層厚３２０ｎｍ）を形成する。
　最後に、ＰＺＴ層の前駆体組成物層を表面温度が４００度のホットプレート上に１０分間載置した後、ＲＴＡ装置を用いて空気中高温で（６５０℃、１５分間）熱処理することにより、ＰＺＴ層３３（層厚１６０ｎｍ）を形成する（図４（ｂ）参照。）。
（２－２）ＢＬＴ層形成工程
　熱処理することによりＢＬＴ層となるＢＬＴゾルゲル溶液を準備する（三菱マテリアル株式会社製／５重量％の金属アルコキシドタイプ／Ｂｉ：Ｌａ：Ｔｉ＝３．４０：０．７５：３．０）を準備する。
　次に、ＰＺＴ層３３上に、スピンコート法を用いて上記したＢＬＴゾルゲル溶液を塗布し（例えば、２５００ｒｐｍ・３０秒）、その後、基材をホットプレート上に置き空気中１５０℃で１分間乾燥させた後２５０℃で５分間乾燥させることにより、ＰＺＴ層の前駆体組成物層（層厚４０ｎｍ）を形成する。
　最後に、ＢＬＴ層の前駆体組成物層を表面温度が５００度のホットプレート上に１０分間載置した後、ＲＴＡ装置を用いて酸素雰囲気下高温で（７００℃、１５分間）熱処理することにより、ＢＬＴ層（Ｐｂ拡散防止層）３４（層厚２０ｎｍ）を形成する（図４（ｃ）参照。）。
（４）第２電極層形成工程
　まず、熱処理することによりＩＴＯ層となる金属カルボン酸塩を含有するＩＴＯ溶液（株式会社高純度化学研究所製の機能性液体材料（商品名：ＩＴＯ－０５Ｃ）、原液：希釈液＝１：１．５）を準備する。なお、当該ＩＴＯ溶液には、完成時にチャネル層２８のキャリア濃度が１×１０１５ｃｍ－３～１×１０２１ｃｍ－３の範囲内になるような濃度の不純物が添加されている。
　次に、「ＢＬＴ層（Ｐｂ拡散防止層）３４の表面上に、スピンコート法を用いてＩＴＯ溶液を塗布し（例えば、３０００ｒｐｍ・３０秒）、その後、基材をホットプレート上に置き「空気中１５０℃で１分間乾燥させた後２５０℃で５分間乾燥させ、さらにその後４００℃で１５分間乾燥させる操作」を４回繰り返すことによりことにより、ＩＴＯ層の前駆体組成物層（層厚１６０ｎｍ）を形成する。
　最後に、ＩＴＯ層の前駆体組成物層に表面温度が２５０℃のホットプレート上に１０分間載置した後、ＲＴＡ装置を用いて空気中４５０℃・３０分（前半１５分酸素雰囲気、後半の１５分窒素雰囲気）の条件で前駆体組成物層を加熱することにより、ＩＴＯ層からなる第２電極層３６（層厚８０ｎｍ）を形成する（図２（ｅ）参照。）。
　以上の工程により、実施形態２に係る強誘電体薄膜キャパシター３０を製造することができる。
　実施形態２に係る強誘電体薄膜キャパシター３０によれば、ＰＺＴ層３３とＩＴＯ層３６との間には、ＢＬＴ層３４からなるＰｂ拡散防止層が存在するため、ＰＺＴ層３３から第２電極層（ＩＴＯ層）３６にＰｂ原子が拡散することが防止され、強誘電体薄膜キャパシターの電気特性が劣化し易い（例えば充放電可能回数が低下し易い）という問題を解決することが可能となる。
　また、実施形態２に係る強誘電体薄膜キャパシター３０によれば、ＢＬＴ層３４の厚さが１０ｎｍ～３０ｎｍの範囲内（２０ｎｍ）にあることから、ＰＺＴ層３３から第２電極層（ＩＴＯ層）３６にＰｂ原子が拡散することをより高いレベルで防止することが可能となり、強誘電体薄膜キャパシターの電気特性が劣化し易い（例えば充放電可能回数が低下し易い）という問題をより高いレベルで解決することが可能となる。
［実施形態３］
１．実施形態３に係る強誘電体ゲート薄膜トランジスター１００
　図５は、実施形態３に係る強誘電体ゲート薄膜トランジスター１００を説明するために示す図である。図５（ａ）は強誘電体ゲート薄膜トランジスター１００の平面図であり、図５（ｂ）は図５（ａ）のＡ１－Ａ１断面図であり、図５（ｃ）は図５（ａ）のＡ２－Ａ２断面図である。
　実施形態３に係る強誘電体ゲート薄膜トランジスター１００は、図５（ａ）及び図５（ｂ）に示すように、ソース領域１４４及びドレイン領域１４６並びにチャネル領域１４２を含む酸化物導電体層１４０と、チャネル領域１４２の導通状態を制御するゲート電極１２０と、ゲート電極１２０とチャネル領域１４２との間に形成され強誘電体材料からなるゲート絶縁層１３０とを備える。チャネル領域１４２の層厚は、ソース領域１４４の層厚及びドレイン領域１４６の層厚よりも薄い。チャネル領域１４２の層厚は、好ましくは、ソース領域１４４の層厚及びドレイン領域１４６の層厚の１／２以下である。ゲート電極１２０は、図５（ａ）及び図５（ｃ）に示すように、スルーホール１５０を介して外部に露出するゲートパッド１２２に接続されている。
　実施形態３に係る強誘電体ゲート薄膜トランジスター１００においては、チャネル領域１４２の層厚がソース領域１４４の層厚及びドレイン領域１４６の層厚よりも薄い酸化物導電体層１４０は、型押し成形技術を用いて形成されたものである。
　実施形態３に係る強誘電体ゲート薄膜トランジスター１００においては、チャネル領域１４２のキャリア濃度及び層厚は、ゲート電極１２０にオフの制御電圧を印加したときに、チャネル領域１４２が空乏化するような値に設定されている。具体的には、チャネル領域１４２のキャリア濃度は、１×１０１５ｃｍ－３～１×１０２１ｃｍ－３の範囲内にあり、チャネル領域１４２の層厚は、５ｎｍ～１００ｎｍの範囲内にある。
　なお、実施形態３に係る強誘電体ゲート薄膜トランジスター１００においては、ソース領域１４４及びドレイン領域１４６の層厚は、５０ｎｍ～１０００ｎｍの範囲内にある。
　酸化物導電体層１４０は、例えばインジウム錫酸化物（ＩＴＯ）からなる。ゲート絶縁層１３０は、例えばＰＺＴ層１３２及びＢＬＴ層１３４とが積層された構造を有する強誘電体層からなる。ＰＺＴ層１３２の厚さは１６０ｎｍであり、ＢＬＴ層１３４の厚さは２０ｎｍである。ゲート電極１２０及びゲートパッド１２２は、例えば酸化ニッケルランタン（ＬＮＯ（ＬａＮｉＯ３））からなる。絶縁性基板１１０は、例えばＳｉ基板の表面にＳｉＯ２層及びＴｉ層を介してＳＴＯ（ＳｒＴｉＯ）層を形成した絶縁性基板からなる。
２．実施形態３に係る強誘電体ゲート薄膜トランジスター１００の製造方法
　実施形態３に係る強誘電体ゲート薄膜トランジスター１００は、以下に示す強誘電体ゲート薄膜トランジスターの製造方法により製造することができる。以下、工程順に説明する。
　図６～図９は、実施形態３に係る強誘電体ゲート薄膜トランジスター１００を製造する方法を説明するために示す図である。図６（ａ）～図６（ｆ）、図７（ａ）～図７（ｆ）、図８（ａ）～図８（ｅ）及び図９（ａ）～図９（ｅ）は各工程図である。なお、各工程図において、左側に示す図は、図５（ｂ）に対応する図であり、右側に示す図は図５（ｃ）に対応する図である。
（１）ゲート電極形成工程
　まず、熱処理することによりＬＮＯ（酸化ニッケルランタン）層となる液体材料を準備する。具体的には、金属無機塩（硝酸ランタン（六水和物）及び酢酸ニッケル（四水和物））を含有するＬＮＯ溶液（溶媒：２ーメトキシエタノール）を準備する。
　次に、図６（ａ）及び図６（ｂ）に示すように、絶縁性基板１１０における一方の表面に、スピンコート法を用いてＬＮＯ溶液を塗布し（例えば、５００ｒｐｍ・２５秒）、その後、絶縁体基板１１０をホットプレート上に置き６０℃で１分間乾燥させることにより、ＬＮＯ（酸化ニッケルランタン）層の前駆体組成物層１２０’（層厚３００ｎｍ）を形成する。
　次に、図６（ｃ）及び図６（ｄ）に示すように、ゲート電極１２０及びゲートパッド１２２に対応する領域が凹となるように形成された凹凸型Ｍ２（高低差３００ｎｍ）を用いて、１５０℃で前駆体組成物層１２０’に対して型押し加工を施すことにより、前駆体組成物層１２０’に型押し構造（凸部の層厚３００ｎｍ、凹部の層厚５０ｎｍ）を形成する。型押し加工を施すときの圧力は、５ＭＰａとする。
　次に、前駆体組成物層１２０’を全面エッチングすることにより、図６（ｅ）に示すように、ゲート電極１２０及びゲートパッド１２２に対応する領域以外の領域から前駆体組成物層を完全に除去する。全面エッチング工程は、ウェットエッチング技術を用いて真空プロセスを用いることなく行う。
　最後に、前駆体組成物層１２０’をＲＴＡ装置を用いて高温で（６５０℃、１０分間）熱処理することにより、図６（ｆ）に示すように、前駆体組成物層１２０’から、ＬＮＯ（酸化ニッケルランタン）層からなるゲート電極１２０及びゲートパッド１２２を形成する。
（２）ゲート絶縁層形成工程
（２－１）ＰＺＴ層形成工程
　まず、熱処理することによりＰＺＴとなるＰＺＴゾルゲル溶液（三菱マテリアル株式会社製、ＰＺＴゾルゲル溶液）を準備する。
　次に、図７（ａ）及び図７（ｂ）に示すように、「絶縁性基板１１０における一方の表面上に、スピンコート法を用いて上記したＰＺＴゾルゲル溶液を塗布し（例えば、２０００ｒｐｍ・２５秒）、その後、絶縁体基板１１０をホットプレート上に置き２５０℃で５分間乾燥させる操作」を３回繰り返すことにより、ＰＺＴ層の前駆体組成物層１３２’（層厚３００ｎｍ）を形成する。
　次に、図７（ｂ）～及び図７（ｄ）に示すように、スルーホール１５０に対応する領域が凸となるように形成された凹凸型Ｍ３（高低差３００ｎｍ）を用いて、１５０℃で前駆体組成物層１３２’に対して型押し加工を施すことにより、前駆体組成物層１３２’にスルーホール１５０に対応する型押し構造を形成する。
　次に、前駆体組成物層１３２’を全面エッチングすることにより、図７（ｅ）に示すように、スルーホール１５０に対応する領域から前駆体組成物層１３２’を完全に除去する。全面エッチング工程は、ウェットエッチング技術を用いて真空プロセスを用いることなく行う。
　最後に、前駆体組成物層１３２’をＲＴＡ装置を用いて高温で（６５０℃、１０分間）熱処理することにより、図７（ｆ）に示すように、前駆体組成物層１３２’からＰＺＴ層１３２（１５０ｎｍ）を形成する。
（２－２）ＢＬＴ層形成工程
　まず、熱処理することによりＢＬＴ層となるＢＬＴゾルゲル溶液（高純度化学株式会社製、ＢＬＴゾルゲル溶液）を準備する。
　次に、図８（ａ）に示すように、ＰＺＴ層１３２上に、スピンコート法を用いて上記したＢＬＴゾルゲル溶液を塗布し（例えば、２０００ｒｐｍ・２５秒）、その後、絶縁体基板１１０をホットプレート上に置き２５０℃で５分間乾燥させることにより、ＢＬＴ層の前駆体組成物層１３４’（層厚４０ｎｍ）を形成する。
　次に、図８（ｂ）及び図８（ｃ）に示すように、スルーホール１５０に対応する領域が凸となるように形成された凹凸型Ｍ４を用いて、１５０℃で前駆体組成物層１３４’に対して型押し加工を施すことにより、前駆体組成物層１３４’にスルーホール１５０に対応する型押し構造を形成する。なお、図８（ｃ）中、符号１３４’ｚは前駆体組成物層１３４’の残膜を示す。
　次に、前駆体組成物層１３４’を全面エッチングすることにより、図８（ｄ）に示すように、スルーホール１５０に対応する領域から前駆体組成物層１３４’（残膜１３４’ｚ）を完全に除去する。全面エッチング工程は、ウェットエッチング技術を用いて真空プロセスを用いることなく行う。
　最後に、前駆体組成物層１３４’をＲＴＡ装置を用いて高温で（６５０℃、１０分間）熱処理することにより、図８（ｅ）に示すように、前駆体組成物層１３４’からＢＬＴ層１３４（層厚２０ｎｍ）を形成する。
（３）酸化物導電体層形成工程
　まず、熱処理することによりＩＴＯ層となる金属カルボン酸塩を含有するＩＴＯ溶液（株式会社高純度化学研究所製（商品名：ＩＴＯ－０５Ｃ）、原液：希釈液＝１：１．５）を準備する。なお、当該機能性液体材料には、完成時にチャネル領域１４２のキャリア濃度が１×１０１５ｃｍ－３～１×１０２１ｃｍ－３の範囲内になるような濃度の不純物が添加されている。
　次に、図９（ａ）に示すように、絶縁性基板１１０における一方の表面上に、スピンコート法を用いて上記したＩＴＯ溶液を塗布し（例えば、２０００ｒｐｍ・２５秒）、その後、絶縁体基板１１０をホットプレート上に置き１５０℃で３分間乾燥させることにより、ＩＴＯ層の前駆体組成物層１４０’を形成する。
　次に、図９（ｂ）及び図９（ｃ）に示すように、ソース領域１４４に対応する領域及びドレイン領域１４６に対応する領域よりもチャネル領域１４２に対応する領域が凸となるように形成され凹凸型Ｍ５（高低差３５０ｎｍ）を用いて、前駆体組成物層１４０’に対して型押し加工を施すことにより、前駆体組成物層１４０’に型押し構造（凸部の層厚３５０ｎｍ、凹部の層厚１００ｎｍ）を形成する。これにより、前駆体組成物層１４０’のうちチャネル領域１４２となる部分の層厚が他の部分よりも薄くなる。
　なお、凹凸型Ｍ５は、チャネル領域１４２に対応する領域よりも素子分離領域１６０（図９（ｄ）参照。）及びスルーホール１５０（図９（ｅ）参照。）に対応する領域がさらに凸となるような構造を有しており、絶縁性基板１１０における一方の表面全面にウェットエッチングを施すことにより、チャネル領域１４２となる部分を所定の厚さにしつつも素子分離領域１６０及びスルーホール１５０に対応する領域から前駆体組成物層１４０’を完全に除去することができる（図９（ｄ）参照。）。凹凸型Ｍ５は、素子分離領域に対応する領域部分が先細となった形状を有していてもよい。
　最後に、前駆体組成物層１４０’に熱処理を施す（ホットプレート上で４００℃・１０分の条件で前駆体組成物層１４０’の焼成を行い、その後、ＲＴＡ装置を用いて６５０℃・３０分（前半１５分酸素雰囲気、後半の１５分窒素雰囲気）の条件で前駆体組成物層１４０’を加熱する）ことにより、ソース領域１４４、ドレイン領域１４６及びチャネル領域１４２を含む酸化物導電体層１４０を形成し、図９（ｅ）に示すようなボトムゲート構造を有する、実施形態３に係る強誘電体ゲート薄膜トランジスター１００を製造することができる。
３．実施形態３に係る強誘電体ゲート薄膜トランジスター１００の効果
　実施形態３に係る強誘電体ゲート薄膜トランジスター１００によれば、チャネル領域１４２を構成する材料として酸化物導電性材料を用いているためキャリア濃度を高くすることができ、また、ゲート絶縁層１３０を構成する材料として強誘電体材料を用いているため低い駆動電圧で高速にスイッチングすることができ、その結果、従来の強誘電体ゲート薄膜トランジスター９００の場合と同様に、大きな電流を低い駆動電圧で高速に制御することが可能となる。また、ゲート絶縁層１３０を構成する材料として強誘電体材料を用いていることから、良好なヒステリシス特性を有するようになり、従来の強誘電体ゲート薄膜トランジスター９００の場合と同様に、メモリ素子や蓄電素子として好適に使用することが可能となる。
　また、実施形態３に係る強誘電体ゲート薄膜トランジスター１００によれば、チャネル領域１４２の層厚がソース領域１４４の層厚及びドレイン領域１４６の層厚よりも薄い酸化物導電体層１４０を形成するだけで強誘電体ゲート薄膜トランジスターを製造することが可能となるため、従来の強誘電体ゲート薄膜トランジスター９００の場合のようにチャネル領域とソース領域及びドレイン領域とを異なる材料から形成する必要がなくなり、上記のように優れた強誘電体ゲート薄膜トランジスターを、従来よりも大幅に少ない原材料及び製造エネルギーを用いて、かつ、従来よりも短工程で製造することが可能となる。
　また、実施形態３に係る強誘電体ゲート薄膜トランジスター１００によれば、酸化物導電体層、ゲート電極及びゲート絶縁層はすべて、液体プロセスを用いて形成されたものであるため、型押し成形加工技術を用いて強誘電体ゲート薄膜トランジスターを製造することが可能となり、上記のように優れた強誘電体ゲート薄膜トランジスターを、従来よりも大幅に少ない原材料及び製造エネルギーを用いて、かつ、従来よりも短工程で製造することが可能となる。
　また、実施形態３に係る強誘電体ゲート薄膜トランジスター１００によれば、ＰＺＴ層１３２と酸化物導電体層１４０（ソース領域１４４、ドレイン領域１４６及びチャネル領域１４２）との間には、ＢＬＴ層１３４からなるＰｂ拡散防止層が存在するため、後述する実施例からも分かるように、ＰＺＴ層１３２からＩＴＯ層１４２にＰｂ原子が拡散することが防止され、強誘電体ゲート薄膜トランジスターの伝達特性が低下し易い（例えばメモリウインドウの幅が狭くなり易い）という問題をはじめ、ＰＺＴ層から酸化物導電体層にＰｂ原子が拡散することに起因して生ずることがある種々の問題を解決することが可能となる。
　また、実施形態３に係る強誘電体ゲート薄膜トランジスター１００によれば、ＢＬＴ層１３４の厚さが１０ｎｍ～３０ｎｍの範囲内（２０ｎｍ）にあることから、ＰＺＴ層１３２からＩＴＯ層１４２にＰｂ原子が拡散することをより高いレベルで防止することが可能となり、強誘電体ゲート薄膜トランジスターの伝達特性が劣化し易い（例えばメモリウインドウの幅が狭くなり易い）という問題をはじめ、ＰＺＴ層から酸化物導電体層にＰｂ原子が拡散することに起因して生ずることがある種々の問題をより高いレベルで解決することが可能となる。また、強誘電体ゲート薄膜トランジスターの伝達特性が劣化する（例えばオン電流が低下したりオフ電流が増大したりする）場合があるという問題を解決することが可能となる。
［実施形態４］
　実施形態４に係る強誘電体ゲート薄膜トランジスター１０２（図示せず）は、基本的には実施形態３に係る強誘電体ゲート薄膜トランジスター１００と同様の構成を有するが、Ｐｂ拡散防止層としてＢＬＴ層ではなくＬａＴａＯｘ層を備える点で実施形態３に係る強誘電体ゲート薄膜トランジスター１００の場合と異なる。また、実施形態４に係る強誘電体ゲート薄膜トランジスター１０２は、ＢＬＴ層形成工程に代えて以下のＬａＴａＯｘ層形成工程を実施する以外は、実施形態３に係る強誘電体ゲート薄膜トランジスター１００を製造する方法の場合と同様の方法を実施することにより、実施形態４に係る強誘電体ゲート薄膜トランジスター１０２を製造する。従って、以下、実施形態４に係る強誘電体ゲート薄膜トランジスター１０２を製造する方法のうち、ＬａＴａＯｘ層形成工程のみを説明する。
（２－２）ＬａＴａＯｘ層形成工程
　まず、熱処理することによりＬａＴａＯｘ層となる液体材料を準備する。具体的には、酢酸ランタン及びＴａブトキシドを含有するＬａＴａＯｘ溶液（溶媒：プロピオン酸）を準備する。
　次に、ＰＺＴ層上に、スピンコート法を用いて上記したＬａＴａＯｘ溶液を塗布し（例えば、２０００ｒｐｍ・２５秒）、その後、絶縁体基板をホットプレート上に置き空気中２５０℃で５分間乾燥させることにより、ＬａＴａＯｘ層の前駆体組成物層（層厚４０ｎｍ）を形成する。
　次に、スルーホールに対応する領域が凸となるように形成された凹凸型を用いて、１５０℃で前駆体組成物層に対して型押し加工を施すことにより、前駆体組成物層にスルーホール１５０に対応する型押し構造を形成する。
　次に、前駆体組成物層を全面エッチングすることにより、スルーホールに対応する領域から前駆体組成物層（残膜）を完全に除去する。全面エッチング工程は、ウェットエッチング技術を用いて真空プロセスを用いることなく行う。
　最後に、ＬａＴａＯｘ層の前駆体組成物層を表面温度が２５０℃のホットプレート上に１０分間載置した後、ＲＴＡ装置を用いて酸素雰囲気下高温で（５５０℃、１０分間）熱処理することにより、前駆体組成物層からＬａＴａＯｘ層（Ｐｂ拡散防止層）（層厚２０ｎｍ）を形成する。
　このように、実施形態４に係る強誘電体ゲート薄膜トランジスター１０２は、Ｐｂ拡散防止層の構成が実施形態３に係る強誘電体ゲート薄膜トランジスター１００の場合と異なるが、チャネル領域を構成する材料として酸化物導電性材料を用いているためキャリア濃度を高くすることができ、また、ゲート絶縁層を構成する材料として強誘電体材料を用いているため低い駆動電圧で高速にスイッチングすることができ、その結果、従来の強誘電体ゲート薄膜トランジスター９００の場合と同様に、大きな電流を低い駆動電圧で高速に制御することが可能となる。また、ゲート絶縁層を構成する材料として強誘電体材料を用いていることから、良好なヒステリシス特性を有するようになり、従来の強誘電体ゲート薄膜トランジスター９００の場合と同様に、メモリ素子や蓄電素子として好適に使用することが可能となる。
　また、チャネル領域の層厚がソース領域の層厚及びドレイン領域の層厚よりも薄い酸化物導電体層を形成するだけで強誘電体ゲート薄膜トランジスターを製造することが可能となるため、従来の強誘電体ゲート薄膜トランジスター９００の場合のようにチャネル領域とソース領域及びドレイン領域とを異なる材料から形成する必要がなくなり、上記のように優れた強誘電体ゲート薄膜トランジスターを、従来よりも大幅に少ない原材料及び製造エネルギーを用いて、かつ、従来よりも短工程で製造することが可能となる。
　また、酸化物導電体層、ゲート電極及びゲート絶縁層はすべて、液体プロセスを用いて形成されたものであるため、型押し成形加工技術を用いて強誘電体ゲート薄膜トランジスターを製造することが可能となり、上記のように優れた強誘電体ゲート薄膜トランジスターを、従来よりも大幅に少ない原材料及び製造エネルギーを用いて、かつ、従来よりも短工程で製造することが可能となる。
　また、ＰＺＴ層と酸化物導電体層（ソース領域、ドレイン領域及びチャネル領域）との間には、ＬａＴａＯｘ層からなるＰｂ拡散防止層が存在するため、ＰＺＴ層からＩＴＯ層にＰｂ原子が拡散することが防止され、強誘電体ゲート薄膜トランジスターの伝達特性が低下し易い（例えばメモリウインドウの幅が狭くなり易い）という問題をはじめ、ＰＺＴ層から酸化物導電体層にＰｂ原子が拡散することに起因して生ずることがある種々の問題を解決することが可能となる。
　また、ＬａＴａＯｘ層の厚さが１０ｎｍ～３０ｎｍの範囲内（２０ｎｍ）にあることから、ＰＺＴ層１３２からＩＴＯ層１４２にＰｂ原子が拡散することをより高いレベルで防止することが可能となり、強誘電体ゲート薄膜トランジスターの伝達特性が劣化し易い（例えばメモリウインドウの幅が狭くなり易い）という問題をはじめ、ＰＺＴ層から酸化物導電体層にＰｂ原子が拡散することに起因して生ずることがある種々の問題をより高いレベルで解決することが可能となる。また、強誘電体ゲート薄膜トランジスターの伝達特性が劣化する（例えばオン電流が低下したりオフ電流が増大したりする）場合があるという問題を解決することが可能となる。
［実施例１]
　実施例１は、ＰＺＴ層とＩＴＯ層との間にＢＬＴ層を介在させた場合に、ＰＺＴ層からＩＴＯ層にＰｂ原子が拡散することが防止されることを示す実施例である。
　図１０～図１４は、試験例１及び２に係る強誘電体ゲート薄膜トランジスター２０，９０を説明するために示す図である。試験例１に係る強誘電体ゲート薄膜トランジスター２０は実施例であり、試験例２に係る強誘電体ゲート薄膜トランジスターは比較例である。
　図１０（ａ）は試験例１に係る強誘電体ゲート薄膜トランジスター２０の断面図であり、図１０（ｂ）は試験例２に係る強誘電体ゲート薄膜トランジスター９０の断面図である。図１１（ａ）は試験例１に係る強誘電体ゲート薄膜トランジスター２０の断面ＴＥＭ写真であり、図１１（ｂ）は試験例２に係る強誘電体ゲート薄膜トランジスター９０の断面ＴＥＭ写真である。図１２（ａ）は図１１（ａ）における符号Ａが指す部分の部分拡大図であり、図１２（ｂ）は図１１（ａ）における符号Ｂが指す部分の部分拡大図であり、図１２（ｃ）は図１１（ｂ）における符号Ｃが指す部分の部分拡大図である。なお、図１２（ａ）及び図１２（ｂ）には、図中左側の領域に電子線回折の結果を小さく示している。
　図１３（ａ）は、試験例１に係る強誘電体ゲート薄膜トランジスター２０のＥＤＸスペクトルを示すグラフであり、図１３（ｂ）は試験例２に係る強誘電体ゲート薄膜トランジスター９０のＥＤＸスペクトルを示すグラフである。図１４（ａ）は試験例１に係る強誘電体ゲート薄膜トランジスター２０の伝達特性を示すグラフであり、図１４（ｂ）は試験例２に係る強誘電体ゲート薄膜トランジスター９０の伝達特性を示すグラフである。
１．試料の準備
　実施形態１に係る強誘電体ゲート薄膜トランジスター２０をそのまま試験例１に係る強誘電体ゲート薄膜トランジスターとした（図１及び図１０（ａ）参照。）。但し、ＰＺＴ層２３の厚さを１６０ｎｍとし、ＢＬＴ層の厚さを２０ｎｍとした。また、実施形態１に係る強誘電体ゲート薄膜トランジスター２０からＢＬＴ層を除去した構造の強誘電体ゲート薄膜トランジスターを試験例２に係る強誘電体ゲート薄膜トランジスター９０とした（図１０（ｂ）参照。）。但し、ＰＺＴ層９３の厚さを１６０ｎｍとした。
２．試料の断面ＴＥＭ観察及びＥＤＸスペクトル測定
　試験例１に係る強誘電体ゲート薄膜トランジスター２０及び試験例２に係る強誘電体ゲート薄膜トランジスター９０から測定用薄片を作製し、日本電子株式会社製の透過型電子顕微鏡「ＪＳＭ－２１００Ｆ」を用いてＴＥＭ写真を取得した。また、日本電子株式会社製のエネルギー分散型Ｘ線分析装置「ＪＥＤ-２３００Ｔ」を用いてＥＤＸスペクトル（エネルギー分散型Ｘ線分光スペクトル）を取得した。
　その結果、各断面ＴＥＭ写真からは、「試験例１に係る強誘電体ゲート薄膜トランジスター２０における『ＰＺＴ層２３とＢＬＴ層２４との界面』、『ＢＬＴ層２４とＩＴＯ層（チャネル層）２８との界面』」及び「試験例２に係る強誘電体ゲート薄膜トランジスター９０におけるＰＺＴ層９３とＩＴＯ層９８との界面」が明瞭には観察できなかった（図１２（ａ）、図１２（ｂ）及び図１２（ｃ）参照。）。しかしながら、図１３からも分かるように、試験例２に係る強誘電体ゲート薄膜トランジスター９０においては、ＰＺＴ層９３からＩＴＯ層９８にＰｂ原子が拡散している（１０ｎｍ程度拡散している）のに対して、試験例１に係る強誘電体ゲート薄膜トランジスター２０においては、ＰＺＴ層２３からのＰｂ原子はＢＬＴ層２４のところで拡散が止まり、ＩＴＯ層（チャネル層）２８までＰｂ原子が拡散していないことが確認できた。
　なお、図１２（ａ）の電子線回折写真及び図１２（ｂ）の電子線回折写真からも分かるように、ＰＺＴ層２３及びＢＬＴ層２４のいずれにおいても結晶性スポットが観測され、ＰＺＴ層２３及びＢＬＴ層２４のいずれもが良好な結晶性を有することが確認できた。
４．試料の伝達特性
　まず、ＰＺＴ層２３及びＢＬＴ層（Ｐｂ拡散防止層）２４における端部をウェットエッチングにより除去し、ゲート電極層２２を露出させ、その部分にゲート電極層用のプローブを押し当てた。その後、ソース電極層２６にソース用プローブを接触させ、ドレイン電極層２７にドレイン用プローブを接触させることにより、強誘電体ゲート薄膜トランジスター２０における伝達特性（ドレイン電流ＩＤとゲート電圧ＶＧとの間のＩＤ－ＶＧ特性）を半導体パラメータアナライザー（アジレント製）を用いて測定した。なお、伝達特性（ＩＤ－ＶＧ特性）を測定するに当たっては、ドレイン電圧ＶＤを１．５Ｖに固定した状態でゲート電圧ＶＧを－７Ｖ～＋７Ｖの範囲で走査することにより行った。なお、強誘電体ゲート薄膜トランジスター９０においても同様の評価を行った。
　その結果、試験例２に係る強誘電体ゲート薄膜トランジスター９０においては、強誘電体ゲート薄膜トランジスターの伝達特性（例えばメモリウインドウの幅）が１０回の電圧走査により劣化している（図１４（ｂ）参照。）のに対して、試験例１に係る強誘電体ゲート薄膜トランジスター２０においては、強誘電体ゲート薄膜トランジスターの伝達特性（例えばメモリウインドウの幅）が１０回の電圧走査によっては劣化していない（図１４（ａ）参照。）ことが分かった。
　以上の結果より、ＰＺＴ層とＩＴＯ層との間にＢＬＴ層を介在させた場合に、ＰＺＴ層からＩＴＯ層にＰｂ原子が拡散することが防止され、強誘電体ゲート薄膜トランジスターの伝達特性が低下し易い（例えばメモリウインドウの幅が狭くなり易い）という問題を解決可能となることが分かった。
［実施例２]
　実施例２は、ＰＺＴ層とＢＬＴ層の厚さをそれぞれ変化させた場合における各強誘電体ゲート薄膜トランジスターの伝達特性を示す実施例である。
　図１５は、実施例２における各強誘電体ゲート薄膜トランジスター（試験例３に係る強誘電体ゲート薄膜トランジスター２０ａ～試験例８に係る強誘電体ゲート薄膜トランジスター２０ｆ）の伝達特性を示す図である。
１．試料の準備
　実施形態１に係る強誘電体ゲート薄膜トランジスター２０をそのまま実施例２における各強誘電体ゲート薄膜トランジスター（試験例３に係る強誘電体ゲート薄膜トランジスター２０ａ～試験例８に係る強誘電体ゲート薄膜トランジスター２０ｆ）とした。
　但し、試験例３に係る強誘電体ゲート薄膜トランジスター２０ａにおいては、ＰＺＴ層２３の厚さを１８０ｎｍとし、ＢＬＴ層の厚さを０ｎｍとした。また、試験例４に係る強誘電体ゲート薄膜トランジスター２０ｂにおいては、ＰＺＴ層２３の厚さを１７５ｎｍとし、ＢＬＴ層の厚さを５ｎｍとした。また、試験例５に係る強誘電体ゲート薄膜トランジスター２０ｃにおいては、ＰＺＴ層２３の厚さを１７０ｎｍとし、ＢＬＴ層の厚さを１０ｎｍとした。また、試験例６に係る強誘電体ゲート薄膜トランジスター２０ｄにおいては、ＰＺＴ層２３の厚さを１６０ｎｍとし、ＢＬＴ層の厚さを２０ｎｍとした。また、試験例７に係る強誘電体ゲート薄膜トランジスター２０ｅにおいては、ＰＺＴ層２３の厚さを１５０ｎｍとし、ＢＬＴ層の厚さを３０ｎｍとした。また、試験例８に係る強誘電体ゲート薄膜トランジスター２０ｆにおいては、ＰＺＴ層２３の厚さを０ｎｍとし、ＢＬＴ層の厚さを１８０ｎｍとした。試験例５に係る強誘電体ゲート薄膜トランジスター２０ｃ、試験例６に係る強誘電体ゲート薄膜トランジスター２０ｄ及び試験例７に係る強誘電体ゲート薄膜トランジスター２０ｅが実施例であり、試験例３に係る強誘電体ゲート薄膜トランジスター２０ａ、試験例４に係る強誘電体ゲート薄膜トランジスター２０ｂ及び試験例８に係る強誘電体ゲート薄膜トランジスター２０ｆが比較例である。
２．試料の伝達特性
　実施例１の場合と同様の方法により、各強誘電体ゲート薄膜トランジスター２０ａ～２０ｆの伝達特性を測定した。
　その結果、試験例３に係る強誘電体ゲート薄膜トランジスター２０ａ及び試験例４に係る強誘電体ゲート薄膜トランジスター２０ｂにおいては、１０回の電圧走査で伝達特性（メモリウインドウの幅）が大きく劣化した。一方、試験例５に係る強誘電体ゲート薄膜トランジスター２０ｃ～試験例７に係る強誘電体ゲート薄膜トランジスター２０ｅにおいては、１０回の電圧走査では伝達特性（メモリウインドウの幅）が劣化しなかった。なお、試験例８に係る強誘電体ゲート薄膜トランジスター２０ｆにおいては、メモリウインドウの幅は狭くならなかったが、オフ電流が大きくなる傾向が見られた。
　以上の結果より、ＰＺＴ層とＩＴＯ層との間に１０ｎｍ～３０ｎｍの範囲内にあるＢＬＴ層を介在させた場合に、ＰＺＴ層からＩＴＯ層にＰｂ原子が拡散することが防止され、強誘電体ゲート薄膜トランジスターの伝達特性が低下し易い（例えばメモリウインドウの幅が狭くなり易い）という問題を解決可能となることが分かった。
　図１６は、実施例１及び実施例２の結果をまとめた図表である。図１６中、伝達特性については、強誘電体ゲート薄膜トランジスターとして使用可能なレベルにあるものに「○」を付し、強誘電体ゲート薄膜トランジスターとして使用可能なレベルにないものに「×」を付した。また、ＥＤＸについては、ＰＺＴ層からＩＴＯ層にＰｂ原子が拡散していない場合に「○」を付し、ＰＺＴ層からＩＴＯ層にＰｂ原子が拡散している場合に「×」を付した。
　図１６からも分かるように、本発明の強誘電体ゲート薄膜トランジスターによれば、ＰＺＴ層からＩＴＯ層にＰｂ原子が拡散することが防止されること及び強誘電体ゲート薄膜トランジスターの伝達特性が低下し易い（例えばメモリウインドウの幅が狭くなり易い）という問題をはじめとしてＰＺＴ層からＩＴＯ層にＰｂ原子が拡散することに起因して生ずることがある種々の問題を解決可能であることが確認できた。
　以上、本発明の積層構造体、強誘電体ゲート薄膜トランジスター及び強誘電体薄膜キャパシターを上記の実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、その要旨を逸脱しない範囲において実施することが可能であり、例えば、次のような変形も可能である。
（１）上記各実施形態においては、酸化物導電体材料として、ＩＴＯ（インジウム錫酸化物）を用いたが、本発明はこれに限定されるものではない。Ｉｎ－Ｏ（酸化インジウム）又はＩＧＺＯを好ましく用いることができる。また、アンチモンドープ酸化錫（Ｓｂ－ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、アルミニウムドープ酸化亜鉛（Ａｌ－ＺｎＯ）、ガリウムドープ酸化亜鉛（Ｇａ－ＺｎＯ）、酸化ルテニウム（ＲｕＯ２）、酸化イリジウム（ＩｒＯ２）、酸化錫（ＳｎＯ２）、一酸化錫ＳｎＯ、ニオブドープ二酸化チタン（Ｎｂ－ＴｉＯ２）などの酸化物導電体材料を用いることができる。また、ガリウムドープ酸化インジウム（Ｉｎ－Ｇａ－Ｏ（ＩＧＯ））、インジウムドープ酸化亜鉛（Ｉｎ－Ｚｎ－Ｏ（ＩＺＯ））などのアモルファス導電性酸化物を用いることもできる。また、チタン酸ストロンチウム（ＳｒＴｉＯ３）、ニオブドープチタン酸ストロンチウム（Ｎｂ－ＳｒＴｉＯ３）、ストロンチウムバリウム複合酸化物（ＳｒＢａＯ３）、ストロンチウムカルシウム複合酸化物（ＳｒＣａＯ３）、ルテニウム酸ストロンチウム（ＳｒＲｕＯ３）、酸化ニッケルランタン（ＬａＮｉＯ３）、酸化チタンランタン（ＬａＴｉＯ３）、酸化銅ランタン（ＬａＣｕＯ３）、酸化ニッケルネオジム（ＮｄＮｉＯ３）、酸化ニッケルイットリウム（ＹＮｉＯ３）、酸化ランタンカルシウムマンガン複合酸化物（ＬＣＭＯ）、鉛酸バリウム（ＢａＰｂＯ３）、ＬＳＣＯ（ＬａｘＳｒ１－ｘＣｕＯ３）、ＬＳＭＯ（Ｌａ１－ｘＳｒｘＭｎＯ３）、ＹＢＣＯ（ＹＢａ２Ｃｕ３Ｏ７－ｘ）、ＬＮＴＯ（Ｌａ（ＮＩ１－ｘＴｉｘ）Ｏ３）、ＬＳＴＯ（（Ｌａ１－ｘ，Ｓｒｘ）ＴｉＯ３）、ＳＴＲＯ（Ｓｒ（Ｔｉ１－ｘＲｕｘ）Ｏ３）その他のペロブスカイト型導電性酸化物又はパイロクロア型導電性酸化物を用いることができる。
（２）上記実施形態４においては、Ｐｂ拡散防止層としてＬａＴａＯｘ層を用いたが、本発明はこれに限定されるものではない、例えば、ＬａＴａＯｘ層の代わりに、ＬａＺｒＯｘ層又はＳｒＴａＯｘ層を好適に用いることができる。
　図１７は、ＬａＴａＯｘ層、ＬａＺｒＯｘ層又はＳｒＴａＯｘ層を用いた強誘電体薄膜キャパシターにおけるリーク電流を示す図である。図１７（ａ）はＬａＴａＯｘ層を用いた場合のデータを示し、図１７（ｂ）はＬａＺｒＯｘ層を用いた場合のデータを示し、図１７（ｃ）の場合はＳｒＴａＯｘ層を用いた場合のデータを示す。
　図１７からも分かるように、Ｐｂ拡散防止層としてＬａＺｒＯｘ層又はＳｒＴａＯｘ層を用いることにより、Ｐｂ拡散防止層としてＬａＴａＯ層を用いた場合と同様に、リーク電流の小さい（すなわちオフ電流の小さい）強誘電体薄膜キャパシター及び強誘電体ゲート薄膜トランジスター（及び強誘電体薄膜キャパシター）を構成できる。
（３）上記実施形態１においては、ゲート電極層２２に用いる材料としてＰｔを用い、実施形態３及び４においては、ゲート電極１２２に用いる材料として、酸化ニッケルランタン（ＬａＮｉＯ３）を用いたが、本発明はこれに限定されるものではない。例えば、Ａｕ、Ａｇ、Ａｌ、Ｔｉ、ＩＴＯ、Ｉｎ２Ｏ３、Ｓｂ－Ｉｎ２Ｏ３、Ｎｂ－ＴｉＯ２、ＺｎＯ、Ａｌ－ＺｎＯ、Ｇａ－ＺｎＯ、ＩＧＺＯ、ＲｕＯ２及びＩｒＯ２並びにＮｂ－ＳＴＯ、ＳｒＲｕＯ２、ＬａＮｉＯ３、ＢａＰｂＯ３、ＬＳＣＯ、ＬＳＭＯ、ＹＢＣＯその他のペロブスカイト型導電性酸化物を用いることができる。また、パイロクロア型導電性酸化物及びアモルファス導電性酸化物を用いることもできる。
（４）上記実施形態３においては、絶縁性基板として、Ｓｉ基板の表面にＳｉＯ２層及びＴｉ層を介してＳＴＯ（ＳｒＴｉＯ）層を形成した絶縁性基板を用いたが、本発明はこれに限定されるものではない。例えば、ＳｉＯ２／Ｓｉ基板、アルミナ（Ａｌ２Ｏ３）基板、ＳＴＯ（ＳｒＴｉＯ）基板又はＳＲＯ（ＳｒＲｕＯ３）基板を用いることもできる。
（５）上記実施形態１、３及び４においては、チャネル層に酸化物導電体層を用いた強誘電体ゲート薄膜トランジスターを用いて本発明を説明したが、本発明はこれに限定されるものではない。例えばゲート電極層に酸化物導電体層を用いた強誘電体ゲート薄膜トランジスターに本発明を適用することもできる。この場合、ＰＺＴ層とゲート絶縁層（酸化物導電体層）との間に、ＢＬＴ層又はＬａＴａＯｘ層、ＬａＺｒＯｘ層若しくはＳｒＴａＯｘ層からなるＰｂ拡散防止層を配設するようにする。
（６）上記各実施形態においては、強誘電体ゲート薄膜トランジスター及び強誘電体薄膜キャパシターを用いて本発明を説明したが、本発明はこれに限定されるものではない。例えば、「ＰＺＴ層とからなる強誘電体層と酸化物導電体層とを備える積層構造体」を備える機能性デバイス全般（例えば、圧電アクチュエーター）に本発明を適用できる。このような場合であっても、ＰＺＴ層と酸化物導電体層との間には、ＢＬＴ層又はＬａＴａＯｘ層、ＬａＺｒＯｘ層若しくはＳｒＴａＯｘ層からなるＰｂ拡散防止層が存在するようになるため、ＰＺＴ層から酸化物導電型体層にＰｂ原子が拡散することが防止され、ＰＺＴ層から酸化物導電体層にＰｂ原子が拡散することに起因して生ずることがある種々の問題を解決することが可能となる。
１０…基材、２０，９０，１００，９００…強誘電体ゲート薄膜トランジスター、２１，３１…基材、２２…ゲート電極層、２３，３３…ＰＺＴ層、２４，３４…Ｐｂ拡散防止層（ＢＬＴ層）、２５…ゲート絶縁層（強誘電体層）、２６…ソース層、２７…ドレイン層、２８…チャネル層（ＩＴＯ層、酸化物導電体層）、３０…強誘電体薄膜キャパシター、３２…第１電極層、３５…誘電体層、３６…第２電極層、１１０，９１０…絶縁性基板、１２０，９２０…ゲート電極、１２０’…ゲート電極の前駆体組成物層、１３０，９３０…ゲート絶縁層、１３０’…ゲート絶縁層の前駆体組成物層、１４０…酸化物導電体層、１４０’…酸化物導電体層の前駆体組成物層、１４２…チャネル領域、１４４…ソース領域、１４６…ドレイン領域、Ｍ２，Ｍ３，Ｍ４，Ｍ５…凹凸型

Claims (21)

  1. 　ＰＺＴ層と、ＢＬＴ層又はＬａＴａＯｘ層、ＬａＺｒＯｘ層若しくはＳｒＴａＯｘ層からなるＰｂ拡散防止層とが積層された構造を有する強誘電体層と、
    　前記強誘電体層における前記Ｐｂ拡散防止層側の面に配置された酸化物導電体層とを備える積層構造体。
  2. 　前記酸化物導電体層は、ＩＴＯ層、Ｉｎ－Ｏ層又はＩＧＺＯ層からなる請求項１に記載の積層構造体。
  3. 　前記Ｐｂ拡散防止層の厚さは、１０ｎｍ～３０ｎｍの範囲内にある請求項１又は２に記載の積層構造体。
  4. 　前記ＰＺＴ層は、液体プロセスを用いて製造されたものである請求項１～３のいずれかに記載の積層構造体。
  5. 　前記酸化物導電体層は、液体プロセスを用いて製造されたものである請求項１～４のいずれかに記載の積層構造体。
  6. 　前記Ｐｂ拡散防止層は、液体プロセスを用いて製造されたものである請求項１～５のいずれかに記載の積層構造体。
  7. 　チャネル層と、
    　前記チャネル層の導通状態を制御するゲート電極層と、
    　前記チャネル層と前記ゲート電極層との間に配置された強誘電体層からなるゲート絶縁層とを備える強誘電体ゲート薄膜トランジスターであって、
    　前記強誘電体層は、ＰＺＴ層と、ＢＬＴ層又はＬａＴａＯｘ層、ＬａＺｒＯｘ層若しくはＳｒＴａＯｘ層からなるＰｂ拡散防止層とが積層された構造を有し、
    　前記チャネル層及び前記ゲート電極層のうち少なくとも一方は、酸化物導電体層からなり、
    　前記酸化物導電体層は、前記強誘電体層における前記Ｐｂ拡散防止層側の面に配置されている強誘電体ゲート薄膜トランジスター。
  8. 　前記酸化物導電体層は、ＩＴＯ層、Ｉｎ－Ｏ層又はＩＧＺＯ層からなる請求項７に記載の強誘電体ゲート薄膜トランジスター。
  9. 　前記Ｐｂ拡散防止層の厚さは、１０ｎｍ～３０ｎｍの範囲内にある請求項７又は８に記載の強誘電体ゲート薄膜トランジスター。
  10. 　前記ＰＺＴ層は、液体プロセスを用いて製造されたものである請求項７～９のいずれかに記載の強誘電体ゲート薄膜トランジスター。
  11. 　前記酸化物導電体層は、液体プロセスを用いて製造されたものである請求項７～１０のいずれかに記載の強誘電体ゲート薄膜トランジスター。
  12. 　前記Ｐｂ拡散防止層は、液体プロセスを用いて製造されたものである請求項７～１１のいずれかに記載の強誘電体ゲート薄膜トランジスター。
  13. 　前記チャネル層は、前記酸化物導電体層からなる請求項７～１２のいずれかに記載の強誘電体ゲート薄膜トランジスター。
  14. 　前記ゲート電極層は、前記酸化物導電体層からなる請求項７～１２のいずれかに記載の強誘電体ゲート薄膜トランジスター。
  15. 　第１電極層と、
    　第２電極層と、
    　前記第１電極層と前記第２電極層との間に配置された強誘電体層からなる誘電体層とを備える強誘電体薄膜キャパシターであって、
    　前記強誘電体層は、ＰＺＴ層と、ＢＬＴ層又はＬａＴａＯｘ層、ＬａＺｒＯｘ層若しくはＳｒＴａＯｘ層からなるＰｂ拡散防止層とが積層された構造を有し、
    　前記第１電極層及び前記第２電極層のうち少なくとも一方は、酸化物導電体層からなり、
    　前記酸化物導電体層は、前記強誘電体層における前記Ｐｂ拡散防止層側の面に配置されている強誘電体薄膜キャパシター。
  16. 　前記酸化物導電体層は、ＩＴＯ層、Ｉｎ－Ｏ層又はＩＧＺＯ層からなる請求項１５に記載の強誘電体薄膜キャパシター。
  17. 　前記Ｐｂ拡散防止層の厚さは、１０ｎｍ～３０ｎｍの範囲内にある請求項１５又は１６に記載の強誘電体薄膜キャパシター。
  18. 　前記ＰＺＴ層は、液体プロセスを用いて製造されたものである請求項１５～１７のいずれかに記載の強誘電体薄膜キャパシター。
  19. 　前記酸化物導電体層は、液体プロセスを用いて製造されたものである請求項１５～１８のいずれかに記載の強誘電体薄膜キャパシター。
  20. 　前記Ｐｂ拡散防止層は、液体プロセスを用いて製造されたものである請求項１５～１９０のいずれかに記載の強誘電体薄膜キャパシター。
  21. 　前記第１電極層及び前記第２電極層はともに、前記酸化物導電体層からなり、
    　前記強誘電体層は、前記第１電極層側に接して配置された第１Ｐｂ拡散防止層と、ＰＺＴ層と、前記第２電極層に接して配置された第２Ｐｂ拡散防止層とが積層された構造を有する請求項１５～２０のいずれかに記載の強誘電体薄膜キャパシター。
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