TW201324789A - 積層構造體、鐵電閘薄膜電晶體及鐵電薄膜電容器 - Google Patents

積層構造體、鐵電閘薄膜電晶體及鐵電薄膜電容器 Download PDF

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Takaaki Miyasako
Eisuke Tokumitsu
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Abstract

本發明的課題為提供一種以鐵電閘薄膜電晶體的轉移特性容易劣化(例如記憶體視窗的寬度容易變窄)的問題為首，往往起因於Pb原子由PZT層擴散到氧化物導體層而發生的各種問題被解決的鐵電閘薄膜電晶體。本發明的解決手段為一種鐵電閘薄膜電晶體20，包含:通道層28；控制通道層28的導通狀態之閘電極層22；配置於通道層28與閘電極層22之間之由鐵電層構成的閘絕緣層25，閘絕緣層(鐵電層)25具有:PZT層23與BLT層(Pb擴散防止層)24被積層的構造，通道層(氧化物導體層)28配置於閘絕緣層(鐵電層)25中的BLT層(Pb擴散防止層)24側的面。

Description

積層構造體、鐵電閘薄膜電晶體及鐵電薄膜電容器
　　本發明是關於積層構造體、鐵電閘薄膜電晶體及鐵電薄膜電容器。
　　圖18是為了說明習知的鐵電閘薄膜電晶體900而顯示之圖。
　　習知的鐵電閘薄膜電晶體900如圖18所示包含:源電極(source electrode)950及汲電極(drain electrode) 960；位於源電極950與汲電極960之間的通道層(channel layer)940；控制通道層940的導通狀態之閘電極(gate electrode)920；形成於閘電極920與通道層940之間，由鐵電材料(ferroelectric material)構成之閘絕緣層(gate insulating layer)930。此外，在圖18中符號910是表示絕緣性基板。
　　在習知的鐵電閘薄膜電晶體900中，構成閘絕緣層930的材料使用鐵電材料(例如BLT((Bi4-xLaxTi3O12)或PZT(Pb(Zrx, Ti1-x)O3))，構成通道層940的材料使用氧化物導體材料(例如銦錫氧化物(ITO:Indium Tin Oxide))。
　　依照習知的鐵電閘薄膜電晶體900，因構成通道層的材料使用氧化物導體材料，故可提高載子濃度(carrier concentration)，而且構成閘絕緣層的材料使用鐵電材料，故能以低的驅動電壓(drive voltage)高速地進行切換(switching)，其結果，能以低的驅動電壓高速地控制大的電流。而且，因具有良好的磁滯特性(hysteresis characteristic)，故可適合當作記憶體元件(memory element)或蓄電元件(storage element)使用。
　　習知的鐵電閘薄膜電晶體可藉由圖19所示的習知的鐵電閘薄膜電晶體的製造方法製造。圖19是用以說明習知的鐵電閘薄膜電晶體的製造方法而顯示之圖。圖19(a)~圖19(e)為各製程圖，圖19(f)是鐵電閘薄膜電晶體900之俯視圖。
　　首先，如圖19(a)所示，於由在表面形成有SiO2層的Si基板構成的絕緣性基板910上，藉由電子束蒸鍍法(electronbeam evaporation method)形成由Ti(10nm)及Pt(40nm)的積層膜構成的閘電極920。
　　其次，如圖19(b)所示，由閘電極920的上方藉由溶膠凝膠法(sol-gel method)形成由BLT(Bi3.25La0.75Ti3O12)或PZT(Pb(Zr0.4Ti0.6)O3)構成的閘絕緣層930(200nm)。
　　其次，如圖19(c)所示，在閘絕緣層930上藉由RF濺鍍法(Radio Frequency sputtering method:射頻濺鍍法)形成由ITO構成的通道層940(5nm~15nm)。
　　其次，如圖19(d)所示，在通道層940上藉由電子束蒸鍍法真空蒸鍍Ti(30nm)及Pt(30nm)形成源電極950及汲電極960。
　　其次，藉由RIE法(Reactive Ion Etching method:反應性離子蝕刻法)及濕式蝕刻法(wet etching method)(HF:HCl混合液)，由其他的元件區域將元件區域分離。
　　據此，可製造如圖19(e)及圖19(f)所示的鐵電閘薄膜電晶體900。
　　圖20是用以說明習知的鐵電閘薄膜電晶體900的轉移特性(transfer characteristic)而顯示之圖。此外，圖20中符號940a是表示通道，符號940b是表示空乏層。
　　在習知的鐵電閘薄膜電晶體900中，如圖20所示閘電壓(gate voltage)為3V(VG=3V)時的導通狀態電流(ON-state current)得到約10-4A，開關比(on/off ratio)得到1×104，場效遷移率(field-effect mobility)μFE得到10cm2/Vs，記憶體視窗(memory window​)得到約2V的值。
　　[專利文獻1] 日本國特開2006-121029號公報
　　但是，為了可使用遠少於以往的原料及製造能量，且以比以往還短的製程製造如上述優良的鐵電閘薄膜電晶體900，本發明的發明者們想到使用液體製程製造構成上述的鐵電閘薄膜電晶體的層的至少一部分而專心致力進行了研究。
　　本發明的發明者在其研究過程中發現了，當以使用液體製程製造的PZT層當作閘絕緣層，並且以使用液體製程製造的氧化物導體層(例如ITO層)當作通道層時，有鐵電閘薄膜電晶體的轉移特性容易劣化(例如記憶體視窗的寬度容易變窄)的問題。而且發現了，鐵電閘薄膜電晶體的轉移特性容易劣化(例如記憶體視窗的寬度容易變窄)的問題的原因在於Pb原子由PZT層擴散到氧化物導體層。
　　此外，透過本發明的發明者的研究得知，這種現象不是僅發生於鐵電閘薄膜電晶體的情形的現象，而是以鐵電薄膜電容器為首遍及[PZT層與氧化物導體層被積層的積層構造體]全般發生的現象。而且得知，這種現象不是僅發生於[使用液體製程製造的PZT層及使用液體製程製造的氧化物導體層被積層的積層構造體]的情形的現象，而是也同樣發生於使用氣相法(gas phase method)製造了PZT層及氧化物導體層之中至少一方的情形的現象。
　　因此，本發明是鑑於上述的情況所進行的創作，其目的為提供一種以鐵電閘薄膜電晶體的轉移特性容易劣化(例如記憶體視窗的寬度容易變窄)的問題為首，往往起因於Pb原子由PZT層擴散到氧化物導體層而發生的各種問題被解決的積層構造體、鐵電閘薄膜電晶體及鐵電薄膜電容器。
　　本發明的發明者針對為了防止Pb原子由PZT層擴散到氧化物導體層該怎麼辦才好呢，專心致力重複努力的結果發現了，可藉由以由BLT層或LaTaOx層、LaZrOx層或SrTaOx層構成的特性的層當作Pb擴散防止層而介於PZT層與氧化物導體層之間，達成上述的目的，而至完成本發明。
　　[1]、本發明的積層構造體，包含:具有:PZT層，與由BLT層或LaTaOx層、LaZrOx層或SrTaOx層構成的Pb擴散防止層被積層的構造之鐵電層；配置於前述鐵電層中的前述Pb擴散防止層側的面之氧化物導體層。
　　依照本發明的積層構造體，因在PZT層與氧化物導體層之間必定存在由BLT層或LaTaOx層、LaZrOx層或SrTaOx層構成的Pb擴散防止層，故可防止Pb原子由PZT層擴散到氧化物導體層，可解決往往起因於Pb原子由PZT層擴散到氧化物導體層而發生的各種問題。
　　此外在本發明中，鐵電層是指鐵電層全體顯示鐵電性 (ferroelectricity)的層。因此，不僅具有顯示鐵電性的PZT層與顯示鐵電性的BLT層被積層的構造的情形，具有顯示鐵電性的PZT層與顯示順電性(paraelectric)的LaTaOx層、LaZrOx層或SrTaOx層被積層的構造的情形也包含於鐵電層的概念而構成。
　　[2]、在本發明的積層構造體中，前述氧化物導體層由ITO層、In-O層或IGZO層構成較佳。
　　ITO層、In-O層或IGZO層具有Pb原子容易擴散的性質。但是，依照本發明的積層構造體，因在PZT層與氧化物導體層之間必定存在由BLT層或LaTaOx層、LaZrOx層或SrTaOx層構成的Pb擴散防止層，故即使是這種情形，也可解決往往起因於Pb原子由PZT層擴散到氧化物導體層而發生的各種問題。
　　[3]、在本發明的積層構造體中，前述Pb擴散防止層的厚度位於10nm~30nm的範圍內較佳。
　　Pb擴散防止層的厚度位於10nm~30nm的範圍內較佳是根據以下的理由。也就是說乃因當Pb擴散防止層的厚度未滿10nm時，有由PZT層到達氧化物導體層的Pb的量成為無法忽略程度的量的情形。另一方面，乃因當Pb擴散防止層的厚度超過30nm時，當使用BLT層當作Pb擴散防止層時，有起因於構成BLT層的粒子的平均粒徑較大使得鐵電閘薄膜電晶體的漏電流(leakage current)增大的情形，當使用LaTaOx層、LaZrOx層或SrTaOx層當作Pb擴散防止層時，因LaTaOx層、LaZrOx層或SrTaOx層由順電材料構成，故有鐵電層的鐵電性降低的情形。
　　[4]、在本發明的積層構造體中，前述PZT層為使用液體製程而被製造也可以。
　　使用液體製程而被製造的PZT層具有在製造過程中Pb原子容易脫離的性質。但是，依照本發明的積層構造體，因在PZT層與氧化物導體層之間必定存在由BLT層或LaTaOx層、LaZrOx層或SrTaOx層構成的Pb擴散防止層，故即使是這種情形，也可解決往往起因於Pb原子由PZT層擴散到氧化物導體層而發生的各種問題。而且，藉由使用液體製程製造PZT層，成為可使用遠少於以往的原料及製造能量，且以比以往還短的製程製造的積層構造體。
　　[5]、在本發明的積層構造體中，前述氧化物導體層為使用液體製程而被製造也可以。
　　使用液體製程而被製造的氧化物導體層具有Pb原子比使用氣相法而被製造的氧化物導體層還容易擴散的性質。但是，依照本發明的積層構造體，因在PZT層與氧化物導體層之間必定存在由BLT層或LaTaOx層、LaZrOx層或SrTaOx層構成的Pb擴散防止層，故即使是這種情形，也可解決往往起因於Pb原子由PZT層擴散到氧化物導體層而發生的各種問題。而且，藉由使用液體製程製造氧化物導體層，成為可使用遠少於以往的原料及製造能量，且以比以往還短的製程製造的積層構造體。
　　[6]、在本發明的積層構造體中，前述Pb擴散防止層為使用液體製程而被製造也可以。
　　如此，藉由使用液體製程製造Pb擴散防止層，成為可使用遠少於以往的原料及製造能量，且以比以往還短的製程製造的積層構造體。
　　[7]、本發明的鐵電閘薄膜電晶體，包含:通道層；控制前述通道層的導通狀態之閘電極層；配置於前述通道層與前述閘電極層之間之由鐵電層構成的閘絕緣層，前述鐵電層具有:PZT層，與由BLT層或LaTaOx層、LaZrOx層或SrTaOx層構成的Pb擴散防止層被積層的構造，前述通道層及前述閘電極層之中至少一方由氧化物導體層構成，前述氧化物導體層配置於前述鐵電層中的前述Pb擴散防止層側的面。
　　依照本發明的鐵電閘薄膜電晶體，因在PZT層與氧化物導體層之間必定存在由BLT層或LaTaOx層、LaZrOx層或SrTaOx層構成的Pb擴散防止層，故可防止Pb原子由PZT層擴散到氧化物導體層，可解決以鐵電閘薄膜電晶體的轉移特性容易降低(例如記憶體視窗的寬度容易變窄)的問題為首，往往起因於Pb原子由PZT層擴散到氧化物導體層而發生的各種問題。
　　[8]、在本發明的鐵電閘薄膜電晶體中，前述氧化物導體層由ITO層、In-O層或IGZO層構成較佳。
　　ITO層、In-O層或IGZO層具有Pb原子容易擴散的性質。但是，依照本發明的鐵電閘薄膜電晶體，因在PZT層與氧化物導體層之間必定存在由BLT層或LaTaOx層、LaZrOx層或SrTaOx層構成的Pb擴散防止層，故即使是這種情形，也可解決往往起因於Pb原子由PZT層擴散到氧化物導體層而發生的各種問題。
　　[9]、在本發明的鐵電閘薄膜電晶體中，前述Pb擴散防止層的厚度位於10nm~30nm的範圍內較佳。
　　Pb擴散防止層的厚度位於10nm~30nm的範圍內較佳是根據以下的理由。也就是說乃因當Pb擴散防止層的厚度未滿10nm時，有由PZT層到達氧化物導體層的Pb的量成為無法忽略程度的量的情形。而且，乃因當使用BLT層當作Pb擴散防止層時，有鐵電閘薄膜電晶體的轉移特性劣化(例如記憶體視窗的寬度容易變窄)的情形。另一方面，乃因當Pb擴散防止層的厚度超過30nm時，當使用BLT層當作Pb擴散防止層時，有起因於構成BLT層的粒子的平均粒徑較大使得鐵電閘薄膜電晶體的漏電流增大的情形，並且有鐵電閘薄膜電晶體的轉移特性劣化(例如記憶體視窗的寬度容易變窄，或導通狀態電流降低或關閉狀態電流(OFF-state current)增大)的情形，當使用LaTaOx層、LaZrOx層或SrTaOx層當作Pb擴散防止層時，因LaTaOx層、LaZrOx層或SrTaOx層由順電材料構成，故有鐵電層的鐵電性降低的情形。
　　此外，當使用BLT層當作Pb擴散防止層時，前述Pb擴散防止層的厚度位於10nm~20nm的範圍內更佳。
　　乃因當Pb擴散防止層的厚度超過20nm時，也由後述的實施例得知，有鐵電閘薄膜電晶體的轉移特性劣化一些(記憶體視窗的寬度變窄一些)的情形。
　　[10]、在本發明的鐵電閘薄膜電晶體中，前述PZT層為使用液體製程而被製造也可以。
　　使用液體製程而被製造的PZT層具有在製造過程中Pb原子容易脫離的性質。但是，依照本發明的鐵電閘薄膜電晶體，因在PZT層與氧化物導體層之間必定存在由BLT層或LaTaOx層、LaZrOx層或SrTaOx層構成的Pb擴散防止層，故即使是這種情形，也可解決往往起因於Pb原子由PZT層擴散到氧化物導體層而發生的各種問題。而且，藉由使用液體製程製造PZT層，成為可使用遠少於以往的原料及製造能量，且以比以往還短的製程製造的鐵電閘薄膜電晶體。
　　[11]、在本發明的鐵電閘薄膜電晶體中，前述氧化物導體層為使用液體製程而被製造也可以。
　　使用液體製程而被製造的氧化物導體層具有Pb原子比使用氣相法而被製造的氧化物導體層還容易擴散的性質。但是，依照本發明的鐵電閘薄膜電晶體，因在PZT層與氧化物導體層之間必定存在由BLT層或LaTaOx層、LaZrOx層或SrTaOx層構成的Pb擴散防止層，故即使是這種情形，也可解決往往起因於Pb原子由PZT層擴散到氧化物導體層而發生的各種問題。而且，藉由使用液體製程製造氧化物導體層，成為可使用遠少於以往的原料及製造能量，且以比以往還短的製程製造的鐵電閘薄膜電晶體。
　　[12]、在本發明的鐵電閘薄膜電晶體中，前述Pb擴散防止層為使用液體製程而被製造也可以。
　　如此，藉由使用液體製程製造Pb擴散防止層，成為可使用遠少於以往的原料及製造能量，且以比以往還短的製程製造的鐵電閘薄膜電晶體。
　　[13]、在本發明的鐵電閘薄膜電晶體中，前述通道層由前述氧化物導體層構成也可以。
　　若Pb原子擴散到通道層，則鐵電閘薄膜電晶體的轉移特性大大地劣化(例如記憶體視窗的寬度極容易變窄)。但是，依照本發明的鐵電閘薄膜電晶體，因在PZT層與通道層(氧化物導體層)之間必定存在由BLT層或LaTaOx層、LaZrOx層或SrTaOx層構成的Pb擴散防止層，故即使是這種情形，也可解決往往起因於Pb原子由PZT層擴散到通道層而發生的各種問題。
　　[14]、在本發明的鐵電閘薄膜電晶體中，前述閘電極層由前述氧化物導體層構成也可以。
　　若Pb原子擴散到閘電極層，則鐵電閘薄膜電晶體的可靠度(reliability)降低。但是，依照本發明的鐵電閘薄膜電晶體，因在PZT層與閘電極層(氧化物導體層)之間必定存在由BLT層或LaTaOx層、LaZrOx層或SrTaOx層構成的Pb擴散防止層，故可防止Pb原子擴散到閘電極層，可提高鐵電閘薄膜電晶體的可靠度。
　　此外，在本發明的鐵電閘薄膜電晶體中，更具備與通道層相接而被配置的源電極層及汲電極層也可以。
　　而且，在本發明的鐵電閘薄膜電晶體中，更具備由與前述通道層同一層構成的源電極層及汲電極層也可以。
　　在此情形下，在本發明的鐵電閘薄膜電晶體中，具有通道層的層厚比源電極層的層厚及汲電極層的層厚薄的段差(level difference)構造較佳，這種段差構造使用壓花成形(embossing molding)技術形成較佳。
　　[15]、本發明的鐵電薄膜電容器，包含:第一電極層；第二電極層；配置於前述第一電極層與前述第二電極層之間之由鐵電層構成的介電質層(dielectric layer)，前述鐵電層具有:PZT層，與由BLT層或LaTaOx層、LaZrOx層或SrTaOx層構成的Pb擴散防止層被積層的構造，前述第一電極層及前述第二電極層之中至少一方由氧化物導體層構成，前述氧化物導體層配置於前述鐵電層中的前述Pb擴散防止層側的面。
　　依照本發明的鐵電薄膜電容器，因在PZT層與氧化物導體層之間必定存在由BLT層或LaTaOx層、LaZrOx層或SrTaOx層構成的Pb擴散防止層，故可防止Pb原子由PZT層擴散到氧化物導體層，可解決鐵電薄膜電容器的電特性(electrical characteristics)容易劣化(例如可充放電的次數容易降低)的問題。
　　[16]、在本發明的鐵電薄膜電容器中，前述氧化物導體層由ITO層、In-O層或IGZO層構成較佳。
　　ITO層、In-O層或IGZO層具有Pb原子容易擴散的性質。但是，依照本發明的鐵電薄膜電容器，因在PZT層與氧化物導體層之間必定存在由BLT層或LaTaOx層、LaZrOx層或SrTaOx層構成的Pb擴散防止層，故即使是這種情形，也可解決往往起因於Pb原子由PZT層擴散到氧化物導體層而發生的各種問題。
　　[17]、在本發明的鐵電薄膜電容器中，前述Pb擴散防止層的厚度位於10nm~30nm的範圍內較佳。
　　Pb擴散防止層的厚度位於10nm~30nm的範圍內較佳是根據以下的理由。也就是說乃因當Pb擴散防止層的厚度未滿10nm時，有由PZT層到達氧化物導體層的Pb的量成為無法忽略程度的量的情形。而且，乃因有起因於此，鐵電薄膜電容器的電特性容易劣化(例如可充放電的次數容易降低)的情形。另一方面，乃因當Pb擴散防止層的厚度超過30nm時，當使用BLT層當作Pb擴散防止層時，有起因於構成BLT層的粒子的平均粒徑較大使得鐵電薄膜電容器的漏電流增大的情形，當使用LaTaOx層、LaZrOx層或SrTaOx層當作Pb擴散防止層時，因LaTaOx層、LaZrOx層或SrTaOx層由順電材料構成，故有鐵電層的鐵電性降低的情形。
　　[18]、在本發明的鐵電薄膜電容器中，前述PZT層為使用液體製程而被製造也可以。
　　使用液體製程而被製造的PZT層具有在製造過程中Pb原子容易脫離的性質。但是，依照本發明的鐵電薄膜電容器，因在PZT層與氧化物導體層之間必定存在由BLT層或LaTaOx層、LaZrOx層或SrTaOx層構成的Pb擴散防止層，故即使是這種情形，也可解決往往起因於Pb原子由PZT層擴散到氧化物導體層而發生的各種問題。而且，藉由使用液體製程製造PZT層，成為可使用遠少於以往的原料及製造能量，且以比以往還短的製程製造的鐵電薄膜電容器。
　　[19]、在本發明的鐵電薄膜電容器中，前述氧化物導體層為使用液體製程而被製造也可以。
　　使用液體製程而被製造的氧化物導體層具有Pb原子比使用氣相法而被製造的氧化物導體層還容易擴散的性質。但是，依照本發明的鐵電薄膜電容器，因在PZT層與氧化物導體層之間必定存在由BLT層或LaTaOx層、LaZrOx層或SrTaOx層構成的Pb擴散防止層，故即使是這種情形，也可解決往往起因於Pb原子由PZT層擴散到氧化物導體層而發生的各種問題。而且，藉由使用液體製程製造氧化物導體層，成為可使用遠少於以往的原料及製造能量，且以比以往還短的製程製造的鐵電薄膜電容器。
　　[20]、在本發明的鐵電薄膜電容器中，前述Pb擴散防止層為使用液體製程而被製造也可以。
　　如此，藉由使用液體製程製造Pb擴散防止層，成為可使用遠少於以往的原料及製造能量，且以比以往還短的製程製造的鐵電薄膜電容器。
　　[21]、在本發明的鐵電薄膜電容器中，前述第一電極層及前述第二電極層由前述氧化物導體層構成，前述鐵電層具有:相接於前述第一電極層而被配置的第一Pb擴散防止層，與PZT層，與相接於前述第二電極層而被配置的第二Pb擴散防止層被積層的構造也可以。
　　藉由以這種構成，成為對稱性高的鐵電薄膜電容器。而且，成為可使用液體製程比較容易地製造的鐵電薄膜電容器。
　　此外在本發明中，PZT是以[Pb(Zrx, Ti1-x)O3]表示的鐵電物質，BLT是以[Bi4-xLaxTi3O12]表示的鐵電物質。而且，LaTaOx是由La及Ta的複合氧化物(complex oxide)構成的順電物質，LaZrOx是由La及Zr的複合氧化物構成的順電物質，SrTaOx是由Sr及Ta的複合氧化物構成的順電物質。而且，ITO是由In及Zn的複合氧化物構成的氧化物導體物質，In-O是由In的氧化物構成的氧化物導體物質，IGZO是由In、Ga及Zn的複合氧化物構成的氧化物導體物質。
　　圖1是用以說明與實施形態一有關的鐵電閘薄膜電晶體20而顯示之圖。
　　圖2是用以說明製造與實施形態一有關的鐵電閘薄膜電晶體20用的方法而顯示之圖。
　　圖3是用以說明與實施形態二有關的鐵電薄膜電容器30而顯示之圖。
　　圖4是用以說明製造與實施形態二有關的鐵電薄膜電容器30用的方法而顯示之圖。
　　圖5是用以說明與實施形態三有關的鐵電閘薄膜電晶體100而顯示之圖。
　　圖6是用以說明製造與實施形態三有關的鐵電閘薄膜電晶體100用的方法而顯示之圖。
　　圖7是用以說明製造與實施形態三有關的鐵電閘薄膜電晶體100用的方法而顯示之圖。
　　圖8是用以說明製造與實施形態三有關的鐵電閘薄膜電晶體100用的方法而顯示之圖。
　　圖9是用以說明製造與實施形態三有關的鐵電閘薄膜電晶體100用的方法而顯示之圖。
　　圖10是用以說明與試驗例一及二有關的鐵電閘薄膜電晶體20、90而顯示之圖。
　　圖11是用以說明與試驗例一及二有關的鐵電閘薄膜電晶體20、90的剖面構造而顯示之圖。
　　圖12是用以說明與試驗例一及二有關的鐵電閘薄膜電晶體20、90的剖面構造而顯示之圖。
　　圖13是顯示與試驗例一及二有關的鐵電閘薄膜電晶體20、90中的Pb的分布之圖。
　　圖14是顯示與試驗例一及二有關的鐵電閘薄膜電晶體20、90的轉移特性之圖。
　　圖15是顯示與試驗例三~八有關的鐵電閘薄膜電晶體20a~20f的轉移特性之圖。
　　圖16是顯示與試驗例一~八有關的鐵電閘薄膜電晶體20、90、20a~20f的評價結果之圖。
　　圖17是顯示使用LaTaOx層、LaZrOx層或SrTaOx層的鐵電薄膜電容器中的漏電流之圖。
　　圖18是用以說明習知的鐵電閘薄膜電晶體900而顯示之圖。
　　圖19是用以說明習知的鐵電閘薄膜電晶體的製造方法而顯示之圖。
　　圖20是用以說明習知的鐵電閘薄膜電晶體900的電特性而顯示之圖。
　　以下針對本發明的積層構造體、鐵電閘薄膜電晶體及鐵電薄膜電容器，根據圖示的實施的形態進行說明。
　　[實施形態一]
　　圖1是用以說明與實施形態一有關的鐵電閘薄膜電晶體20而顯示之圖。
　　與實施形態一有關的鐵電閘薄膜電晶體20如圖1所示為具備如下構成要素的鐵電閘薄膜電晶體:通道層28；控制通道層28的導通狀態之閘電極層22；配置於通道層28與閘電極層22之間之由鐵電層構成的閘絕緣層25。閘絕緣層(鐵電層)25具有:PZT層23，與由BLT層構成的Pb擴散防止層24被積層的構造。通道層28由當作氧化物導體層的ITO層構成。通道層(氧化物導體層)28配置於閘絕緣層(鐵電層)25中的Pb擴散防止層24側的面。此外，在圖1中符號21是表示由在表面形成有SiO2層的Si基板構成的絕緣性基材，符號26是表示源電極，符號27是表示汲電極。符號10是表示本發明的積層構造體。
　　PZT層23、通道層(氧化物導體層)28及Pb擴散防止層24都是使用液體製程而被製造。Pb擴散防止層(BLT層)24的厚度位於例如10nm~30nm的範圍內。
　　與實施形態一有關的鐵電閘薄膜電晶體20可藉由以下所示的方法製造。以下依製程順序進行說明。
　　圖2是用以說明製造與實施形態一有關的鐵電閘薄膜電晶體20用的方法而顯示之圖。圖2(a)~圖2(e)為各製程圖。
　　(1)、基材製備製程
　　製備於由在表面形成有SiO2層的Si基板構成的絕緣性基材21上形成有由[Ti(10nm)及Pt(40nm)的積層膜]構成的閘電極層22的基材(參照圖2(a)。田中貴金屬製)。基材的平面尺寸為20mm×20mm。
　　(2)、閘絕緣層形成製程
　　(2-1)、PZT層形成製程
　　製備藉由進行熱處理而成為PZT層的PZT溶膠-凝膠溶液(PZTsol-gel solution)(三菱材料股份有限公司製/8重量%的金屬烷氧化物型(metal alkoxide type)/Pb:Zr:Ti=1.2:0.4:0.6)。
　　其次，藉由重複4次[在閘電極層22上使用旋塗法(spin coating method)塗佈上述的PZT溶膠-凝膠溶液(例如2500rpm、30秒)，然後將基材放置在熱板(hot plate)上以空氣中150℃使其乾燥1分鐘後，以250℃使其乾燥5分鐘的操作]，形成PZT層的前驅物組成物層(precursor composition layer)(層厚320nm)。
　　最後，藉由將PZT層的前驅物組成物層承載於表面溫度為400度的熱板上10分鐘後，使用RTA(Rapid Thermal Annealing:快速熱退火)裝置並以空氣中高溫(650℃、15分鐘)進行熱處理，形成PZT層23(層厚160nm)(參照圖2(b))。
　　(2-2)、BLT層形成製程
　　製備藉由進行熱處理而成為BLT層的BLT溶膠-凝膠溶液(三菱材料股份有限公司製/5重量%的金屬烷氧化物型/Bi:La:Ti=3.40:0.75:3.0)。
　　其次，藉由在PZT層23上使用旋塗法塗佈上述的BLT溶膠-凝膠溶液(例如2500rpm、30秒)，然後將基材放置在熱板上以空氣中150℃使其乾燥1分鐘後，以250℃使其乾燥5分鐘，形成BLT層的前驅物組成物層(層厚40nm)。
　　最後，藉由將BLT層的前驅物組成物層承載於表面溫度為500度的熱板上10分鐘後，使用RTA裝置並以氧環境下高溫(700℃、15分鐘)進行熱處理，形成BLT層(Pb擴散防止層)24(層厚20nm)(參照圖2(c))。
　　(3)、源電極/汲電極形成製程
　　在BLT層(Pb擴散防止層)24中的表面規定部位使用濺鍍法(sputtering method)及微影法（photolithographic method)，形成由Pt構成的源電極層26及汲電極層27(參照圖2(d))。
　　(4)、通道層形成製程
　　首先，製備藉由進行熱處理而成為ITO層的含有金屬羧酸鹽(metal carboxylate)的ITO溶液(高純度化學研究所股份有限公司製的功能性液體材料(商品名:ITO-05C)、原液(stock solution):稀釋液(diluent)=1:1.5)。此外，在該ITO溶液添加有於完成時通道層28的載子濃度成為1×1015cm-3~1×1021cm-3的範圍內的濃度的雜質。
　　其次，藉由在BLT層(Pb擴散防止層)24的表面上，以跨過源電極層26及汲電極層27的方式，使用旋塗法塗佈ITO溶液(例如3000rpm、30秒)，然後將基材放置在熱板上以空氣中150℃使其乾燥1分鐘後以250℃使其乾燥5分鐘，進而然後以400℃使其乾燥15分鐘，形成ITO層的前驅物組成物層(層厚40nm)。
　　最後，藉由將ITO層的前驅物組成物層承載於表面溫度為250℃的熱板上10分鐘後，使用RTA裝置並以空氣中450℃、30分(前半15分氧環境、後半15分氮環境)的條件對前驅物組成物層加熱，形成通道層28(層厚20nm)(參照圖2(e))。
　　可藉由以上的製程製造與實施形態一有關的鐵電閘薄膜電晶體20。
　　依照與實施形態一有關的鐵電閘薄膜電晶體20，因在PZT層23與ITO層(通道層)28之間存在由BLT層24構成的Pb擴散防止層，故也由後述的實施例得知，可防止Pb原子由PZT層23擴散到ITO層(通道層)28，可解決以鐵電閘薄膜電晶體的轉移特性容易降低(例如記憶體視窗的寬度容易變窄)的問題為首，往往起因於Pb原子由PZT層擴散到氧化物導體層而發生的各種問題。
　　而且，依照與實施形態一有關的鐵電閘薄膜電晶體20，因當作Pb擴散防止層的BLT層(Pb擴散防止層)24的厚度位於10nm~30nm的範圍內(20nm)，故能以更高的水準(level)防止Pb原子由PZT層23擴散到ITO層(通道層)28，能以更高的水準防止鐵電閘薄膜電晶體的轉移特性容易劣化(例如記憶體視窗的寬度容易變窄，關閉狀態電流容易增大)的問題。
　　[實施形態二]
　　圖3是用以說明與實施形態二有關的鐵電薄膜電容器30而顯示之圖。
　　與實施形態二有關的鐵電薄膜電容器30如圖3所示具備:第一電極層32；第二電極層36；配置於第一電極層32與第二電極層36之間之由鐵電層構成的介電質層35。介電質層(鐵電層)35具有:PZT層33，與由BLT層構成的Pb擴散防止層34被積層的構造。第二電極層36由當作氧化物導體層的ITO層構成。第二電極層(氧化物導體層)36配置於介電質層(鐵電層)35中的BLT層(Pb擴散防止層)34側的面。此外，圖3中符號31是表示由在表面形成有SiO2層的Si基板構成的絕緣性基材。符號10是表示本發明的積層構造體。
　　PZT層23、第二電極層(ITO層)36及BLT層(Pb擴散防止層)34都是使用液體製程而被製造。BLT層(Pb擴散防止層)34的厚度位於例如10nm~30nm的範圍內。
　　與實施形態二有關的鐵電薄膜電容器30可藉由以下所示的方法製造。以下依製程順序進行說明。
　　圖4是用以說明製造與實施形態二有關的鐵電薄膜電容器30用的方法而顯示之圖。圖4(a)~圖4(d)為各製程圖。
　　(1)、基材製備製程
　　製備於由在表面形成有SiO2層的Si基板構成的絕緣性基材31上形成有由[Ti(10nm)及Pt(40nm)的積層膜]構成的第一電極層32的基材(參照圖4(a)。田中貴金屬製)。基材的平面尺寸為20mm×20mm。
　　(2)、介電質層形成製程
　　(2-1)、PZT層形成製程
　　製備藉由進行熱處理而成為PZT層的PZT溶膠-凝膠溶液(三菱材料股份有限公司製/8重量%的金屬烷氧化物型/Pb:Zr:Ti=1.2:0.4:0.6)。
　　其次，藉由重複4次[在第一電極層32上使用旋塗法塗佈上述的PZT溶膠-凝膠溶液(例如2500rpm、30秒)，然後將基材放置在熱板上以空氣中150℃使其乾燥1分鐘後，以250℃使其乾燥5分鐘的操作]，形成PZT層的前驅物組成物層(層厚320nm)。
　　最後，藉由將PZT層的前驅物組成物層承載於表面溫度為400度的熱板上10分鐘後，使用RTA裝置並以空氣中高溫(650℃、15分鐘)進行熱處理，形成PZT層33(層厚160nm)(參照圖4(b))。
　　(2-2)、BLT層形成製程
　　製備藉由進行熱處理而成為BLT層的BLT溶膠-凝膠溶液(三菱材料股份有限公司製/5重量%的金屬烷氧化物型/Bi:La:Ti=3.40:0.75:3.0)。
　　其次，藉由在PZT層33上使用旋塗法塗佈上述的BLT溶膠-凝膠溶液(例如2500rpm、30秒)，然後將基材放置在熱板上以空氣中150℃使其乾燥1分鐘後，以250℃使其乾燥5分鐘，形成BLT層的前驅物組成物層(層厚40nm)。
　　最後，藉由將BLT層的前驅物組成物層承載於表面溫度為500度的熱板上10分鐘後，使用RTA裝置並以氧環境下高溫(700℃、15分鐘)進行熱處理，形成BLT層(Pb擴散防止層)34 (層厚20nm)(參照圖4(c))。
　　(3)、第二電極層形成製程
　　首先，製備藉由進行熱處理而成為ITO層的含有金屬羧酸鹽的ITO溶液(高純度化學研究所股份有限公司製的功能性液體材料(商品名:ITO-05C)、原液:稀釋液=1:1.5)。此外，在該ITO溶液添加有於完成時通道層28的載子濃度成為1×1015cm-3~1×1021cm-3的範圍內的濃度的雜質。
　　其次，藉由重複4次[在BLT層(Pb擴散防止層)34的表面上使用旋塗法塗佈ITO溶液(例如3000rpm、30秒)，然後將基材放置在熱板上以空氣中150℃使其乾燥1分鐘後，以250℃使其乾燥5分鐘，進而然後以400℃使其乾燥15分鐘的操作]，形成ITO層的前驅物組成物層(層厚160nm)。
　　最後，藉由將ITO層的前驅物組成物層承載於表面溫度為250℃的熱板上10分鐘後，使用RTA裝置並以空氣中450℃、30分(前半15分氧環境、後半15分氮環境)的條件對前驅物組成物層加熱，形成由ITO層構成的第二電極層36(層厚80nm)(參照圖2(e))。
　　可藉由以上的製程製造與實施形態二有關的鐵電薄膜電容器30。
　　依照與實施形態二有關的鐵電薄膜電容器30，因在PZT層33與ITO層36之間存在由BLT層34構成的Pb擴散防止層，故可防止Pb原子由PZT層33擴散到第二電極層(ITO層)36，可解決鐵電薄膜電容器的電特性容易劣化(例如可充放電的次數容易降低)的問題。
　　而且，依照與實施形態二有關的鐵電薄膜電容器30，因BLT層34的厚度位於10nm~30nm的範圍內(20nm)，故能以更高的水準防止Pb原子由PZT層33擴散到第二電極層(ITO層)36，能以更高的水準解決鐵電薄膜電容器的電特性容易劣化(例如可充放電的次數容易降低)的問題。
　　[實施形態三]
　　1、與實施形態三有關的鐵電閘薄膜電晶體100
　　圖5是用以說明與實施形態三有關的鐵電閘薄膜電晶體100而顯示之圖。圖5(a)是鐵電閘薄膜電晶體100的俯視圖，圖5(b)是圖5(a)的A1-A1剖面圖，圖5(c)是圖5(a)的A2-A2剖面圖。
　　與實施形態三有關的鐵電閘薄膜電晶體100如圖5(a)及圖5(b)所示具備:包含源極區域144及汲極區域146以及通道區域142之氧化物導體層140；控制通道區域142的導通狀態之閘電極120；形成於閘電極120與通道區域142之間，由鐵電材料構成之閘絕緣層130。通道區域142的層厚比源極區域144的層厚及汲極區域146的層厚薄。通道區域142的層厚較佳為源極區域144的層厚及汲極區域146的層厚的1/2以下。閘電極120如圖5(a)及圖5(c)所示，透過貫通孔(through hole)150連接於露出到外部的閘墊(gate pad)122。
　　在與實施形態三有關的鐵電閘薄膜電晶體100中，通道區域142的層厚比源極區域144的層厚及汲極區域146的層厚薄的氧化物導體層140是使用壓花成形技術而形成。
　　在與實施形態三有關的鐵電閘薄膜電晶體100中，通道區域142的載子濃度及層厚被設定為如在將關閉(OFF)的控制電壓施加於閘電極120時，通道區域142空乏化的值。具體上，通道區域142的載子濃度位於1×1015cm-3~1×1021cm-3的範圍內，通道區域142的層厚位於5nm~100nm的範圍內。
　　此外，在與實施形態三有關的鐵電閘薄膜電晶體100中，源極區域144及汲極區域146的層厚位於50nm~1000nm的範圍內。
　　氧化物導體層140例如由銦錫氧化物(ITO)構成，閘絕緣層130例如由具有PZT層132及BLT層134被積層的構造之鐵電層構成。PZT層132的厚度為160nm，BLT層134的厚度為20nm。閘電極120及閘墊122例如由鎳酸鑭(LNO(LaNiO3))構成。絕緣性基板110例如由在Si基板的表面隔著SiO2層及Ti層形成STO(SrTiO)層的絕緣性基板構成。
　　2、與實施形態三有關的鐵電閘薄膜電晶體100的製造方法
　　與實施形態三有關的鐵電閘薄膜電晶體100可藉由以下所示的鐵電閘薄膜電晶體的製造方法製造。以下依製程順序進行說明。
　　圖6~圖9是用以說明製造與實施形態三有關的鐵電閘薄膜電晶體100的方法而顯示之圖。圖6(a)~圖6(f)、圖7(a)~圖7(f)、圖8(a)~圖8(e)及圖9(a)~圖9(e)為各製程圖。此外，在各製程圖中左側所示的圖是對應圖5(b)的圖，右側所示的圖是對應圖5(c)的圖。
　　(1)、閘電極形成製程
　　首先，製備藉由進行熱處理而成為LNO(鎳酸鑭)層的液體材料。具體上，製備含有金屬無機鹽(metal inorganic salt)(硝酸鑭(lanthanum nitrate)(六水合物(hexahydrate))及醋酸鎳(nickel acetate)(四水合物(tetrahydrate)))的LNO溶液(溶劑:2－甲氧基乙醇(2-methoxyethanol))。
　　其次，如圖6(a)及圖6(b)所示，在絕緣性基板110中的一方的表面使用旋塗法塗佈LNO溶液(例如500rpm、25秒)，然後藉由將絕緣性基板110放置在熱板上以60℃使其乾燥1分鐘，形成LNO(鎳酸鑭)層的前驅物組成物層120’(層厚300nm)。
　　其次，如圖6(c)及圖6(d)所示，藉由使用對應閘電極120及閘墊122的區域成為凹而形成的凹凸模M2(高低差300nm)，以150℃對前驅物組成物層120’施以壓花加工，在前驅物組成物層120’形成壓花構造(凸部的層厚300nm、凹部的層厚50nm)。施以壓花加工時的壓力是以5MPa。
　　其次，藉由對前驅物組成物層120’進行全面蝕刻，如圖6(e)所示，由對應閘電極120及閘墊122的區域以外的區域完全除去前驅物組成物層。全面蝕刻製程是使用濕式蝕刻技術不使用真空製程而進行。
　　最後，藉由使用RTA裝置並以高溫(650℃、10分鐘)對前驅物組成物層120’進行熱處理，如圖6(f)所示，由前驅物組成物層120’形成由LNO(鎳酸鑭)層構成的閘電極120及閘墊122。
　　(2)、閘絕緣層形成製程
　　(2-1)、PZT層形成製程
　　首先，製備藉由進行熱處理而成為PZT的PZT溶膠-凝膠溶液(三菱材料股份有限公司製、PZT溶膠-凝膠溶液)。
　　其次，如圖7(a)及圖7(b)所示，藉由重複3次[在絕緣性基板110中的一方的表面上使用旋塗法塗佈上述的PZT溶膠-凝膠溶液(例如2000rpm、25秒)，然後將絕緣性基板110放置在熱板上以250℃使其乾燥5分鐘的操作]，形成PZT層的前驅物組成物層132’(層厚300nm)。
　　其次，如圖7(b)~圖7(d)所示，藉由使用對應貫通孔150的區域成為凸而形成的凹凸模M3(高低差300nm)，以150℃對前驅物組成物層132’施以壓花加工，在前驅物組成物層132’形成對應貫通孔150的壓花構造。
　　其次，藉由對前驅物組成物層132’進行全面蝕刻，如圖7(e)所示，由對應貫通孔150的區域完全除去前驅物組成物層132’。全面蝕刻製程是使用濕式蝕刻技術不使用真空製程而進行。
　　最後，藉由使用RTA裝置並以高溫(650℃、10分鐘)對前驅物組成物層132’進行熱處理，如圖7(f)所示，由前驅物組成物層132’形成PZT層132(150nm)。
　　(2-2)、BLT層形成製程
　　首先，製備藉由進行熱處理而成為BLT層的BLT溶膠-凝膠溶液(高純度化學股份有限公司製、BLT溶膠-凝膠溶液)。
　　其次，如圖8(a)所示，在PZT層132上使用旋塗法塗佈上述的BLT溶膠-凝膠溶液(例如2000rpm、25秒)，然後藉由將絕緣性基板110放置在熱板上以250℃使其乾燥5分鐘，形成BLT層的前驅物組成物層134’(層厚40nm)。
　　其次，如圖8(b)及圖8(c)所示，藉由使用對應貫通孔150的區域成為凸而形成的凹凸模M4，以150℃對前驅物組成物層134’施以壓花加工，在前驅物組成物層134’形成對應貫通孔150的壓花構造。此外，圖8(c)中符號134’z是表示前驅物組成物層134’的殘膜。
　　其次，藉由對前驅物組成物層134’進行全面蝕刻，如圖8(d)所示，由對應貫通孔150的區域完全除去前驅物組成物層134’(殘膜134’z)。全面蝕刻製程是使用濕式蝕刻技術不使用真空製程而進行。
　　最後，藉由使用RTA裝置並以高溫(650℃、10分鐘)對前驅物組成物層134’進行熱處理，如圖8(e)所示，由前驅物組成物層134’形成BLT層134(層厚20nm)。
　　(3)、氧化物導體層形成製程
　　首先，製備藉由進行熱處理而成為ITO層的含有金屬羧酸鹽的ITO溶液(高純度化學研究所股份有限公司製(商品名:ITO-05C)、原液:稀釋液=1:1.5)。此外，在該ITO溶液添加有於完成時通道區域142的載子濃度成為1×1015cm-3~1×1021cm-3的範圍內的濃度的雜質。
　　其次，如圖9(a)所示藉由在絕緣性基板110中的一方的表面上使用旋塗法塗佈上述的ITO溶液(例如2000rpm、25秒)，然後將絕緣性基板110放置在熱板上以150℃使其乾燥3分鐘，形成ITO層的前驅物組成物層140’。
　　其次，如圖9(a)及圖9(c)所示，藉由使用對應通道區域142的區域比對應源極區域144的區域及對應汲極區域146的區域還凸而形成的凹凸模M5(高低差350nm)，對前驅物組成物層140’施以壓花加工，在前驅物組成物層140’形成壓花構造(凸部的層厚350nm，凹部的層厚100nm)。據此，前驅物組成物層140’之中成為通道區域142的部分的層厚比其他的部分薄。
　　此外，凹凸模M5具有對應元件分離區域(element isolation region)160(參照圖9(d))及貫通孔150(參照圖9(e))的區域比對應通道區域142的區域更凸的構造，藉由對絕緣性基板110中的一方的表面全面施以濕式蝕刻，一邊使成為通道區域142的部分成規定的厚度，一邊也由對應元件分離區域160及貫通孔150的區域完全除去前驅物組成物層140’(參照圖9(d))。凹凸模M5具有對應元件分離區域160的區域部分成前端較窄的形狀也可以。
　　最後，藉由對前驅物組成物層140’施以熱處理(在熱板上以400℃、10分的條件進行前驅物組成物層140’的燒成，然後使用RTA裝置以650℃、30分(前半15分氧環境、後半的15分氮環境)的條件將前驅物組成物層140’加熱)，形成包含源極區域144、汲極區域146及通道區域142的氧化物導體層140，可製造具有如圖9(e)所示的下閘極(bottom gate)構造之與實施形態三有關的鐵電閘薄膜電晶體100。
　　3、與實施形態三有關的鐵電閘薄膜電晶體100的功效
　　依照與實施形態三有關的鐵電閘薄膜電晶體100，因構成通道區域142的材料使用氧化物導電性材料，故可提高載子濃度，而且因構成閘絕緣層130的材料使用鐵電材料，故能以低的驅動電壓高速地進行切換，其結果，與習知的鐵電閘薄膜電晶體900的情形一樣，能以低的驅動電壓高速地控制大的電流。而且，因構成閘絕緣層130的材料使用鐵電材料，故具有良好的磁滯特性，與習知的鐵電閘薄膜電晶體900的情形一樣，可適合當作記憶體元件或蓄電元件使用。
　　而且，依照與實施形態三有關的鐵電閘薄膜電晶體100，因僅藉由形成通道區域142的層厚比源極區域144的層厚及汲極區域146的層厚薄的氧化物導體層140，就可製造鐵電閘薄膜電晶體，故也無須像習知的鐵電閘薄膜電晶體900的情形般由不同的材料形成通道區域與源極區域及汲極區域，可使用遠少於以往的原料及製造能量，且以比以往還短的製程製造如上述優良的鐵電閘薄膜電晶體。
　　而且，依照與實施形態三有關的鐵電閘薄膜電晶體100，因氧化物導體層、閘電極及閘絕緣層都使用液體製程形成，故可使用壓花成形加工技術製造鐵電閘薄膜電晶體，可使用遠少於以往的原料及製造能量，且以比以往還短的製程製造如上述優良的鐵電閘薄膜電晶體。
　　而且，依照與實施形態三有關的鐵電閘薄膜電晶體100，因在PZT層132與氧化物導體層140(源極區域144、汲極區域146及通道區域142)之間存在由BLT層134構成的Pb擴散防止層，故也由後述的實施例得知，可防止Pb原子由PZT層132擴散到ITO層142，可解決以鐵電閘薄膜電晶體的轉移特性容易降低(例如記憶體視窗的寬度容易變窄)的問題為首，往往起因於Pb原子由PZT層擴散到氧化物導體層而發生的各種問題。
　　而且，依照與實施形態三有關的鐵電閘薄膜電晶體100，因BLT層134的厚度位於10nm~30nm的範圍內(20nm)，故能以更高的水準防止Pb原子由PZT層132擴散到ITO層142，能以更高的水準解決以鐵電閘薄膜電晶體的轉移特性容易劣化(例如記憶體視窗的寬度容易變窄)的問題為首，往往起因於Pb原子由PZT層擴散到氧化物導體層而發生的各種問題。而且，也能解決有鐵電閘薄膜電晶體的轉移特性容易劣化(例如導通狀態電流降低或關閉狀態電流增大)的情形的問題。
　　[實施形態四]
　　與實施形態四有關的鐵電閘薄膜電晶體102(未圖示)基本上具有與實施形態三有關的鐵電閘薄膜電晶體100一樣的構成，但Pb擴散防止層不是BLT層而是具備LaTaOx層此點和與實施形態三有關的鐵電閘薄膜電晶體100的情形不同。而且，與實施形態四有關的鐵電閘薄膜電晶體102除了實施以下的LaTaOx層形成製程以取代BLT層形成製程以外，其餘藉由實施與製造與實施形態三有關的鐵電閘薄膜電晶體100的方法的情形一樣的方法，製造與實施形態四有關的鐵電閘薄膜電晶體102。因此，以下製造與實施形態四有關的鐵電閘薄膜電晶體102的方法之中，僅說明LaTaOx層形成製程。
　　(2-2)、LaTaOx層形成製程
　　首先，製備藉由進行熱處理而成為LaTaOx層的液體材料。具體上，製備含有乙酸鑭(lanthanum acetate)及丁氧基鉭(Ta butoxide)的LaTaOx溶液(溶劑:丙酸(propionic acid))。
　　其次，藉由在PZT層上使用旋塗法塗佈上述的LaTaOx溶液(例如2000rpm、25秒)，然後將絕緣性基板放置在熱板上以空氣中250℃使其乾燥5分鐘，形成LaTaOx層的前驅物組成物層(層厚40nm)。
　　其次，藉由使用對應貫通孔的區域成為凸而形成的凹凸模，以150℃對前驅物組成物層施以壓花加工，在前驅物組成物層形成對應貫通孔的壓花構造。
　　其次，藉由對前驅物組成物層進行全面蝕刻，由對應貫通孔的區域完全除去前驅物組成物層(殘膜)。全面蝕刻製程是使用濕式蝕刻技術不使用真空製程而進行。
　　最後，藉由將LaTaOx層的前驅物組成物層承載於表面溫度為250℃的熱板上10分鐘後，使用RTA裝置並以氧環境下高溫(550℃、10分鐘)進行熱處理，由前驅物組成物層形成LaTaOx層(Pb擴散防止層)(層厚20nm)。
　　如此，與實施形態四有關的鐵電閘薄膜電晶體102雖然Pb擴散防止層的構成和與實施形態三有關的鐵電閘薄膜電晶體100的情形不同，但因構成通道區域的材料使用氧化物導電性材料，故可提高載子濃度，而且因構成閘絕緣層的材料使用鐵電材料，故能以低的驅動電壓高速地進行切換，其結果，與習知的鐵電閘薄膜電晶體900的情形一樣，能以低的驅動電壓高速地控制大的電流。而且，因構成閘絕緣層的材料使用鐵電材料，故具有良好的磁滯特性，與習知的鐵電閘薄膜電晶體900的情形一樣，可適合當作記憶體元件或蓄電元件使用。
　　而且，因僅藉由形成通道區域的層厚比源極區域的層厚及汲極區域的層厚薄的氧化物導體層，就可製造鐵電閘薄膜電晶體，故也無須像習知的鐵電閘薄膜電晶體900的情形般由不同的材料形成通道區域與源極區域及汲極區域，可使用遠少於以往的原料及製造能量，且以比以往還短的製程製造如上述優良的鐵電閘薄膜電晶體。
　　而且，因氧化物導體層、閘電極及閘絕緣層都使用液體製程形成，故可使用壓花成形加工技術製造鐵電閘薄膜電晶體，可使用遠少於以往的原料及製造能量，且以比以往還短的製程製造如上述優良的鐵電閘薄膜電晶體。
　　而且，因在PZT層與氧化物導體層(源極區域、汲極區域及通道區域)之間存在由LaTaOx層構成的Pb擴散防止層，故可防止Pb原子由PZT層擴散到ITO層，可解決以鐵電閘薄膜電晶體的轉移特性容易降低(例如記憶體視窗的寬度容易變窄)的問題為首，往往起因於Pb原子由PZT層擴散到氧化物導體層而發生的各種問題。
　　而且，因LaTaOx層的厚度位於10nm~30nm的範圍內(20nm)，故能以更高的水準防止Pb原子由PZT層擴散到ITO層，能以更高的水準解決以鐵電閘薄膜電晶體的轉移特性容易劣化(例如記憶體視窗的寬度容易變窄)的問題為首，往往起因於Pb原子由PZT層擴散到氧化物導體層而發生的各種問題。而且，可解決有鐵電閘薄膜電晶體的轉移特性劣化(例如導通狀態電流降低或關閉狀態電流增大)的情形的問題。
　　[實施例一]
　　實施例一是顯示在使BLT層介於PZT層與ITO層之間的情形下，防止Pb原子由PZT層擴散到ITO層的實施例。
　　圖10~圖14是用以說明與試驗例一及二有關的鐵電閘薄膜電晶體20、90而顯示之圖。與試驗例一有關的鐵電閘薄膜電晶體20為實施例，與試驗例二有關的鐵電閘薄膜電晶體20為比較例。
　　圖10(a)是與試驗例一有關的鐵電閘薄膜電晶體20之剖面圖，圖10(b)是與試驗例二有關的鐵電閘薄膜電晶體90之剖面圖。圖11(a)是與試驗例一有關的鐵電閘薄膜電晶體20之剖面TEM(Transmission Electron Microscope:穿透式電子顯微鏡)照片，圖11(b)是與試驗例二有關的鐵電閘薄膜電晶體90之剖面TEM照片。圖12(a)是圖11(a)中的符號A所指的部分之局部放大視圖，圖12(b)是圖11(a)中的符號B所指的部分之局部放大視圖，圖12(c)是圖11(b)中的符號C所指的部分之局部放大視圖。此外，在圖12(a)及圖12(b)，於圖中左側的區域小小地顯示電子繞射(electron diffraction)的結果。
　　圖13(a)是顯示與試驗例一有關的鐵電閘薄膜電晶體20的EDX光譜(Energy Dispersive X-ray spectrum:能量散佈X射線光譜)之圖表，圖13(b)是顯示與試驗例二有關的鐵電閘薄膜電晶體90的EDX光譜之圖表。圖14(a)是顯示與試驗例一有關的鐵電閘薄膜電晶體20的轉移特性之圖表，圖14(b)是顯示與試驗例二有關的鐵電閘薄膜電晶體90的轉移特性之圖表。
　　1、試樣的製備
　　仍舊以與實施形態一有關的鐵電閘薄膜電晶體20當作與試驗例一有關的鐵電閘薄膜電晶體(參照圖1及圖10(a))。但是，設PZT層23的厚度為160nm，設BLT層24的厚度為20nm。而且，以由與實施形態一有關的鐵電閘薄膜電晶體20除去了BLT層24的構造之鐵電閘薄膜電晶體當作與試驗例二有關的鐵電閘薄膜電晶體90(參照圖10(b))。但是，設PZT層93的厚度為160nm。
　　2、試樣的剖面TEM觀察及EDX光譜測定
　　由與試驗例一有關的鐵電閘薄膜電晶體20及與試驗例二有關的鐵電閘薄膜電晶體90製作測定用薄片，使用日本電子股份有限公司製的穿透式電子顯微鏡[JSM-2100F]取得了TEM照面。而且，使用日本電子股份有限公司製的能量散佈X射線分析儀(energy dispersive X-ray analyzer)[JED-2300T]取得了EDX光譜。
　　其結果，無法由各剖面TEM照片明瞭地觀察[與試驗例一有關的鐵電閘薄膜電晶體20中的『PZT層23與BLT層24的界面』、『BLT層24與ITO層(通道層)28的界面』及[與試驗例二有關的鐵電閘薄膜電晶體90中的PZT層93與ITO層98的界面](參照圖12(a)、圖12(b)及圖12(c))。但是也由圖13得知，相對於在與試驗例二有關的鐵電閘薄膜電晶體90中，Pb原子由PZT層93擴散到ITO層98(擴散10nm左右)，在與試驗例一有關的鐵電閘薄膜電晶體20中可確認了，來自PZT層23的Pb原子在BLT層24之處停止擴散，Pb原子不擴散到ITO層(通道層)28。
　　此外，也由圖12(a)的電子繞射照片及圖12(b)的電子繞射照片得知，可確認了在PZT層23及BLT層24的任一個中結晶性點(crystalline spot)都被觀測到，PZT層23及BLT層24的任一個都具有良好的結晶性(crystalline)。
　　4、試樣的轉移特性
　　首先，藉由濕式蝕刻除去PZT層23及BLT層(Pb擴散防止層)24中的端部，使閘電極層22露出，將閘電極層用的探針按壓於該部分。然後，藉由使源極用探針接觸源電極層26，使汲極用探針接觸汲電極層27，使用半導體參數分析儀(semiconductor parameter analyzer)(Agilent製)測定了鐵電閘薄膜電晶體20中的轉移特性(汲極電流(drain current)ID與閘電壓(gate voltage)VG之間的ID-VG特性)。此外，當測定轉移特性(ID-VG特性)時是藉由在將汲極電壓(drain voltage)VD固定於1.5V的狀態下以-7V~+7V的範圍掃描閘電壓VG而進行。此外，在鐵電閘薄膜電晶體90中也進行了同樣的評價。
　　其結果得知，相對於在與試驗例二有關的鐵電閘薄膜電晶體90中，鐵電閘薄膜電晶體的轉移特性(例如記憶體視窗的寬度)因10次的電壓掃描而劣化(參照圖14(b))，在與試驗例一有關的鐵電閘薄膜電晶體20中，鐵電閘薄膜電晶體的轉移特性(例如記憶體視窗的寬度)不因10次的電壓掃描而劣化(參照圖14(a))。
　　由以上的結果得知，在使BLT層介於PZT層與ITO層之間的情形下，可防止Pb原子由PZT層擴散到ITO層，可解決鐵電閘薄膜電晶體的轉移特性容易降低(例如記憶體視窗的寬度容易變窄)的問題。
　　[實施例二]
　　實施例二是顯示在分別使PZT層與BLT層的厚度變化情形下的各鐵電閘薄膜電晶體的轉移特性的實施例。
　　圖15是顯示實施例二中的各鐵電閘薄膜電晶體(與試驗例三有關的鐵電閘薄膜電晶體20a~與試驗例八有關的鐵電閘薄膜電晶體20f)的轉移特性之圖。
　　1、試樣的製備
　　仍舊以與實施形態一有關的鐵電閘薄膜電晶體20當作實施例二中的各鐵電閘薄膜電晶體(與試驗例三有關的鐵電閘薄膜電晶體20a~與試驗例八有關的鐵電閘薄膜電晶體20f)。
　　但是，在與試驗例三有關的鐵電閘薄膜電晶體20a中，設PZT層23的厚度為180nm，設BLT層的厚度為0nm。而且，在與試驗例四有關的鐵電閘薄膜電晶體20b中，設PZT層23的厚度為175nm，設BLT層的厚度為5nm。而且，在與試驗例五有關的鐵電閘薄膜電晶體20c中，設PZT層23的厚度為170nm，設BLT層的厚度為10nm。而且，在與試驗例六有關的鐵電閘薄膜電晶體20d中，設PZT層23的厚度為160nm，設BLT層的厚度為20nm。而且，在與試驗例七有關的鐵電閘薄膜電晶體20e中，設PZT層23的厚度為150nm，設BLT層的厚度為30nm。而且，在與試驗例八有關的鐵電閘薄膜電晶體20f中，設PZT層23的厚度為0nm，設BLT層的厚度為180nm。與試驗例五有關的鐵電閘薄膜電晶體20c、與試驗例六有關的鐵電閘薄膜電晶體20d及與試驗例七有關的鐵電閘薄膜電晶體20e為實施例，與試驗例三有關的鐵電閘薄膜電晶體20a、與試驗例四有關的鐵電閘薄膜電晶體20b及與試驗例八有關的鐵電閘薄膜電晶體20f為比較例。
　　2、試樣的轉移特性
　　藉由與實施例一的情形一樣的方法，測定了各鐵電閘薄膜電晶體20a~20f的轉移特性。
　　其結果，在與試驗例三有關的鐵電閘薄膜電晶體20a及與試驗例四有關的鐵電閘薄膜電晶體20b中，因10次的電壓掃描，轉移特性(記憶體視窗的寬度)大大地劣化。另一方面，在與試驗例五有關的鐵電閘薄膜電晶體20c~與試驗例七有關的鐵電閘薄膜電晶體20e中，在10次的電壓掃描下轉移特性(記憶體視窗的寬度)不劣化。此外，在與試驗例八有關的鐵電閘薄膜電晶體20f中，雖然記憶體視窗的寬度不變窄，但關閉狀態電流變大的傾向被看到。
　　由以上的結果得知，在使位於10nm~30nm的範圍內的BLT層介於PZT層與ITO層之間的情形下，可防止Pb原子由PZT層擴散到ITO層，可解決鐵電閘薄膜電晶體的轉移特性容易降低(例如記憶體視窗的寬度容易變窄)的問題。
　　圖16是彙整實施例一及實施例二的結果之圖表。圖16中針對轉移特性，對處於可當作鐵電閘薄膜電晶體使用的水準者附加[○]，對不處於可當作鐵電閘薄膜電晶體使用的水準者附加[×]。而且針對EDX，當Pb原子不由PZT層擴散到ITO層時附加[○]，當Pb原子由PZT層擴散到ITO層時附加[×]。
　　由圖16也得知，依照本發明的鐵電閘薄膜電晶體可確認了，可防止Pb原子由PZT層擴散到ITO層，以及可解決以鐵電閘薄膜電晶體的轉移特性容易降低(例如記憶體視窗的寬度容易變窄)的問題為首，往往起因於Pb原子由PZT層擴散到ITO層而發生的各種問題。
　　以上雖然是根據上述的實施形態說明了本發明的積層構造體、鐵電閘薄膜電晶體及鐵電薄膜電容器，但是本發明不是被限定於該等實施形態，在不脫離其要旨的範圍中可實施，例如如以下的變形也可能。
　　(1)、在上述各實施形態中，雖然氧化物導體材料使用了ITO(銦錫氧化物)，但本發明不是被限定於ITO(銦錫氧化物)。可適合使用In-O(氧化銦(indium oxide))或IGZO(銦鎵鋅複合氧化物(indium gallium zinc complex oxide))。而且，可使用銻摻雜氧化錫(antimony doped tin oxide)(Sb-SnO2)、氧化鋅(zinc oxide)(ZnO)、鋁摻雜氧化鋅(aluminium doped zinc oxide)(Al-ZnO)、鎵摻雜氧化鋅(gallium doped zinc oxide)(Ga-ZnO)、氧化釕(ruthenium oxide)(RuO2)、氧化銥(iridium oxide)(IrO2)、氧化錫(tin oxide)(SnO2)、一氧化錫(tin monoxide)(SnO)、鈮摻雜二氧化鈦(niobium doped titanium dioxide)(Nb-TiO2)等的氧化物導體材料。而且，也可使用鎵摻雜氧化銦(gallium doped indium oxide)(In-Ga-O(IGO))、銦摻雜氧化鋅(indium doped zinc oxide)(In-Zn-O(IZO))等的非晶質導電氧化物(amorphous conducting oxide)。而且，可使用鈦酸鍶(strontium titanate)(SrTiO3)、鈮摻雜鈦酸鍶(niobium doped strontium titanate)(Nb-SrTiO3)、鍶鋇複合氧化物(strontium barium complex oxide)(SrBaO3)、鍶鈣複合氧化物(strontium calcium complex oxide)(SrCaO3)、釕酸鍶(strontium ruthenate)(SrRuO3)、鎳酸鑭(lanthanum nickelate)(LaNiO3)、鈦酸鑭(lanthanum titanate)(LaTiO3)、銅酸鑭(lanthanum copper oxide)(LaCuO3)、鎳酸釹(neodymium nickelate)(NdNiO3)、鎳酸釔(yttrium nickelate)(YNiO3)、鑭鈣錳複合氧化物(Lanthanum Calcium Manganese complex oxide)(LCMO)、鉛酸鋇(barium plumbate)(BaPbO3)、LSCO(LaxSr1-xCuO3)、LSMO(La1-xSrxMnO3)、YBCO(YBa2Cu3O7-x)、LNTO(La(NI1-xTix)O3)、LSTO((La1-x, Srx)TiO3)、STRO(Sr(Ti1-xRux)O3)和其他的鈣鈦礦型導電氧化物(perovskite type conducting oxide)或焦綠石型導電氧化物(pyrochlore type conducting oxide)。
　　(2)、在上述實施形態四中，雖然Pb擴散防止層使用了LaTaOx層，但本發明不是被限定於LaTaOx層，可適合使用例如LaZrOx層或SrTaOx層，以取代LaTaOx層。
　　圖17是顯示使用LaTaOx層、LaZrOx層或SrTaOx層的鐵電薄膜電容器中的漏電流之圖。圖17(a)是顯示使用LaTaOx層的情形的資料，圖17(b)是顯示使用LaZrOx層的情形的資料，圖17(c)是顯示使用SrTaOx層的情形的資料。
　　由圖17也得知，藉由使用LaZrOx層或SrTaOx層當作Pb擴散防止層，與使用LaTaOx層當作Pb擴散防止層的情形一樣，可構成漏電流小的(亦即關閉狀態電流小的)鐵電薄膜電容器及鐵電閘薄膜電晶體。
　　(3)、在上述實施形態一中，雖然使用於閘電極層22的材料使用了Pt，在實施形態三及四中，使用於閘電極122的材料使用了鎳酸鑭(LaNiO3)，但本發明不是被限定於此，可使用例如Au、Ag、Al、Ti、ITO、In2O3、Sb-In2O3、Nb-TiO2、ZnO、Al-ZnO、Ga-ZnO、IGZO、RuO2及IrO2以及Nb-STO、SrRuO2、LaNiO3、BaPbO3、LSCO、LSMO、YBCO和其他的鈣鈦礦型導電氧化物。而且，也能使用焦綠石型導電氧化物及非晶質導電氧化物。
　　(4)、在上述實施形態三中，雖然絕緣性基板使用了在Si基板的表面隔著SiO2層及Ti層形成STO(SrTiO)層的絕緣性基板，但本發明不是被限定於此。也能使用例如SiO2/Si基板、氧化鋁(Al2O3)基板、STO(SrTiO)基板或SRO(SrRuO3)基板。
　　(5)、在上述實施形態一、三及四中，雖然使用通道層使用了氧化物導體層的鐵電閘薄膜電晶體說明了本發明，但本發明不是被限定於此。例如也能將本發明適用於閘電極層使用了氧化物導體層的鐵電閘薄膜電晶體。此情形，在PZT層與閘絕緣層(氧化物導體層)之間配設由BLT層或LaTaOx層、LaZrOx層或SrTaOx層構成的Pb擴散防止層。
　　(6)、在上述各實施形態中，雖然使用鐵電閘薄膜電晶體及鐵電薄膜電容器說明了本發明，但本發明不是被限定於此。例如也能將本發明適用於具備[具備PZT層與鐵電層與氧化物導體層的積層構造體]之功能元件(functional device)全般(例如壓電致動器(piezoelectric actuator))。即使是這種情形，也因在PZT層與氧化物導體層之間存在由BLT層或LaTaOx層、LaZrOx層或SrTaOx層構成的Pb擴散防止層，故可防止Pb原子由PZT層擴散到氧化物導體層，可解決往往起因於Pb原子由PZT層擴散到氧化物導體層而發生的各種問題。
10．．．基材
20、90、100、900．．．鐵電閘薄膜電晶體
21、31．．．基材
22．．．閘電極層
23、33．．．PZT層
24、34．．．Pb擴散防止層(BLT層)
25．．．閘絕緣層(鐵電層)
26．．．源電極層
27．．．汲電極層
28．．．通道層(ITO層、氧化物導體層)
30．．．鐵電薄膜電容器
32．．．第一電極層
35．．．介電質層
36．．．第二電極層
110、910．．．絕緣性基板
120、920．．．閘電極
120’．．．閘電極的前驅物組成物層
130、930．．．閘絕緣層
130’．．．閘絕緣層的前驅物組成物層
140．．．氧化物導體層
140’．．．氧化物導體層的前驅物組成物層
142．．．通道區域
144．．．源極區域
146．．．汲極區域
M2、M3、M4、M5．．．凹凸模
10．．．基材
20．．．鐵電閘薄膜電晶體
21．．．基材
22．．．閘電極層
23．．．PZT層
24．．．Pb擴散防止層
25．．．閘絕緣層(鐵電層)
26．．．源電極層
27．．．汲電極層
28．．．ITO層(通道層)

Claims (21)

  1. 一種積層構造體，包含:
    具有:PZT層，與由BLT層或LaTaOx層、LaZrOx層或SrTaOx層構成的Pb擴散防止層被積層的構造之鐵電層；以及
    配置於該鐵電層中的該Pb擴散防止層側的面之氧化物導體層。
  2. 如申請專利範圍第1項之積層構造體，其中該氧化物導體層由ITO層、In-O層或IGZO層構成。
  3. 如申請專利範圍第1項或第2項之積層構造體，其中該Pb擴散防止層的厚度位於10nm~30nm的範圍內。
  4. 如申請專利範圍第1項至第3項中任一項之積層構造體，其中該PZT層為使用液體製程而被製造。
  5. 如申請專利範圍第1項至第4項中任一項之積層構造體，其中該氧化物導體層為使用液體製程而被製造。
  6. 如申請專利範圍第1項至第5項中任一項之積層構造體，其中該Pb擴散防止層為使用液體製程而被製造。
  7. 一種鐵電閘薄膜電晶體，包含:
    通道層；
    控制該通道層的導通狀態之閘電極層；以及
    配置於該通道層與該閘電極層之間之由鐵電層構成的閘絕緣層，
    該鐵電層具有:PZT層，與由BLT層或LaTaOx層、LaZrOx層或SrTaOx層構成的Pb擴散防止層被積層的構造，
    該通道層及該閘電極層之中至少一方由氧化物導體層構成，
    該氧化物導體層配置於該鐵電層中的該Pb擴散防止層側的面。
  8. 如申請專利範圍第7項之鐵電閘薄膜電晶體，其中該氧化物導體層由ITO層、In-O層或IGZO層構成。
  9. 如申請專利範圍第7項或第8項之鐵電閘薄膜電晶體，其中該Pb擴散防止層的厚度位於10nm~30nm的範圍內。
  10. 如申請專利範圍第7項至第9項中任一項之鐵電閘薄膜電晶體，其中該PZT層為使用液體製程而被製造。
  11. 如申請專利範圍第7項至第10項中任一項之鐵電閘薄膜電晶體，其中該氧化物導體層為使用液體製程而被製造。
  12. 如申請專利範圍第7項至第11項中任一項之鐵電閘薄膜電晶體，其中該Pb擴散防止層為使用液體製程而被製造。
  13. 如申請專利範圍第7項至第12項中任一項之鐵電閘薄膜電晶體，其中該通道層由該氧化物導體層構成。
  14. 如申請專利範圍第7項至第12項中任一項之鐵電閘薄膜電晶體，其中該閘電極層由該氧化物導體層構成。
  15. 一種鐵電薄膜電容器，包含:
    第一電極層；
    第二電極層；以及
    配置於該第一電極層與該第二電極層之間之由鐵電層構成的介電質層，
    該鐵電層具有:PZT層，與由BLT層或LaTaOx層、LaZrOx層或SrTaOx層構成的Pb擴散防止層被積層的構造，
    該第一電極層及該第二電極層之中至少一方由氧化物導體層構成，
    該氧化物導體層配置於該鐵電層中的該Pb擴散防止層側的面。
  16. 如申請專利範圍第15項之鐵電薄膜電容器，其中該氧化物導體層由ITO層、In-O層或IGZO層構成。
  17. 如申請專利範圍第15項或第16項之鐵電薄膜電容器，其中該Pb擴散防止層的厚度位於10nm~30nm的範圍內。
  18. 如申請專利範圍第15項至第17項中任一項之鐵電薄膜電容器，其中該PZT層為使用液體製程而被製造。
  19. 如申請專利範圍第15項至第18項中任一項之鐵電薄膜電容器，其中該氧化物導體層為使用液體製程而被製造。
  20. 如申請專利範圍第15項至第19項中任一項之鐵電薄膜電容器，其中該Pb擴散防止層為使用液體製程而被製造。
  21. 如申請專利範圍第15項至第20項中任一項之鐵電薄膜電容器，其中該第一電極層及該第二電極層都由該氧化物導體層構成，
    該鐵電層具有:相接於該第一電極層而被配置的第一Pb擴散防止層，與PZT層，與相接於該第二電極層而被配置的第二Pb擴散防止層被積層的構造。
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