JP2001511600A - 層状超格子材料を製造し、かつ酸素に曝さずに層状超格子材料を含む電子装置を作製するための工程 - Google Patents

層状超格子材料を製造し、かつ酸素に曝さずに層状超格子材料を含む電子装置を作製するための工程

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ウォルター ハートナー，
カルロス マズレ，
ナラヤン ソラヤッパン，
ビクラム ジョシ，
ギャリー エフ． ダーベンウィック，
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サイメトリックス コーポレイション
シーメンス アクチェンゲセルシャフト
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Abstract

(57)【要約】 金属を含む液体前駆体が第１の電極（２８、５８）に塗布され（８７）、空気中で１６０℃である第１の温度で、次いで２６０℃である第２の温度で乾燥され（８８、８９）、酸素中で３００℃の温度でＲＴＰ焼成され（９０）、窒素中で６５０℃の温度でＲＴＰ焼成され（９１）、窒素中で８００℃の温度でアニールされ（９３）、ストロンチウムビスマスタンタル酸塩層状超格子材料（３０、６０）を形成する。第２の電極（３２、７７）が積層され、次いで装置がパターニングされ（９５）、キャパシタ（１６、７２）を形成し、第２のアニール（９６）が窒素中で８００℃の温度で行われる。あるいは、第２のアニールは、６００℃またはそれ未満の温度で酸素中で行われてもよい。このように、層状超格子材料の電子的に高質の薄膜（３０、６０）が、高温酸素アニール無しで製造される。

Description

【発明の詳細な説明】
【０００１】 （発明の属する技術分野） 本発明は、概して、層状超格子材料およびＡＢＯ3タイプ金属酸化物の製造に 関し、より詳細には、高温で酸素に曝すことなく高分極率低疲労の強誘電性集積
回路装置および低漏れ電流高誘電率集積回路装置を提供する製造工程に関する。
【０００２】 （問題点の記載） 強誘電性材料の分極特性を利用するメモリが製造され得るならば、そのような
メモリは非揮発性で高密度であり、多くの他の利点を有することが３０年以上の
間公知であった。例えば、Ｗｉｌｌｉａｍ Ｄ． Ｍｉｌｌｅｒらに発行された
米国特許第５，０４６，０４３号を参照。ＤＲＡＭなどの従来のメモリの二酸化
シリコンを高誘電率材料に置き換えると、より大幅に密度の高いメモリが得られ
得ることも公知である。例えば、ＮＥＣ Ｃｏｒｐｏｒａｔｉｏｎの欧州特許出
願第０ ４１５ ７５１ Ａ１を参照。従って、適した強誘電特性および適した
高誘電率特性を有する材料を得るために、多大な研究が長年の間行われてきた。
しかし、近年まで、適当に高い誘電率を有する実用的な強誘電性メモリまたは誘
電性メモリを製造するために適するようにした強誘電特性または高誘電特性を有
する材料を誰も見出し得ていない。適当に高い分極率を有する全ての強誘電物質
は疲労し、適当に高い誘電率を有する多くの誘電体は、過度の漏れ電流を有した
。
【０００３】 １９９６年５月２１日発行の米国特許第５，５１９，２３４号は、ストロンチ
ウムビスマスタンタル酸塩（ｓｔｒｏｎｔｉｕｍ ｂｉｓｍｕｔｈ ｔａｎｔａ
ｌａｔｅ）などの層状超格子材料が、従来の最良の材料と比較すると強誘電用途
において優れた特性を有し、高誘電率および低漏れ電流を有することを開示して
いる。１９９５年７月１８日発行の米国特許第５，４３４，１０２号および１９
９５年１１月２１日発行の米国特許第５，４６８，６８４号は、これらの材料を
実用的な集積回路に組み込むための工程を記載している。１９９６年４月１６日
発行の米国特許第５，５０８，２２６号は、約７００℃のより低温のアニールが
用いられる、層状超格子材料を製造するための工程を開示している。
【０００４】 上記の特許および他の全ての従来技術に記載されている層状超格子材料を製造
するための工程は、全て高温酸素アニール、すなわち酸素中の６００℃よりも高
い温度でのアニールを含む。層状超格子材料の製造に関する全ての従来技術によ
ると、酸素中での高温アニールは、高分極率および集積回路中でこれらの材料を
用いるために必要な他の電子特性を生成するために必要とされる。例えば、米国
特許第５，５０８，２２６号を参照。従来技術によると、これは、これらの特許
において利用されている層状超格子材料は全て複合酸化物であり、酸素空孔欠陥
（ｏｘｙｇｅｎ ｖａｃａｎｃｙ ｄｅｆｅｃｔｓ）が製造工程で生成されない
ことを確実にするために酸素が必要とされるためである。
【０００５】 酸素中での高温アニールを用いる製造工程によって、集積回路で用いるために
優れた電気特性を有する層状超格子材料が生成されるが、これらの製造工程は、
多くの従来の集積回路材料に著しい有害作用も及ぼす。例えば、集積回路中で導
体として一般的に用いられているポリシリコンおよびチタニウムなどの材料はそ
のようなアニール中に酸化し、絶縁体になる。これによって望ましくない領域に
薄いキャパシタが生成される。また、高温で酸素へ曝すことによって、半導体シ
リコンなどの、集積回路中で用いられる多くの材料に欠陥が生じ得る。
【０００６】 従来技術は、層状超格子材料をトランジスタおよび他の敏感な（ｓｅｎｓｉｔ
ｉｖｅ）従来の集積回路構成要素から隔離する装置設計によって、高温酸素アニ
ールのこれらの破壊的な影響を回避しようと試みている。例えば、１９９５年１
１月２１日発行の米国特許第５，４６８，６８４号は、層状超格子材料キャパシ
タを、トランジスタから十分に上方に離れた厚い保護コーティング上に配置して
いる。しかし、この結果、他の方法によるよりも密度が低い集積回路となる。他
の従来技術は、敏感な集積回路構成要素への損害を回避しようと試みるために障
壁層を用いているが、障壁層もまた高温酸素アニールによる損害を受けやすい。
従って、高温酸素アニールを用いずに高質の電子装置を生成する層状超格子材料
製造工程を有することが非常に望ましい。
【０００７】 （課題を解決するための手段） 本発明は、集積回路中で用いるための層状超格子材料およびＡＢＯ3タイプ金 属酸化物の薄膜を製造するための工程を提供し、この工程は集積回路を６００℃
またはそれ未満、および好ましくは５００℃またはそれ未満のみの温度で酸素に
曝し、同時に、これらの材料を利用する高質の集積回路装置を提供する。
【０００８】 本発明は、層状超格子化合物およびＡＢＯ3タイプ金属酸化物化合物からなる グループから選択される材料を製造する方法を提供し、上記方法は、基板と、前
駆体を加熱すると材料の一つを自発的に形成するために有効な量の金属部分を含
む前駆体とを提供することと、前駆体を基板に塗布し、前駆体膜を形成すること
と、６００℃と９００℃の間の温度で無酸素雰囲気中で前駆体膜を加熱し、基板
上に金属酸化物の固体薄膜を形成することとを包含する。好ましくは、加熱工程
は、５００℃と８５０℃との間の温度で前駆体を急速加熱処理することを含む。
好ましくは、雰囲気は窒素を含み、急速加熱処理温度は約６５０℃であり、急速
加熱処理は約３０秒間行われる。好ましくは、加熱工程は、約７００℃と９００
℃との間での不活性雰囲気中のアニーリングを含む。好ましくは、アニーリング
工程は、約８００℃の温度での窒素雰囲気中での約３０分間のアニーリングを含
む。好ましくは、基板は第１の電極を含み、上記方法は、アニーリング工程の後
に金属酸化物の上に第２の電極を形成してキャパシタを形成する工程と、無酸素
雰囲気中で３００℃と９００℃との間の温度で第２のアニールを続いて行う工程
をさらに包含する。好ましくは、第２のアニール温度は約８００℃であり、窒素
雰囲気中である。あるいは、第２のアニールは酸素中で６００℃で行われる。好
ましくは、金属酸化物は、層状超格子材料を含み、最も好ましくは、ストロンチ
ウムビスマスタンタル酸塩を含む。好ましくは、上記方法は、２００℃から５０
０℃までの温度で酸素を含む雰囲気中で前駆体膜を急速加熱処理する工程をさら
に含む。好ましくは、上記方法は、１４０℃と３２０℃の間の温度で空気中で前
駆体膜を乾燥させる工程も含む。好ましくは、上記材料は、集積回路メモリの一
部を形成する。好ましくは、上記メモリは、ＤＲＡＭおよび強誘電性ＦＥＴから
なるグループから選択されるメモリである。
【０００９】 別の局面において、本発明は、層状超格子化合物およびＡＢＯ3タイプ金属酸 化物化合物からなるグループから選択される材料を製造する方法を提供し、上記
方法は、基板と、前駆体を加熱すると材料の一つを自発的に形成するために有効
な量の金属部分を含む前駆体とを提供することと、前駆体を基板に塗布すること
と、前駆体膜を乾燥し固体薄膜を形成することと、６００℃またはそれより高い
温度である間に固体薄膜を酸素に曝さずに基板上の固体薄膜を加熱し、基板上に
材料を形成することとを包含する。好ましくは、加熱工程は、５００℃と８５０
℃との間の温度で固体薄膜を急速加熱処理することを含む。好ましくは、加熱工
程は、７００℃から９００℃までの温度で固体薄膜をアニーリングすることも含
む。好ましくは、基板は第１の電極を含み、上記方法は、アニーリング工程の後
に材料の上に第２の電極を形成してキャパシタを形成する工程と、３００℃と９
００℃との間の温度で無酸素雰囲気中で第２のアニールを続いて行う工程とをさ
らに包含する。好ましくは、上記材料は、集積回路メモリの一部を形成する。好
ましくは、上記メモリは、ＤＲＡＭおよび強誘電性ＦＥＴからなるグループから
選択されるメモリである。
【００１０】 上記の好ましい方法は、材料を含む集積回路を６００℃またはそれ未満のみの
温度で酸素に曝すが、結果として優れた電子特性を有する層状超格子材料が得ら
れる。例えば、従来のＤＲＡＭメモリの動作の１ボルトから５ボルト範囲にわた
って２０マイクロクーロン毎平方センチメートルの分極率２Ｐｒおよび１０-8ア
ンぺア毎平方センチメートル（ｃｅｎｔｉｍｅｔｅｒ ｓｑｕａｒｅｄ）未満の
漏れ電流を有する強誘電性層状超格子材料が製造される。重要なことには、いず
れもの従来技術のＳｒＢｉ2Ｔａ2Ｏ9キャパシタよりも高い分極率を有するＳｒ Ｂｉ2Ｔａ2Ｏ9キャパシタが、この無酸素高温アニール工程を用いて製造される 。本発明の多くの他の特徴、目的および利点が、添付の図面と関連して読めば以
下の記載から明らかになる。
【００１１】 （発明の実施の形態） １．概要 図２および図３に注意を向けると、複数のキャパシタ１２、１４、１６などを
含むウェハ１０が示されている。図２は、本発明による工程によって製造された
薄膜キャパシタ１２、１４、１６などが大幅に拡大されて示されているウェハ１
０の平面図である。 図３は、キャパシタ１６を二分する線３−３に沿った図２の断面図の一部である
。図３を参照すると、ウェハ１０は、基板２２、絶縁層２４、次の層である電極
２８の二酸化シリコン２４への接着を補助する薄接着層２６、強誘電性／高誘電
率材料の層３０、および別の電極３２を含む。層２４、２６、２８、３０および
３２が積層されると、ウェハは層２８まで下方にエッチングされて個々のキャパ
シタ１２、１４、１６などを形成し、これらのキャパシタは下方電極２８によっ
て相互接続される。本発明は主に、強誘電性または高誘電率材料の層３０、好ま
しくは、層状超格子材料であり、鉛ジルコニウムチタン酸塩（ＰＺＴ）またはバ
リウムストロンチウムチタン酸塩（ＢＳＴ）などの強誘電性および／または誘電
性ＡＢＯ3タイプ金属酸化物でもある材料を生成する方法を伴う。層状超格子化 合物とも称され得る層状超格子材料は、ストロンチウム、カルシウム、バリウム
、ビスマス、カドミウム、鉛、チタン、タンタル、ハフニウム、タングステン、
ニオブ、ジルコニウム、ビスマス、スカンジウム、イットリウム、ランタン、ア
ンチモン、クロムおよびタリウムなどの、層状超格子、すなわち、明確に異なる
副格子の交互層を含む結晶性格子を自発的に形成する金属の複合酸化物を含む。
層状超格子材料は一つの材料または一つの化学化合物であり、それによってこれ
らの材料をいくつかの異なる材料の交互層からなるヘテロ構造である複合（ｃｏ
ｍｐｏｓｉｔｉｏｎａｌ ）超格子から区別することを示すために、語「材料」 または「化合物」は用語「層状超格子」との組み合わせで特に用いられる。概し
て、各層状超格子材料は、上記の金属の二つまたはそれ以上を含む。例えば、バ
リウム、ビスマスおよびニオブは、層状超格子材料バリウムビスマスニオブ酸塩
ＢａＢｉ2Ｎｂ2Ｏ9を形成する。材料３０は誘電体、強誘電体、またはそれら両 方であり得る。材料が誘電体である場合は、キャパシタ１６は誘電性キャパシタ
であり、材料３０が強誘電体である場合には、キャパシタ１６は強誘電性キャパ
シタである。層状超格子材料は、より一般的には以下の式に要約され得る。
【００１２】
【数１】
【００１３】 ここで、Ａ１、Ａ２．．．Ａｊは、ペロブスカイト様構造中のＡ部位元素を示し
、これはストロンチウム、カルシウム、バリウム、ビスマス、鉛などの元素であ
り得、他のＳ１、Ｓ２．．．Ｓｋは、超格子生成元素を示し、通常ビスマスであ
るが、イットリウム、スカンジウム、ランタン、アンチモン、クロム、タリウム
、および原子価＋３を有するほかの元素などの材料でもあり得、Ｂ１、Ｂ２．．
．Ｂｌは、ペロブスカイト様構造中のＢ部位元素を示し、チタン、タンタル、ハ
フニウム、タングステン、ニオブ、ジルコニウムおよび他の元素などの元素であ
り得、Ｑは、陰イオンであり、概して酸素であるが、フッ素、塩素、および酸フ
ッ化物（ｏｘｙｆｌｕｏｒｉｄｅ）、酸塩化物（ｏｘｙｃｈｌｏｒｉｄｅ）など
のこれらの元素の混成物などの他の元素でもあり得る。式（１）中の上付き文字
は各々の元素の原子価を示し、下付き文字は化合物のモル中の材料のモル数、あ
るいはユニットセルに関しては、ユニットセル中の平均した元素の原子数を示す
。下付き文字は、整数または分数であり得る。すなわち、式（１）は、ユニット
セルが材料を通じて変化し得る場合を含み、例えば、Ｓｒ.75Ｂａ.25Ｂｉ2Ｔａ2 Ｏ9中で、平均して７５％の場合、ＳｒはＡ部位原子であり、２５％の場合、Ｂ ａがＡ部位原子である。化合物中にＡ部位元素が一つしかない場合、この元素は
「Ａ１」元素によって表され、ｗ２．．．ｗｊは全てゼロに等しい。化合物中に
Ｂ部位元素が一つしかない場合、この元素は「Ｂ１」元素によって表され、ｙ２
．．．ｙｌは全てゼロに等しく、超格子生成元素についても同様である。一つの
Ａ部位元素、一つの超格子生成元素、および一つまたは二つのＢ部位元素がある
のが通常の場合であるが、本発明は部位および超格子生成体のいずれかが複数の
元素を有し得る場合を含むことが意図されるので、式（１）はより一般的な形式
に書かれ得る。ｚの値は方程式から見出される。 （２）（ａ１ｗ１＋ａ２Ｗ２．．．＋ａｊｗｊ）＋（ｓ１×１＋ｓ２×２．．．
＋ｓｋｘｋ）＋（ｂ１ｙ１＋ｂ２ｙ２．．．＋ｂｊｙｊ）＝２ｚ 式（１）は、１９９６年５月２１日に発行された米国特許第５，５１９，２３４
号中で論じられている三つ全てのスモレンスキ（Ｓｍｏｌｅｎｓｋｉｉ）タイプ
化合物を含む。層状超格子材料は、式（１）に当て嵌められ得る材料全てを含む
わけではなく、明確な交互層を有する結晶性構造に自発的に自己形成する材料の
みを含む。
【００１４】 本明細書において層状超格子材料という用語は、ドーピングされた層状超格子
材料も含むことも理解されるべきである。すなわち、式（１）に含まれるいずれ
もの材料は、シリコン、ゲルマニウム、ウラン、ジルコニウム、錫またはハフニ
ウムなどの様々な材料でドーピングされ得る。例えば、ストロンチウムビスマス
タンタル酸塩は、式によって与えられるように様々な元素でドーピングされ得る
。 （２）（Ｓｒ1-xＭ１x）Ｂｉ2（Ｎｂ1-yＭ２y）Ｏ9＋αＭ３０ ここでＭ１はＣａ、Ｂａ、ＭｇまたはＰｂであり得、Ｍ２はＴａ、ＢｉまたはＳ
ｂであり得、ｘおよびｙは０と１との間の数であり、好ましくは、０≦ｘ≦０．
２、０≦ｙ≦０．２であり、Ｍ３はＳｉ、Ｇｅ、Ｕ、Ｚｒ、ＳｎまたはＨｆであ
り、好ましくは０≦α≦０．０５である。この式に含まれる材料も、本明細書で
用いられる用語、層状超格子材料に含まれる。
【００１５】 同様に、相対的に少量の第２の成分が層状超格子材料に添加され得、その結果
として得られる材料も本発明に入る。例えば、式ＡＢＯ3の少量の酸素八面体（ ｏｃｔａｈｅｄｒａｌ）材料が、式によって示されるようにストロンチウムビス
マスタンタル酸塩に添加され得る。 （３）（１−ｘ）ＳｒＢｉ2Ｔａ2Ｏ9＋ｘＡＢＯ3 ここで、ＡはＢｉ、Ｓｒ、Ｃａ、Ｍｇ、Ｐｂ、Ｙ、Ｂａ、ＳｎおよびＬｎであり
得、ＢはＴｉ、Ｚｒ、Ｈｆ、Ｍｎ、Ｎｉ、ＦｅおよびＣｏであり得、ｘは０と１
との間の数であり、好ましくは０≦ｘ≦０．２である。
【００１６】 同様に、層状超格子材料は、少量のＡＢＯ3成分およびドーパントの両方によ って改変され得る。例えば式、 （４）（１−ｘ）ＳｒＢｉ2Ｔａ2Ｏ9＋ｘＡＢＯ3＋αＭｅ０ による材料が本発明によって考えられ、ここでＡはＢｉ、Ｓｂ、ＹおよびＬｎで
あり得、ＢはＮｂ、ＴａおよびＢｉであり得、ＭｅはＳｉ、Ｇｅ、Ｕ、Ｔｉ、Ｓ
ｎおよびＺｒであり得、ｘは０と１との間の数であり、好ましくは０≦ｘ≦０．
２である。
【００１７】 ＡＢＯ3タイプ金属酸化物は、強誘電性および高誘電率材料の公知のグループ である。例えば、Ｆｒａｎｃｏ ＪｏｎａおよびＧ．Ｓｈｉｒａｎｅ、Ｆｅｒｒ
ｏｅｌｅｃｔｒｉｃ Ｃｒｙｓｔａｌｓ、Ｄｏｖｅｒ Ｐｕｂｌｉｃａｔｉｏｎ
ｓ、Ｎ．Ｙ．、第１０８頁を参照。
【００１８】 図４は、強誘電性／高誘電率キャパシタ７２をＤＲＡＭメモリセル５０に組み
込み、本発明を用いて製造され得るような集積回路７０を形成する例を示してい
る。メモリセル５０は、シリコン基板５１、フィールド酸化物領域５４、および
二つの電気的に相互接続された二つの装置であるトランジスタ７１および強誘電
性切換えキャパシタ７２を含む。トランジスタ７１は、ゲート７３、ソース７４
、ドレイン７５、およびゲート絶縁層７６を含む。キャパシタ７２は、第１の電
極５８、強誘電性／高誘電率材料６０および第２の電極７７を含む。絶縁体５６
などの絶縁体は、トランジスタ７１のドレイン７５がキャパシタ７２の第１の電
極５８に接続されている場所を除いて、装置７１と７２とを分離する。電気接触
４７および７８などの電気接触は、装置７１および７２に集積回路７０の他の部
分への電気接続を形成する。図４に示されているような集積回路メモリセルにつ
いての全製造工程の詳細な例は、１９９５年１１月１４日に発行された米国特許
第５，４６６，６２９号に与えられている。キャパシタ１２、１４、１６などお
よび集積回路７０を図示する図２、図３および図４は、実際の電子装置のいずれ
かの特定の部分の実際の断面図となることを意図するのではなく、他の方法で可
能であるよりも明確かつ十分に本発明の構造および工程を示すために用いられる
、単なる理想化された図であることが理解されるべきである。
【００１９】 本開示は、ストロンチウムビスマスタンタル酸塩からなる層３０を有するキャ
パシタ１２、１４および１６の製造および試験を記載する。しかし、記載される
特定の工程および電子装置は例示的であることが理解されるべきである。すなわ
ち、本発明は、図３および図４における層３０および６０は、いずれもの層状超
格子材料またはＡＢＯ3タイプ金属酸化物からなり得ると考える。本明細書のよ うな書類に含まれ得る本発明の工程の多くの他の変形例もあり、方法および材料
は、上記のようなキャパシタ１２、１４、１６などのキャパシタおよび集積回路
７０以外の多くの他の電子装置中で用いられ得る。例えば、本発明の工程は、図
４におけるトランジスタ７１のような強誘電性フィールド効果トランジスタ（Ｆ
ＥＴ）の製造に用いられ得る。本実施態様において、材料７６は強誘電性であり
、メモリセル５０はキャパシタ７２を含まない。すなわち、当該技術において公
知のように、情報を格納するために状態を変えるアクティブ素子は強誘電性ＦＥ
Ｔ７１である。「基板」という用語は本開示において特定かつ一般的両方の意味
で用いられることにも留意されるべきである。特定の意味では、この用語は、従
来は基板と称される、記載される例示的な電子装置がその上に製造される特定の
層を指す。一般的な意味では、この用語は、上に別の単数または複数の層が形成
されるいずれもの材料、物体または層を指す。この意味で、例えば、層２２、２
４、２６および２８は、層状超格子材料の層３０について基板１８を含む。
【００２０】 本開示において頻繁に用いられる用語は「化学量論」または「化学量論的（ｓ
ｔｏｉｃｈｉｏｍｅｔｒｉｃ）」である。本明細書において用いられるように、
用語、化学量論的とは、概して前駆体溶液と最終層状超格子膜３０との間の関係
を示す。「化学量論的前駆体」は、前駆体中の様々な金属の相対的な比率が、意
図された最終層状超格子薄膜３０の同種標本中の比率と同じである前駆体である
。この比率は、最終薄膜３０についての式によって指定される比率である。 ２．製造工程の詳細な説明 次に本発明のより詳細な記載に移ると、材料３０および６０などの層状超格子
材料またはＡＢＯ3タイプ金属酸化物の薄膜、ならびに材料３０および６０を組 み入れる装置１０および７０などの装置を作成するための、本発明による工程の
好ましい実施態様のフローチャートが図１に示される。まず好ましい工程の各ス
テップを概説してから、工程の実施例を提供する。工程の第１のステップ８０は
、単数または複数の前駆体Ｐ１、Ｐ２、Ｐ３などの調製（ｐｒｅｐａｒａｔｉｏ
ｎ）である。好ましい実施態様において、前駆体は、金属酸化物３０を含むべき
金属の単数または複数の化合物が溶解されている液体である。次いで、前駆体は
ステップ８１で混合され、混合された前駆体はステップ８２で蒸留される。次い
で、溶媒制御および／または濃度制御ステップ８３が続く。概して、このステッ
プは、時間上大幅に隔離され得る二つの段階にわたって行われる。第１の段階に
おいて、混合された前駆体は適した溶媒中に溶解され、長い保存寿命を与えるよ
うに濃縮される。使用直前に、溶媒および濃縮物は、工程から結果として得られ
る電子装置を最適化するために調整され得る。最終前駆体は、前駆体を乾燥およ
びアニールすると所望の層状超格子材料またはＡＢＯ3タイプ金属酸化物を自発 的に形成するために有効な量の金属部分を含む。
【００２１】 溶媒および濃度制御ステップ８３と平行して基板１８が作製される。基板が基
板１８などの金属化基板である場合、基板は層２２、２４、２６および２８を形
成することによってステップ８５Ａにおいて提供され、次いで、ステップ８６Ａ
において前焼成される。基板がシリコンまたはガリウム砒素単結晶などの非金属
化基板である場合、基板はステップ８５Ｂで与えられ、ステップ８６Ｂで脱水さ
れる。ステップ８７において、基板は前駆体でコーティングされる。以下で論じ
られる実施例において、コーティングはスピンオン工程によって行われたが、１
９９５年１０月１０日に発行された米国特許第５，４５６，９４５号に記載され
るように噴霧積層工程あるいは浸漬または他の適したコーティング工程が用いら
れ得る。次いで、コーティングされた基板はステップ８８および８９において乾
燥され、ステップ９０および９１においてＲＴＰ（急速加熱処理装置）ユニット
中で焼成される。層３０の所望の厚さが得られない場合、一連のコーティング、
乾燥およびＲＴＰ焼成ステップ８７、８８、８９、９０および９１が、ステップ
９２で示されるように、所望の厚さを積層するために必要とされる回数繰り返さ
れる。次いで、ウェハ１０はステップ９３でアニールされ、上部すなわち第２の
電極３２がスパッタリングまたは他の適した工程によってステップ９４で積層さ
れる。次いで、キャパシタ１６はイオンエッチング（ｉｏｎ ｍｉｌｌｉｎｇ）
、化学エッチングまたは他の適した工程によってステップ９５において構成され
る。次いで、ステップ９６において第２の、すなわち最終アニール工程が続く。
図２におけるようなキャパシタ装置が所望の目的となる結果である場合はこれに
よって工程が完了するが、図４に示されるような集積回路の場合は、接触金属化
、キャッピングなどの完成ステップ９７が続く。以下でさらに論じられるように
、上記で略述されたステップの全てが全ての装置に必要になるわけではない。い
くつかのステップは選択的であり、他のステップはある層状超格子材料について
用いられるのみである。金属酸化物３０および６０の積層後の加熱ステップ、す
なわち、乾燥ステップ８８および８９、ＲＴＡ焼成ステップ９０および９１、第
１のアニールステップ９３および最終アニールステップ９６は全て、酸素雰囲気
中で約６００℃あるいはそれ未満の温度のいずれか、好ましくは４００度および
それ未満の温度を伴うか、あるいは加熱は、６００℃を超える温度で無酸素雰囲
気中、好ましくは窒素中で行われることが、本発明の特徴である。層状超格子化
合物を製造するために６００℃あるいはそれを超える温度で無酸素である工程を
用いることも、本発明の特徴である。
【００２２】 好ましい前駆体溶液およびステップ８０におけるその調製（ｐｒｅｐａｒａｔ
ｉｏｎ）は、１９９５年６月１３日発行の米国特許第５，４２３，２８５号で詳
細に論じられている。ストロンチウムビスマスタンタル酸塩などのいくつかの層
状超格子材料のための前駆体は、現在、Ｋｏｊｕｎｄｏ Ｃｈｅｍｉｃａｌ Ｌ
ａｂｏｒａｔｏｒｙ Ｃｏ．Ｌｔｄ．、Ｎｏ．１−２８ ５ Ｃｈｏｍｅ、Ｃｈ
ｉｙｏｄａ、Ｓａｋａｄｏ−ｓｈｉ、Ｓａｉｔａｍａ、Ｐｒｅｆ．Ｊａｐａｎか
ら市販により入手可能である。概して、金属または金属化合物は２−エチルヘキ
サン酸などのカルボン酸と反応して、キシレンなどの適切な単数または複数の溶
媒中に溶解される金属ヘキサン酸塩を生成する。２−エチルヘキサン酸塩の他に
、金属と化合された時に適切な前駆体について用いられ得る他の金属有機酸エス
テルは、アセテートおよびアセチルアセトン酸塩（ａｃｅｔｙｌａｃｅｔｏｎａ
ｔｅ）である。チタンなどのいくつかの金属について、前駆体金属化合物は、チ
タン２−メトキシエトキシドなどの金属アルコキシドを含み得る。金属と化合さ
れ得、かつ前駆体化合物として用いられ得る他のアルコキシドは、メトキシド、
エトキシド、ｎ−プロポキシド、イソプロポキシド、ｎ−ブトキシド、イソブト
キシド、 ｔｅｒｔ− ブトキシド、２−メトキシエトキシド、および２−エトエ
キシエトキシド（２−ｅｔｈｏｅｘｙｅｔｈｏｘｉｄｅ）を含む。前駆体金属化
合物は、好ましくは、水の沸点、すなわち１００℃を超える沸点を有する溶媒中
に溶解される。前駆体の製造における加熱ステップと組み合わされる、好ましく
は１１５℃またはそれより高い温度で行われるこの溶解によって、本質的に無水
物である前駆体が得られる。キシレン溶媒は大部分の金属に有効に作用する。高
度に陽性の元素について、溶媒は、好ましくは、２−メトキシエタノールまたは
ｎ−ブチルアセテートを含む。用いられ得るいくつかの溶媒は、それらの沸点と
共に記すと、１−ブタノール（１１７℃）、１−ペンタノール（１１７℃）、２
−ペンタノール（１１９℃）、１−ヘキサノール（１５７℃）、２−ヘキサノー
ル（１３６℃）、３−ヘキサノール（１３５℃）、２−エチル−１−ブタノール
（１４６℃）、２−メトキシエタノール（１２４℃）、２−メトキシエタノール
（１３５℃）、および２−メチル−１−ペンタノール（１４８℃）などのアルコ
ール、２−ヘキサノン（メチルブチルケトン）（１２７℃）、４−メチル−２−
ペンタノン（メチルイソブチルケトン）（１１８℃）、３−ヘプタノン（ブチル
エチルケトン）（１２３℃）、およびシクロヘキサノン（１５６℃）などのケト
ン、ブチルアセテート（１２７℃）、２−メトキシエチルアセテート（１４５℃
）、および２−エトキシエチルアセテート（１５６℃）などのエステル、２−メ
トキシエチルエーテル（１６２℃）および２−エトキシエチルエーテル（１９０
℃）などのエーテル、およびキシレン（１３８℃−１４３℃）、トルエン（１１
１℃）およびエチルベンゼン（１３６℃）などの芳香族炭化水素を含む。
【００２３】 個々の金属の前駆体は別々に製造され、次いで混合され得るが、概して、これ
らの前駆体は全て、製造されるときに同一の容器中で共に製造され、混合される
。混合後、前駆体溶液は、水、他の望ましくない不純物および調製工程の副成物
を除去するために蒸留され得るが、前駆体および溶媒が十分に純粋な状態で利用
可能である場合、蒸留ステップ８１は省かれ得る。次いで、溶媒タイプおよび濃
度が、コーティングが即座に行われる場合はこれをコーティングのために調製す
るためか、あるいは前駆体に長い保存寿命を与えるためのいずれかのためにステ
ップ８３で調整され得る。溶媒制御ステップが長い保存寿命を有する溶液を調製
するためである場合、薄膜を最適化するために、コーティングの直前に別の調整
が通常行われる。長い保存寿命を生じさせるため、かつ高質膜を生成するための
いくつかの調整が、米国特許第５，４２３，２８５号において詳細に論じられて
いる。これらの調整は、溶媒交換ステップおよび／または前駆体が保存されてい
た溶媒よりも良質の膜を生成する溶媒を提供するための補助溶媒の添加を含み得
る。
【００２４】 ステップ８５Ａおよび８６Ａ、またはステップ８５Ｂおよび８６Ｂにおいて、
基板が与えられ、コーティングのために調製される。薄膜を支持し、本明細書に
記載される材料および工程に適合するほぼ任意の基板が用いられ得る。これらの
基板のいくつかは、集積回路および／または付加された金属化層、シリコンまた
はガラス板、および他の電子装置チップを有するまたは有さない、酸化あるいは
非酸化シリコンまたはガリウム砒素半導体ウェハを含む。本開示の例示的装置に
ついては、基板は、シリコンウェハ２２、約５０００Å厚さの二酸化シリコンの
層２４、好ましくは、２００から５００Å厚さのチタンまたは二酸化チタンであ
る接着層２６、および約２０００Å厚さのプラチナ電極２９を含む、図３に示さ
れるような金属化基板１８であった。基板１８の製造は、上記で参照した米国特
許第５，４２３，２８５号に詳細に記載され、本明細書では繰り返さない。チタ
ン接着層２６を有するプラチナ電極２８、チタン酸化物（ＴｉＯ2）接着層を有 するプラチナ、またはプラチナ単独であるプラチナは、論じられる実施例におい
て用いられる金属被覆（ｍｅｔａｌｌｉｚａｔｉｏｎ）であるが、ルテニウム、
ＬＳＣＯx（ランタンストロンチウムコバルト酸化物）などの他の多くの導体、 タンタル、タングステン、モリブデン、クロム、ニッケルまたはこれらの金属の
合金、およびチタン窒化物の接着層を有するプラチナが用いられ得る。スパッタ
リングまたは真空積層は好ましい積層工程であるが、他の金属被覆工程が用いら
れ得る。金属被覆積層の間に基板を加熱することは、接着力を高めるために有効
である。金属化された基板の前焼成は、薄膜３０の電子特性を最適化するために
通常必要であることが見出されている。前焼成ステップ８６Ａは、好ましくは２
０％と１００％の間の濃度の酸素雰囲気中で、５００℃と１０００℃との間の温
度、好ましくは６５０℃での焼成をコーティングステップ８７の前に含む。好ま
しくは、ウェハ１０は拡散炉中で焼成される。基板前焼成ステップ８６Ａは、基
板表面から水および有機不純物を除去する。より重要なことには、前焼成は前焼
成のアニーリング効果による金属層２８の内部応力および接着層２６金属の部分
的酸化および内部拡散を減少させる。これら全てが基板１８と層状超格子膜３０
との間の接着を増加させ、剥離を最小限にする。さらに、接着層２６が遷移金属
である場合、部分的酸化は金属を化学的に安定化させる。従って、プラチナ層２
８を通過して層状超格子材料３０に貫入する移動原子の数は大幅に減少され、層
状超格子層３０は、拡散イオンによる欠陥なしに円滑に結晶化する。基板が金属
化されない場合、シリコンまたは他のウェハはより低い温度で脱水される。
【００２５】 前駆体混合、蒸留、溶媒制御および濃度制御ステップ８１、８２および８３は
、明確にするために別々かつ線形的に述べられた。しかし、これらのステップは
、用いられる特定の液体、前駆体を保存することが意図されるのか、あるいは即
座に用いられることが意図されるかなどに依存して、組み合わせられておよび／
または異なる順番で行われ得る。例えば、蒸留は、通常、溶媒濃度制御の一部で
あり、かつ望ましくない副産物を除去するために有用であり、従って、両方の機
能が共に行われることが多い。別の例として、混合および溶媒制御は、所定の順
序で前駆体溶液に特定の反応物および溶媒を添加することなどの同一の物理的操
作を共有することが多い。第三の例として、これらの混合、蒸留ならびに溶媒お
よび濃度制御ステップのいずれもが、前駆体を調製する工程全体の間に数回繰り
返され得る。
【００２６】 次いで、混合され、蒸留され、調整された前駆体溶液は、基板１８上にコーテ
ィングされる。好ましくは、コーティングはスピンオン工程によって行われる。
好ましい前駆体溶液濃度は０．０１から０．５０Ｍ（モル／リットル）であり、
好ましいスピン速度は５００ｒｐｍと５０００ｒｐｍとの間である。
【００２７】 スピンオン工程および噴霧積層工程は溶媒の一部を除去するが、コーティング
後に溶媒の一部が残る。この溶媒は、乾燥ステップ８８および８９においてウェ
ットな膜（ｗｅｔ ｆｉｌｍ）から除去される。同時に、加熱によって薄膜中の
有機元素の熱的分解が生じ、これらの有機元素も気化し、薄膜から除去される。
この結果、前結晶化（ｐｒｅｃｒｙｓｔａｌｌｉｚｅｄ）非晶状態にある層状超
格子材料３０の固体薄膜が得られる。この乾燥された膜は、次のスピンオンコー
ティングに耐えるために十分に強硬である。乾燥温度は溶媒の沸点より高くなけ
ればならず、好ましくは、前駆体溶液中の有機物の分解温度を超える。好ましい
乾燥温度は、溶媒の沸点と５００℃との間であり、用いられる特定の前駆体に依
存する。乾燥は、好ましくは二つのステップ８８および８９で行われるが、一つ
のステップあるいは二つを超えるステップで行われてもよい。複数ステップの乾
燥工程は、速すぎる温度上昇による過度の容積収縮によって生じ得る薄膜の割れ
および気泡を防止するために有用である。好ましくは、第１の乾燥ステップ８８
は、相対的に低い温度ステップであり、好ましくは、１４０℃から１８０℃の温
度で１分から２分間、最も好ましくは、約１６０℃で１分間のステップである。
好ましくは、第２の乾燥ステップは、２００℃から３２０℃の温度で４分から８
分間であり、最も好ましくは、約２６０℃の温度で約４分間である。好ましくは
、乾燥は空気中のホットプレート上で行われる。
【００２８】 好ましくは、乾燥ステップ８８に続きＲＴＰ焼成ステップ９０および９１が行
われる。急速加熱処理は、集積回路技術において公知の工程であり、急速加熱ア
ニーリング（ＲＴＡ）と誤って称されることもある。この工程が常にアニーリン
グを伴うわけではないので、この工程をより正確に急速加熱処理、すなわちＲＴ
Ｐと称することにする。ハロゲンランプ、赤外線ランプ、または紫外線ランプか
らの照射は、ＲＴＰ焼成ステップのための熱源を提供する。実施例中では、ハロ
ゲン源を用いるＡＧ関連モデル（ＡＧ Ａｓｓｏｃｉａｔｅｓ ｍｏｄｅｌ）４
１０熱パルサが用いられた。好ましくは、第１のＲＴＰ焼成９０は２０％と１０
０％酸素の間の酸素雰囲気中で、３００℃と５００℃の間、最も好ましくは約３
００℃の温度で、１℃毎秒と１７５℃毎秒との間、最も好ましくは７５℃毎秒の
上昇速度で、５秒から３００秒、最も好ましくは６０秒の保持時間で行われる。
選択的には、この第１のＲＴＰステップは、最初の二つのホットプレート焼成よ
りも高い温度での付加的なホットプレート焼成によって置き換えられてもよい。
第２のＲＴＰ焼成ステップ９１は、不活性雰囲気、好ましくは窒素および／また
はアルゴンなどの希ガス、最も好ましくは窒素中で、５００℃と８５０℃との間
、最も好ましくは約６５０℃の温度、１℃毎秒と１７５℃毎秒との間、最も好ま
しくは７５℃毎秒の上昇速度で、５秒から３００秒、最も好ましくは、３０秒の
保持時間で行われる。いずれもの残留有機物もＲＴＰ工程の間に燃焼され、気化
される。同時に、ＲＴＰ焼成の急速な温度上昇は核形成、すなわち、固体膜３０
および６０中の層状超格子材料の多数の小さい結晶性粒子の生成を促進させる。
これらの粒子は、さらなる結晶化が生じ得る核として作用する。
【００２９】 スピン工程または他の方法による一つのコーティングの厚さは、続く加熱ステ
ップ８８から９１および９３の間の容積収縮による割れを防止するために非常に
重要である。割れの無い膜を得るために、一つのスピンコート層は、好ましくは
、焼成ステップ８９の後に１５００Å（１５０ナノメートル）未満であるべきで
ある。従って、複数のコーティングが、２０００Åを超える膜厚を達成するため
に必要である。好ましい膜製造工程は、各スピンオンコーティングについてＲＴ
Ｐ焼成を含む。すなわち、図１に示されるように、基板１８がコーティングされ
、乾燥され、ＲＴＰ焼成され、次いで、工程９２が望ましい厚さを達成するため
に必要なだけ繰り返される。しかし、ＲＴＰ焼成ステップが全てのコーティング
に不可欠なのではない。二度のコーティング毎に一連のＲＴＰ焼成ステップ９０
および９１が実用的であり、一連のコーティングの終わりに一連のＲＴＰ焼成ス
テップを一度行うのみでも、大部分の層状超格子強誘電体の電子特性の向上にお
いて非常に有効である。いくつかの特定の前駆体／層状超格子材料組成物につい
て、ＲＴＰ焼成ステップ９０および９１は必要ではない。
【００３０】 一旦所望膜厚が得られると、乾燥され、好ましくは焼成された膜がステップ９
３でアニールされ、このアニールは続くアニールと区別するために、第１のアニ
ールと称される。第１のアニールは、好ましくは、炉中で、不活性雰囲気、好ま
しくは窒素および／またはアルゴンなどの希ガス、最も好ましくは窒素中で行わ
れる。温度は、特定の層状超格子材料３０および６０の結晶化温度を超える。層
状超格子材料３０および６０からの元素の蒸発を防止し、かつ既に所定位置にあ
る集積回路への損害を含む基板への熱的損害を防止するために、アニーリング温
度は好ましくは９００℃未満に維持される。好ましくは、ストロンチウムビスマ
スタンタル酸塩についてのアニーリングは、６５０℃と９００℃との間で行われ
る。アニール時間は、ゼロ（アニール無し）から、プッシュ／プル（ｐｕｓｈ／
ｐｕｌｌ）サイクルのみを有するアニール、１３時間の保持時間に加えてプッシ
ュ／プルサイクルがあるものまで様々であり得る。最も好ましくは、ストロンチ
ウムビスマスタンタル酸塩について、アニールは約８００℃の温度で３０分間、
低熱供給のために１０分間のプッシュ／プルを伴って行われ、大多数の他の層状
超格子材料について同様の範囲にある。
【００３１】 第１のアニール後、第２の、すなわち上部電極３２が形成される。好ましくは
、電極は、プラチナ単層のＲＦスパッタリングによって形成されるが、ＤＣスパ
ッタリング、イオンビームスパッタリング、真空積層または他の適切な積層工程
によっても形成され得る。電子装置設計について望ましい場合は、金属積層の前
に、層状超格子材料３０が従来のホトリソグラフィおよびエッチングを用いてパ
ターニングされ得、次いで、上部電極３２が積層後に第２の工程でパターニング
される。本明細書において記載される実施例において、上部電極３２および層状
超格子材料３０は、従来のホトリソグラフィおよびエッチング技術およびイオン
ビームミリング（ｍｉｌｌｉｎｇ）を用いて共にパターニングされる。
【００３２】 積層されると、上部電極３２の層状超格子材料への接着は通常弱い。好ましく
は、接着は、熱処理によって改善される。上部電極３２によって被覆された層状
超格子膜３０を含むウェハ１０は、上記のパターニングステップ９５の前にアニ
ーリングされ得るが、好ましくは、パターニングステップ９５後のステップ９６
においてのみアニールされる。最終アニールステップ９６は、好ましくは、３０
０℃と８５０℃との間、最も好ましくは８００℃あるいはそれ未満の温度で電気
炉中で行われる。アニールは、最も好ましくは、１０分のプッシュ／プルおよび
約３０分の保持時間を伴って行われる。アニール時間は、保持時間のない１０分
のプッシュ／プルサイクルのみから、プッシュプルを伴う６０分の保持時間まで
変動し得る。アニールステップ９６は、好ましくは、窒素および／またはアルゴ
ンなどの希ガスの雰囲気中、最も好ましくは窒素中で再び行われる。低温酸素ア
ニール、すなわち、６００℃あるいはそれ未満の温度での酸素中のアニールは、
生じる疲労がより小さいことが見出されている。最終アニールは、上部電極３２
および電極３２と層状超格子材料３０との間の境界面中に内部応力を解放する。
同時に、第２のアニーリングステップ９６は、上部電極のスパッタリングから得
られる層状超格子材料３０中のマイクロ構造を復元し、その結果、材料の特性を
改善する。 ３．製造工程の実施例 以下では、図２および図３に示されるようにウェハ１０に適用される本発明に
よる製造工程の実施例が与えられる。各実施例に従い、図中に示されている電気
／電子特性が述べられている。図面は、図５などのヒステリシス曲線および図６
などの材料耐久性すなわち「疲労」曲線を含む。ヒステリシス曲線は、キロボル
ト／センチメートル（ｋＶ／ｃｍ）単位での印加電界対マイクロクーロン毎平方
センチメートル単位での分極電荷に関して与えられている。概して、ヒステリシ
スは、四つの異なる電圧である１ボルト、３ボルト、５ボルトおよび８ボルトに
ついて示されている。公知のように、良好な強誘電性特性を示唆するヒステリシ
ス曲線は、薄く線形なのではなく、相対的に四角形であり、分極方向に長くなる
傾向にある。ヒステリシス測定は、特記されない限り、全て非補償型Ｓａｗｙｅ
ｒ−Ｔｏｗｅｒ回路に行われた。耐久性すなわち「疲労」曲線は、マイクロクー
ロン毎平方センチメートル単位での分極電荷２ＰｒおよびｋＶ／ｃｍ単位での強
制電圧（ｃｏｅｒｃｉｖｅ ｖｏｌｔａｇｅ）２Ｅｃ対サイクル数を与える。分
極電荷２Ｐｒは、キャパシタ１６などのキャパシタを、一方向、すなわち、図３
における上方垂直方向に完全に分極された状態から図３における下方垂直方向で
ある逆の完全分極状態へと切り換えることによって生成される電荷である。ここ
では、「完全に分極された」とは、強誘電性材料が完全に分極され、電界が除去
されている状態を意味する。図５に示されているヒステリシス曲線などのヒステ
リシス曲線から見ると、ヒステリシス曲線が正の分極軸（ｙ軸）と交差する点で
あるＰｒ+と、ヒステリシス曲線が負の分極軸と交差する点であるＰｒ-との差分
である。特記されない限り、与えられた２Ｐｒの値は、最高電圧でのヒステリシ
ス測定から取られる。２Ｐｒの値が高くなるに従って、強誘電性メモリおよび他
の用途での材料の性能がより良好になる。サイクルは、キャパシタ１６などのキ
ャパシタが１平方パルス切り換えられるものとして定義される。この分極２Ｐｒ
は、レムナント分極Ｐｒのおよそ二倍である。パラメータ２Ｅｃは、示される図
について概して−８から＋８ボルトとして考えられる電圧変化の際の、正の側Ｅ
ｃ＋の抗電界と負の側Ｅｃ−の抗電界との合計に等しい。抗電界は、一つの分極
状態から別の分極状態へと材料を切り換えるために必要とされる電解の大きさの
測度である。実用されている電子装置については、抗電界は、迷電界が分極切換
えを生じさせないほどに高くあるべきであるが、高すぎると、装置を動作させる
ために大きい電圧が必要とされる。図面および議論において用いられる他のパラ
メータおよび図面は、文脈から明らかであるべきである。
【００３３】 （実施例） 実施例１ 複数のキャパシタ１２、１４、１６などを含むウェハ１０を製造し、このウェ
ハ中で層状超格子材料３０はストロンチウムビスマスタンタル酸塩であった。前
駆体溶液を、Ｋｏｊｕｎｄｏ Ｃｈｅｍｉｃａｌ Ｌａｂｏｒａｔｏｒｉｅｓ、
Ｃｏ．， Ｌｔｄ．から購入し、この溶液は、キシレンまたはオクタン溶媒中に
ストロンチウム２−エチルヘキサン酸塩、ビスマス２−エチルヘキサン酸塩およ
びタンタル２−エチルヘキサン酸塩を含んでいた。単数形の「キシレン」の代わ
りに複数形の「キシレン」を用いる。なぜなら、市販により入手可能なキシレン
は、キシレンの三つの異なる分別（ｆｒａｃｔｉｏｎａｔｉｏｎ）を含むからで
ある。三つの金属２−エチルヘキサン酸塩を、最終薄膜が化学式ＳｒＢｉ2Ｔａ2 Ｏ9を有するような比率で混合した。溶液のモル濃度は、およそ０．２モル毎リ ットルであった。コーティングの直前に、ｎ−ブチルアセテートの添加によって
、前駆体を０．１３モル毎リットルに希釈した。一つの結晶シリコン層２２、二
酸化シリコンの５００ナノメートル（ｎｍ）厚さの層２４、チタンの２０ｎｍ厚
さの層２６およびプラチナの２００ｎｍ厚さの層２８を含む基板１８を、６リッ
トル／分の酸素流れ中で３０分間拡散炉中で６５０℃で前焼成した。基板１８上
に１ｍｌのＳｒＢｉ2Ｔａ2Ｏ9前駆体溶液を配置するために、点眼器を用いた。 ウェハを１５００ＲＰＭで３０秒間スピンした。次いで、ウェハ１０をホットプ
レート上に配置し、空気中で約１６０℃で１分間、次いで、２６０℃でさらに４
分間焼成した。次いで、ウェハ１０を、７５℃毎秒の上昇速度、６０秒間の保持
時間およびおよそ１０００から２０００ｃｃ／分の周囲酸素流で、３００℃でＲ
ＴＰ焼成した。次いで、周囲気体をおよそ１０００から２０００ｃｃ／分の流速
の窒素に代え、３００℃の温度でさらに３０秒間ＲＴＰ焼成した。次いで、７５
℃毎秒の上昇速度で温度を６５０℃まで上昇させ、およそ１０００から２０００
ｃｃ／分の周囲窒素流中でさらに３０秒間ＲＴＰ焼成を行った。ウェハ上に溶液
を配置するための点眼器使用からＲＴＰ焼成までのステップを、別のコーティン
グのために繰り返した。次いで、ウェハを拡散炉中に移し、８００℃で６リット
ル／分の窒素流れ中で３０分間アニールした。２００ナノメートル（ｎｍ）プラ
チナの上部層３２をスパッタリングし、レジストを塗布し、それに続いて標準の
ホトマスク工程、イオンミルエッチング、ＩＰＣストリップ、および８００℃で
６リットル／分の窒素流中の１５分間の第２のアニールを行った。層状超格子膜
３０の最終厚さは約１７００Åであり、キャパシタの面積は約７８５４マイクロ
メートル平方であった。
【００３４】 図５は、実施例１において製造されたストロンチウムビスマスタンタル酸塩サ
ンプルについて１、３、５および８ボルトで測定された初期ヒステリシス曲線を
示す。ヒステリシス曲線は垂直方向に細長い四角形であり、集積回路メモリ中で
の優れた性能を示唆している。１ボルト曲線を除き、異なる電圧についての曲線
は、ほぼ互いに重なりあい、電圧に伴う性能のばらつきがほとんどないことを示
し、ここでもメモリ性能について優れていることを示す。分極率２Ｐｒは２２．
０８マイクロクーロン／ｃｍ2が測定され、これは従来技術の高温酸素アニール を行ったＳｒＢｉ2Ｔａ2Ｏ9について得られた代表的な結果よりも約３０％良好 な値であった。
【００３５】 図６は、マイクロクーロン毎平方センチ単位での分極率２Ｐｒ対切換えサイク
ル数ｍおよびキロボルト毎ｃｍ単位の抗電界２Ｅｃ対実施例１のキャパシタの切
換えサイクル数のグラフを示す。これらの曲線は、材料の疲労特性として当該分
野では公知のものを示す。分極率は１０10サイクルでは約１０％、５×１０10サ
イクル近くでは約２０％疲労する。全ての抗電界ではほぼ疲労が無く、ばらつき
は実験誤差の範囲内である。３０％までの疲労は、この高い分極率を有する強誘
電性メモリの性能にはほとんど影響を及ぼさないので、これらの結果は、この材
料からなるメモリは代表的な電子装置の寿命よりも長く持続することを示してい
る。
【００３６】 図７は、実施例１のサンプルについての、アンペア毎平方センチメートル単位
の漏れ電流対ボルト単位での印加電圧のグラフを示す。漏れ電流は、約０．５ボ
ルトで約３×１０-9アンペア毎ｃｍ2に上昇し、約５．２５ボルトまで平坦なま まであり、次いで約６×１０-7ボルトまで上昇する。従来のメモリの動作電圧は
約３〜５ボルトであり、１０-6ボルトを下回るいずれもの漏れ電流は良好なメモ
リ性能となるので、これらの結果は、実施例１の工程によって製造された材料は
、メモリが強誘電性メモリであっても、あるいはメモリ性能について層状超格子
材料の高誘電率を用いる「誘電性」メモリであっても優れたメモリを製造するこ
とを示している。
【００３７】 上記の実施例は、本発明の工程によって製造された多くのキャパシタの代表的
な性能を示す。以下の実施例は、現在までに得られた最良の性能を示す。 実施例２ 複数のキャパシタ１２、２４、１６などを含む一連のウェハ１０を製造し、こ
のウェハ中で層状超格子材料３０はストロンチウムビスマスタンタル酸塩であっ
た。接着層２６が酸素中で８００℃で３０分間チタンの２０ｎｍ厚さ層を焼成す
ることによって形成された二酸化チタンのおよそ４０ｎｍ厚さの層であり、薄膜
３０の最終厚さが約１８０ナノメートルであり、キャパシタの面積が約１９８０
平方マイクロメートルであることを除いて、工程は実施例１の工程と同一であっ
た。
【００３８】 図８は、実施例２で製造されたストロンチウムビスマスタンタル酸塩サンプル
について１、２、３、５および８ボルトで測定された初期ヒステリシス曲線を示
す。ヒステリシス曲線は、実施例１についてよりもさらに垂直方向に細長い四角
形であり、集積回路メモリでの優れた性能を示唆している。異なる電圧について
の曲線はほぼ互いに重なりあい、電圧に伴う性能のばらつきがほとんどないこと
を示す。１ボルト曲線でさえも、最高電圧についての曲線の３０％以内にある。
分極率２Ｐｒは２９．２４マイクロクーロン／ｃｍ2が測定され、これは従来技 術の高温酸素アニールを行ったＳｒＢｉ2Ｔａ2Ｏ9について得られた最良の結果 よりも良好な値である。
【００３９】 層状超格子材料はＡＢＯ3タイプ金属酸化物よりもさらに大幅に複雑であり、 高質の層状超格子材料の製造に有効な工程は、高質のＡＢＯ3タイプ材料の製造 にも有効であることは概して事実であるが、その逆は当てはまらない。従って、
層状超格子材料の良好な結果は、ＰＺＴおよびＢＳＴなどのＡＢＯ3タイプ金属 酸化物化合物についても有効であるべきであることを示している。
【００４０】 窒素などの不活性雰囲気中で６００℃を超える処理温度について層状超格子材
料を有するウェハの加熱のみを行って、ＰＺＴおよびＢＳＴなどのＡＢＯ3タイ プ金属酸化物および層状超格子材料化合物を利用する電子装置を製造するための
工程および組成が記載された。高温酸素アニールを用いずに集積回路を製造する
ための許容される電子品質のＰＺＴおよびＢＳＴなどのＡＢＯ3タイプ金属酸化 物および層状超格子材料の薄膜を製造する例が従来技術で示されていないという
事実を考慮し、実際に従来技術はこれらの材料の高電子質薄膜を得るために高温
酸素アニールが不可欠であることを教示していることからすると、このような結
果が得られるのは驚くべきである。従来の工程で用いられるシリコンおよび金属
材料の酸化の可能性が本発明の工程によって著しく減少されるので、これらの結
果は、他の方法での従来のＣＭＯＳまたは他の集積回路工程へに層状超格子材料
の組み込みを大いに奨励するものである。当業者が本発明の概念から逸脱せずに
記載された特定の実施態様の多くの使用および改変を行い得ることは明らかであ
る。例えば、層状超格子材料の高温酸素アニールが用いられない工程によって優
れた電子品質薄膜が得られ得ることが示されたからには、これらの工程は、様々
な公知の障壁層などを用いる従来の工程と組み合わされ、記載された工程に変形
を与え得る。列挙されるステップがいくつかの例においては異なる順序で行われ
得ることも明らかである。あるいは、記載された様々な構造および工程が、等価
の構造および工程に置き換えられ得る。
【図面の簡単な説明】
【図１】 本発明による材料の薄膜を製造するための工程の好ましい実施態様を示すフロ
ーチャートである。
【図２】 本発明による工程によって製造された薄膜キャパシタが大幅に拡大されて示さ
れているウェハの平面図である。
【図３】 線３−３に沿った図２の断面図の一部であり、図１の工程によって製造された
薄膜キャパシタ装置の図である。
【図４】 本発明の工程を利用して製造された集積回路の一部の断面図である。
【図５】 図１の工程によって製造された代表的なストロンチウムビスマスタンタル酸塩
について１、３、５および８ボルトのヒステリシス曲線を示す図である。
【図６】 図５のヒステリシス曲線が測定された同一の薄膜キャパシタサンプルについて
、分極率および強制電界疲労曲線を示す図である。
【図７】 図５および図６のサンプルについて漏れ電流対印加電圧のグラフを示す図であ
る。
【図８】 図１の工程によって製造された別のストロンチウムビスマスタンタル酸塩薄膜
キャパシタにいて１、３、５および８ボルトのヒステリシス曲線を示す図である
。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハートナー， ウォルター ドイツ国 ミュンヘン デー−81829， サルツメッサ−ストラッセ ６ (72)発明者 マズレ， カルロス ドイツ国 ゾルネディング デー−85604, グルエンランドストラッセ ４ (72)発明者 ソラヤッパン， ナラヤン アメリカ合衆国 コロラド 80920， コ ロラド スプリングス， シー ビレッジ ロード サウス 3833 (72)発明者 ジョシ， ビクラム アメリカ合衆国 コロラド 80919， コ ロラド スプリングス， オーバーランド ドライブ 6715 (72)発明者 ダーベンウィック， ギャリー エフ. アメリカ合衆国 コロラド 80918， コ ロラド スプリングス， ビッカーズ ド ライブ 1628 Ｆターム(参考） 5F058 BA11 BD02 BD05 BF27 BF43 BF46 BH01 BH04

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 層状超格子化合物からなるグループから選択される材料（３
    ０、６０）を含む集積回路（７０）を製造する方法であって、該方法は、 基板（１８、５８）と、前駆体を加熱すると該材料を自発的に形成するために
    有効な量の金属部分を含む該前駆体とを提供する工程（８５Ａ、８５Ｂ、８０）
    と、 該前駆体を該基板に供給し、前駆体膜を形成する工程（８７）と、 該前駆体膜を加熱し、該材料を形成する工程と、 該集積回路を完成させ、該集積回路の電気構成要素（５０）中に該材料を含ま
    せる工程と、を包含し、 該方法が、無酸素雰囲気中で５００℃と９００℃との間の温度で該前駆体膜を
    加熱し（９１、９３）、該基板上に該材料の固体薄膜（３０、６０）を形成する
    ことを含む該加熱工程によって特徴付けられる、方法。
  2. 【請求項２】 層状超格子化合物からなるグループから選択される材料（３
    ０、６０）を含む集積回路（７０）を製造する方法であって、該方法は、 基板（１８、５８）と、前駆体を加熱すると該材料を自発的に形成するために
    有効な量の金属部分を含む該前駆体とを提供する工程（８５Ａ、８５Ｂ、８０）
    と、 該前駆体を該基板に供給する工程（８７）と、 該前駆体を乾燥し、固体薄膜を形成する工程（８８、８９）と、 該集積回路を完成させ、該集積回路の電気構成要素（５０）中に該材料を含ま
    せる工程と、を包含し、 該方法が、６００℃よりも高い温度である間に、該固体薄膜を酸素に曝さずに
    該基板上の該固体薄膜を加熱し、該基板上に該材料を形成する工程（９１、９３
    ）によって特徴付けられる、方法。
  3. 【請求項３】 前記加熱工程が、無酸素雰囲気中で約６５０℃の温度で前記
    前駆体を急速加熱処理（９１）することを含み、該急速加熱処理は約３０秒間行
    われることにおいて特徴付けられる、請求項１または２に記載の方法。
  4. 【請求項４】 前記加熱工程が、不活性雰囲気中での約７００℃と約９００
    ℃との間でのアニーリング（９３）を含むことにおいて特徴付けられる、請求項
    １または２に記載の方法。
  5. 【請求項５】 前記基板が第１の電極（１８、５８）を含み、前記方法が、
    前記アニーリング工程の後に前記材料の上に第２の電極（３２、７７）を形成し
    てキャパシタ（１６）を形成するステップをさらに包含し、無酸素雰囲気中で３
    ００℃と９００℃との間の温度で第２のアニール（９６）を続いて行う工程によ
    ってさらに特徴付けられる、請求項１または２に記載の方法。
  6. 【請求項６】 前記第２のアニール温度が約８００℃であり、窒素雰囲気中
    であることにおいて特徴付けられる、請求項５に記載の方法。
  7. 【請求項７】 前記基板が第１の電極（１８、５８）を含み、前記方法が、
    前記アニーリング工程の後に前記層状超格子材料（３０、６０）の上に第２の電
    極（３２、７７）を形成してキャパシタ（１６）を形成するステップをさらに包
    含し、酸素中で６００℃またはそれ未満の間の温度で第２のアニール（９６）を
    続いて行う工程によってさらに特徴付けられる、請求項１または２に記載の方法
    。
  8. 【請求項８】 酸素を含む雰囲気中で２００℃から５００℃までの温度で前
    記前駆体膜を急速加熱処理する工程（９０）をさらに含む、請求項１または２に
    記載の方法。
  9. 【請求項９】 前記材料が、集積回路メモリ（７０）の一部（５０）を形成
    する、請求項１または２に記載の方法。
  10. 【請求項１０】 前記メモリが、ＤＲＡＭおよび強誘電性ＦＥＴからなるグ
    ループから選択されるメモリである、請求項９に記載の方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015193523A (ja) * 2014-03-25 2015-11-05 三菱マテリアル株式会社 ＬａＮｉＯ３薄膜の形成方法

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11220095A (ja) * 1998-01-30 1999-08-10 Sony Corp 誘電体キャパシタの製造方法
US6312816B1 (en) * 1998-02-20 2001-11-06 Advanced Technology Materials, Inc. A-site- and/or B-site-modified PbZrTiO3 materials and (Pb, Sr, Ca, Ba, Mg) (Zr, Ti, Nb, Ta)O3 films having utility in ferroelectric random access memories and high performance thin film microactuators
KR100329733B1 (ko) * 1998-10-09 2002-05-09 박종섭 반도체소자의캐패시터형성방법
US6245580B1 (en) * 1999-01-11 2001-06-12 Symetrix Corporation Low temperature process for fabricating layered superlattice materials and making electronic devices including same
US6093661A (en) * 1999-08-30 2000-07-25 Micron Technology, Inc. Integrated circuitry and semiconductor processing method of forming field effect transistors
US6207584B1 (en) * 2000-01-05 2001-03-27 International Business Machines Corp. High dielectric constant material deposition to achieve high capacitance
US6372518B1 (en) 2000-01-26 2002-04-16 Matsushita Electric Industrial Co., Ltd. Method using unreactive gas anneal and low temperature pretreatment for fabricating layered superlattice materials and making electronic devices including same
US6693033B2 (en) 2000-02-10 2004-02-17 Motorola, Inc. Method of removing an amorphous oxide from a monocrystalline surface
US6326315B1 (en) * 2000-03-09 2001-12-04 Symetrix Corporation Low temperature rapid ramping anneal method for fabricating layered superlattice materials and making electronic devices including same
US6555946B1 (en) 2000-07-24 2003-04-29 Motorola, Inc. Acoustic wave device and process for forming the same
US6590236B1 (en) 2000-07-24 2003-07-08 Motorola, Inc. Semiconductor structure for use with high-frequency signals
US6638838B1 (en) 2000-10-02 2003-10-28 Motorola, Inc. Semiconductor structure including a partially annealed layer and method of forming the same
US6607980B2 (en) * 2001-02-12 2003-08-19 Symetrix Corporation Rapid-temperature pulsing anneal method at low temperature for fabricating layered superlattice materials and making electronic devices including same
US6673646B2 (en) * 2001-02-28 2004-01-06 Motorola, Inc. Growth of compound semiconductor structures on patterned oxide films and process for fabricating same
US6949479B2 (en) * 2001-06-13 2005-09-27 Micron Technology, Inc. Methods of forming transistor devices
US6709989B2 (en) 2001-06-21 2004-03-23 Motorola, Inc. Method for fabricating a semiconductor structure including a metal oxide interface with silicon
US6646293B2 (en) 2001-07-18 2003-11-11 Motorola, Inc. Structure for fabricating high electron mobility transistors utilizing the formation of complaint substrates
US6693298B2 (en) 2001-07-20 2004-02-17 Motorola, Inc. Structure and method for fabricating epitaxial semiconductor on insulator (SOI) structures and devices utilizing the formation of a compliant substrate for materials used to form same
US6667196B2 (en) 2001-07-25 2003-12-23 Motorola, Inc. Method for real-time monitoring and controlling perovskite oxide film growth and semiconductor structure formed using the method
US6589856B2 (en) 2001-08-06 2003-07-08 Motorola, Inc. Method and apparatus for controlling anti-phase domains in semiconductor structures and devices
US6639249B2 (en) 2001-08-06 2003-10-28 Motorola, Inc. Structure and method for fabrication for a solid-state lighting device
US6673667B2 (en) 2001-08-15 2004-01-06 Motorola, Inc. Method for manufacturing a substantially integral monolithic apparatus including a plurality of semiconductor materials
US7023036B2 (en) * 2001-10-02 2006-04-04 Matsushita Electric Industrial Co., Ltd. Ferroelectric element and actuator using the same, and ink jet head and ink jet recording device
US6743643B2 (en) * 2001-11-29 2004-06-01 Symetrix Corporation Stacked memory cell having diffusion barriers
US6815223B2 (en) * 2002-11-22 2004-11-09 Symetrix Corporation Low thermal budget fabrication of ferroelectric memory using RTP
US7384481B2 (en) * 2003-12-29 2008-06-10 Translucent Photonics, Inc. Method of forming a rare-earth dielectric layer
WO2005065402A2 (en) * 2003-12-29 2005-07-21 Translucent Photonics, Inc. Rare earth-oxides, rare earth-nitrides, rare earth-phosphides and ternary alloys with silicon
US20060169592A1 (en) * 2005-01-31 2006-08-03 Hewlett-Packard Development Company, L.P. Periodic layered structures and methods therefor
JP5019020B2 (ja) 2005-03-31 2012-09-05 セイコーエプソン株式会社 誘電体膜の製造方法及び圧電体素子の製造方法並びに液体噴射ヘッドの製造方法
KR100893287B1 (ko) 2007-08-07 2009-04-17 오스템임플란트 주식회사 다단구조를 이용한 치과용 임플란트 드릴
KR101093566B1 (ko) 2010-03-31 2011-12-13 성균관대학교산학협력단 초격자구조의 다성분계 산화물 박막제조방법
US8520219B2 (en) 2011-12-19 2013-08-27 Perceptron, Inc. Non-contact sensor having improved laser spot
CN106058039B (zh) * 2016-07-15 2018-12-21 中国科学院金属研究所 一种锆钛酸铅/钌酸锶铁电超晶格材料及其制备方法
CN110002508B (zh) * 2019-04-02 2023-03-21 佛山市格瑞芬新能源有限公司 一种自支持少层无机纳米颗粒超晶格的制备方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0489519A3 (en) * 1990-12-04 1993-05-12 Raytheon Company Sol-gel processing of piezoelectric and ferroelectric films
US5508226A (en) * 1991-12-13 1996-04-16 Symetrix Corporation Low temperature process for fabricating layered superlattice materialsand making electronic devices including same
US5468684A (en) * 1991-12-13 1995-11-21 Symetrix Corporation Integrated circuit with layered superlattice material and method of fabricating same
JPH09312381A (ja) * 1996-05-23 1997-12-02 Hitachi Ltd 半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015193523A (ja) * 2014-03-25 2015-11-05 三菱マテリアル株式会社 ＬａＮｉＯ３薄膜の形成方法

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