KR20020015048A - 높은 유전상수 어플리케이션용 금속 옥사이드 박막 - Google Patents

높은 유전상수 어플리케이션용 금속 옥사이드 박막 Download PDF

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Abstract

높은 유전상수 절연체는 텅스텐-브론즈형 옥사이드, 파이로클로르형(pyrochlore-type) 옥사이드, 및 Bi2O3와 페로브스키트 및 파이로클로르형 옥사이드으로 이루어진 그룹으로부터 선택된 옥사이드의 조합으로 이루어진 그룹으로부터 선택된 금속 옥사이드의 박막을 포함한다. 실시예는 일반적인 화학양론식 AB2O6, A2B2O7및 A2Bi2B2O10으로 표현되는 금속 옥사이드를 포함하며, 여기서 A는 Ba, Bi, Sr, Pb, Ca, K, Na 및 La를 포함하는 금속들의 그룹으로부터 선택된 A-사이트 원자를 나타내며; B는 Ti, Zr, Ta, Hf, Mo, W 및 Nb를 포함하는 금속들의 그룹으로부터 선택된 B-사이트 원자들을 나타낸다. 바람직하게는, 금속 옥사이드들은 (BaxSr1-x)(TayNb1-y)2O6이고, 0≤x≤1.0 및 0≤y≤1.0; (BaxSr1-x)(TayNb1-y)2O7이고, 0≤x≤1.0 및 0≤y≤1.0; 및 (BaxSr1-x)2Bi2(TayNb1-y)2O10이고, 0≤x≤1.0 및 0≤y≤1.0이다. 발명에 따라 박막들은 상대적인 유전상수≥40이며, 바람직하세는 약 100이다. 발명의 금속 옥사이드들에서 Vcc 값은 제로에 가깝다. Tcc 값은 <1000ppm이며, 바람직하게는 <100이다.

Description

높은 유전상수 어플리케이션용 금속 옥사이드 박막{METAL OXIDE THIN FILMS FOR HIGH DIELECTRIC CONSTANT APPLICATIONS}
마이크로웨이브 모노리식 집적회로(MMIC)의 바이패스 캐패시터와 같은 집적회로 및 관련 어플리케이션에서 전하 저장 매체로서 사용하기에 적합한 높은 유전상수 물질에 대한 필요성이 있음은 잘 공지되어 있다. 집적회로에서 전하 저장용으로 사용되고 있는 가장 일반적으로 사용되는 유전 물질은 약 4의 유전상수를 갖는 실리콘 디옥사이드이다. Si3N4, Al2O3및 Ta2O5와 같은 전하 저장용으로 사용되고 있는 다른 일반적인 유전 물질들은 또한 4 내지 20 범위의 낮은 유전상수를 갖는다. 그러한 물질을 사용하는 저장 캐패시터들은 당 기술 집적회로의 상태에 필요한 캐패시터값을 제공하기 위해서 넒은 면적을 가져야한다. 이러한 넓은 면적들은 집적회로 또는 MMIC에서 캐패시터 구성요소들의 고밀도 달성을 어렵게 만든다. 그러나, 집적회로에 유전체를 제공하는 다른 물질들을 사용하는 것은 높은 유전상수를 지닌일반적으로-사용되는 물질들이 바람직하지 않은 특성을 갖는다는 사실에 의해 방해되어왔다. 예를 들면, 납 지르코늄 티타네이트(PZT)와 같은 강유전성 물질들은 높은 유전상수를 갖는 것으로 공지되어 있으며 따라서 높은 유전상수 메모리의 후보로서 제안되어왔다. 그러나, 강유전성 물질들은 DRAM이 메모리 저장 메체로서 이용하는 종래의 선형 전하를 마스킹하는 커다란 스위칭 전하를 보자력 전압에서 생성시키기 때문에 높은 유전상수 DRAM에서 사용될 수 없었던 것으로 잘 공지되어 있다. 오. 아우시엘로, 제이.에프.스코트(O.Auciello, J.F.Scott) 와 알.라메시(R.Ramesh)의 "The Physics of Ferroelectric Memoris",Physics Today, 51권, 제 7호, 1998년 7월, 페이지 22-27, 특히, 페이지 24의 "Box 1" 참조. 게다가, PZT 및 다른 높은 유전 물질들은 온도 및 인가 전압상에서 유전상수의 현저한, 비선형 의존성을 나타낸다. 만일 캐패시터 유전체 또는 바이패스 캐패시터로서 사용된다면, 물질은 캐패시턴스값이 온도 및 전압과 함께 변동하도록 야기시킨다. 전기적 특성들이 온도 및 전압과 함께 변동하는 물질들은 집적회로 및 MMICs에서 일반적으로 바람직하지 않은데, 왜냐하면 회로들의 유효 작동은 전기적 특성들이 특정값을 가질것을 요구하며, 집적회로들은 온도 및 전압의 범위를 초과하여 작동될 수 있기 때문이다. PZT 및 다른 높은 유전성 물질들은 종종 일정 비율이 아닌 전기적 특성을 갖는다; 즉, 특성들은 물질들이 더 두껍게 만들어질 때 상당히 변동한다. 그러한 비례축소의 결핍은 회로들이 더 고밀도로 만들어질때 회로의 대대적인 재설계를 충족, 및 요구하기 어려운 공정에서 엄격한 필요조건을 제기할 수 있다. 그러므로, 전기적 특성들이 일정한 비율이며 온도 및 전압과 본질적으로 무관한 높은 유전상수 물질을 갖는 것이 매우 바람직하다.
일정한 물질들간의 불필요한 상호작용을 방지하기위한 버퍼층으로서, 1개 층에서 다른 층으로 원소의 확산을 방지하기 위한 확산 배리어로서, 그리고 내부층 트랜지스터로서 금속-옥사이드-세미컨덕터 전계 효과 트랜지스터(MOSFET0, 강유전성 전계 효과 트랜지스터(강유전성 FETs), 및 다른 트랜지스터들에 게이트 유전성 필름용과 같은, 집적회로에 일반적으로 사용될 수 있는 높은 유전상수 캐패시터를 갖는 것이 또한 유용하다. 각각의 이러한 어플리케이션에서, 그 물질은 온도 및 전압과 함께 변동하지 않는 전자값을 갖는 것이 유용하다. 게다가, 각각의 이러한 어플리케이션들은 추가적인 전자적 필요조건을 갖고있다. 높은 유전성 물질이 MOSFETs, 강유전성 FETs, 및 다른 트랜지스터들에서 게이트 절연체 필름으로 유효한지를 예견하기 특히 어려운데, 왜냐하면, 이러한 어플리케이션에서, 종종 상충되는 다중 필요조건들을 충족시켜야 하기 때문이다. 온도, 전압 및 두께 변동에 관련하여 평이한 캐패시턴스를 갖는 것에 더하여, 그것들은 낮은 누설 전류와 높은 항복 전압을 가져야하며, 그것들은 게이트 전압의 함수처럼 트랜지스터의 임계 전압을 변경하지 말아야 하고, 그것들은 전하 주입에 대하여 유효 배리어이어야 한다. 버퍼층들은 층들이 버퍼하는 물질과 주변 집적회로 물질들 모두와 양립가능해야 한다. 확산 배리어들은 상승된 온도에서 특정 원소들의 이동을 방지시 유효해야 하고 이동할 수 있는 원소들 자체를 포함하지 말아야 한다. 내부층(interlayer) 유전체들은 낮은 누설 전류를 가져야 하고 높은 항복 전압을 가져야 한다. 집적회로들이 더 작아지면, 상기 조건들 모두는 더욱더 엄격해지는데, 왜냐하면 물질들의 두께가감소하고 비유사 물질들간의 간격들이 줄어들기 때문이다. 20 이상의 유전상수를 갖지만, 문제의 특성들을 지니지 않는 물질들의 부족(paucity)이 더 높은 밀도 집적회로 메모리에 심각한 장애들중 하나로 여겨진다.
최근에는, 상업적인 강유전성 메모리들, 특히 강유전성 랜덤 액세스 메모리(FERAMs)들이 이용가능하였다. 실제의 FERAMs는 DRAMs의 밀도에 아직 도달하지 못하여지만, 빠른 진전은 이 분야에서 이루어지고 있으며 이러한 메모리들이 곧 DRAMs와 경쟁적으로 될 것임을 암시한다. DRAMs와 같은 이러한 메모리들은 온도 및 전압이 대체로 변동할 수 있는 환경에서 사용되도록 의도되었기 때문에, 전기적 특성들이 일정 비율이고 본질상 온도 및 전압과 무관한 강유전성 물질들을 갖는 것이 매우 유용하다.
발명의 요약
본 발명은 전기적 특성들이 전압과 온도에 의존성이 낮은 금속 옥사이드의 박막을 채용하는 집적회로를 제공함으로써 상기 문제점을 해결한다. 본 발명은 또한 전기적 특성들이 일정 비율이며 전압과 온도에 의존성이 낮은 금속 옥사이드의 박막을 형성하기 위한 액체 전구물질을 제공한다. 게다가, 본 발명은 액체 전구물질을 집적회로 기판에 도포하고, 전기적 특성들이 전압과 온도에 의존성이 낮은 금속 옥사이드의 박막을 형성하기 위해서 도포된 전구물질을 처리하는 방법을 제공한다. 바람직하게, 금속 옥사이드는 높은 유전상수 물질이며, 가장 바람직하게는 강유전성이 아니다. 그러나, 물질들중 일부는 강유전성이며, 따라서 FERAMs과 같은 강유전성 소자에 유용할 것이다.
발명의 일실시예는 높은 유전상수 금속 옥사이드 절연체 박막 또는 강유전성 금속 옥사이드 박막을 포함하는 집적회로이며, 여기에서 그 금속 옥사이드는 텅스텐-브로즈형 옥사이드, 파이로클로르형(pyrochlore-type) 옥사이드, 및 파이로클로르형 옥사이드 및 텅스텐-브론즈형 옥사이드으로 이루어진 그룹으로부터 선택된 옥사이드와 내부층 옥사이드의 조합들으로 이루어진 그룹으로부터 선택된다. 일반적으로 내부층 옥사이드는 Bi2O3이다.
발명의 일실시예에서, 금속 옥사이드는 AB2O6, A2B2O7및 A2Bi2B2O10으로 이루어진 그룹으로부터 선택된 식으로써 표현된 화학양론을 가지며, A는 Ba, Bi, Sr, Pb, Ca, K, Na 및 La를 포함하는 금속들의 그룹으로부터 선택된 A-사이트 원자들을 나타내고; B는 Ti, Zr, Ta, Hf, Mo, W 및 Nb를 포함하는 금속들의 그룹으로부터 선택된 B-사이트 원자들을 나타낸다.
본 발명에 따른 집적회로는 바람직하게 1나노미터(nm) 내지 500nm 범위의 두께를 지닌 금속 옥사이드의 박막을 포함한다. 발명에 따른 금속 옥사이드 물질은 바람직하게 비-강유전성이며 상대적으로 높은 유전상수, 즉 20 또는 더 높은 유전상수값(ε20)을 갖는다. 그것은 온도에 대하여, 그리고 낮은 Vcc 값과 낮은 Tcc 값을 갖는 외부 인가 전압에 대하여 무시가능한 캐패시턴스의 의존성을 나타낸다. 이러한 물질들의 일반적인 활용은 강유전성 FETs를 포함하여, DRAMs의 캐패시터, 트랜지스터의 게이트 유전체에서 유전 물질로서, 어떤 물질들, 특히 적층 초격자 물질과 세미컨덕터간의 불필요한 상호작용을 방지하기 위한 버퍼층으로서, 1개 층에서 다른 층으로의 원소들의 확산을 방지하기 위한 확산 배리어로서, 그리고 내부층 유전체들로서 이다. 발명에 따라 물질들의 일부는 강유전성이며, 이러한 물질들의 일반적인 활용은 집적회로 강유전성 랜덤 액세스 메모리(FERAM)에서 메모리셀의 부분으로서 또는 강유전성 FETs에서 강유전성 게이트로서이다.
발명의 실시예에 따른 액체 전구물질은 텅스텐-브론즈형 옥사이드, 파이로클로르형 옥사이드, 및 파이로클로르형 옥사이드 및 텅스텐-브론즈형 옥사이드으로 이루어진 그룹으로부터 선택된 옥사이드와 Bi2O3와 같은 내부층 옥사이드의 조합들으로 이루어진 그룹으로부터 선택된 금속 옥사이드를 형성하기 위한 상대적인 몰 비율의 금속 원자들을 포함한다. 발명의 일실예에서, 액체 전구물질은 AB2O6, A2B2O7및 A2Bi2B2O10으로 이루어진 그룹으로부터 선택된 식에의해 표현된 화학양론을 갖는 금속 원자들을 함유하며, A는 Ba, Bi, Sr, Pb, Ca, K, Na 및 La를 포함하는 금속들의 그룹으로부터 선택된 A-사이트 원자들을 나타내며; B는 Ti, Zr, Ta, Hf, Mo, W 및 Nb를 포함하는 금속들의 그룹으로부터 선택된 B-사이트 원자들을 나타낸다.
본 발명의 방법의 실시예는 기판을 제공하는 단계; 상기 논의된 금속 옥사이드의 박막을 형성하기 위한 액체 전구물질을 제공하는 단계; 기판상에 액체 코팅을 형성하도록 기판에 액체 전구물질을 도포하는 단계; 및 소정의 금속 옥사이드의 고체 박막을 형성하도록 액체 코팅을 처리하는 단계를 포함한다. 도포 단계는 기판상의 전구물질의 액체 코팅을 스핀-코팅, 연무 증착, 딥(dip) 코팅 또는 다른 액체 도포 공정을 포함한다. 처리 단계는 진공에 노출, 자외선 방사에 노출, 건조, 가열, 베이킹, 급속 열 처리, 및 어닐링 단계로 이루어진 그룹으로부터 선택된 공정을 포함한다. 방법 발명의 실시예는 페로브스키트 또는 파이로클로르형 옥사이드 화합물의 전구물질에 첨가된, Bi2O3와 같은 내부층 옥사이드에 상응하는 상대적인 몰 비율의 금속 원자들을 포함하는 액체 전구물질을 제공하는 것을 포함한다.
온도와 전압의 넓은 범위에 걸쳐서 그러한 특성을 유지시키는 물질의 박막을 만들기 위한 물질과 성능(ability)의 우수한 특성들은 발명을 집적회로에 대하여 특히 중요하게 만들지만, 임의 유형의 전하 저장 소자에 대하여 또한 중요하다. 발명의 다수의 특징, 목적 및 이점들은 첨부된 도면들에 관련하여 읽을 때 하기 설명으로부터 명백해질 것이다.
본 발명은 일반적으로 전압 및 온도와 사실상 무관한 높은 유전상수, 캐패시턴스 및 다른 전기적 특성을 갖는, 집적회로에서 최적의 화학양론을 지닌 금속 옥사이드 물질에 관한 것이다.
도 1은 발명에 따른 집적회로 캐패시터의 단면도이다;
도 2는 도 1의 집적회로 캐패시터가 채용된 DRAM 셀의 단면도이다;
도 3은 금속 옥사이드의 박막이 금속 옥사이드와 비스무스 옥사이드의 교번층들을 결합시킨 가상 스택 구조를 포함하는 집적회로 소자를 도시한다;
도 4는 금속 옥사이드의 박막이 금속 옥사이드와 비스무스 옥사이드의 교번층들을 결합시킨 실제 스택 구조를 포함하는 집적회로 소자를 도시한다;
도 5는 발명에 따른 금속 옥사이드의 박막을 포함하는 캐패시터를 형성하기 위한 공정의 바람직한 실시예를 도시하는 순서도이다;
도 6은 발명에 따라 실시예 4의 공정에 의해 만들어진 SrTa2O6캐패시터에 대하여 측정된 캐패시턴스(단위 F/㎛2) 대 인가 전압의 그래프이다;
도 7은 도 6의 캐패시터에 대하여 측정된 누설 전류 대 인가 전압의 그래프이다;
도 8은 실시예 4의 공정에 의해 만들어진, 서로 다른 두께를 갖는 SrTa2O6캐패시터에서 인가 필드(kV/㎝) 대 도시된 분극값(μC/㎠)의 그래프이다;
도 9는 실시예 4의 공정에 의해 만들어진, 2000Å의 두께를 갖는 SrTa2O6박막에서 측정된 상대적인 유전상수(εr) 대 주파수의 그래프이다;
도 10은 실시예 4의 공정에 의해 만들어진, 2000Å의 두께를 갖는 SrTa2O6박막에서 10㎑에서 측정된 상대적인 유전상수(εr) 대 온도의 그래프이다;
도 11은 실시예 4의 공정에 의해 만들어진, 발명에 따른 SrTa2O6캐패시터에 대하여 상대적인 유전상수(εr) 대 옹스트롬 단위의 두께의 그래프이다;
도 12는 발명에 따른 비전도성 확산 배리어층을 갖는 FET에서 높은 유전상수 게이트 절연체, 및 그 전극들간의 높은 유전상수 절연체와 그 하부 전극과 세미컨덕터 기판간에 전도성 확산 배리어층을 갖는 메모리 캐패시터 모두를 포함하는 DRAM 메모리 셀의 단면도이다;
도 13은 FET와 연관하여 다양한 전기적 접촉을 도시하는 발명에 따른 강유전성 FET의 바람직한 실시예의 단면도를 도시한다;
도 14는 발명에 따른 MFMISFET의 단면도이다;
도 15는 FET의 MIS 부분이 FET의 MFM 부분보다 더 넓은 영역을 갖는 발명에 따른 FET의 단면도이다;
도 16은 발명에 따른 FET가 취할수 있는 수많은 다양한 형상들중 하나를 도시하는 발명에 따른 또 다른 FET의 단면도이다; 및
도 17은 도 12의 DRAM 메모리 셀과 같은 발명에 따라 물질로 이루어진 게이트 절연체를 포함하는 DRAM 메모리 셀을 형성하기 위한 발명에 따른 방법의 바람직할 실시예를 도시하는 순서도이다.
용어 "금속 옥사이드(metal oxide)"는 본문에서 일반적인 형식 AaBbOo또는 AaSsBbOo의 물질을 의미하며, A, B 및 S는 양이온이며 O는 음이온 산소이다. 상기 용어는 A와 B가 다중 원소들을 나타내는 물질을 포함하도록 의도된 것이다; 예를 들면, 형식 A'A"B2O6, A(B'B")2O6, (A'A")(B'B")2O6, A'A"A"'B2O6등의 물질들을 포함하며, A, A', A", A"', B, B' 및 B"는 서로 다른 금속 원소들이다. 바람직하게, A, A', A", A"' 등은 Ba, Bi, Sr, Pb, Ca, 및 La를 포함하는 금속들의 그룹으로부터 선택된 금속들이며 A-사이트 원자들로서 인용된다; 그리고 B, B' B" 등은 Ti, Zr, Ta, Hf, Mo, W, 및 Nb으로 이루어진 그룹으로부터 선택된 금속들이다. B, B', B" 등은 총괄하여 본문에서 B-사이트 원자들로서 인용된다. 상기 식에서 S-사이트 원소는 본문에서 내부층 원소이며 일반적으로 원소 비스무스, Bi를 나타낸다. 상기A-사이트 및 B-사이트 물질은 상기된 것처럼 몇가지 등가의 물질로 자유스럽게 대체될 수 있다. 형식 AA'B2O6의 물질에서, 결정 격자에서 A-사이트들을 점유하는 A-원자들과 A'-원자들의 상대적인 양은 가변적이지만, A-사이트 원자들의 총 번호는 B-사이트 원자들 및 산소 원자들에 관련하여 상기된 것처럼 고정된다. 상기의 상대적인 양은 A-사이트 원자들의 총계가 2개의 B-사이트 원자들 및 6개의 산소 원자들과 결합된 것이 1(1-x+1=0)과 같음을 가리키는 식 (A1-xA'x)B2O6로서 표현될 수 있다. 따라서, A-사이트와 B-사이트 원자들의 총계가 화학양론적 평형식으로써 고정될지라도, A와 A' 원자들의 상대적인 양은 "1-x" 및 "x"로써 각각 표현된다. 3개 이상의 A-사이트 원소들, 또는 다수의 B-사이트 또는 S-사이트 원소들이 있는 상황에 유사한 이유가 적용된다.
발명의 금속 옥사이드를 나타내는데 사용되는 식들은 금속 옥사이드의 고체 박막에서 산소 음이온의 실제양이 금속 양이온의 실제 화학의 원자가값들에 따라 변동한다는 의미에서 항상 절대적으로 옳지 않다. 예를 들면, Ta-원자들과 Nb-원자들의 현저한 원자가값은 +5이지만, Ti-원자의 일반적인 원자가값은 +4이다. 일반적인 화학양론식 A2B2O7은 B-사이트 원자들이 Ta일 때 전기적으로 평형이다; 예를 들면, (BaxSr1-x)2(TayNb1-y)2O7. 다른 한편으로, B-사이트 원자들이 Ti-원자들이라면, 이때 산소의 실제 상대적인 양은 일반적인 식에 표현된 것보다 약간 적은데, 왜냐하면 금속 양이온과 산소 음이온의 상대적인 양은 화학의 원자가값에 의해 결정되는 것처럼 전기적으로 평형이어야 한다. 특정 화학종에 대한 액체 전구물질에서, 금속원자들 및 다른 원자 성분들(산소 제외)의 상대적인 몰 비율은 일반적으로 소정의 화학종의 화학양론식에서 표현된 것처럼 동일 비율로 제공된다. 고도의 휘발성 화합물을 형성하는 원소들, 이를 테면 비스무스에 대하여 예외가 발생한다면, 고체 박막들을 생성시키는 것과 연관된 가열 단계중 고갈될 것이다. 전구물질들의 금속 원자들은 일반적으로 집적회로 기판상에 도포이후 처리중 서로 반응하는 다양한 전구물질 화합물들과 관련되어 있다.
용어 "화학양론의(stoichiometric)"는 본문에서 금속 옥사이드 물질의 고체 박막과 물질을 형성하기 위한 전구물질에 모두 적용될 수 있다. 그것은 고체 박막에 적용될 때, 최종적인 고체 박막에서 각 원소의 실제 상대적인 양을 나타내는 식에 관한 것이다. 전구물질에 적용될 때, 그것은 전구물질에서 금속과 다른 화학 원소들(산소 제외)의 몰 비율을 가리킨다. "평형의(balanced)" 화학양론식은, 실제 시행에서 상온의 결정에 어떤 결함들이 항상 존재할 지라도, 결정 격자의 모든 사이트들이 점유된, 금속 옥사이드의 완전한 결정 구조체를 형성하기에 충분한 각 원소중의 하나이다. 본문에 기술된 화학식들은 박막 또는 액체 전구물질에서 원자들의 화학양론 양을 나타낸다. 그것들은 반드시 특정 결정 구조들 또는 화합물의 평형 화학양론식은 아니다.
엠.이(M.E.) 라인과 에이.엠.(A.M.) 글래스의, 책 "Principles and Applications of Ferroelectrics and Related Materials"에 기술된 것처럼, "페로브스키트(perovskites)"라 명명된 금속 옥사이드 화합물들의 클래스는 일반적인 화학양론식 ABO3로 표현될 수 있으며, A는 1가 또는 2가 금속 원자이고 B는 4가 또는 5가 금속이다. 결정 페로브스키트 구조는 입방 모형에 배열된 BO6옥타헤드라(octahedra)의 세트로서 고찰될 수 있다. 금속 옥사이드 화합물들의 또 다른 클래스는 정방형 텅스텐 브론즈에 밀접히 관련된 ABO3형 산소-옥타헤드라 결정 구조를 형성한다. 식 AB2O6(및 그 다중, 예를 들면, (BaxSr1-x)5Ta10O30)를 갖는 이러한 금속 옥사이드 화합물들은 텅스텐-브론즈형 옥사이드로서 공지되어 있다. 본 발명의 실시예는 집적회로 소자에 텅스텐-브론즈형 옥사이드의 박막을 포함한다. 또 다른 태양에서, 발명은 일반식 AB2O6를 갖는 금속 옥사이드의 박막을 포함하는 것으로서 기술될 수 있으며, A는 Ba, Bi, Sr, Pb, Ca, K, Na 및 La를 포함하는 금속의 그룹으로부터 선택된 A-사이트 원자들을 나타내며; B는 Ti, Zr, Ta, Hf, Mo, W 및 Nb를 포함하는 금속의 그룹으로부터 선택된 B-사이트 원자들을 나타낸다. 상기 화합물들이 실제로 텅스텐-브론즈형 구조를 갖거나 또는 갖지 않을 지라도, 상기 용어 텅스텐-브론즈 또는 텅스텐-브론즈형은 본문에 기술된 것처럼 상기 식을 갖는 모든 화합물들 뿐만 아니라 텅스텐-브론즈형을 갖는것으로 공지된 모든 화합물을 포함한다. 금속 옥사이드가 일반식 AB2O6를가질때, (BaxSr1-x)(TayNb1-y)2O6이고, 0≤x≤1.0 및 0≤y≤1.0을 포함하는 금속 옥상이드의 그룹으로부터 바람직하게 선택된다. 발명에 따른 금속 옥사이드의 또 다른 클래스는 일반식 A2B2O7을 갖는, 파이로클로르형 옥사이드이다. 발명의 실시예는 일반식 A2B2O7을 갖는 박막을 포함하며, A는 Ba,Bi, Sr, Pb, Ca, K, Na 및 La를 포함하는 금속의 그룹으로부터 선택된 A-사이트 원자들을 나타내고; B는 Ti, Zr, Ta, Hf, Mo, W 및 Nb를 포함하는 금속의 그룹으로부터 선택된 B-사이트 원자들을 나타낸다. 상기 화합물들이 실제로 파이로클로르형 구조를 갖거나 또는 갖지 않을 지라도, 상기 용어 파이로클로르 또는 파이로클로르형은 본문에 기술된 것처럼 상기 식을 갖는 모든 화합물들 뿐만 아니라 파이로클로르형 구조를 갖는 것으로 공지된 모든 화합물들을 포함한다. 금속 옥사이드가 일반식 A2B2O7을 가질때, (BaxSr1-x)(TayNb1-y)2O7이고, 0≤x≤1.0 및 0≤y≤1.0을 포함하는 금속 옥사이드로부터 바람직하게 선택된다. 페로브스키트 및 파이로클로르형 화합물들은 강유전성 또는 반강유전성이다. 텅스텐-브론즈형 화합물들은 일반적으로 강유성으로 여겨진다.
발명의 일 실시에에서, 집적회로는 페로브스키트 및 파이로클로르형 옥사이드으로 이루어진 그룹으로부터 선택된 옥사이드를 갖는 내부층 옥사이드의 결합인 금속 옥사이드의 박막을 포함한다. 내부층 옥사이드는 Bi, Sc, Y, La, Sb, Cr 및 Ti를 포함하는 내부층 원소들의 그룹으로부터 선택된 금속 원자를 함유하는 옥사이드이다. 바람직하게는 비스무스 옥사이드, Bi2O3이다. 도 3에 도시된 발명의 실시예는 페로브스키트 또는 파이로클로르형 옥사이드층과 교번하는 내부층 옥사이드층, 바람직하게는 Bi2O3층을 함유하는 가상 스택 구조를 포함한다. 이러한 구조는 일반적으로 전구물질을 처리 및 어닐링시 적층 구조를 형성하기에 충분한 상대적인 양의 금속 원자들을 함유하는 기판에 전구물질을 도포함으로써 형성된다. 가상 스택구조를 형성하기 위한 전구물질은 내부층 옥사이드, 바람직하게는 Bi2O3의 식에 그리고 페로브스키트 또는 파이로클로르형 옥사이드용 화학양론식에 상응하는 금속 원자들의 결합 부분을 함유한다. 그러나, 본 발명은 1996년 5월 21일 허여된, 파즈 데 아라우조 등의 미국 특허 제 5,519,234 호에 기술된 것과 같은 적층 초격자 물질로서 인용되는 가상 스태 구조를 포함하지 않는다.
도 4에 도시된 또 다른 실시예에서, 금속 옥사이드의 박막은 페로브스키트, 텅스텐-브론즈형 또는 파이로클로르형 금속 옥사이드의 층이 내부층 옥사이드, 바람직하게는 비스무스 옥사이드의 교번층과 인터페이스를 갖는 실제 스택 구조를 포함한다. 이러한 구조는 각각의 교번층들을 증착시키고 그후 박막을 형성하기 위해 층들을 어닐링시킴으로써 형성된다.
발명의 특정 실시예에서, 파이로클로르형 옥사이드는 일반 화학식 A2B2O7을 가지며, A는 Ba, Bi, Sr, Pb, Ca, K, Na 및 La를 포함하는 금속들의 그룹으로부터 선택된 A-사이트 원자들을 나타내고; B는 Ti, Zr, Ta, Hf, Mo, W 및 Nb를 포함하는 금속들의 그룹으로부터 선택된 B-사이트 원자들을 나타낸다. 바람직하게, 상기 파이로클로르형 옥사이드 화합물은 (BaxSr1-x)2(TayNb1-y)2O7이고, 0≤x≤1.0 및 0≤y≤1.0, 그리고 바람직하게는 (BaxSr1-x)2Ta2O7이고, 0≤x≤0.1이다. 상기 파이로클로르형 옥사이드가 일반 화학식 A2B2O7을 갖고, 내부층 옥사이드 Bi2O3와 결합될 때, 이때 결과적인 조합은 일반식 A2Bi2B2O10을 갖는다. 상기 파이로클로르형 옥사이드 화합물이 (BaxSr1-x)2(TayNb1-y)2O7이고, 0≤x≤1.0 및 0≤y≤1.0일 때, 이때 비스무스 옥사이드와의 결과적인 조합은 조성물 (BaxSr1-x)2Bi2(TayNb1-y)2O10이고, 0≤x≤1.0 및 0≤y≤1.0을 갖는 박막이다.
일반적으로, 발명에 따른 집적회로는 1nm 내지 500nm 범위, 바람직하게는 30nm 내지 200nm 범위의 두께를 갖는 금속 옥사이드의 박막을 함유한다. 발명의 금속 옥사이드 박막은 집적회로에서 메모리 셀의 부분으로서, 예를 들면, DRAM 셀에서 캐패시터 유전체로서, MOSFET와 같은 트랜지스터에서 게이트 유전체로서, 버퍼층, 확산 배리어층, 및 내부층 유전체로서 사용될 수 있다. 발명의 일반적인 실시예에서, 상기 집적회로는 제 1 전극, 제 2 전극, 및 상기 제 1 및 제 2 전극간에 위치된 높은 유전상수 절연체의 박막을 포함하는 캐패시터를 함유하며, 높은 유전상수 절연체는 발명에 따른 금속 옥사이드 물질을 함유한다.
용어 "버퍼(buffer)"와 "확산 배리어(diffusion barrier)"는 때때로 당 기술에서 상호교환적으로 사용된다. 이 설명에서, 용어 "버퍼"가 더 일반적인 것으로 의도된 것이며, 다른 기능들 뿐만 아니라 확산 배리어의 모든 기능들을 포함하고, 용어 "확산 배리어"는 더 협소하며, 화학 원소 또는 화합물의 확산에 배리어를 제공하는 기능 만을 포함한다.
발명에 따른 금속 옥사이드 물질은 20 또는 더 높은, 바람직하게는 약 100의 상대적인 유전상수 값(ε20)을 갖는다. 그것은 온도에 대하여 그리고 외부 인가 전압에 대하여 무시가능한 캐패시턴스의 의존성을 나타낸다. 전자기술에서, 일반적으로 온도에 대한 캐패시턴스의 의존성 정도는 섭씨 디그리 당 캐패시턴스의 변동율로서 정의된, 캐패시턴스 온도 계수(Tcc)로서 주어진다. 전압에 대한 캐패시턴스의 의존성 정도는 볼트 당 캐패시턴스의 변동율로서 정의된, 캐패시턴스 전압 계수(Vcc)로서 일반적으로 주어진다. 금속 옥사이드 물질은 넓은 범위의 온도 범위 운용성을 갖는다. 일부 테스트 캐패시터들은 20℃ 내지 140℃의 온도 범위에서 100ppm을 초과하지 않는 캐패시턴스 온도 계수(Tcc)를 가졌다. 모든 테스트 캐패시터들은 제로 볼트에서 ±5볼트의 인가 전압 범위에서 ±1%를 초과하지 않는 캐패시턴스 전압 계수(Vcc)를 가졌다.
따라서, 본 발명은 집적회로에 금속 옥사이트 절연체를 가공하기 위한 액체 전구물질을 제공하며, 이 전구물질은 원자들이 산소와 결합될 때 텅스텐-브론즈형 옥사이드 화합물을 형성하기에 충분한 상대적인 몰 비율의 금속 원자들을 포함한다. 특히, 발명은 액체 전구물질을 일반식 AB2O6를 갖는 금속 옥사이드에 제공하며, A는 Ba, Bi, Sr, Pb, Ca, K, Na 및 La를 포함하는 금속들의 그룹으로부터 선택된 A-사이트 원자들을 나타내며; B는 Ti, Zr, Ta, Hf, Mo, W 및 Nb를 포함하는 금속들의 그룹으로부터 선택된 B-사이트 원자들을 나타낸다. 금속 옥사이드가 일반식 AB2O6을 가질 때, (BaxSr1-x)(TayNb1-y)2O6이고, 0≤x≤1.0 및 0≤y≤1.0을 포함하는 금속 옥사이드의 그룹으로부터 바람직하게 선택된다. 본 발명은 또한 집적회로에 금속 옥사이드 절연체를 가공하기 위한 액체 전구물질을 제공하며, 이 전구물질은 일반 화학식 A2B2O7을 갖는, 파이로클로르형 옥사이드를 형성하기에 충분한 상대적인몰 비율의 금속 원자들을 포함하며, A는 Ba, Bi, Sr, Pb, Ca, K, Na 및 La를 포함하는 금속들의 그룹으로부터 선택된 A-사이트 원자들을 나타내며; B는 Ti, Zr, Ta, Hf, Mo, W 및 Nb를 포함하는 금속들의 그룹으로부터 선택된 B-사이트 원자들을 나타낸다. 본 발명은 또한 집적회로에 금속 옥사이드 절연체를 가공하기 위한 액체 전구물질을 제공하며, 이 전구물질은 원자들이 산소와 결합될 때, 페로브스키트 또는 파이로클로르형 옥사이드와 내부층 옥사이드, 바람직하게는 Bi2O3의 결합에 상응하는 상대적인 몰 비율의 금속 원자들을 포함한다. 결과적인 옥사이드는 비스무스 옥사이드 층들과 교번하는 금속 옥사이드 층들을 포함하는 가상 스택 구조를 갖는 것으로 여겨진다. 본 발명의 특정 실시예에서, 상기 파이로클로르형 옥사이드는 일반 화학식 A2B2O7을 가지며, A는 Ba, Bi, Sr, Pb, Ca, K, Na 및 La를 포함하는 금속들의 그룹으로부터 선택된 A-사이트 원자들을 나타내며; B는 Ti, Zr, Ta, Hf, Mo, W 및 Nb를 포함하는 금속들의 그룹으로부터 선택된 B-사이트 원자들을 나타낸다. 바람직하게, 상기 파이로클로르형 옥사이드 화합물은 (BaxSr1-x)2(TayNb1-y)2O7이고, 0≤x≤1,0 및 0≤y≤1.0이고, 바람직하게는 (BaxSr1-x)2Ta2O7이고, 0≤x≤0.6이다. 상기 파이로클로르형 옥사이드가 일반 화학식 A2B2O7을 가질때, 이때 결과적인 조합은 일반식 A2Bi2B2O10을 갖는다. 파이로클로르형 옥사이드 화합물이 (BaxSr1-x)2(TayNb1-y)2O7일 때, 이때 비스무스 옥사이드 전구물질 화합물과의 결과적인 조합은 조성물 (BaxSr1-x)2Bi2(TayNb1-y)2O10이고, 0≤x≤1.0 및 0≤y≤1.0을 갖는 유전성 박막을 형성한다.
발명의 실시예에 따라 액체 전구물질은 AB2O6, A2B2O7및 A2Bi2B2O10으로 이루어진 그룹으로부터 선택된 식에 의해 표현된 화학양론을 갖는 금속 옥사이드를 형성하기 위한 상대적인 몰 비율의 금속 원자들을 포함하며, A는 Ba, Bi, Sr, Pb, Ca, K, Na 및 La를 포함하는 금속들의 그룹으로부터 선택된 A-사이트 원자들을 나타내며, B는 Ti, Zr, Ta, Hf, Mo, W 및 Nb를 포함하는 금속들의 그룹으로부터 선택된 B-사이트 원자들을 나타낸다. 상기 액체 전구물질이 일반식 AB2O7을 갖는 금속 옥사이드를 형성하도록 선택될 때, 금속 옥사이드는 바람직하게 (BaxSr1-x)(TayNb1-y)2O6이고, 0≤x≤1.0 및 0≤y≤1.0을 포함하는 금속 옥사이드의 그룹으로부터 선택된다. 액체 전구물질이 일반식 A2B2O7을 갖는 금속 옥사이드를 형성하도록 선택될 때, 상기 금속 옥사이드는 바람직하게 (BaxSr1-x)2(TayNb1-y)2O7이고, 0≤x≤1.0 및 0≤y≤1.0을 포함하는 금속 옥사이드의 그룹으로부터 선택된다. 액체 전구물질이 일반식 A2Bi2B2O10을 갖는 금속 옥사이드를 형성하도록 선택될 때, 금속 옥사이드는 바람직하게 (BaxSr1-x)2Bi2(TayNb1-y)2O10이고, 0≤x≤1.0 및 0≤y≤1.0을 포함하는 금속 옥사이드의 그룹으로부터 선택된다.
발명의 실시예에 따라 액체 전구물질은 페로브스키트층, 텅스텐-브론즈형 옥사이드층 및 파이로클로르형 옥사이드층으로 이루어진 그룹으로부터 선택된 금속 옥사이드층을 형성하기 위한 상대적인 몰 비율의 금속 원자들을 포함한다.
본 발명의 방법 발명의 실시예는 기판을 제공하는 단계; A는 Ba, Bi, Sr, Pb, Ca, K, Na 및 La를 포함하는 금속들의 그룹으로부터 선택된 A-사이트 원자들을 나타내며, B는 Ti, Zr, Ta, Hf, Mo, W 및 Nb를 포함하는 금속들의 그룹으로부터 선택된 B-사이트 원자들을 나타내는, AB2O6, A2B2O7및 A2Bi2B2O10으로 이루어진 그룹으로부터 선택된 금속 옥사이드를 형성시키기 위한 액체 전구물질을 제공하는 단계; 기판상에 액체 코팅을 형성시키기 위해서 기판에 액체 전구물질을 도포하는 단계; 및 금속 옥사이드의 고체 박막을 형성하기 위해서 액체 코팅을 처리하는 단계를 포함한다. 금속 옥사이드가 일반식 AB2O6을 가질 때, 금속 옥사이드는 바람직하게 (BaxSr1-x)(TayNb1-y)2O6이고, 0≤x≤1.0 및 0≤y≤1.0을 포함하는 금속 옥사이드들의 그룹으로부터 선택된다. 금속 옥사이드가 일반식 A2B2O7을 가질 때, 금속 옥사이드는 바람직하게 (BaxSr1-x)2(TayNb1-y)2O7이고, 0≤x≤1.0 및 0≤y≤1.0을 포함하는 금속 옥사이드들의 그룹으로부터 선택된다. 상기 금속 옥사이드가 일반식 A2Bi2B2O10을 가질 때, 금속 옥사이드는 바람직하게 (BaxSr1-x)2Bi2(TayNb1-y)2O10이고, 0≤x≤1.0 및 0≤y≤1.0을 을 포함하는 금속 옥사이드들의 그룹으로부터 선택된다.
상기 방법은 금속 옥사이드의 박막이 제 1과 제 2 전극간에 위치되는 제 1 전극 및 제 2 전극을 형성하는 단계를 더 포함한다. 일반적으로, 제 1 전극, 박막 및 제 2 전극은 메모리 셀의 부분으로서 형성된다. 처리 단계는 진공에 노출, 자외선 방사에 노출, 건조, 가열, 베이킹, 급속 열 처리, 및 어닐링 단계으로 이루어진그룹으로부터 선택된 공정을 포함할 수 있다. 도포 단계는 1995년 10월 10일 맥밀란 등에게 허여된 미국 특허 5,456,945 호에 기술된것 같이 기판상에 전구물질의 액체 코팅을 스핀-코팅하거나 또는 연무 증착을 포함할 수 있다.
본 발명은 또한 기판을 제공하는 단계; 페로브스키트 또는 파이로클로르형 옥사이드의 전구물질에 첨가된 내부층 옥사이드, 바람직하게는 Bi2O3에 상응하는 상대적인 몰 비율의 금속 원자들을 포함하는 액체 전구물질을 제공하는 단계; 기판상에 액체 코팅을 형성하기 위해서 기판에 액체 전구물질을 도포하는 단계; 및 금속 옥사이드의 고체 박막을 형성하기 위해서 액체 코팅을 처리하는 단계를 포함하는 가상 스택 구조를 갖는 금속 옥사이드의 박막을 형성하기 위한 방법을 제공한다. 방법의 실시예에서, 파이로클로르형 옥사이드 화합물은 A2B2O7이며, A는 Ba, Bi, Sr, Pb, Ca, K, Na 및 La를 포함하는 금속들의 그룹으로부터 선택된 A-사이트 원자들을 나타내며, B는 Ti, Zr, Ta, Hf, Mo, W 및 Nb를 포함하는 금속들의 그룹으로부터 선택된 B-사이트 원자들을 나타낸다. 파이로클로르형 옥사이드 화합물이 식 A2B2O7을 가질 때, 바람직하게는 (BaxSr1-x)2(TayNb1-y)2O7이고, 0≤x≤1.0 및 0≤y≤1.0이며, 바람직하게는 (BaxSr1-x)2Ta2O7이고, 0≤x≤0.6이다. 처리 단계는 진공에 노출, 자외선 방사에 노출, 건조, 가열, 베이킹, 급속 열 처리, 및 어닐링 단계를 포함하는 그룹으로부터 선택된 공정을 포함할 수 있다. 도포 단계는 1995년 10월 10일 맥밀란 등에게 허여된 미국 특허 5,456,945 호에 기술된것 같이 기판상에 전구물질의 액체 코팅을 스핀-코팅하거나 또는 연무 증착을 포함할 수 있다.
본 발명은 또한 기판을 제공하는 단계; 페로브스키트, 텅스텐-브론즈형 옥사이드, 및 파이로클로르형 옥사이드으로 이루어진 그룹으로부터 선택된 금속 옥사이드을 형성시키기 위한 금속 옥사이드 전구물질을 제공하는 단계; 내부층 옥사이드를 형성시키기 위한 내부층 옥사이드 전구물질을 제공하는 단계; 기판상에 금속 옥사이드 전구물질 코팅을 형성하기 위해서 기판에 금속 옥사이드 전구물질을 도포하는 단계; 금속 옥사이드의 고체층을 형성하기 위해서 금속 옥사이드 전구물질 코팅을 처리하는 단계; 기판상에 내부층 옥사이드 전구물질 코팅을 형성하기 위해서 기판에 내부층 옥사이드 전구물질을 도포하는 단계; 내부층 옥사이드의 고체층을 형성하기 위해서 내부층 옥사이드 전구물질 코팅을 처리하는 단계; 및 금속 옥사이드의 박막을 형성하기 위해서 금속 옥사이드의 층과 내부층 옥사이드의 층을 어닐링하는 단계를 실제 스택 구조를 갖는 금속 옥사이드의 박막을 형성하기 위한 금속을 제공한다. 바람직하게, 내부층 옥사이드는 비스무스 옥사이드, Bi2O3이다.
발명 물질들과 공정이 사용될 수 있는 집적회로 소자의 예를 참조하면, 집적회로 소자들을 도시하는 도 1-4 및 12-16은 실제 집적회로 소자의 어느 특정 부분의 실제 평면도 또는 단면도를 의미하지 않음이 이해되어야 한다. 실제 소자들에서, 층들은 규칙적이지 아닐수 있으며 두께들은 서로 다른 비율을 가질 수 있다. 특히, 캐패시터 및 트랜지스터드의 층들과 같은 층들의 상대적이 두께는 실제로 도시될 수 없다, 왜냐하면 이와 달리 FETS(240, 350, 450, 및 550)(도 13-16)의 게이트 절연층들과 같은 일부 층들은 너무 얇아서 명확히 볼 수 없으며, 웨이퍼(301)(도 12)의 기판(302) 및 패시베이션층(passivation)(342)과 같은 다른 것들은 너무 두꺼워서 종이 한장상에 포함할 수 없다. 상기 도면들은 달리 가능한 것보다도 발명의 특징들을 더 명확히 그리고 완전히 도시하기 위해서 사용되는 이상화된 도면들을 대신 도시하고 있다.
도 1에서는, 본 발명에 따라 박막 금속 옥사이드(56)를 함유하는 집적회로 캐패시터의 단면도가 도시되어 있다. 집적회로에 관한 캐패시터(50)를 논의할 때, 캐패시터(50)는 MMIC의 바이패스 캐패시터를 또한 나타낼 수 있음이 이해되어야 한다. 집적회로 캐패시터(50)는 실리콘, 갈륨 아세나이드, 루비 또는 다른 세미컨덕터, 또는 글래스 또는 마그네슘 옥사이드(MgO)와 같은 절연체일 수 있는 웨이퍼(51)상에 바람직하게 형성된다. 본문에 기술된 바람직한 실시예에서, 웨이퍼는 직경이 약 15 내지 20센티미터의 P형 실리콘 웨이퍼이다. 바람직하게는, 단결정이다. 약 500nm의 실리콘 디옥사이드의 층(52)이 종래의 방법들에 의해 실리콘 웨이퍼(51)상에 성장된다. 이때, 제 1 전극(53)은 20nm의 티타늄층(54)에 뒤이어 200nm의 플래티넘층(55)을 제 1 스퍼터링시킴으로써 형성된다. 당 기술에 공지된 것처럼, 상기 티타늄은 플래티넘층(55)을 옥사이드층(52)에 접착시키는 것을 조력한다. 불완전한 소자는 이때 산소 로(furnace)에서 30분동안 650℃에서 바람직하게 어닐링된다. 산소에서의 어닐링은, 그 중에서도, 티타늄층(54)의 티타늄을 안정화시키는 역할을 한다. 다음, 금속 옥사이드의 박막(56)은 하기에 상세히 기술되는 것처럼, 기판(64)상에 형성된다. 그후, 제 2 전극(63)은 플래티넘의 또 다른 200nm 두께 층을 스퍼터링시킴으로써 바람직하게 형성된다. 캐패시터 형성 공정의 더 상세한 사항은 하기에 기술된다.
발명이 사용될 수 있는 전하 저장 셀(80)이 도 2에 도시되어 있다. 셀(80)은 실리콘 기판(81)상에 형성되고, 필드 옥사이드 영역(82), 그리고 2개의 전기적으로 상호접속된 전기소자들, 트랜지스터(83), 및 캐패시터(84)를 포함한다. 트랜지스터(84)는 소스(85), 드레인(86), 게이트(87), 및 게이트 유전체(92)를 포함한다. 캐패시터(84)는 제 1 또는 하부 전국(88), 박막 캐패시터 물질(89), 및 제 2 또는 상부 전극(90)을 포함한다. 선택 버퍼층(72 및 74)은 캐패시터 물질(89)을 사이에 끼워둔다. 제 1 전극(88)은, 상기 도 1의 전극(53)과 관련하여 논의된 것처럼 일반적으로 2개 이상의 서로 다른 층들을 포함하는 것으로 이해되어야 하지만, 도면의 스케일때문에 단일 엘리먼트로서 도시되어 있다. 참조번호 93과 같은 내부층 유전체들은, 트랜지스터(83)의 드레인(86)이 캐패시터(84)의 제 1 전극(88)에 접속된 것을 제외하고, 소자(83 및 84)들을 분리시킨다. 참조번호 94 및 95와 같은 전기 접촉부들은 소자(83 및 84)들에 그리고 집적회로(91)의 다른 부분들에 전기적으로 접속시킨다. 층(89)이 높은 유전상수 물질이라면, 집적회로 전하 저장 소자(80)는 DRAM 셀이다; 층(89)이 강유전성이라면, 이때 소자(80)는 FERAM 셀이다. 본 발명의 비-강유전성의 높은 유전상수 물질들은 버퍼층(72 및 74)들중의 게이트 유전체(92), 캐패시터 유전성 물질(89), 또는 내부층 유전체(93)로서 사용될 수 있다. 발명의 강유전성 물질은 캐패시터 물질(89)로서 사용될 수 있다.
도 3은 유전성 캐패시터(104)를 지지하는 기판(102)을 포함하는 금속 옥사이드 소자(100)를 도시한다. 금속 옥사이드의 박막(112)은 금속 옥사이드의 교번하는층(114, 118 및 122)과 비스무스 옥사이드의 층(16, 120)을 결합시키는 가상 스택 구조이다.
기판(102)은 세미컨덕터 웨이퍼(106), 바람직하게는 실리콘, 그리고 절연층(108), 바람직하게는 실리콘 디옥사이드를 포함한다. 캐패시터(104)는 금속 하부 전극(110)을 함유한다. 상기 금속 하부 전극 구조는 집적회로에 사용하기에 적합한 임의의 금속 또는 전극 구조일 수 있다, 예를 들면, 알루미늄, 골드, 루테늄, 로듐, 및 팔라듐. 도 1을 참조하여 논의된 것처럼, 하부 전극(110)은 플래티넘 서브층과 티타늄 서브층(도 3에 각각 도시되지 않음)의 조합으로 바람직하게 이루어지며, 그리고 거시서 티타늄이 옥사이드층으로부터 플래티넘 성분의 이탈을 방지시키기 위한 접착 금속으로서 기능을한다. 탄탈, 이리듐 및 이리듐 옥사이드는 또한 접착 금속으로서 유용하다. 티타늄 또는 다른 접착 금속은 일반적으로 10nm 내지 20nm 범위의 두께로 스퍼터링된다. 플래티넘은 바람직하게 100nm 내지 200nm 두께의 범위이다. 하부 전극(110)의 금속층들은 DC 마그네트론 스퍼터링 또는 무선 주파수 스퍼터링과 같은 종래의 원자 스퍼터링 기술에 의해 형성된다.
발명에 따라 금속 옥사이드의 박막(112)은 하부 전극(110)위에 위치된다. 층(112)은 바람직하게 400nm 두께이하이며, 가장 바람직하게는 약 200nm 두께 이하이다. 박막(112)은 금속 옥사이드의 층(114, 118 및 122)들이 비스무스 옥사이드의 층(116, 120)들과 교번하는 가상 스택 구조이다. 일반적으로 박막(112)은 단일 형태의 전구물질을 기판에 도포하고 박막(112)의 적층 구조가 처리시 자발적으로 형성하도록 전구물질을 처리함으로써 형성된다. 층(114, 116, 118, 120 및 122)들간의 점선들은 이러한 층들이 각각 형성되지 않고, 단일, 상호접속 화학 화합물 구조의 집적 부분으로서 자발적으로 형성됨을 나타낸다.
도 4는 박막 금속 옥사이드(152)를 포함하는 유전성 캐패시터(144)를 지지하는 기판(102)을 포함하는 금속 옥사이드 소자(140)를 도시한다. 박막(152)은 실제 스택 구조이다. 박막(152)은 각각 형성되고 그후 일반적으로 함께 어닐링되는 별개의 층들을 포함한다. 층(150, 154 및 158)들은 금속 옥사이드를 포함하며 비스무스 옥사이드층(152 및 156)들과 교번한다. 층(150, 152, 154, 156 및 158)들간의 고상선(solid line)들은 개별적으로 증착된 물질의 각각, 별개 층들을 나타낸다. 박막의 교번층들간의 각 고상선은 교번하는 형태의 층들간의 인터페이스를 나타낸다; 그러나, 인터페이스가 명확히 정의될 수 없도록 인접층들간에 일부 원자들의 상호확산 또는 결합이 있을 수 있음이 명확하다. 용어 "인터페이스(interface)"는 이 설명에서 일반적인 의미를 가지며 하나의 별개 층의 표면과 인접한 별개 층의 표면의 물리적 접촉의 영역을 인용한다.
본문에서 "위의(top)", "상부의(upper)", "아래에(below)", "아래의(bottom)" 및 "하부의(lower)"와 같은 방위 용어들은 도 1-4 및 12-16에서 각각 세미컨덕터 기판(51, 81, 106, 302 및 402)에 상대적인 의미이다. 즉, 제 2 요소가 제 1 요소 "위에(above)" 있다면, 그것은 세미컨덕터 기판(81)으로부터 더 멀리 있음을 의미한다; 그리고 또 다른 요소 "아래에(below)" 있을 때, 그것은 다른 요소보다는 세미컨덕터 기판(81)에 더 가까이 있다. 세미컨덕터 기판(51, 81, 106, 302 및 402)의 긴 치수는 본문에서 "수평(horizontal)" 평면으로 고려되는 평면을 정의하고, 이 평면에 직각 방향은 "수직(vertical)"으로 고려된다. 용어 "위에(over)" 및 "위에 직접적으로(directly over)"는 특정 층의 적어도 일부분이 또 다른 층의 적어도 일부분위에 수직으로 일직선일 때 동의어로서 사용된다. 예를 들면, 도 1에서, 상부 전극(63)이 실리콘 디옥사이드 필름(52)위에 직접적으로 있다. 용어 "위에(over)" 및 "위에 직접적으로(directly over)"는 특정 층이 하부층과 직접 접촉함을 의미하지 않는다. 예를 들면, 금속 옥사이드 필름(56)은 일반적으로 세미컨덕터 기판(51)의 상부 표면과 접촉하지 않고, 기판위에 있다. 용어 "위에(on)"는 하부 기판 또는 층에 직접 집적회로 층의 증착 또는 형성에 관하여 설명할 때 설명에 종종 사용된다. "위에(over)" 및 "위에 직접적으로(directly over)"와 대조적으로, 용어 "위에(on)" 및 "상에(onto)"는 일반적으로 직접 접촉을 나타내며, 이는 그것들이 사용되는 다양한 문맥에서 명확해진다.
용어 "박막(thin film)"은 본문에서 집적회로에 사용되기에 적절한 두께의 박막을 의미한다. 그러한 박막은 두께가 1 미크론이하이며, 일반적으로 1나노미터(nm) 내지 500nm 범위이다. 본문 용어와 동일 용어, 즉 광학과 같은 매크로스코픽 기술에 필수적으로 사용되는 "박막(thin film)"을 구별하는 것이 중요하며, 여기서 "박막"은 1미크론을 초과하는 필름이며, 일반적으로 2 내지 100미크론의 필름을 의미한다. 그러한 매크로스코픽 "박막"은 집적회로 "박막"보다 수백 내지 수천배 더 두꺼우며, 집적회로에 파괴적일 수 있는 크랙, 포어(pore) 및 다른 결함들을 일반적으로 생성시키지만 광학 및 다른 매크로스코픽 기술에는 어떠한 영향도 없는 완전히 서로다른 공정들에 의해 만들어진다.
도 5에서는 집적회로의 메모리 캐패시터(50, 84, 104)에 발명에 따른 금속 옥사이드(56, 89, 112)의 박막을 가공하기 위한 일반화된 소정 공정(200)의 순서도가 도시되어 있다. 상기 공정은 단계 202 내지 208에서 전구물질 용액의 형성, 그리고 단계 210과 212에서 상기 전구물질이 도포되는 기판(64, 88, 104)의 준비를 개시한다. 단어 "기판(substrate)"과 "전구물질(precursor)" 모두는 당 기술에서 모호하게 사용된다. 단어 "기판"은 박막층이 증착되는 대상 뿐만 아니라 집적회로가 형성되는 하부 웨이퍼(51, 81, 106, 302 및 402)를 의미할 수 있다. 본 설명에서, "기판"은 관심의 층이 도포되는 대상을 의미한다; 예를 들면, 참조번호 56과 같은 금속 옥사이드층에 대해 얘기할때, 기판(64)은, 본 내용이 이와 달리 지시하지 않는다면, 금속층(56)이 형성된 층(51, 52, 54 및 55)을 포함한다. 대조적으로, 용어 "세미컨덕터 기판(semiconductor substrate)"은 본문에서 초기 세미컨덕터 웨이퍼 물질, 일반적으로 실리콘, 및 그 도핑된 범위를 의미한다. 그러므로, 용어 "세미컨덕터 기판"은 층(51, 81, 106, 302, 및 402)들을 인용한다. 당 기술에서, 단어 "전구물질"은 기판에 도포될 수 있는 용액, 또는 기판에 도포되는 용액을 형성하기 위해서 다른 "전구물질"과 혼합된 1가지 금속을 함유하는 용액을 의미할 수 있다. 본 논의에서, "초기 전구물질"로서 기판에 도포되는 용액, 그리고 "최종 전구물질" 또는 적절한 "전구물질"로서 기판에 도포되는 전구물질을 형성하도록 혼합된 개개의 전구물질을 인용한다.
금속 옥사이드의 전구물질을 만들기 위한 일반적인 방법은 스코트(Scott) 등에게 1996년 9월 24일 허여된 미국 특허 5,559,260 호에 기술되어 있으며, 이는 본문에 완전히 포함된 것처럼 채용된다. 페로브스키트 금속 옥사이드의 박막을 가공하기 위한 방법은 아주마(Azuma) 등에게 1997년 4월 29일 허여된 미국 특허 제 5, 624,707 호에 기술되어 있으며, 이는 본문에 완전히 포함되는 것으로서 채용된다.
도 5의 단계 202에서, A-사이트, S-사이트(적절하다면), 및 B-사이트 원자용 초기 전구물질들이 준비된다. 도 5에 도시된 것처럼, A-사이트 전구물질들은 금속 옥사이드의 소정의 조성물에 좌우되는, 원소 A-원자 또는 원소 A'-원자 또는 모두를 위한 전구물질을 포함한다. 도 5의 기호 B는 원소 B-원자용 초기 전구물질을 가리킨다. 명칭 "다른것(other)"은, 아주마 등에게 1997년 4워 27일 허여된 미국 특허 제 5,624,707 호에 기술된 것처럼, 1개 이상의 B"-원자 전구물질, 또는 1개 이상의 S-사이트 전구물질, 또는 1개 이상의 A-사이트 전구물질, 또는 도펀트(dopant)를 나타낸다. 도 5의 단계 202에서는, (BaxSr1-x)(TayNb1-y)2O6에 대해 각각 A, A', Ta, 및 "나머지" 초기 전구물질에 상응하는 원소 Sr, BA, Ta, 및 Nb은 발명에 따라 최종 전구물질의 예로서 그것들이 상응하는 초기 전구물질위에 괄호에 도시되어 있다.
일반적으로, 발명의 소정의 금속 옥사이드용 모액(stock solution)은 단계 204에서 개개의 금속 원자들의 초기 전구물질들을 혼합함으로써 준비된다. 이 단계는 박막(56, 89, 122)의 증착 바로 이전에 수행되지만, 일반적으로 미리 수행된다. 용액 준비 단계(202 및 204)는 불활성 대기하에서 바람직하게 수행된다. 발명의 방법의 특징은 발명에 따라 높은 유전상수 절연체 박막을 형성하기 위한 금속 유기증착("MOD") 전구물질 및 증착 기술의 사용이다. 개개의 MOD 전구물질은 소정의 화합물의 각각의 금속들, 예를 들면, 배리어층 화합물용 세륨, 및 고유전성 화합물용 스트론튬 및 탄탈, 또는 금속의 알콕시드와, 카르복시산, 또는 카르복시산 및 알코올과 상호작용시킴으로써, 그리고 용매에서 반응 생성물을 용해시킴으로써 형성된다. 사용되는 카르복시산들은 2-에틸헥사노산(2-ethylhexanoic acid), 옥타노산(octanoic acid), 및 네오데카노산(neodecanoic acid)을 포함하며, 바람직하게는 2-에틸헥사노산을 포함한다. 사용되는 알코올들은 2-메톡시에탄올, 1-부탄올, 1-펜탄올, 2-펜탄올, 1-헥사놀, 2-헥사놀, 3-헥사놀, 2-에틸-1-부탄올, 2-에톡시에탄올, 및 2-메틸-1-펜탄올을 포함하며, 바람직하게는 2-메톡시에탄올을 포함한다. 사용되는 용매들은 크실렌, n-옥탄, 2-메톡시에탄올, n-부틸 아세테이트, n-디메틸포름아미드, 2-메톡시에틸 아세테이트, 메틸 이소부틸 케톤, 메틸 이소아밀 케톤, 이소아밀 알코올, 시클로헥사논(cyclohexanone), 2-에톡시에탄올, 2-메톡시에틸 에테르, 메틸 부틸 케톤, 헥실 알코올(hexyl alcohol), 2-펜탄올, 에틸 부티레이트, 니트로에탄, 피리미딘, 1,3,5트리옥신(trioxane), 이소부틸 이소부티레이트, 이소부틸 프로피오네이트(propionate), 프로필 프로피오네이트, 에틸랙테이트(ethyllactate), n-부탄올, n-펜탄올, 3-펜탄올, 톨루엔, 에틸벤젠, 1-부탄올, 1-펜탄올, 2-펜탄올, 1-헥산올 뿐만 아니라 수많은 다른 것들을 포함한다.
바람직하게는, A-사이트 원자들은 스트론튬과 바륨이며, B-사이트 원자들은 탄탈이고, S-사이트 원자들은 비스무스이다. 바람직하게는, 상기 모액은 바륨, 스트론튬, 비스무스(적절한 경우에) 및 탄탈과 2-메톡시에탄올 및 2-에틸헥사노산의 화학양론 양을 반응시킴으로써 준비된다. 다른 화학물들은 각 금속의 알콕시드, 카르복실레이트, 2-에틸헥사노에이트, 네오데카노에이트, 및 옥타노에이트를 포함하는, 전구물질 용액을 형성하도록 사용될 수 있다.
단계 204에서 준비된 전구물질은 바람직하게 최종 전구물질이다. 그러나, 선택적으로, 그 혼합물은 단계 206에서, 또는 단계 208에서 전구물질을 증류시키도록 더 가열되며, 부가적인 용매 또는 용매들은 전구물질의 도포 바로전에 첨가되어 특정 박막이 형성되기에 최적인 농도로 조정한다. 예를 들면, n-부틸 아세테이트가 점도 및 끓는점을 조정하도록 첨가되거나, 또는 용매 교환 단계가 농도 조정과 동시에 또는 농도 조정단계에 뒤이어 발생한다. 주로 용매 교환은 모액을 가공하기에 편리하며 그리고/또는 잘 저장하는 전구물질을 만드는 용매를 소정의 "스핀-온" 공정과 같은 도포 공정에 적절한 점도를 갖는 용매와 교환한다. 본문의 적절한 점도는 바람직하게 모액보다도 더 낮은 점도를 의미한다. 바람직하게, 용매 교환에서, 클실렌은 모액의 2-메톡시에탄올 용매와 교환된다. 크실렌 교환에서, 클실렌은 상기 용액에 첨가되고 상기 용액은 2-메톡시에탄올과 같은 다른 용매들을 증발시키기 위해서 교반되는 동안 약 130℃로 가열된다. 상기 용매 교환 단계는 매우 유용하지만 필요한것은 아니다. N-부틸 아세테이트는 또한 잘 작용하는 용매로 알려져왔다; 그러므로, 상기 용매 교환은 n-부틸 아세테이트 교환이다. 전구물질을 형성하는 이러한 방법은 초기 전구물질의 극히 정확한 양이 모액에 첨가되도록 허용하며, 용매 교환 단계, 또는 다른 혼합 단계에서의 완전한 교반은 전구물질 화합물의 균일한혼합을 보장한다. 본문에 기술된 금속유기 전구물질의 사용은, 전구물질 구성물질들의 혼합과 균일한 분산을 방해하는 경향이 있는 겔이 형성 형성되지 않기 때문에 중요하다. 전구물질들을 만들시 사용되는, 크실렌, n-부틸 아세테이트, 및 2-메톡시에탄올과 같은 모든 액체 화학물질들은 세미컨덕터 기술에서 잘-공지된 용어인, 바람직한 세미컨덕터 등급 화학물질이다.
기판위에 액체 코팅을 형성하기 위해 단계 214에서 최종 전구물질의 도포는, 기판에 액체를 도포하는 딥 코팅 및 다른 방법들이 사용될 수 있지만, 상술된 미국 특허 제 5,456,945 호에 기술된 것처럼 연무 증착 공정이다. 바람직하게는, 스핀-온 공정이 사용된다. 바람직하게는, 도포되는 용액의 농도 및 점도 그리고 결과적인 층의 소정의 두께에 따라 좌우되는 이러한 파라미터들에 따라서, 5초 내지 1분의 주기동안 750RPM과 6000RPM간의 스핀 속도로 웨이퍼가 회전된다. 단계 216-222에서, 기판위의 전구물질은 이때 금속 옥사이드의 고체 박막을 형성하도록 처리된다. 상기 처리 단계는 건조, 베이킹, 어닐링, 또는 RTP(급속 열 처리) 단계의 형태로 가열하는 것을 포함한다. 본문에서 베이킹은 물질의 어닐링 온도이하의 온도에서 가열하는 것을 의미한다. RTP 단계는 RTP 베이킹 또는 RTP 어닐링이다. 일반적으로, 상기 처리 단계는 가열에 의한 것이지만, 미국 특허 제 5,456,945 호에 기술된 것처럼, 이와 달리 또는 부가적으로 진공에 기판 및 전구물질을 노출시킴으로써, 또는 자외선 방사에 노출시킴으로써 처리될 수 있다. 바람직한 실시예에서, 전구물질은 단계 216에서 건조, 단계 218에서 베이킹, 및 단계 222에서 산소 어닐링에 의해 처리된다. 상기 건조 단계 216은 30초와 10분간의 시간동안 100℃와 500℃간의 온도에서 수행되며, 바람직하게는 고온 플레이트위에서 수행된다. 바람직하게, 상기 건조 단계는, 각 단계가 기존 건조 단계보다 더 높은 온도인, 다수의 건조 서브단계들에서 수행된다. 하기 에 1 내지 3에서, 상기 건조 단계는 2가지 서브단계인, 1분동안 150℃에서 4분동안 260℃에서 수행되었다. 베이킹 단계 218은, 소정의 실시예에서 고온 플레이트 베이킹이지만, 또한 급속 열 처리(RTP) 베이킹 또는 로(furnace) 베이킹을 포함할 수 있다. RTP 단계 218이 이용된다면, 15초와 3분간의 베이킹 시간동안 500℃ 내지 850℃ 범위의 고온으로 급속히 웨이퍼를 상승시키기 위해서 할로겐 광원을 사용한다. 어닐링 단계 222는 500℃ 내지 800℃의 온도에서 30분 내지 3시간동안 수행된다. 하기 예 1내지 3에서, 상기 어닐링은 800℃에서 70분도안 수행되었다. 전구물질의 단일 코팅이 도포되면, 건조 단계 216, 베이킹 단계 218, 및 어닐링 단계 222는 연속적으로 수행된다. 그러나, 일반적으로 최종 전구물질의 2개 이상의 코팅이 도포된다. 다중 코팅 공정 220에서, 건조 단계 216와 베이킹 단계 218는 각 전구물질의 도포이후 수행되며, 그후 전구물질의 다음 코팅이 도포된다. 어닐링 단계 222는 전구물질의 모든 코팅이 도포된 이후 바람직하게 수행되지만, 각 건조 단계 이후 수행될 수 있다.
전구물질의 소정의 다수 코팅이 도포, 건조, 베이킹, 및 어닐링된 이후, 상부 전극(63, 90, 124)은 플래티넘층을 스퍼터링시킴으로써 바람직하게 단계 224에서 증착된다. 그후 단계 226에서, 캐패시터는 이온 밀링, 화학 에칭 등과 같은 종래의 공정에서 패터닝지워진다. 하기 예들에서, 캐패시터들을 묘사하기 위해서 네가티브 마스크 포토리쏘그래피에 따라 이온 밀링 공정이 사용되었다. 레지스트 스트립은 300와트의 RF 전원으로 30분동안 표준 IPC를 사용하여 수행되었다. 그후, 단계 228에서, 제 2 산소 어닐링이 수행된다. 제 2 산소 어닐링은 500℃ 내지 850℃의 온도에서 15분내지 1시간동안 수행된다. 하기 예 1내지 3에서, 제 2 산소 어닐링은 로(furnace)속에 10분 푸시하고 로밖으로 10분 풀하여 800℃에서 30분동안 수행되었다. 최종적으로, 단게 230에서, 집적회로는 종래의 공정들을 사용하여 완성된다.
완성된 집적회로(80)는 집적회로의 활성 전기 구성요소에 유전성 박막(56, 89, 112)과 같은 발명의 옥사이드 물질의 적어도 일부분을 포함한다. 활성 전기 구성요소는 회로의 기능에 활성적으로 관여하는 구성요소이다; 예를 들면, 유전성 박막(89)은 메모리 캐패시터(84)의 유전성 기능을 제공하기 때문에 활성 구성요소이지만, 절연체(92)는 집적회로(80)의 전기적 요소들을 분리시키는 역할만하는 점에서 비할성이다.
DRAMs과 바이패스 캐패시터들은 캐패시터의 전압 계수(Vcc) 값은 작동 범위에 걸쳐서 10%를 초과하지 말아야 한다. 게이트 유전체에서, Vcc 값은 5%를 초과하지 말아야 한다. 대개의 집적회로 어플리케이션에 대해, 20℃ 내지 140℃의 온도 범위에서 연산하는 캐패시터의 온도 계수 값은 100ppm을 초과하지 말아야 한다; 그러나, 다른 어플리케이션에서, Tcc 값이 그렇게 중요하지 않으며 1000 또는 그 이상의 값이 허용될 수 있다.
실시예 1
일련의 P형 100 Si 웨이퍼 기판(51)은 실리콘 디옥사이드층(52)을 형성하도록 산화된다. 상기 기판은 180℃에서 30분동안 진공 오븐에서 탈수되었다. 대체로 티타늄으로 이루어지며 20nm의 두께를 갖는 접착층(54)은 아르곤 대기, 8mTorr 압력 0.53amps를 사용하여 기판상에 스퍼터링-증착되었다. 그후, 유사하 스퍼터링 조건하에서, 300nm의 두께를 갖는 하부 플래티넘 전극(55)이 증착되었다. 다음, 하부 전극들은 6l/m으로 유동하는 O2가스에서 650℃에서 30분동안 10분 푸시-풀하여 사전-어닐링되었다. 탈수 베이킹은 180℃에서 30분동안 진공 오븐에서 수행되었다.
일련의 0.25몰 (BaxSr1-x)Ta2전구물질 용액들은 0.0과 1.0간에 0.1의 간격으로 x의 값에 상응하여 바륨과 스트론튬의 화학양론 양이 변동하면서 준비되었다. 상기 용액들은 n-부틸 아세테이트 용매를 사용하여 0.15몰 농도로 희석되었다. 전구물질의 특정 화학양론에 상응하는 각각의 실험적 웨이퍼에 대해, 전구물질의 0.15몰 용액의 제 1 스핀코팅은 1400ppm으로 30분동안 하부 전극(55)상에 증착되었다. 이는 1분동안 150℃에서, 그후 260℃에서 4분동안 고온 플레이트를 사용하여 베이킹되었다. RTP-베이킹은 725℃에서 30분동안 수행되었다. 스핀-온, 건조, 및 베이킹의 순서는 두번 수행되었다. 고체 물질의 결과적인 박막은 160nm 내지 170nm 범위의 두께를 갖는 다결정 (BaxSr1-x)Ta2O6의 박막을 형성하기 위해서 6l/m으로 유동하는 O2가스의 800℃에서 70분 동안 10분 푸시-풀하여 어닐링되었다. 다음, 플래티넘은 200nm 두께를 갖는 상부 전극층(63)을 만들도록 스퍼터링-증착되었다. 스트론튬 탄탈레이트 박막을 어닐링하는 것과 상부 전극을 증착하는 것같에 3시간 이상이 경과되었다면, 그후 웨이퍼는 상부 전극의 증착이전에 180℃에서 30분동안 진공 오븐에서 탈수되었다. 플래티넘 및 스트론튬 탄탈레이트층들은 캐패시터층들을 형성하도록 이온-밀링되었고, 그후 애싱(ashing)은 6l/m으로 유동하는 O2가스의 800℃에서 30분동안 10분 푸시-풀하여 최종 산소 어닐링에 이어 수행되었다. 개개의 패터닝된 캐패시터들은 일반적으로 약 7800 평방 미크론의 표면적을 가졌다. 개개의 캐패시터들 각각에서 유전성 금속 옥사이드의 박막의 필름 두께는 150nm 내지 200nm 범위이였다. 모든 공정들은 콜로라도, 콜로라도 스프링스에서 수행되었다.
결과 물질은 강유전성이 아니다. (BaxSr1-x)Ta2O6의 박막들 및 캐패시터들의 용량 및 유전 특성들이 측정되었다. 상기 측정들은 처리된 11개의 서로 다른 웨이퍼들의 각각으로부터 선택된 개개의 캐패시터 소자에 대해 수행되었다. 캐패시턴스는 제로내지 ±5볼트의 전압 범위에서 측정되었고, Vcc 값이 계산되었다. 캐패시턴스는 또한 20℃ 내지 140℃의 온도 범위에 걸쳐서 측정되었고, Tcc 값이 계산되었다. 20℃에서 측정된 각 테스트 캐패시터의 캐패시턴스 값은 상응하는 유전상수(ε20) 값으로 컨버트되었다. 실험 결과들이 표 1에 제공되어 있다.
(BaxSr1-x)Ta2O6
캐패시터 번호 x(Ba) 1-x(Sr) Tcc ppm Vcc %,5V ε20
1 0.0 1.0 -884 -0.58 92.2
2 0.1 0.9 -860 -0.50 90.6
3 0.2 0.8 -864 -0.49 89.2
4 0.3 0.7 -865 -0.45 88.8
5 0.4 0.6 -877 -0.46 93.5
6 0.5 0.5 -870 -0.51 88.9
7 0.6 0.4 -887 -0.54 93.2
8 0.7 0.3 -710 -0.40 57.4
9 0.8 0.2 -89 0 39.1
10 0.9 0.1 -91 0 34.6
11 1.0 0.0 -177 0.21 46.2
표 1에서, Vcc 값은 x의 모든 값들에 대해 1%이하이다. Tcc의 최저값은 x가 0.8-0.9인 캐패시터 9 및 10에 대해 약 90이다. 표 1의 데이타에 따라, Tcc에 관련하여 최적 결과는 (BaxSr1-x)Ta2O6-물질용 전구물질에서x=0.8일때 달성되었으며, 이에 대해 유전상수(ε20)는 약 40의 값을 갖는다.
그러므로, 발명의 (BaxSr1-x)Ta2O6-물질의 실험값들은 3볼트 작동 뿐만 아니라 5볼트 작동에 대해서 Vcc 및 Tcc의 조건을 만족시킨다. 상기 물질은 인가 전압에 좌우되지 않음을 가상으로 나타내었다. 이와 대조적으로, BST와 같은 다른 공지된 높은 유전성 물질들에서, 유전상수(ε) 값은 인가 전압이 제로 볼트에 접근할 때 급격하게 정점에 도달하고, ε값은 일반적으로 제로 볼트와 ±3볼트사이에서 60% 이상 감소한다.
실시예 2
실험 캐패시터들은 실시예 1의 방법에 따라 가공되었지만, 0.0과 1.0간에 0.1의 간격으로 x의 값에 상응하는 화학양론식 (BaxSr1-x)2Ta2O7을 갖는 금속 옥사이드 물질용 전구물질 용액을 사용한다.
측정 및 계산은 실시예 1에서의 것들과 유사하게 이루어졌다. 또 한편으로, 상기 물질은 강유전성이 아니다. 그 결과들은 표 2에 도시되어 있다. Vcc의 실험값은 사실상 x의 모든 값들에 대해 제로이다. Tcc값은 x의 모든 값들이 약 0.6에 이르기까지 약 100 이하이다. 이 범위내에서, ε20의 값은 x=0.6에서 최대 약 40이다. x=0.9에서, ε20의 값은 약 60이며, Tcc는 약 180이다. 그러므로, 발명의 (BaxSr1-x)2Ta2O7-물질의 실험값은 3볼트 작동뿐만이 아니라 5볼트 작동에 대한 Vcc 및 Tcc의 조건을 만족시킨다.
(BaxSr1-x)2Ta2O7
캐패시터 번호 x (Ba) 1-x (Sr) Tcc ppm Vcc %, 5V ε20
1 0.0 1.0 0 0 20.8
2 0.1 0.9 0 0 27.2
3 0.2 0.8 65.1 0 28.9
4 0.3 0.7 -59.5 0 34.2
5 0.4 0.6 -58.7 0 34.1
6 0.5 0.5 -53.4 0 36.5
7 0.6 0.4 -101 0 38.7
8 0.7 0.3 -138 0 42.5
9 0.8 0.2 -172 0 45.5
10 0.9 0.2 -182 0 62.7
11 1.0 0.0 53.4 0 37.5
실시예 3
실험 캐패시터들은 실시예 1의 방법에 따라 가공되었지만, 0.0과 1.0간에 0.1의 간격으로 x의 값에 상응하는 화학양론식 (BaxSr1-x)2Bi2Ta2O10을 갖는 금속 옥사이드 물질용 전구물질 용액을 사용한다. 발명에 따라, 액체 전구물질의 조성물과금속 옥사이드의 결과적인 박막은 파이로클로르형 (BaxSr1-x)2Ta2O7과 Bi2O3의 조합으로서 고찰될 수 있다.
측정 및 계산은 실시예 1에서의 것들과 유사하게 이루어졌다. 상기 물질은 강유전성이 아니다. 0≤x≤0.7 범위에서 x 값에 대한 결과들은 표 3에 도시되어 있다.
(BaxSr1-x)2Bi2Ta2O10
캐패시터 번호 x (Ba) 1-x (Sr) Tcc ppm Vcc %,5V ε20
1 0.0 0.7 45.3 0 50.9
2 0.1 0.6 0 0 49.4
3 0.2 0.5 41.3 0 53.0
4 0.3 0.4 42.1 0 52.6
5 0.4 0.3 38.8 0 57.0
6 0.5 0.2 38.1 0 58.1
7 0.6 0.1 74.1 0 59.4
8 0.7 0.0 105 0 64.4
Vcc의 실험값은 사실상 x의 모든 값들에 대해 제로이다. Tcc값은 x의 모든 값들이 0.8 이르기까지 약 100 이하이다. 이 범위내에서, ε20의 값은 0≤x≤0.8에서 최대 약 60이다. 그러므로, 발명의 (BaxSr1-x)2Bi2Ta2O10-물질의 실험값들은 3볼트 작동뿐만이 아니라 5볼트 작동에 대한 Vcc 및 Tcc의 조건을 만족시킨다. 약 x=0.6에서 Tcc-값의 커다란 도약이 있다. 그러므로, Tcc의 낮은 값이 임계라면, 표 1의 실험 데이타를 기초로하는 소정의 x 값은 0≤x≤0.6이다. x0.4-0.5에서 Tcc는 약 40ppm이며, ε20의 값은 약 60이다. 약 60의 ε20의 값은 Tcc≤100에 대해 실시예 1및 2에서 측정된 최대값들보다도 50% 더 높으며, 집적회로에 사용된 종래의 유전성 물질의 유전상수보다도 몇배 더 높다.
실시예 4
일련의 P형 100 Si 웨이퍼 기판(51)은 실리콘 디옥사이드층(52)을 형성하도록 산화되었다. 상기 기판은 180℃에서 30분동안 진공 오븐에서 탈수되었다. 대체로 티타늄으로 이루어지며 200Å 두께를 갖는 접착층(54)은 아르곤 대기, 8mTorr 압력 및 0.53amps를 사용하여 기판상에 스퍼터링-증착되었다. 그후, 유사 스퍼터링 조건하에서, 3000Å의 두께를 갖는 하부 플래티넘 전극(55)이 증착되었다. 다음, 상기 하부 전극들은 5l/m으로 유동하는 O2가스에서 30분동안 650℃에서 10분 푸시-풀하여 사전-어닐링되었다. 탈수 베이킹은 180℃에서 30분동안 진공 오븐에서 수행되었다. 0.25몰 SrTa2전구물질 용액은 n-부틸 아세테이트 용매를 사용하여0.15몰 농도로 희석되었다. 스트론튬 탄탈 전구물질의 0.15몰 용액의 제 1 스핀코팅이 2000rpm으로 30초동안 하부 전극(55)상에 증착되었다. 이는 1분동안 160℃에서, 그후 260℃에서 4분동안 고온 플레이트를 사용하여 베이킹되었다. 이러한 순서의 스핀코팅과 베이킹 단계들이 제 2 스핀코팅을 위해 반복되었을때, 서로 다른 웨이퍼상의 고체 물질의 결과적인 박막의 두께는 웨이퍼간에 500Å 내지 950Å 범위로 변동한다. 단일 코팅만이 도포되면, 이때 필름 두께는 약 300Å이다. 3번 또는 4번의 스핀-온 코팅이 도포되어 약 2000Å의 필름 두께를 달성한다. 소정의 필름 두께가 달성된 후, 고체 물질의 박막은 5l/m으로 유동하는 O2가스에서 60분동안 800℃에서10분 푸시-풀하여 어닐링되어, 다결정 SrTa2O6의 박막을 형성한다. 다음, 플래티넘은 2000Å 두께를 갖는 상부 전극층(63)을 만들도록 스퍼터링-증착되었다. 스트론튬 탄탈레이트 박막을 어닐링하는 것과 상부 전극을 증착하는 것간에 3시간 이상이 경과되었다면, 그후 웨이퍼는 상부 전극의 증착이전에 180℃에서 30분동안 진공 오븐에서 탈수되었다. 플래티넘 및 스트론튬 탄탈레이트층들은 캐패시터들을 형성하도록 이온-밀링되고, 그후 애싱(ashing)은 5l/m으로 유동하는 O2가스에서 30분동안 800℃에서 10분 푸시-풀하여 최종 산소 어닐링에 이어 수행되었다. 개개의 패터닝지워진 캐패시터들은 일반적으로 약 8000평방 미크론의 표면적을 갖는다. 모든 공정들은 콜로라도, 콜로라도 스프링스에서 수행되었다.
SrTa2O6의 박막 및 캐패시터들의 용량 및 유전 특성들이 측정되었다. 상기 물질들은 강유전성이 아니다. 상기 측정들은 일반적으로 약 5개의 서로 다른 웨이퍼들로부터 선택된 약 20개의 개개의 디바이스상에서 수행되었다. 대표적인 결과들이 도 6-11에 제시되어 있다.
도 6은 본 발명에 따라 상기된 예시적인 공정에 의해 만들어진 SrTa2O6캐패시터에 대하여 인가 전압의 함수로서 측정된 캐패시턴스(F/㎛2)의 그래프이다. 상기 캐패시턴스는 제로 내지 약 ±5볼트의 전압 범위에서 측정되었다. 캐패시터는 7854㎛2의 면적을 가지며, SrTa2O6박막은 750Å의 두께를 갖는다. 거의 편평한 만곡은 일반적인 집적회로의 작동 전압의 범위상에서 캐패시턴스에 대해 대체로 어떠한 전압의 영향도 없음을 가리킨다. 게이트 유전체에서, 캐패시턴스의 전압 계수(Vcc)는 5%를 초과하지 말아야 한다. DRAMs과 바이패스 패캐시터들에서, 상기 Vcc 값은 작동 범위에 걸쳐서 10%를 초과하지 말아야 한다. 그러므로, 본 발명의 SrTa2O6-물질은 3볼 작동에 대해 이러한 조건들을 충족시킨다. 이와 대조적으로, BST와 같은 기존에 공지된 최고의 높은 유전성 물질들일지라도, 캐패시턴스(및 εr값)는 인가 전압이 제로 볼트에 접근할 때 급격하게 정점에 도달하고, 캐패시턴스값(및 εr값)은 일반적으로 제로 볼트와 ±3볼트사이에서 60% 이상 감소한다.
도 7은 도 6의 데이타가 획득된 동일 캐패시터 샘플에서 측정된 누설 전류 대 인가 전압의 그래프이다. 그래프는 집적회로 소자의 작동 전압의 보통 범위, 즉 ±3볼트상에서 약 10-8amps/㎠ 이하의 누설 전류를 나타낸다. 이러한 값들은 적어도 BST 또는 PZT와 같은 비선형 유전체의 누설 전류보다 더 낮은 크기의 차수(즉, 10의 계수)이다.
도 8은 하나는 390Å의 두께를 갖고 다른 하나는 770Å의 두께를 갖는, SrTa2O6캐패시터에서 분극값(단위 μC/㎠) 대 인가 전압(㎸/㎝)의 그래프이다. 상기 그래프는 인가 전압에 대해 유전체 분극의 소정의 선형 의존성을 나타낸다; 상기 그래프는 또한 필름 두께에 대해 대체로 어떠한 분극 의존성이 없음을 나타낸다.
도 9는 2000Å의 두께를 갖는 SrTa2O6박막에서 측정된 상대적인유전상수(εr) 대 주파수의 그래프이다. 그래프는 유전상수가 집적회로의 작동 주파수의 보통 범위를 초과하는 106㎐ 밖의 주파수와 대체로 무관함을 나타낸다. 그래프는 또한 유전상수가 변함없이 값 100을 초과함을 나타낸다.
도 10은 2000Å의 두께를 갖는 SrTa2O6박막에서 10㎑에서 측정된 상대적인 유전상수(εr) 대 주파수의 그래프이다. 그래프는 온도가 증가함에 따라 유전상수가 감소함을 가리킨다. 그러나, 그래프는 또한 상기 유전상수가 150℃의 최대 작동 온도를 초과하여서도 100을 초과함을 가리킨다. 게다가, 집적회로의 정상적인 작동 조건과 연관된 50℃ 내지 100℃의 온도 범위에서, 온도와 εr의 변동은 10% 이하이다.
도 11은 SrTa2O6에 대하여 상대적인 유전상수(εr) 대 옹스트롬 단위의 두께의 그래프이다. 상기 그래프는 필름 두께에 대한 유전상수의 의존성이 적음을 나타내며, 그에 의해 유전성 박막의 두께 비례축소에 대하여 그 우수한 잠재성을 가리킨다.
실시예 5
SrTa2O6대신에 또는 부가하여 유전성 금속 옥사이드를 함유하는 실험 캐패시터 및 유전성 박막들은 실시예 4의 방법에 따라 가공되었다. 상기 박막들은 유전성 금속 옥사이드들과 일반 화학양론식 AB2O6로 표현된 화학 조성물을 함유하며, A는스트론튬과 바륨중 적어도 하나를 나타내며, B는 탄탈과 니오븀중 적어도 하나를 나타낸다. 그러므로, 박막들은 다음의 유전성 금속 옥사이드용 전구물질로 이루어졌다; SrTa2O6, SrNb2O6, BaTa2O6및 BaNb2O6. 가공 및 테스트된 상기 박막들은 SrNb2O6와 같은 한가지 특정 유형의 금속 옥사이드 화합물을 함유하는 물질과 다수의 화학종들의 고체 용액(solid solution) 모두를 포함한다. 특히, 다음의 단일-화합물 금속 옥사이드의 박막들이 형성 및 테스트되었다: SrTa2O6, SrNb2O6, BaTa2O6및 BaNb2O6. 또한, 다음의 식들로 표현된 금속 옥사이드의 고체 용액을 포함하는 박막들이 형성 및 테스트되었다; (SrxBa1-x)Nb2O6이고, 0.25≤x≤0.75; 및 Sr(TayNb1-y)2O6이고, 0≤x≤1. 실험 웨이퍼의 가공시, 전술한 식에서 식의 아래첨자 x와 y의 값은 지시된 범위상에서 0.2로 변동된다. 실시예 4에서 처럼, 각 금속 옥사이드용 초기 전구물질 용액들은 0.25몰 농동이다; 예를 들면, 0.25몰 용액의 BaTa2. 단일종의 최종 전구물질은 실시예 4에서처럼 n-부틸 아세테이트로 희석시킴으로써 준비되었다. 고체 용액 박막용 최종 전구물질은 다수의 초기 전구물질을 혼합하고, 필요하다면 용매를 첨가시킴으로써 준비되었다. 몇개의 캐패시터들이 가공되고 지시된 각 조성물에 대해 테스트되었다.
일부 또는 모든 비-SrTa2O6물질을 함율하는 캐패시터의 유전성 박막들은 SrTa2O6만의 유전성 물질에 대해 측정된 것보다도 상대적으로 더 낮은유전상수(εr)를 갖는다. 측정된 상대적인 유전상수(εr)의 값은 일반적으로 30-70의 범위이다. 그럼에도 불구하고, 그리고 매우 중요하게, 상기 유전성 박막들과 캐패시터들은 SrTa2O6에 유사한 다른 특성들을 나타낸다. 즉, 실시예 5의 물질에 대한 인가 전압, 주파수, 온도 및 두께의 영향은 실시예 4의 SrTa2O6에 대한 이러한 인자들의 영향과 유사하다. 그러므로, 비-SrTa2O6물질을 함유하는 박막의 유전성 및 용량성 값들이 SrTa2O6만의 물질보다도 더 낮을지라도, 작동 변수에 대한 값들의 알맞은 의존성은 또한 집적회로에 사용하기에 적합하게 값들을 만든다.
도 12는 발명에 따른 물질이 게이트 전극으로서 사용되는 DRAM 메모리 셀(300)을 나타낸다. DRAM 메모리 셀(300)은 세미컨덕터 기판(302)을 포함하는 웨이퍼(301)위에 형성된 트랜지스터(314)와 캐패시터(328)를 포함한다. 세미컨덕터 기판(302)은 실리콘, 갈륨 아세나이드, 실리콘 게르마늄, 또는 다른 세미컨덕터를 포함하며, 또한 루비, 글래스 또는 마그네슘 옥사이드와 같은 다른 기판 물질을 포함할 수 있다. 바람직한 실시예에서, 기판은 실리콘이다. 실리콘 옥사이드 영역(304)은 세미컨덕터 기판(302)의 표면상에 형성된다. 세미컨덕터 기판(302)은 고도로 도핑된 소스 영역(306)과 고도로 도핑된 드레인 영역(308)을 포함하며, 이는 도핑된 채널 영역(309) 주위에 형성된다. 도핑된 소스 영역(306), 드레인 영역(308) 및 채널 영역(309)은 바람직하게 n-형 도핑된 영역이다. 본 발명에 따라 전기적으로 비전도성 물질의 박막을 포함하는 버퍼/확산 배리어층(310)은 세미컨덕터 기판(302)위의, 채널 영역(309)위에 위치되어 있다. 버퍼/확산 배리어층(310)은 1nm 내지 30nm, 바람직하게는 1nm 내지 5nm 범위의 두께를 갖는다. 본 발명에 따라 높은 유전상수 절연체의 박막을 포함하는 게이트 절연체(311)는 버퍼/확산 배리어층(310)위에 위치되어 있다. 게다가, 게이트 전극(312)은 게이트 절연체(311)위에 위치되어 있다. 게이트 절연체(311)는 1nm 내지 50nm, 바람직하게는 5nm 내지 20nm 범위의 두께를 갖는다. 이러한 소스 영역(306), 드레인 영역(308), 채널 영역(309) 버퍼/확산 배리어층(310), 게이트 절연체(311) 및 게이트 전극(312)은 함께 MOSFET(314)를 형성한다.
바람직하게 BPSG(붕소-도핑된 인-실리케이트 글래스)로 이루어진 제 1 내부층 유전성("ILD")층(316)은 세미컨덕터 기판(302)과 필드 옥사이드 영역(304)위에 위치된다. ILD(316)는 소스 영역(306)과 드레인 영역(318)에 각각 비아스(317, 318)를 형성하도록 패턴지워진다. 비아스(317, 318)는 각각 플러그(319, 320)를 형성하도록 충전된다. 플러그(319, 320)는 전기적으로 전도성이며 일반적으로 다결정 실리콘 또는 텅스텐을 포함한다. 발명에 따라 전기적으로 전도성 버퍼/확산 배리어층(321)은 플러그(320)와 전기적 접촉하는 ILD(316)위에 위치되어 있다. 확산 배리어층(321)은, 예를 들면, IrO2로 이루어지며 1nm 내지 30nm, 바람직하게는 1nm 내지 5nm의 두께를 갖는다.
도 12에 도시된 것처럼, 하부 전극층(322)은 확산 배리어층(321)위에 위치되어 있다. 상기 하부 전극은 플래티넘, 팔라듐, 은, 및 금과 같은 비-산화 귀금속을함유하는 것이 바람직하다. 상기 귀금속에 더하여, 알루미늄, 알루미늄 합금, 알루미늄 실리콘, 알루미늄 니켈, 니켈 합금, 구리 합금, 및 알루미늄 구리와 같은 금속이 유전성 또는 강유전성 메모리의 전극요으로 사용될 수 있다. 바람직한 실시예에서, 하부 전극(322)은 플래티넘으로 이루어지며 100nm의 두께를 갖는다. 바람직하게, 전극은 또한 회로의 인접한 하부 또는 상부층에 전극의 접착을 증진시키기 위해서 티타늄과 같은 적어도 하나의 접착층(도시되지 않음)을 포함한다. 발명에 따라 높은 유전상수 절연체의 박막을 포함하는 캐패시터 유전체(324)는 하부 전극층(322)위에 위치되어 있다. 캐패시터 유전체(324)는 5nm 내지 500nm, 바람직하게는 30nm 내지 100nm 범위의 두께를 갖는다. 플래티넘으로 이루어지며 100nm의 두께를 갖는 상부 전극층(326)은 캐패시터 유전체(324)위에 형성되어 있다. 하부 전극층(322), 박막 캐패시터 유전체(324) 및 상부 전극층(326)은 함께 메모리 캐패시터(328)를 형성한다. 확산 배리어층(321)은 캐패시터 유전체(324)와 하부 전극(322)으로부터 세미컨덕터 기판으로 금속 원자들의 확산을 제지한다. NSG(비도핑된 실리케이트 글래스)로 이루어진 제 2 내부층 유전성 층(ILD)(336)은 ILD(316), 버퍼/확산 배리어층(321), 및 유전성 메모리 캐패시터(328)를 커버하도록 증착된다. PSG(인-실리케이트 글래스) 필름 및 BPSG(붕소 인-실리케이트 글래스) 필름은 또한 층(336)에 사용될 수 있다. ILD(316)와 ILD(336)는 또한 발명에 따라 금속 옥사이드 물질로 이루어질 수 있다. ILD(336)는 플러그(319)에 비아(337)를 형성하도록 패턴지워진다. 금속피복 와이어링 필름은 ILD(336)를 커버하고 비아(337)를 충전하도록 증착되고 그후 소스 전그 와이어링(338)과 상부 전극와이어링(339)을 형성하도록 패턴지워진다. 와이어링(338, 339)들은 바람직하게 약 200nm 내지 300nm 두께를 갖는 Al-Si-Cu 표준 상호접속 금속을 포함한다.
도 12는 본 발명의 방법을 사용하여 가공될 수 있는 유전성 메모리 셀의 다수의 변형들중 한가지만을 도시하고 있다. 캐패시터(328)가 ILD(336)의 상부위에 스택되고 트랜지스터(314)로부터 분리되어 있는 도시된 구조는 통상적으로 "스택 캐패시터(stacked capacitor)" 구조로 불리운다. 상기 캐패시터는 또한 미하라(Mihara) 등에게 1995년 11월 14일 허여된 미국 특허 제 5,466,629 호에 예로서 도시된 것처럼 드레인(308)에 컨택트 홀(contact hole)로 형성될 수 있다. 상기 발명의 조성물 및 구조는 또한 비휘발 강유전성 FET 메모리 셀의 FET에 게이트 절연체를 형성하도록 사용될 수 있다. 도 13-16은 본 실시예의 일부 대체예를 도시한다.
도 13은 발명에 따른 강유전성 FET(240)의 일부의 단면도를 도시한다. 상기 FET(240)는 바람직하게 p-형 실리콘의 기판(241)을 포함한다. 깊은 n-웰(well)(243)이 기판(241)에 형성되고, 덜 깊은 p-웰(well)(245)이 상기 n-웰내에 형성된다. 고도로 도핑된 영역(242 및 244)들이, 바람직하게는 n-형이 p-웰(245)에 형성된다. 도핑된 영역들은 상기 영역에 인가된 상대적인 전압에 따라 소스 또는 드레인일 수 있기 때문에, 이러한 도핑된 영역(242 및 244)들은 본문에서 소스/드레인으로서 인용한다. 바람직하게 또한 n-형이지만 소스/드레인(242 및 244)처럼 고도로 도핑되지 않은, 채널 영영(246)은 소스/드레인(242 및 244)간에 형성된다. 절연층(251)은 바람직하게 기판(241)위의 채널 영역(246)위에 형성된다.바람직한 실시예에서, 절연층(251)은 층(250 및 252)들을 포함하되, 각각은 서로 다른 절연층이며, 그중 적어도 하나는 발명에 따른 물질을 포함한다. 강유전성 층(254)은 채널(246)위에, 바람직하게는 절연체(252)위에 형성되며, 게이트 전극(256)은 강유전성 층(254)위에 형성된다. 와이어링 층들은 게이트(256), 소스/드레인(242), 소스/드레인(264) 및 기판(241) 각각에 전기적 접촉부(260, 262, 264 및 266)를 형성한다. 접촉부(266)는 바람직하게 깊은 n-웰(243)과 p-웰(245)간에 접합부위에 위치되어 있다. FET(24)의 구성과 기능은 림(Lim) 등에 의해 1999년 6월 10일 제출된 계류중인 미국 특허 출원 제 09/329,670 호에 상세히 기술되어 있다.
도 14-16은 다양한 강유전성 FET 게이트 구성을 도시한다. 기판 아키텍쳐의 상세한 사항은 이러한 도면들에 도시되어 있지 않다. 바람직한 실시예에서, 기판 아키텍쳐는 도 1에서 처럼 깊은- 그리고 p-웰을 포함한다. 그러나, 이러한 게이트 구성들은 도 13에 도시된 기판 구성, 미국 특허 출원 제 09/329,670 호에 논의된 임의의 서로 다른 기판과 메모리 구성들, 또는 당 기술에 공지된 또는 이용가능한 수많은 다른 기판과 메모리 구성들과 결합될 수 있다. 도 14는 발명을 수행하기 위한 FET로서 또한 역할을 하는 MFMISFET를 나타낸다. 이러한 FET는 세미컨덕터(351)위에 형성되며, 소스/드레인(352 및 353), 채널(354), 절연층(356), 강유전성 층(358), 및 전극(359)을 포함하지만, 또한 유동 게이트 전극(357)을 포함한다. 절연층(356)은 상기 및 하기에 논의된 것처럼 단일 절연층 또는 다중 절연층들일 수 있다. 접촉부, 와이어링 층 및 다른 아키텍쳐는 상기 도시되거나 논의된 임의의 형상을 가질 수 있다.
도 15는 절연층(456)이 배리어층(461)과 절연층(460)을 포함하는 것을 제외하고, 도 14의 MFMISFET(350)에 유사한 MFMISFET(45)을 도시한다. 이러한 FET는 다시 세미컨덕터(451)상에 형성되며, 소스/드레인(452 및 453), 채널(454), 강유전성 층(458), 및 유동 게이트 전극(457)을 포함한다. 배리어층(461)은 바람직하게 이리듐 옥사이드(IrO2)이지만, 또한 다른 적절한 배리어 물질일 수 있다. 게다가, 상기 MFMISFET(450)는 본 발명의 또 다른 특징을 나타낸다; 상기 강유전성 캐패시터 부분(464), 즉 MFM 부부분은 컨덕터(457), 절연체(456), 및 채널(454), 즉 MIS 부분으로 형성된 선형 캐패시터 부분(465)보다 더 작은 용량성 면적을 갖는다. 여기서 "용량성 면적(capacitve area)"은 캐패시터의 수평면에서, 즉, 캐패시터의 긴 치수에 평행한 수평면에서, 도 15의 수평 방향과 페이퍼로의 방향에 의해 정의된 수평면인 캐패시터의 면적을 의미한다. 캐패시턴스는 캐패시터의 용량성 면적에 비례하고 직렬로 연결된 다수의 캐패시터들중 각각의 전압 강하는 캐패시터들의 개개의 캐패시턴스에 반비례하기 때문에, 이는 FET 양단간의 총 전압 강하의 대부분이 강유전체 양단간에 걸리도록 초래한다. 이는, 차례로, 강유전성 FET가 더 낮은 전압에서 작동하도록 허용한다. 바람직하게, MIS 부분의 용량성 면적은 MIS 부분의 용량성 면적의 2배와 10배 사이이며, 가장 바람직하게는 약 6배이다. 강유전성 캐패시터 양단간에 더 큰 전압 강하를 생성시키기 위해서, 참조번호 465와 같은 절연체 캐패시터보다도 면적에 있어서 더 작은, 참조번호 464와 같은 강유전성 캐패시터를만드는 이러한 특징은 본문에 기술된 발명의 실시예들중 어느것에 사용될 수 있다.
도 16은 전극(57)과 절연층(573)간에 다결정층(572)을 포함하는 MFMISFET(550)을 도시한다. 이러한 FET는 다시 세미컨덕터(551)위에 형성되며, 소스/드레인(552 및 553), 채널(554), 배리어층(561), 강유전성층(558), 및 전극(559)을 포함한다. 배리어층(561)은 전도성이지만, 바람직하게는 절연체이다. 그런데, 이러한 실시예는 강유전성, 또를 MFIM, 캐패시터(564)보다도 더 큰 면적을 갖는 다결정층(572), 절연체(573), 및 채널(554)로 형성된 선형, 또는 MIS, 캐패시터(565)로 도시되어 있다. 이러한 실시예에서, 상기 전극(557)은 절연체 캐패시터(565)의 면적을 또한 가질 수 있지만, 강유전성 캐패시터(564)의 면적을 갖는 것으로 도시되어 있다.
상기 실시예들중에서, 참조번호 310, 250, 461, 및 561와 같은 하나의 절연 배리어층은 Si3N4, IrO2, ZrO2, CeO2, 및 Y2O3으로 이루어진 그룹으로부터 선택된 화합물일 수 있다. 그러나, 또한 발명에 따른 물질들중 하나일 수 있다. 이러한 배리어층은 바람직하게 2nm 내지 20nm의 두께를 가지며, 가장 바람직하게는 약 4nm이다. 참조번호 81, 302, 41, 351, 451, 및 551과 같은 기판이 실리콘으로 이루어진 모든 경우에, 실리콘 옥사이의 박막층이 실리콘 기판과 배리어층(250)과 같은 제 1 FET 절연체 층간에 형성될 수 있다. 이러한 SiO2절연층은 바람직하게 4nm 내지 20nm의 두께를 갖는다. 각각의 이러한 실시예들은 또한 참조번호 92, 311, 252, 356, 460, 및 573과 같은 적어도 하나의 절연체층이 바람직하게 발명에 따른 비-강유전성, 높은 유전상수 물질들중 하나인 것을 포함한다. 이러한 절연체는 바람직하게 4nm 내지 50nm 두께이다. 게이트 절연체와 버퍼층들에 대하여, 바람직한 물질은 텅스텐-브론즈형 옥사이드이다. 바람직하게는 식 AB2O6를 갖는 텅스텐-브론즈이며, A는 스트론튬, 바륨, 칼슘, 마그네슘, 및 납으로 이루어진 그룹으로부터 선택된 물질을 나타내며, B는 탄탈, 니오븀, 및 텅스텐으로 이루어진 그룹으로부터 선택된 물질을 나타낸다. 상기 물질은 식 AB2O6를 갖는 2개 이상의 옥사이드 고체 용액이다. 가장 바람직한 물질은 식 Sr(TayNb1-y)2O6이고, 0≤y≤1을 갖는다.
본 발명은 상기된 캐패시터, 트랜지스터, DRAMS, 및 강유전성 FETs의 다양한 실시예들의 어떤 그리고 모든 특징들이 서로 결합될 수 있음을 고려하고 있음이 이해되어야 한다. 즉, 도시된 실시예들은 예시적이며 각각의 특징들을 도시하도록 선택되었으며, 도시된 특정 조합으로 제한되도록 의도된 것은 아니다.
도 17은 발명에 따라 집적회로의 DRAM 메모리 셀(300)(도 12)을 형성하기 위한 일반화된 공정(600)의 순서도를 도시한다. 발명의 방법의 특징은 발명에 따라 버퍼 및 확산 배리어층들 및 다른 높은 유전상수 절연체 박막을 형성하기 위한 금속 유기 증착("MOD") 전구물질 및 증착 기술의 사용이다. 개개의 MOD 전구물질들은 각각 소정의 화합물의 금속들, 예를 들면, 배리어층 화합물용 세륨, 및 높은 유전성 화합물용 스트론튬 및 탄탈, 또는 금속의 알콕시드와, 카르복시산, 또는 카르복시산과 알코올을 상호작용시키고, 용매에 반응 생성물을 용해시킴으로써 형성된다. 사용될 수 있는 카르복시산, 알코올, 및 용매들은 상기에 기재되어 있다. 금속, 금속 알콕시드, 산, 및 알코올은 금속-알콕소카르복시레이트, 금속-카르복시레이트 및/또는 금속-알콕시드의 혼합물을 형성하도록 반응하며, 이 혼합물은 필요에 따라 금속-산소-금속 결합을 형성하고 반응에 의해 생성된 유기물을 낮은-끓는점 밖에서 증발시도록 가열 및 교반된다. 초기 MOD 전구물질들은 일반적으로 그 사용이전에 일괄적으로 가공 또는 구입된다; 최종 전구물질 혼합물들은 일반적으로 기판에 도포되기 이전에 바로 준비된다. 최종 준비 단계들은 일반적으로 혼합, 용매 교환, 및 희석 단계를 포함한다. 액체 증착 기술, 예를 들면, LSMCD를 사용할 때, 금속 2-에톡시헥사노에이트가 바람직한 전구물질 화합물인데, 왜냐하면 상기 에톡시헥사노에이트는 용액일 때 안정하며, 긴 자체 수명을 가지며, 스무드(smooth) 액체 필름을 형성하고, 기판위에 스무드하게 분해한다.
단계 610에서, 실리콘 세미컨덕터 기판(302)을 포함하는 세미컨덕터 웨이퍼는 오염물들을 제거하기 위해서, 바람직하게는 웨이퍼를 H2SO4에 30분동안 담금으로써 클리닝된다. 그후 상기 웨이퍼는 5분동안 10:1 BOE에 담겨지며, 이는 웨이퍼상에 형성될 수 있는 내쳐널(natural) 옥사이드를 제거한다. 필드 옥사이드(340)는 로(furnace)에서 바람직하게 500nm의 두께로 성장된다. 소스/드레인 영역(306 및 308) 및 채널 영역(309)은 이때 종래의 도핑 방법에 의해 형성된다. 이는 필드 옥사이드를 제거하기 위한 일반적인 포토 레지스트, 에칭 및 스트립 단계에 뒤이어 바람직하게 포스포러스(phosphorous) 확산 단계를 포함한다. 바람직하게, 채널 영역(309)의 도핑은 2X1015내지 1017원자/㎤의 범위이고, 가장 바람직하게는 1016내지 1017원자/㎤의 범위이며, 이는 약 1오옴 내지 5오옴의 저항을 제공한다. 바람직하게, 소스/드레인 영역(306, 308)의 도핑은 1019내지 1020원자/㎤의 범위이다.
비전도성 확산 배리어층(310)이 Si3N4를 포함할 때, 층은 아르곤 플라즈마에서 실란과 암모니아를 상호작용시키거나, 또는 질소 방전시 실란을 상호작용시킴으로써 종래의 CVD 기술을 사용하여 형성된다. 바람직하게, 확산 배리어층(310)은 IrO2, ZrO2, CeO2, 및 Y2O3으로 이루어진 그룹으로부터 선택된 화합물을 포함한다. 바람직하게, 확산 배리어층(310)은 금속 유기 전구물질은 LSMCD에 의해 증착되고 소정의 금속 옥사이드 화합물을 형성하도록 처리되는 MOD 기술을 사용하여 형성된다. 연무 증착 방법이 바람직한데, 왜냐하면 액체 전구물질의 조성물 및 증착 속도는 이와 다른 방법에서보다 더 쉽게 제어되기 때문에, 배리어층 화합물의 매우 얇으며, 균일한 필름의 형성을 가능하게 한다. 연무 증착공정은 맥밀란 등에게 1995년 10월 10일 허여된 미국 특허 제 5,456,945 호에 기술되어 있다. 또한 스핀-온 방법과 같이, 기판에 액체를 도포하는 다른 방법들이 사용될 수 있다.
단계 612의 바람직한 실시예에서, 크실렌 용매에서 세륨 2-에톡시헥사노에이트의 0.2몰 용액은 0.1몰 농도로 사용하기 이전에 바로 희석된다. 단계 614에서, 전구물질의 액체 코팅은 연무 증착 리액터에 기판을 위치시키고, 액체 전구물질의 연무를 형성시키고, 상기 연무가 기판에 증착되는 증착 리액터로 연무를 유동시킴으로써 기판위에 형성된다. 단계 616에서, 기판 및 액체 코팅은 고체 코팅을 형성하도록 처리된다. 상기 처리는 진공에 노출, 자외선 방사에 노출, 건조, 가열, 베이킹, 금속 열 처리, 및 어닐링으로 이루어진 그룹으로부터 선택된 공정을 포함한다. 단계 616에서의 처리는 일반적으로 건조, 급속 열 처리("RTP"), 및 어닐링을 포함한다. 건조 단계는 일반적으로 1분 동안 160℃에서, 그후 260℃에서 4분동안 수행된다. 만일 사용된다면, 상기 RTP는 일반적으로 100℃/초 램핑 속도로 725℃에서 30초 동안 수행된다. 바람직하게 산소 대기에서의 로(furnace) 어닐링은 금속 옥사이드 화합물을 결정화시킨다. 어닐링은 5l/m으로 유동하는 O2가스에서 800℃에서 30분동안 10분 푸시하고 10분 풀하여 수행된다. 비전도성 확산 배리어층(310)은 약 5nm의 두께를 갖는다.
단계 618에서, 게이트 절연체(311)용 최종 전구물질이 준비된다. 상기된 것처럼, 초기 전구물질들은 바람직하게 크실렌 또는 n-옥탄 용매에 금속 2-에톡시헥사노에이트를 포함한다. 실시예에서처럼, 스트론튬 2-에톡시헥사노에이트 및 탄탈 2-엑톡시헥사노에이트는 화학양론식 SrTa2O6에 상응하는 상대적인 몰 비율로 n-옥탄 용매에서 혼합된다. 0.2몰 용액의 혼합물은 0.1몰 농도로 n-부틸 아세테이트로 희석된다.
단계 620에서, 확산 배리어층(310)을 포함하는 기판은 액체 증착 리액터에 위치되며, 연무는 게이트 절연체용 최종 전구물질로 이루어지고, 상기 연무는 증차 리액터로 유동되어, 확산 배리어층상에 전구물질의 액체 코팅을 형성한다.
단계 622에서, 액체 코팅을 갖는 기판은 본 발명의 물질들중 어느 하나인 박막 게이트 절연체(311)를 형성하도록 처리된다. 처리 단계는 진공에 노출, 자외선 방사에 노출, 건조, 가열, 베이킹, 급속 열 처리, 및 어닐링 단계으로 이루어진 그룹으로부터 선택된 공정을 포함할 수 있다. 바람직한 실시예에서, 상기 전구물질은 건조 및 산소 어닐링시킴으로써 처리된다. 건조 단계는 100℃와 350℃ 사이의 온도에서 30초와 10분 사이의 시간동안, 바람직하게 고온 플레이트위에서 수행된다. 바람직하게, 상기 건조 단계는, 각 단계가 이전 단계보다 더 높은 온도인, 다수의 건조 단계들로 수행된다. 하기 샘플들에서, 건조 단계는 한번은 160℃에서 1분동안 또 한번은 260℃에서 4분동안인 2개 단계로 수행된다. 만일 사용된다면, 베이킹 단계는 바람직한 실시예에서 고온 플레이트 베이킹이지만 RTP 베이킹 또는 로(furnace) 베이킹을 포함할 수 있다. RTP 베이킹이 이용된다면, 상기 베이킹은 할로겐 광원을 사용하여 웨이퍼를 15초와 3분 사이의 베이킹 시간동안 500℃ 내재지 850℃ 범위의 고온으로 급속히 상승시킨다. 어닐링 단계는 500℃ 내지 850℃의 온도에서 30분 내지 3시간동안 수행된다. 상기 실시예에서, 어닐링은 800℃에서 30분동안 수행되었다. 게이트 절연체(311)는 약 15nm의 두께를 갖는다.
단계 624에서, 게이트 전극(312)은 종래의 기술, 일반적으로 스퍼터링 기술을 사용하여 증착된다. 일반적으로, 확산 배리어(310), 게이트 절연체(311) 및 게이트 전극(312)은 단계 626에서 종래 기술의 단일 시퀀스에서 패터닝 및 에칭된다. 그후, 단계 628, 630 및 632에서, 종래의 기술들을 사용하여 ILD(316), 비아스(317, 318), 및 텅스텐 플러그(319, 320)들이 각각 형성된다.
다음, 확산 배리어층(321)이 형성된다. 상기 층은 종래의 스퍼터링 기술을사용하여 형성될 수 있다. 예를 들면, 확산 배리어층(321)은 Ti3N4또는 또 다른 니트라이트를 포함하고, 그후 질소 대기에 니트라이트 타겟 또는 금속 타겟을 스퍼터링함으로써 박막이 증착된다. 그러나, 바람직한 방법에서, 전도성 옥사이드는 MOD 전구물질을 사용하여 형성된다. 박막 두께는 1nm 내지 20nm 범위가 바람직하기 때문에, MOD 전구물질과 LSMCD 기술을 사용하여 IrO2를 포함하는 확산 배리어층(321)을 형성하는 것이 바람직하다. 단계 634에서, 0.1몰 용액의 이리듐 2-에톡시헥사노에이트를 포함하는 전구물질이 준비된다. 단계 636에서, 전구물질은 연무되고 연무 증착 리액터로 유동되어, 전구물질은 기판위에 액체 코팅을 형성한다. 단계 638에서, 상기 액체 코팅은, 단계 616에서 확산 배리어층(310)에 관하여 상술된 것처럼, 5nm의 두께를 갖는 IrO2의 박막을 포함하는 확산 배리어층(321)을 형성하도록 처리된다. 단계 640에서, 200nm의 두께를 갖는 플래티넘 하부 전극(322)은 종래의 기술을 사용하여 스퍼터링 증착된다.
단계 642에서, 캐패시터 절연체(324)용 전구물질은 상기 단계 618에서와 같이 준비된다. 단계 644에서, 상기 전구물질의 연무는 플래티넘 하부 전극층윙 액체 코팅을 형성하도록 증착된다. 단계 646에서, 상기 액체 코팅은 본 발명에 따른 어떤 물질, 예를 들면, 80nm의 두께를 갖는 SrTa2O6의 박막일 수 있는 캐패시터 절연체층을 형성하도록 단계 622에서와 같이 처리된다. 단계 648에서, 플래티넘 상부 전극층(326)은 종래의 기술들을 사용하여 형성된다. 층(321, 322, 324 및 326)들은 단계 650에서 메모리 캐패시터(328)의 스택 구조를 형성하도록 바람직하게 패터닝및 에칭된다. 그후, 단계 652에서, 메모리 셀(300)은 ILD(336), 로컬 상호접속부(338, 339), 및 패시베이션층(342)을 형성하도록 종래의 기술들을 사용하여 완성된다.
구성물 원소들의 상대적인 비율을 조정함으로써 특정 어플리케이션에 대해 다양한 전기적 특성들이 최대가될 수 있는 금속 옥사이드 유전성 물질들을 이용하는 신규한 집적회로 전기 소자들이 기술되었다. 특히, 본 발명은 (BaxSr1-x)(TayNb1-y)2O6이고, 0≤x≤1.0 및 0≤y≤1.0; (BaxSr1-x)2(TayNb1-y)2O7이고, 0≤x≤1.0 및 0≤y≤1.0; 및 (BaxSr1-x)2Bi2(TayNb1-y)2O10이고, 0≤x≤1.0 및 0≤y≤1.0를 형성하기 위한 전구물질들로 이루어진 금속 옥사이드에 관한 것이다. 발명 물질의 사용은 게이트 유전성 트랜지스터, DRAMs 및 MMICs의 캐패시터 유전체, 버퍼층, 확산 배리어, 및 ILD층을 포함한다. 일부 예에서, 상기 물질은 강유전성이며 따라서 FERAMs에 사용될 수 있다. 도면에 도시되고 본 명세서내에 기술된 특정 실시예들은 예시적인 목적이며 하기 청구범위에 기술된 발명을 제한하도록 해석되지 말아야함이 이해되어야 한다. 그러므로, 당 기술의 당업자들은 본 발명의 개념으로부터 벗어나지않고, 기술된 특정 실시예들의 무수한 사용 및 변형들을 만들 수 있음이 명백하다. 예를 들면, 집적회로에서 본 발명의 금속 옥사이드 물질들의 이점들이 기술되어 있으므로, 상기 물질들은 기술된 것들과는 다른 집적회로 어플리케이션의 절연체로서 이롭게 사용될 수 있다. 상기된 예시적인 공정들과 다른 금속 옥사이드 소자들을 만들기 위해서 다른 공정들이 사용될 수 있다. 다양한 식이 사용될 수 있음은 상술된것으로부터 명백하다. 또한, 전구물질, 공정 및 구조들은 기술된 공정 및 소장에 변형들을 제공하기 위해서 종래의 공정들과 결합될 수 있다. 일부 예에서, 인용된 공정 단계들은 서로 다른 순서로 수행될 수 있거나, 또는 등가의 구조 및 공정들이 상기된 다양한 구조 및 공정들을 대신할 수 있음이 또한 명백하다.

Claims (193)

  1. 비-강유전성, 텅스텐-브론즈형 옥사이드, 파이로클로르형 옥사이드, 및 페로브스키트와 파이로클로르형 옥사이드으로 이루어진 그룹으로부터 선택된 옥사이드와 내부층 옥사이드의 조합으로 이루어진 그룹으로부터 선택된 금속 옥사이드의 박막을 포함하는 높은 유전상수 절연체를 포함하는 것을 특징으로 하는 집적회로.
  2. 제 1 항에 있어서, 상기 내부층 옥사이드는 Bi, Sc, Y, La, Sb, Cr 및 Tl으로 이루어진 그룹으로부터 선택된 금속을 포함하는 것을 특징으로 하는 집적회로.
  3. 제 2 항에 있어서, 상기 내부층 옥사이드는 Bi2O3인 것을 특징으로 하는 집적회로.
  4. 제 1 항에 있어서, 상기 금속 옥사이드는 식 AB2O6을 갖는 텅스텐-브론즈형 옥사이드이며, A는 Ba, Bi, Sr, Pb, Ca, K, Na 및 La를 포함하는 금속의 그룹으로부터 선택된 A-사이트 원자들을 나타내며; B는 Ti, Zr, Ta, Hf, Mo, W 및 Nb를 포함하는 금속의 그룹으로부터 선택된 B-사이트 원자들을 나타내는 것을 특징으로 하는 집적회로.
  5. 제 4 항에 있어서, 상기 텅스텐-브론즈형 옥사이드는 식 (BaxSr1-x)(TayNb1-y)2O6이고, 0≤x≤1.0 및 0≤y≤1.0을 갖는 것을 특징으로 하는 집적회로.
  6. 제 4 항에 있어서, 상기 텅스텐-브론즈형 옥사이드는 (BaxSr1-x)Ta2O6이고, 0≤x≤1.0을 갖는 것을 특징으로 하는 집적회로.
  7. 제 6 항에 있어서, x는 약 0.8의 값을 갖는 것을 특징으로 하는 집적회로.
  8. 제 1 항에 있어서, 상기 금속 옥사이드는 식 A2B2O7을 갖는 파이로클로르형 옥사이드이며, A는 Ba, Bi, Sr, Pb, Ca, K, Na 및 La를 포함하는 금속의 그룹으로부터 선택된 A-사이트 원자들을 나타내며; B는 Ti, Zr, Ta, Hf, Mo, W 및 Nb를 포함하는 금속의 그룹으로부터 선택된 B-사이트 원자들을 나타내는 것을 특징으로 하는 집적회로.
  9. 제 8 항에 있어서, 상기 파이로클로르형 옥사이드는 식 (BaxSr1-x)2(TayNb1-y)2O7이고, 0≤x≤1.0 및 0≤y≤1.0을 갖는 것을 특징으로 하는 집적회로.
  10. 제 8 항에 있어서, 상기 파이로클로르형 옥사이드는 식 (BaxSr1-x)2Ta2O7이고,0≤x≤1.0을 갖는 것을 특징으로 하는 집적회로.
  11. 제 10 항에 있어서, 0≤x≤0.6인 것을 특징으로 하는 집적회로.
  12. 제 1 항에 있어서, 상기 금속 옥사이드는 식 A2B2O7을 갖는 파이로클로르형 옥사이드와 Bi2O3의 조합이며, A는 Ba, Bi, Sr, Pb, Ca, K, Na 및 La를 포함하는 금속의 그룹으로부터 선택된 A-사이트 원자들이며; B는 Ti, Zr, Ta, Hf, Mo, W 및 Nb를 포함하는 금속의 그룹으로부터 선택된 B-사이트 원자들을 나타내는 것을 특징으로 하는 집적회로.
  13. 제 12 항에 있어서, 상기 파이로클로르형 옥사이드는 식 (BaxSr1-x)2(TayNb1-y)2O7이고, 0≤x≤1.0 및 0≤y≤1.0을 갖는 것을 특징으로 하는 집적회로.
  14. 제 12 항에 있어서, 상기 파이로클로르형 옥사이드는 식 (BaxSr1-x)2Ta2O7이고, 0≤x≤1.0을 갖는 것을 특징으로 하는 집적회로.
  15. 제 1 항에 있어서, 상기 박막은 1nm 내지 500nm 두께 범위를 갖는 것을 특징으로 하는 집적회로.
  16. 제 1 항에 있어서, 제 1 전극 및 제 2 전극을 더 포함하며, 상기 박막은 상기 제 1 및 제 2 전극사이에 위치되는 것을 특징으로 하는 집적회로.
  17. 제 1 항에 있어서, 상기 박막은 메모리 셀의 부분인 것을 특징으로 하는 집적회로.
  18. 제 1 항에 있어서, 상기 박막은 바이패스 캐패시터의 부분인 것을 특징으로 하는 집적회로.
  19. 제 1 항에 있어서, 상기 박막은 트랜지스터의 부분인 것을 특징으로 하는 집적회로.
  20. 제 19 항에 있어서, 상기 박막은 게이트 절연체를 포함하는 것을 특징으로 하는 집적회로.
  21. 제 20 항에 있어서, 상기 트랜지스터는 기판과 강유전성층을 포함하는 강유전성 FET이며 상기 게이트 절연체는 상기 강유전성층과 상기 기판사이에 위치되는 것을 특징으로 하는 집적회로.
  22. 제 1 항에 있어서, 상기 박막은 MMIC의 부분인 것을 특징으로 하는 집적회로.
  23. 제 1 항에 있어서, 상기 박막은 내부층 유전체를 포함하는 것을 특징으로 하는 집적회로.
  24. 제 1 항에 있어서, 상기 박막은 페로브스키트층들과 파이로클로르형 옥사이드 층들으로 이루어진 그룹으로부터 선택된 층과 교번하는 내부층 옥사이드의 층을 포함하는 가상 스택 구조인 것을 특징으로 하는 집적회로.
  25. 제 24 항에 있어서, 상기 내부층 옥사이드는 Bi2O3를 포함하는 것을 특징으로 하는 집적회로.
  26. 페로브스키트층들, 텅스텐-브론즈형 옥사이드층들, 및 파이로클로르형 옥사이드층들으로 이루어진 그룹으로부터 선택된 비-강유전성, 금속 옥사이드층과 인터페이스를 갖는 내부층 옥사이드층으로 이루어진 실제 스택 구조인 금속 옥사이드의 박막을 포함하는 높은 유전상수 절연체를 포함하는 것을 특징으로 하는 집적회로.
  27. 제 26 항에 있어서, 상기 내부층 옥사이드는 Bi, Sc, Y, La, Sb, Cr 및 Tl으로 이루어진 그룹으로부터 선택된 금속을 포함하는 것을 특징으로 하는 집적회로.
  28. 제 26 항에 있어서, 상기 내부층 옥사이드층은 Bi2O3를 포함하는 것을 특징으로 하는 집적회로.
  29. 페로브스키트층들과 파이로클로르형 옥사이드층들으로 이루어진 그룹으로부터 선택된 금속 옥사이드층과 교번하는 내부층 옥사이드층을 포함하는 실제 스택 구조를 포함하되, 상기 내부층 옥사이드와 금속 옥사이드간에 적어도 3개의 인터페이스를 포함하는 금속 옥사이드 박막을 갖는 것을 특징으로 하는 집적회로.
  30. 제 29 항에 있어서, 상기 내부층 옥사이드는 Bi, Sc, Y, La, Sb, Cr 및 Tl으로 이루어진 그룹으로부터 선택된 금속을 포함하는 것을 특징으로 하는 집적회로.
  31. 제 29 항에 있어서, 상기 내부층 옥사이드층은 Bi2O3를 포함하는 것을 특징으로 하는 집적회로.
  32. 제 29 항에 있어서, 상기 금속 옥사이드는 비-강유전성인 것을 특징으로 하는 집적회로.
  33. 제 29 항에 있어서, 상기 금속 옥사이드는 강유전성인 것을 특징으로 하는 집적회로.
  34. 페로브스키트층들, 텅스텐-브론즈형 옥사이드층들, 및 파이로클로르형 옥사이드층들으로 이루어진 그룹으로부터 선택된 금속 옥사이드층과 교번하는 내부층 옥사이드층을 포함하는 실제 스택 구조인 비-강유전성, 높은 유전상수 절연체 박막을 포함하는 것을 특징으로 하는 집적회로.
  35. 제 34 항에 있어서, 상기 내부층 옥사이드는 Bi, Sc, Y, La, Sb, Cr 및 Tl으로 이루어진 그룹으로부터 선택된 금속을 포함하는 것을 특징으로 하는 집적회로.
  36. 제 35 항에 있어서, 상기 내부층 옥사이드층은 Bi2O3를 포함하는 것을 특징으로 하는 집적회로.
  37. 텅스텐-브론즈형 옥사이드층들과 파이로클로르형 옥사이드층들으로 이루어진 그룹으로부터 선택된 금속 옥사이드층과 교번하는 내부층 옥사이드층을 포함하는 가상 스택 구조인 금속 옥사이드의 박막을 포함하는 것을 특징으로 하는 집적회로.
  38. 제 37 항에 있어서, 상기 내부층 옥사이드는 Bi, Sc, Y, La, Sb, Cr 및 Tl으로 이루어진 그룹으로부터 선택된 금속을 포함하는 것을 특징으로 하는 집적회로.
  39. 제 38 항에 있어서, 상기 내부층 옥사이드층은 Bi2O3를 포함하는 것을 특징으로 하는 집적회로.
  40. 제 37 항에 있어서, 상기 금속 옥사이드는 비-강유전성인 것을 특징으로 하는 집적회로.
  41. 제 37 항에 있어서, 상기 금속 옥사이드는 강유전성인 것을 특징으로 하는 집적회로.
  42. AB2O6, A2B2O7및 A2Bi2B2O10으로 이루어진 그룹으로부터 선택된 금속 옥사이드를 포함하는 비-강유전성, 높은 유전상수 절연체를 포함하되, A는 Ba, Bi, Sr, Pb, Ca, K, Na 및 La를 포함하는 금속의 그룹으로부터 선택된 A-사이트 원자들을 나타내며; B는 Ti, Zr, Ta, Hf, Mo, W 및 Nb를 포함하는 금속의 그룹으로부터 선택된 B-사이트 원자들을 나타내는 것을 특징으로 하는 집적회로.
  43. 제 42 항에 있어서, 상기 금속 옥사이드는 (BaxSr1-x)(TayNb1-y)2O6이고, 0≤x≤1.0 및 0≤y≤1.0인 것을 특징으로 하는 집적회로.
  44. 제 42 항에 있어서, 상기 금속 옥사이드는 (BaxSr1-x)Ta2O6이고, 0≤x≤1.0인 것을 특징으로 하는 집적회로.
  45. 제 44 항에 있어서, x는 0.8의 값을 갖는 것을 특징으로 하는 집적회로.
  46. 제 42 항에 있어서, 상기 금속 옥사이드는 (BaxSr1-x)2(TayNb1-y)2O7이고, 0≤x≤1.0 및 0≤y≤1.0인 것을 특징으로 하는 집적회로.
  47. 제 42 항에 있어서, 상기 금속 옥사이드는 (BaxSr1-x)2Ta2O7이고, 0≤x≤1.0인것을 특징으로 하는 집적회로.
  48. 제 47 항에 있어서, 0≤x≤1.0인 것을 특징으로 하는 집적회로.
  49. 제 42 항에 있어서, 상기 금속 옥사이드는 (BaxSr1-x)2Bi2(TayNb1-y)2O10이고, 0≤x≤1.0 및 0≤y≤1.0인 것을 특징으로 하는 집적회로.
  50. 제 42 항에 있어서, 상기 금속 옥사이드는 (BaxSr1-x)2Bi2B2O10이고, 0≤x≤1.0인 것을 특징으로 하는 집적회로.
  51. 제 50 항에 있어서, 0≤x≤1.0인 것을 특징으로 하는 집적회로.
  52. 제 50 항에 있어서, 0.4≤x≤0.5인 것을 특징으로 하는 집적회로.
  53. 제 42 항에 있어서, 상기 금속 옥사이드는 제로 볼트에서 ±5볼트의 인가 전압 범위에서 ±1%를 초과하지 않는 캐패시턴스 전압 계수(Vcc)를 갖는 것을 특징으로 하는 집적회로.
  54. 제 42 항에 있어서, 상기 금속 옥사이드는 20℃ 내지 140℃의 온도 범위에서 1000ppm을 초과하지 않는 캐패시턴스 온도 계수(Tcc)를 갖는 것을 특징으로 하는 집적회로.
  55. 제 42 항에 있어서, 상기 금속 옥사이드는 20℃ 내지 140℃의 온도 범위에서 100ppm을 초과하지 않는 캐패시턴스 온도 계수(Tcc)를 갖는 것을 특징으로 하는 집적회로.
  56. AB2O6를 갖는 금속 옥사이드를 포함하는 비-강유전성, 높은 유전상수 절연체를 포함하며, A는 Ba, Bi, Sr, Pb, Ca, K, Na 및 La 로 이루어진 금속의 그룹으로부터 선택된 A-사이트 원자들을 나타내며; B는 Ti, Zr, Ta, Hf, Mo, W 및 Nb 로 이루어진 금속의 그룹으로부터 선택된 B-사이트 원자들을 나타내는 것을 특징으로 하는 집적회로.
  57. AB2O6를 갖는 금속 옥사이드를 포함하는 비-강유전성, 높은 유전상수 절연체를 포함하며, A는 스트론튬과 바륨중 적어도 하나를 나타내며, B는 탄탈과 니오브중 적어도 하나를 나타내는 것을 특징으로 하는 집적회로.
  58. 제 57 항에 있어서, 상기 박막 물질(material)은 각각의 금속 옥사이드가 AB2O6를 갖는 복수의 금속 옥사이드를 포함하는 고체 용액을 포함하며, A 는 스트론튬과 바륨중 적어도 하나를 나타내며, B 는 탄탈과 니오븀중 적어도 하나를 나타내는 것을 특징으로 하는 집적회로.
  59. 제 58 항에 있어서, 상기 복수의 금속 옥사이드는 (SrxBa1-x)(TayNb1-y)2O6이고, 0≤x≤1.0 및 0≤y≤1.0인 것을 특징으로 하는 집적회로.
  60. 제 57 항에 있어서, 상기 박막 물질은 제로 볼트에서 ±3 볼트의 인가 전압 범위에서 ±10%를 초과하지 않는 상대적인 유전상수를 갖는 것을 특징으로 하는 집적회로.
  61. 제 57 항에 있어서, 상기 박막 물질은 0℃ 내지 50℃의 온도 범위에서 ±15%를 초과하지 않는 상대적인 유전상수를 갖는 것을 특징으로 하는 집적회로.
  62. 제 57 항에 있어서, 상기 박막 물질은 102Hz 에서 106Hz의 주파수 범위에서 ±10% 를 초과하지 않는 상대적인 유전상수를 갖는 것을 특징으로 하는 집적회로.
  63. 제 57 항에 있어서, 상기 박막은 1nm 내지 500nm 두께 범위를 갖는 것을 특징으로 하는 집적회로.
  64. 제 63 항에 있어서, 제 1 전극 및 제 2 전극을 더 포함하며, 상기 박막은 상기 제 1 및 제 2 전극사이이 위치되는 것을 특징으로 하는 집적회로.
  65. 제 57 항에 있어서, 상기 박막은 메모리 셀의 부분인 것을 특징으로 하는 집적회로.
  66. 제 57 항에 있어서, 상기 박막은 바이패스 캐패시터의 부분인 것을 특징으로 하는 집적회로.
  67. 제 57 항에 있어서, 상기 박막은 트랜지스터의 부분인 것을 특징으로 하는 집적회로.
  68. 제 67 항에 있어서, 상기 물질은 게이트 절연체를 포함하는 것을 특징으로 하는 집적회로.
  69. 제 68 항에 있어서, 상기 트랜지스터는 기판과 강유전성층을 포함하는 강유전성 FET이며 상기 게이트 절연체는 상기 강유전성층과 상기 기판사이에 위치되는 것을 특징으로 하는 집적회로.
  70. 제 57 항에 있어서, 상기 박막은 MMIC의 부분인 것을 특징으로 하는 집적회로.
  71. 제 57 항에 있어서, 상기 박막은 내부층 유전체를 포함하는 것을 특징으로 하는 집적회로.
  72. SrB2O6를 갖는 비-강유전성 높은 유전상수 박막 물질을 포함하며, B 는 탄탈과 니오브중 적어도 하나를 나타내는 것을 특징으로 하는 집적회로.
  73. 제 72 항에 있어서, 상기 박막 물질은 각각의 하기 금속 옥사이드가 SrB2O6를 갖는 복수의 금속 옥사이드를 포함하는 고체 용액을 포함하며, B 는 탄탈과 니오브를 나타내는 것을 특징으로 하는 집적회로.
  74. 제 72 항에 있어서, 상기 복수의 금속 옥사이드가 식 Sr(TaxNb1-x)2O6이고, 0≤x≤1.0을 갖는 것을 특징으로 하는 집적회로.
  75. 제 72 항에 있어서, 상기 박막 물질은 제로 볼트에서 ±3 볼트의 인가 전압 범위에서 ±10%를 초과하지 않는 상대적인 유전상수를 갖는 것을 특징으로 하는 집적회로.
  76. 제 72 항에 있어서, 상기 박막 물질은 0℃ 내지 50℃의 온도 범위에서 ±15%를 초과하지 않는 상대적인 유전상수를 갖는 것을 특징으로 하는 집적회로.
  77. 제 72 항에 있어서, 상기 박막 물질은 102Hz 에서 106Hz의 주파수 범위에서 ±10%를 초과하지 않는 상대적인 유전상수를 갖는 것을 특징으로 하는 집적회로.
  78. 제 72 항에 있어서, 상기 박막은 1nm 내지 500nm 두께 범위를 갖는 것을 특징으로 하는 집적회로.
  79. 제 72 항에 있어서, 제 1 전극 및 제 2 전극을 더 포함하며, 상기 박막은 상기 제 1 및 제 2 전극사이에 위치되는 것을 특징으로 하는 집적회로.
  80. 제 72 항에 있어서, 상기 박막은 메모리 셀의 부분인 것을 특징으로 하는 집적회로.
  81. 제 72 항에 있어서, 상기 박막은 바이패스 캐패시터의 부분인 것을 특징으로 하는 집적회로.
  82. 제 72 항에 있어서, 상기 박막은 트랜지스터의 부분인 것을 특징으로 하는 집적회로.
  83. 제 82 항에 있어서, 상기 물질은 게이트 절연체를 포함하는 것을 특징으로 하는 집적회로.
  84. 제 83 항에 있어서, 상기 트랜지스터는 기판과 강유전성층을 포함하는 강유전성 FET이며 상기 게이트 절연체는 상기 강유전성층과 상기 기판사이에 위치되는 것을 특징으로 하는 집적회로.
  85. 제 72 항에 있어서, 상기 박막은 MMIC의 부분인 것을 특징으로 하는 집적회로.
  86. 식 AB2O6를 갖는 비-강유전성 높은 유전상수 박막 물질을 포함하며, A는 스트론튬과 바륨중 적어도 하나를 나타내며, B는 탄탈과 니오브중 적어도 하나를 나타내는 것을 특징으로 하는 전하 저장 소자.
  87. 제 86 항에 있어서, 상기 박막 물질은 각각의 금속 옥사이드가 식 AB2O6를 갖는 복수의 금속 옥사이드를 포함하는 고체 용액을 포함하며, A는 스트론튬과 바륨중 적어도 하나를 나타내며, B는 탄탈과 니오브중 적어도 하나를 나타내는 것을 특징으로 하는 전하 저장 소자.
  88. 제 86 항에 있어서, 상기 복수의 금속 옥사이드는 (SrxBa1-x)(TayNb1-y)2O6이고, 0≤x≤1.0 및 0≤y≤1.0인 것을 특징으로 하는 전하 저장 소자.
  89. 제 86 항에 있어서, 상기 박막은 1nm 내지 500nm 두께 범위를 갖는 것을 특징으로 하는 전하 저장 소자.
  90. 텅스텐-브론즈형 옥사이드를 포함하는 비-강유전성 높은 유전상수 박막 물질을 포함하는 트랜지스터.
  91. 제 90 항에 있어서, 상기 텅스텐-브론즈형 옥사이드는 식 AB2O6로 나타내며, A는 스트론튬, 바륨, 칼슘, 마그네슘, 및 납으로 이루어진 그룹으로부터 선택된 물질을 나타내며, B는 탄탈, 니오븀, 및 텅스텐으로 이루어진 그룹으로부터 선택된 물질을 나타내는 것을 특징으로 하는 트랜지스터.
  92. 제 91 항에 있어서, 상기 텅스텐-브론즈형 옥사이드는 식 AB2O6를 갖는 상기 금속 옥사이드 2 종 이상의 고체 용액인 것을 특징으로 하는 트랜지스터.
  93. 제 91 항에 있어서, 상기 텅스텐-브론즈형 옥사이드는 식 (SrxBa1-x)(TayNb1-y)2O6이고, 0≤x≤1.0 및 0≤y≤1.0인 것을 특징으로 하는 트랜지스터.
  94. 제 91 항에 있어서, 상기 텅스텐-브론즈형 옥사이드는 식 Sr(TayNb1-y)2O6이고, 0≤y≤1.0을 갖는 것을 특징으로 하는 트랜지스터.
  95. 제 91 항에 있어서, 상기 텅스텐-브론즈형 옥사이드는 스트론튬 탄탈레이트를 포함하는 것을 특징으로 하는 트랜지스터.
  96. 제 91 항에 있어서, 상기 텅스텐-브론즈형 옥사이드는 식 AB2O6를 가지며, B는 탄탈, 니오븀, 및 텅스텐으로 이루어진 그룹으로부터 선택되는 것을 특징으로 하는 트랜지스터.
  97. 제 90 항에 있어서, 상기 물질이 게이트 절연체인 것을 특징으로 하는 트랜지스터.
  98. 제 97 항에 있어서, 상기 트랜지스터는 기판과 강유전성층을 포함하는 강유전성 FET이며 상기 게이트 절연체는 상기 강유전성층과 상기 기판사이에 위치되는 것을 특징으로 하는 트랜지스터.
  99. 제 98 항에 있어서, 상기 트랜지스터는 유동 게이트를 더 포함하고 상기 게이트 절연체는 상기 유동 게이트와 상기 기판사이에 위치되는 것을 특징으로 하는 트랜지스터.
  100. 제 98 항에 있어서, 상기 트랜지스터는 유동 게이트를 더 포함하고 상기 게이트 절연체는 상기 강유전성층과 상기 유동 게이트사이에 위치되는 것을 특징으로하는 트랜지스터.
  101. 제 97 항에 있어서, 상기 트랜지스터는 기판과 유동 게이트를 포함하고 상기 게이트 절연체는 상기 유동 게이트와 상기 기판사이에 위치되는 것을 특징으로 하는 트랜지스터.
  102. 제 97 항에 있어서, 상기 트랜지스터는 강유전성층과 유동 게이트를 포함하고 상기 게이트 절연체는 상기 강유전성층과 상기 유동 게이트사이에 위치되는 것을 특징으로 하는 트랜지스터.
  103. 제 97 항에 있어서, 상기 트랜지스터는 폴리실리콘층과 기판을 포함하고 상기 게이트 절연체는 상기 유동 게이트와 상기 기판사이에 위치되는 것을 특징으로 하는 트랜지스터.
  104. 제 97 항에 있어서, 상기 트랜지스터는 폴리실리콘층과 강유전성층을 포함하고 상기 폴리실리콘층은 강유전성층과 상기 유동 게이트사이에 위치되는 것을 특징으로 하는 트랜지스터.
  105. 제 97 항에 있어서, 상기 트랜지스터는 강유전성층, 상기 강유전성층을 함유하는 강유전성 캐패시터 부분, 및 상기 게이트 절연체를 함유하는 선형 캐패시터부분을 포함하고, 상기 선형 캐패시터 부분의 용량성 면적은 상기 강유전성 캐패시터 부분의 용량성 면적보다 큰 것을 특징으로 하는 트랜지스터.
  106. 제 105 항에 있어서, 상기 선형 캐패시터 부분의 용량성 면적은 상기 강유전성 캐패시터 부분의 용량성 면적보다 2 내지 10 배 큰 것을 특징으로 하는 트랜지스터.
  107. 강유전성층; 절연층; 상기 강유전성층을 포함하는 강유전성 캐패시터 부분; 및 상기 절연층을 포함하는 선형 캐패시터 부분을 포함하며; 상기 선형 캐패시터 부분은 상기 강유전성 캐패시터 부분의 용량성 면적보다 큰 용량성 면적을 갖는 강유전성 집적회로 메모리 셀.
  108. 제 107 항에 있어서, 상기 선형 캐패시터 부분이 상기 강유전성 캐피시터 부분의 용량성 면적보다 2 내지 10 배 큰 것을 특징으로 하는 트랜지스터.
  109. 복수의 물질층들을 포함하는 집적회로에 있어서,
    강유전성 박막; 및
    상기 강유전성 박막과 또다른 상기 복수의 물질층사이에 비-강유전성 버퍼층
    을 포함하는 것을 특징으로 하는 집적회로.
  110. 제 109 항에 있어서, 상기 텅스텐-브론즈형 옥사이드는 식 AB2O6로 나타내며, A는 스트론튬, 바륨, 칼슘, 마그네슘, 및 납으로 이루어진 그룹으로부터 선택된 물질을 나타내며, B는 탄탈, 니오븀, 및 텅스텐으로 이루어진 그룹으로부터 선택된 물질을 나타내는 것을 특징으로 하는 집적회로.
  111. 제 110 항에 있어서, 상기 텅스텐-브론즈형 옥사이드는 식 AB2O6를 갖는 상기 옥사이드의 2가지 이상의 고체 용액인 것을 특징으로 하는 집적회로.
  112. 제 110 항에 있어서, 상기 텅스텐-브론즈형 옥사이드는 식 (SrxBa1-x)(TayNb1-y)2O6이고, 0≤x≤1.0 및 0≤y≤1.0인 것을 특징으로 하는 집적회로.
  113. 제 110 항에 있어서, 상기 텅스텐-브론즈형 옥사이드는 식 Sr(TayNb1-y)2O6이고, 0≤y≤1.0을 갖는 것을 특징으로 하는 집적회로.
  114. 제 110 항에 있어서, 상기 텅스텐-브론즈형 옥사이드는 스트론튬 탄탈레이트를 포함하는 것을 특징으로 하는 집적회로.
  115. 제 110 항에 있어서, 상기 텅스텐-브론즈형 옥사이드는 식 AB2O6를 가지고,B는 탄탈, 니오븀, 및 텅스텐으로 이루어진 그룹으로부터 선택되는 것을 특징으로 하는 집적회로.
  116. 제 109 항에 있어서, 상기 물질층중 하나는 집적회로 기판을 포함하고 상기 버퍼층은 상기 강유전성 박막과 상기 집적회로 기판사이에 위치되는 것을 특징으로 하는 집적회로.
  117. 제 109 항에 있어서, 상기 물질층중 하나는 전도층을 포함하고, 상기 버퍼층은 상기 강유전성층과 상기 전도층사이에 위치되는 것을 특징으로 하는 집적회로.
  118. 반도체 기판, 높은 유전상수 절연체, 및 확산 배리어 층을 포함하고, 상기 확산 배리어 층은 상기 높은 유전상수 절연체와 상이한 물질이고, 상기 높은 유전상수 절연체는 화학양론식 AB2O6를 갖는 금속 옥사이드를 포함하며, A는 스트론튬, 바륨, 칼슘, 마그네슘, 및 납으로 이루어진 그룹으로부터 선택된 물질을 나타내며, B는 탄탈, 니오븀, 및 텅스텐으로 이루어진 그룹으로부터 선택된 물질을 나타내는 것을 특징으로 하는 집적회로.
  119. 제 118 항에 있어서, 상기 금속 옥사이드는 화학양론식 (Sr1-a-bBaaMgb) (TayNb1-y)2O6이고, 0 ≤a≤1, 0 ≤b≤1, 0 ≤(a+b)≤1 및 0 ≤y ≤1 로 나타내는 것을 특징으로 하는 집적회로.
  120. 제 119 항에 있어서, 상기 금속 옥사이드는 식 SrTa2O6를 갖는 스트론튬 탄탈레이트를 포함하는 것을 특징으로 하는 집적회로.
  121. 제 118 항에 있어서, 상기 높은 유전상수 절연체가 복수의 금속 옥사이드를 포함하는 고체 용액을 포함하고, 각각의 상기 금속 옥사이드는 화학양론식 AB2O6를 가지며, A는 스트론튬, 바륨, 칼슘, 마그네슘, 및 납으로 이루어진 그룹으로부터 선택된 물질을 나타내며, B는 탄탈과 니오브중 적어도 하나를 나타내는 것을 특징으로 하는 집적회로.
  122. 제 118 항에 있어서, 상기 금속 옥사이드는 제로 볼트에서 ±3 볼트의 인가 전압 범위에서 ±10%를 초과하지 않는 상대적인 유전상수를 갖는 것을 특징으로 하는 집적회로.
  123. 제 118 항에 있어서, 상기 금속 옥사이드는 0℃ 내지 50℃의 온도 범위에서 ±15%를 초과하지 않는 상대적인 유전상수를 갖는 것을 특징으로 하는 집적회로.
  124. 제 118 항에 있어서, 상기 금속 옥사이드는 102Hz 에서 106Hz의 주파수 범위에서 ±10%를 초과하지 않는 상대적인 유전상수를 갖는 것을 특징으로 하는 집적회로.
  125. 제 118 항에 있어서, 상기 높은 유전상수 절연체는 상기 금속 옥사이드의 박막을 포함하고, 상기 박막은 1nm 내지 500nm 두께 범위를 갖는 것을 특징으로 하는 집적회로.
  126. 제 125 항에 있어서, 상기 박막은 1nm 내지 50nm 두께 범위를 갖는 것을 특징으로 하는 집적회로.
  127. 제 126 항에 있어서, 상기 박막은 1nm 내지 10nm 두께 범위를 갖는 것을 특징으로 하는 집적회로.
  128. 제 127 항에 있어서, 상기 박막은 1nm 내지 5nm 두께 범위를 갖는 것을 특징으로 하는 집적회로.
  129. 제 118 항에 있어서, 상기 높은 유전상수 절연체는 메모리 셀의 부분인 것을 특징으로 하는 집적회로.
  130. 제 118 항에 있어서, 상기 높은 유전상수 절연체는 FET 의 게이트 절연체인것을 특징으로 하는 집적회로.
  131. 제 130 항에 있어서, 상기 게이트 절연체는 상기 확산 배리어층과 상기 기판사이에 위치되는 것을 특징으로 하는 집적회로.
  132. 제 130 항에 있어서, 상기 확산 배리어 층은 상기 게이트 절연층과 상기 기판사이에 위치되는 것을 특징으로 하는 집적회로.
  133. 제 118 항에 있어서, 상기 게이트 절연층은 상기 확산 배리어 층상에 위치되는 것을 특징으로 하는 집적회로.
  134. 제 118 항에 있어서, 상기 확산 배리어 층은 상기 반도체 기판상에 위치되는 것을 특징으로 하는 집적회로.
  135. 제 118 항에 있어서, 상기 반도체 기판 위에 상부 전극과 하부 전극을 포함하고, 상기 높은 유전상수 절연체는 상기 상부와 하부 전극사이에 위치되는 것을 특징으로 하는 집적회로.
  136. 제 135 항에 있어서, 상기 하부 전극은 상기 확산 배리어 층위에 위치되는 것을 특징으로 하는 집적회로.
  137. 집적회로내 절연체를 제조하기 위해서, 텅스텐-브로즈형 옥사이드, 파이로클로르형 옥사이드, 및 파이로클로르형 옥사이드 및 텅스텐-브론즈형 옥사이드로 이루어진 그룹으로부터 선택된 옥사이드와 내부층 옥사이드의 조합들로부터 선택되는 금속 옥사이드를 형성하기 위한 상대 몰비율의 금속 원자를 포함하는 것을 특징으로 하는 액체 전구물질.
  138. 제 137 상기 내부층 옥사이드가 Bi2O3를 포함하는 것을 특징으로 하는 액체 전구물질.
  139. 집적 회로내 절연체를 제조하기 위해서, 식 AB2O6, A2B2O7및 A2Bi2B2O10으로이루어진 그룹으로부터 선택된 금속 옥사이드를 형성하기 위한 상대 몰 비율로 금속 원자를 포함하며, A 는 Ba, Bi, Sr, Pb, Ca, K, Na 및 La 로 이루어진 금속의 그룹으로부터 선택된 A-사이트 원자들을 나타내며; B 는 Ti, Zr, Ta, Hf, Mo, W 및 Nb 로 이루어진 금속의 그룹으로부터 선택된 B-사이트 원자들을 나타내는 것을 특징으로 하는 액체 전구물질.
  140. 제 139 항에 있어서, 상기 금속 옥사이드가 (BaxSr1-x)(TayNb1-y)2O6이고, 0≤x ≤1.0 및 0≤y≤1.0 인 것을 특징으로 하는 액체 전구물질.
  141. 제 140 항에 있어서, 상기 금속 옥사이드가 (BaxSr1-x)Ta2O6이고, 0≤x ≤1.0 인 것을 특징으로 하는 액체 전구물질.
  142. 제 141 항에 있어서, x 가 약 0.8의 값인 것을 특징으로 하는 액체 전구물질.
  143. 제 139 항에 있어서, 상기 금속 옥사이드가 (BaxSr1-x)2(TayNb1-y)2O7이고, 0≤x ≤1.0 및 0≤y≤1.0 인 것을 특징으로 하는 액체 전구물질.
  144. 제 139 항에 있어서, 상기 금속 옥사이드가 (BaxSr1-x)2Ta2O7이고, 0≤x ≤1.0 인 것을 특징으로 하는 액체 전구물질.
  145. 제 144 항에 있어서, 0≤x ≤0.6 인 것을 특징으로 하는 액체 전구물질.
  146. 제 139 항에 있어서, 상기 금속 옥사이드가 (BaxSr1-x)2Bi2(TayNb1-y)2O10이고, 0≤x ≤1.0 및 0≤y≤1.0 인 것을 특징으로 하는 액체 전구물질.
  147. 제 139 항에 있어서, 상기 금속 옥사이드가 (BaxSr1-x)2Bi2Ta2O10이고, 0≤x ≤1.0 인 것을 특징으로 하는 액체 전구물질.
  148. 제 147 항에 있어서, 0≤x ≤0.6 인 것을 특징으로 하는 액체 전구물질.
  149. 제 148 항에 있어서, 0.4≤x ≤0.5 인 것을 특징으로 하는 액체 전구물질.
  150. 실제 스택 구조를 갖는 박막내에 층을 제조하기 위해서, 페로브스키트, 텅스텐-브론즈-형 옥사이드 및 파이로클로르형 옥사이드로 이루어진 그룹으로부터 선택된 금속 옥사이드를 형성하기 위한 상대 몰 비율에서 금속 원자를 포함하는 것을 특징으로 하는 액체 전구물질.
  151. 높은 유전상수 절연체를 포함하는 집적 회로를 형성하는 방법에 있어서,
    기판을 제공하는 단계;
    텅스텐-브론즈-형 옥사이드, 파이로클로르-형 옥사이드, 및 내부층 옥사이드와 페로브스키트 및 파이로클로르-형 옥사이드로 이루어진 그룹으로부터 선택된 옥사이드의 조합물로 이루어진 그룹으로부터 선택된 상기 금속 옥사이드를 형성하기 위한 액체 전구물질을 제공하는 단계;
    상기 기판상에 액체 코팅물을 형성하기 위해서 상기 액체 전구물질을 상기기판상에 도포하는 단계; 및
    상기 액체 코팅물을 처리하여 상기 절연체의 고체 박막을 형성시키는 단계
    를 포함하는 것을 특징으로 하는 방법.
  152. 제 151 항에 있어서, 상기 내부층 옥사이드가 Bi, Sc, Y, La, Sb, Cr 및 TI 로 구성된 그룹으로부터 선택된 금속을 포함하는 것을 특징으로 하는 방법.
  153. 제 152 항에 있어서, 상기 내부층 옥사이드가 Bi2O3인 것을 특징으로 하는 방법.
  154. 제 151 항에 있어서, 상기 절연체가 비-강유전체인 것을 특징으로 하는 방법.
  155. 제 151 항에 있어서, 상기 절연체가 강유전체인 것을 특징으로 하는 방법.
  156. 높은 유전상수 절연체를 포함하는 집적 회로를 형성하는 방법에 있어서,
    기판을 제공하는 단계;
    AB2O6, A2B2O7및 A2Bi2B2O10으로 이루어진 그룹으로부터 선택된 금속 옥사이드를 형성하기 위한 액체 전구물질 (이때, A 는 Ba, Bi, Sr, Pb, Ca, K, Na 및 La 로이루어진 금속의 그룹으로부터 선택된 A-사이트 원자들을 나타내며; B 는 Ti, Zr, Ta, Hf, Mo, W 및 Nb 로 이루어진 금속의 그룹으로부터 선택된 B-사이트 원자들을 나타낸다) 을 제공하는 단계;
    상기 액체 전구물질을 상기 기판상에 인가하여 상기 기판상에 액체 코팅물을 형성하는 단계; 및
    상기 액체 코팅물을 처리하여 상기 절연체의 고체 박막을 형성하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  157. 제 156 항에 있어서, 상기 금속 옥사이드가 (BaxSr1-x)(TayNb1-y)2O6이고, 0≤x ≤1.0 및 0≤y≤1.0 인 것을 특징으로 하는 방법.
  158. 제 156 항에 있어서, 상기 금속 옥사이드가 (BaxSr1-x)Ta2O6이고, 0≤x ≤1.0 인 것을 특징으로 하는 방법.
  159. 제 158 항에 있어서, x 가 약 0.8 의 값인 것을 특징으로 하는 방법.
  160. 제 156 항에 있어서, 상기 금속 옥사이드가 (BaxSr1-x)2(TayNb1-y)2O7이고, 0≤x ≤1.0 및 0≤y≤1.0 인 것을 특징으로 하는 방법.
  161. 제 156 항에 있어서, 상기 금속 옥사이드가 (BaxSr1-x)2Ta2O7이고, 0≤x ≤1.0 인 것을 특징으로 하는 방법.
  162. 제 161 항에 있어서, 0≤x ≤0.6 인 것을 특징으로 하는 방법.
  163. 제 156 항에 있어서, 상기 금속 옥사이드가 (BaxSr1-x)2Bi2(TayNb1-y)2O10이고, 0≤x ≤1.0 및 0≤y≤1.0 인 것을 특징으로 하는 방법.
  164. 제 156 항에 있어서, 상기 금속 옥사이드가 (BaxSr1-x)2Bi2Ta2O10이고, 0≤x ≤1.0 인 것을 특징으로 하는 방법.
  165. 제 164 항에 있어서, 0≤x ≤0.6 인 것을 특징으로 하는 방법.
  166. 제 164 항에 있어서, 0.4≤x ≤0.5 인 것을 특징으로 하는 방법.
  167. 제 156 항에 있어서, 상기 박막이 1 nm 내지 500 nm 범위의 두께를 갖는 것을 특징으로 하는 방법.
  168. 제 156 항에 있어서, 제 1 전극을 형성하는 단계 및 제 2 전극을 형성하는단계를 더 포함하고, 상기 박막이 상기 제 1 전극과 제 2 전극사이에 위치하는 것을 특징으로 하는 방법.
  169. 제 168 항에 있어서, 상기 제 1 전극, 상기 박막 및 제 2 전극이 메모리 셀의 부분으로서 형성되는 것을 특징으로 하는 방법.
  170. 제 156 항에 있어서, 상기 도포 단계는 상기 기판상에 상기 전구물질의 액체 코팅물을 스핀 코팅하는 것을 포함하는 것을 특징으로 하는 방법.
  171. 제 156 항에 있어서, 상기 처리 단계는 진공에 노출, 자외선에 노출, 건조, 가열, 베이킹, 급속한 열 처리, 어닐링하는 것으로 이루어진 그룹으로부터 선택된 공정을 포함하는 것을 특징으로 하는 방법.
  172. 높은 유전상수 박막 절연체를 포함하는 집적 회로를 형성하는 방법에 있어서,
    기판을 제공하는 단계;
    페로브스키트, 텅스텐-브론즈-형 옥사이드, 및 파이로클로르-형 옥사이드로 이루어진 그룹으로부터 선택된 금속 옥사이드를 형성하기 위한 금속 옥사이드 전구물질을 제공하는 단계;
    내부층 옥사이드를 형성하기 위한 내부층 옥사이드 전구물질을 제공하는 단계;
    상기 금속 옥사이드 전구물질을 상기 기판에 인가하여 상기 기판상에 금속 옥사이드 전구물질 코팅물을 형성하는 단계;
    상기 금속 옥사이드 전구물질 코팅물을 처리하여 상기 금속 옥사이드의 고체층을 형성하는 단계;
    상기 내부층 옥사이드 전구물질을 상기 기판에 인가하여 상기 금속 옥사이드의 상기 고체층상에 내부층 옥사이드 전구물질 코팅물을 형성하는 단계; 및
    상기 내부층 옥사이드 전구물질 코팅물을 처리하여 상기 금속 옥사이드의 상기 고체층상에 내부층 옥사이드의 고체층을 형성하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  173. 제 172 항에 있어서, 내부층 옥사이드 전구물질을 제공하는 상기 단계가 Bi2O3를 형성하기 위한 전구물질을 제공하는 것을 포함하는 것을 특징으로 하는 방법.
  174. 기판을 제공하는 단계;
    텅스텐-브론즈-형 옥사이드를 포함하는 박막을 형성하는 단계; 및
    상기 옥사이드상에 트랜지스터 게이트층을 제조하는 단계
    를 포함하는 트랜지스터를 형성하는 것을 특징으로 하는 방법.
  175. 제 174 항에 있어서, 텅스텐-브론즈-형 옥사이드를 포함하는 박막을 형성하는 상기 단계가 식 AB2O6로 표현된 물질을 형성하는 것을 포함하며, 이때 A 는 스트론튬, 바륨, 칼슘, 마그네슘, 및 납으로 이루어진 그룹으로부터 선택된 물질을 나타내고, B 는 탄탈, 니오븀 및 텅스텐으로 이루어진 그룹으로부터 선택된 물질을 나타내는 것을 특징으로 하는 방법.
  176. 제 175 항에 있어서, 상기 텅스텐-브론즈-형 옥사이드를 형성하는 상기 단계는 식 AB2O6를 갖는 상기 2 둘이상의 옥사이드의 고체 용액을 형성하는 것을 포함하는 것을 특징으로 하는 방법.
  177. 제 176 항에 있어서, 고체 용액을 형성하는 상기 단계는 식 Sr(TayNb1-y)2O6이고, 0 ≤y ≤1을 갖는 상기 고체 용액을 형성하는 것을 포함하는 것을 특징으로 하는 방법.
  178. 제 174 항에 있어서, 텅스텐-브론즈-형 옥사이드를 포함하는 박막을 형성하는 상기 단계는 스트론튬 탄탈레이트를 포함하는 것을 특징으로 하는 방법.
  179. 제 174 항에 있어서, 텅스텐-브론즈-형 옥사이드를 포함하는 박막을 형성하는 상기 단계는 식 SrB2O6이고, 여기에서 B는 탄탈, 니오븀, 및 텅스텐으로 이루어진 그룹으로부터 선택되는 물질을 형성하는 것을 포함하는 것을 특징으로 하는 방법.
  180. 제 174 항에 있어서, 트랜지스터 게이트층을 제조하는 상기 단계 이전에 강유전성층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  181. 제 174 항에 있어서, 트랜지스터 게이트층을 제조하는 상기 단계 이전에 유동(floating) 게이트층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  182. 제 174 항에 있어서, 트랜지스터 게이트층을 제조하는 상기 단계 이전에 폴리실리콘층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  183. 제 174 항에 있어서,
    강유전성층을 형성하는 단계;
    상기 강유전성층을 함유하는 상기 트랜지스터의 강유전성 캐패시터 부분 및 상기 텅스텐-브론즈형 옥사이드를 함유하는 상기 트랜지스터의 선형 캐패시터 부분을 패터닝지우는 단계를 포함하며,
    상기 선형 캐패시터 부분의 용량성 영역은 상기 강유전성 캐패시터 부분의용량성 영역보다 더 큰것을 특징으로 하는 방법.
  184. 제 183 항에 있어서, 상기 선형 캐패시터 부분의 용량성 영역은 상기 강유전성 캐패시터 부분의 용량성 영역보다 2 내지 10 배 더 큰 것을 특징으로 하는 방법.
  185. 기판을 제공하는 단계;
    상기 기판상에 텅스텐-브론즈-형 옥사이드를 포함하는 버퍼층을 형성하는 단계;
    상기 기판상에 강유전성층을 제조하는 단계
    를 포함하는 집적 회로를 형성하는 방법.
  186. 제 185 항에 있어서, 버퍼층을 형성하는 상기 단계는 식 AB2O6로 표현된 텅스텐-브론즈형 옥사이드를 포함하며, 이때, A 는 스트론튬, 바륨, 칼슘, 마그네슘, 및 납으로 이루어진 그룹으로부터 선택된 물질을 나타내고, B 는 탄탈, 니오브 및 텅스텐으로 이루어진 그룹으로부터 선택된 물질을 나타내는 것을 특징으로 하는 방법.
  187. 제 186 항에 있어서, 텅스텐-브론즈-형 옥사이드를 형성하는 상기 단계는 식AB2O6을 갖는 상기 옥사이드의 2가지 이상의 고체 용액을 형성하는 것을 포함하는 것을 특징으로 하는 방법.
  188. 제 186 항에 있어서, 텅스텐-브론즈형 옥사이드를 형성하는 상기 단계는 식 (SrxBa1-x)(TayNb1-y)2O6이고, 0≤x ≤1 및 0≤y≤1을 갖는 물질을 형성하는 것을 포함하는 것을 특징으로 하는 방법.
  189. 제 186 항에 있어서, 상기 텅스텐-브론즈형 옥사이드를 형성하는 상기 단계는 Sr(TayNb1-y)2O6이고, 0≤y≤1 을 갖는 물질을 형성하는 것을 포함하는 것을 특징으로 하는 방법.
  190. 제 185 항에 있어서, 버퍼층을 형성하는 상기 단계는 스트론튬 탄탈레이트를 형성하는 것을 포함하는 것을 특징으로 하는 방법.
  191. 제 185 항에 있어서, 버퍼층을 형성하는 상기 단계는 식 SrB2O6이고, B는 탄탈, 니오브 및 텅스텐으로 이루어진 그룹으로부터 선택되는 것을 갖는 상기 텅스텐-브론즈형 옥사이드를 형성하는 것을 포함하는 것을 특징으로 하는 방법.
  192. 제 185 항에 있어서, 상기 버퍼층을 형성하는 상기 단계는 상기 강유전성 층을 형성하는 상기 단계 이전에 수행되는 것을 특징으로 하는 방법.
  193. 제 185 항에 있어서, 상기 버퍼층을 형성하는 상기 단계는 상기 강유전성 층을 형성하는 상기 단계후에 수행되는 것을 특징으로 하는 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8361811B2 (en) 2006-06-28 2013-01-29 Research In Motion Rf, Inc. Electronic component with reactive barrier and hermetic passivation layer

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030152813A1 (en) * 1992-10-23 2003-08-14 Symetrix Corporation Lanthanide series layered superlattice materials for integrated circuit appalications
WO2002102738A1 (fr) * 2001-06-15 2002-12-27 Tdk Corporation Porcelaine piezoelectrique et procede de preparation associe
US6673664B2 (en) * 2001-10-16 2004-01-06 Sharp Laboratories Of America, Inc. Method of making a self-aligned ferroelectric memory transistor
JP4840794B2 (ja) * 2002-08-30 2011-12-21 国立大学法人東京工業大学 電子デバイスの製造方法
US7118726B2 (en) 2002-12-13 2006-10-10 Clark Manufacturing, Llc Method for making oxide compounds
US6911361B2 (en) * 2003-03-10 2005-06-28 Sharp Laboratories Of America, Inc. Low temperature processing of PCMO thin film on Ir substrate for RRAM application
US6774054B1 (en) * 2003-08-13 2004-08-10 Sharp Laboratories Of America, Inc. High temperature annealing of spin coated Pr1-xCaxMnO3 thim film for RRAM application
DE102005018029A1 (de) 2005-04-14 2006-10-26 Infineon Technologies Ag Verfahren zum Herstellen eines elektrischen Bauelements
JP5248025B2 (ja) * 2007-03-01 2013-07-31 東京エレクトロン株式会社 ＳｒＴｉＯ３膜の成膜方法およびコンピュータ読取可能な記憶媒体
KR100915920B1 (ko) 2008-01-24 2009-09-07 한국세라믹기술원 파이로클로어 결정 구조의 저열전도성 세라믹 소재 및 그제조방법
EP2425467B1 (en) 2009-04-27 2013-06-19 Canon Kabushiki Kaisha Tungsten bronze-type piezoelectric material and production method therefor
JP2012151453A (ja) * 2010-12-28 2012-08-09 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の駆動方法
JP6218116B2 (ja) * 2013-03-26 2017-10-25 Toto株式会社 複合金属酸化物粒子およびその製造方法
US9755293B2 (en) * 2013-12-05 2017-09-05 Skyworks Solutions, Inc. Enhanced Q high dielectric constant material for microwave applications
CN105448987B (zh) * 2014-08-21 2018-07-03 中芯国际集成电路制造(上海)有限公司 半导体器件及其制作方法
KR101868305B1 (ko) * 2014-12-09 2018-06-15 시메트릭스 메모리, 엘엘씨 도핑된 버퍼 영역을 가진 전이 금속 산화물 저항성 스위칭 장치
JP6581446B2 (ja) * 2015-09-09 2019-09-25 東芝メモリ株式会社 絶縁膜及び記憶装置
US9876018B2 (en) 2015-12-03 2018-01-23 Micron Technology, Inc. Ferroelectric capacitor, ferroelectric field effect transistor, and method used in forming an electronic component comprising conductive material and ferroelectric material
US10084057B2 (en) * 2016-08-16 2018-09-25 Globalfoundries Inc. NVM device in SOI technology and method of fabricating an according device
CN106478090B (zh) * 2016-09-30 2019-11-08 西安交通大学 钛酸铋-铌酸钙固溶体高频电介质陶瓷的制备方法
KR102650214B1 (ko) * 2018-09-19 2024-03-21 삼성전자주식회사 집적회로 소자 및 그 제조 방법
JP7226747B2 (ja) * 2019-06-05 2023-02-21 国立研究開発法人物質・材料研究機構 誘電体膜およびそれを用いたキャパシタならびに誘電体膜の製造方法
CN110668818B (zh) * 2019-10-31 2021-01-19 西安交通大学 一种超低温烧结的复合微波介质陶瓷材料及其制备方法
JP2022111642A (ja) * 2021-01-20 2022-08-01 Tdk株式会社 誘電体組成物および電子部品
CN114956814B (zh) * 2022-05-16 2023-08-18 昆明理工大学 一种抗烧结强抗cmas腐蚀高熵钽/铌陶瓷及其制备方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63141205A (ja) * 1986-12-04 1988-06-13 太陽誘電株式会社 誘電体磁器
US5456945A (en) * 1988-12-27 1995-10-10 Symetrix Corporation Method and apparatus for material deposition
US5519234A (en) * 1991-02-25 1996-05-21 Symetrix Corporation Ferroelectric dielectric memory cell can switch at least giga cycles and has low fatigue - has high dielectric constant and low leakage current
KR930003790B1 (ko) * 1990-07-02 1993-05-10 삼성전자 주식회사 반도체 장치의 캐패시터용 유전체
US5833745A (en) * 1995-11-15 1998-11-10 Mitsubishi Materials Corporation Bi-based ferroelectric composition and thin film, method for forming the thin film, and non-volatile memory
TW346676B (en) * 1996-05-14 1998-12-01 Matsushita Electron Co Ltd Method of manufacturing layered ferroelectric Bi containing film
JP3108039B2 (ja) * 1997-01-18 2000-11-13 東京応化工業株式会社 Ｂｉ系強誘電体薄膜形成用塗布液およびこれを用いて形成した強誘電体薄膜、強誘電体メモリ
JP4080050B2 (ja) * 1997-03-07 2008-04-23 シャープ株式会社 強誘電体メモリセル、半導体構造およびそれらの製造方法
JP3190011B2 (ja) * 1997-05-23 2001-07-16 ローム株式会社 強誘電体記憶素子およびその製造方法
US6140672A (en) * 1999-03-05 2000-10-31 Symetrix Corporation Ferroelectric field effect transistor having a gate electrode being electrically connected to the bottom electrode of a ferroelectric capacitor

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8361811B2 (en) 2006-06-28 2013-01-29 Research In Motion Rf, Inc. Electronic component with reactive barrier and hermetic passivation layer
US8664704B2 (en) 2006-06-28 2014-03-04 Blackberry Limited Electronic component with reactive barrier and hermetic passivation layer
US8822235B2 (en) 2006-06-28 2014-09-02 Blackberry Limited Electronic component with reactive barrier and hermetic passivation layer

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