KR20020035620A - 배리어층을 갖는 집적회로와 그 제조방법 - Google Patents

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KR20020035620A
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나라얀 솔라야판
래리 디. 맥밀란
카를로스 에이 파즈데아라우조
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시메트릭스 코포레이션
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Abstract

집적회로(100, 200, 300, 400, 500, 700, 740, 900)의 수소 확산 배리어층(132, 124, 322, 324, 432, 424, 532, 524, 720, 710, 750, 770, 912)은 금속 옥사이드 물질의 유전성 박막(128, 328, 428, 528, 711, 764, 908) 쪽으로의 수소 확산을 금지시키도록 위치된다. 수소 확산 배리어층은 하기 옥사이드중 적어도 1개: 탄탈 펜트옥사이드; 텅스텐 옥사이드; 알루미늄 옥사이드; 티타늄 옥사이드를 포함한다. 유전성 박막은 강유전성 또는 고-유전성, 비강유전성 물질이다. 바람직하게, 금속 옥사이드는 강유전성 적층 초격자 물질이다. 수소 확산 배리어층은 공통 플레이트 전극과 유전성 박막을 완전히 덮지만 수소에 노출되는 회로의 다른 엘리먼트들을 남겨놓는 단일 연속층(132)이다. 유전성 박막은 트랜지스터 엘리먼트와 수평으로 대치되어 회로의 일정 부분은 수소에 노출된채로 남겨진다. 유전성 박막하의 금속 옥사이드 배리어층(124, 324, 424, 524, 710)은 유전성층에서 집적회로 기판으로 엘리먼트의 확산을 방지시키고 또한 수소 확산 배리어층으로서 역할을 한다. 수소 확산 배리어층은 기판(102, 104, 116, 124, 126, 128 및 130)에 금속 유기 전구물질 용액을 도포하고 그후 그것을 가열함으로써 형성된다.

Description

배리어층을 갖는 집적회로와 그 제조방법{INTEGRATED CIRCUITS WITH BARRIER LAYERS AND METHODS OF FABRICATING SAME}
강유전성 화합물들은 비휘발성 집적회로 메모리에 사용하기 위한 좋은 특성을 지니고 있다. 밀러(Miller)의 미국 특허 제 5,046,043 호 참조. 캐패시터와 같은 강유전성 소자는 소정의 전자특성, 이를테면, 고잔류 분극, 양호한 보자력 필드, 고피로 저항, 및 저누설 전류를 지닐 때 비휘발성 메모리로서 유용하다. 납 티타네이트 지르코네이트("PZT")와 란탄 납 티타네이트 지르코네이트("PLZT")와 같은 납-함유 ABO3-형 강유전성 옥사이드는 집적회로에 실제 사용하기 위해 연구되어 왔다. 적층 초격자 물질 옥사이드는 집적회로에 사용하기 위해 또한 연구되어 왔다. 와타나베(Watanabe)의 미국 특허 제 5,434,102 호 참조. 적층 초격자 물질 화합물은 PZT와 PLZT 화합물의 차수보다 우수한 차수의 강유전성 메모리의 특성을 나타낸다. 강유전성 엘리먼트를 함유하는 집적회로 소자가 현재 제조되고 있다. 그렇지만, 제조 공정중 수소 저하의 지속적인 문제점은 소정의 전자특성을 갖는 ABO3-형 페로브스키트, 적층 초격자 물질 화합물 및 다른 금속 옥사이드 화합물을 사용하는 강유전성 메모리 및 다른 IC 소자의 상업적양으로의 경제적인 생산을 방해한다.
집적회로의 일반적인 강유전성 메모리 셀은 강유전성 소자, 일반적으로 강유전성 캐패시터와 전기적 접촉을 하는 세미컨덕터 기판과 금속-옥사이드 세미컨덕터 전계-효과 트랜지스터를 포함한다. 강유전성 메모리 캐패시터는 일반적으로 제 1 하부 전극과 제 2 상부 전극간에 위치되는 강유전성 금속 옥사이드의 박막을 포함하며, 전극들은 일반적으로 플래티넘을 포함한다. 회로의 제조중, MOSFET는 실리콘 기판에 결함을 초래하는 상황을 겪게 된다. 예를 들면, CMOS/MOSFET 제조 공정은 일반적으로 높은 에너지 단계, 이를테면 이온-밀(ion-mill) 에칭과 플라즈마 에칭 단계를 포함한다. 결함은 상대적으로 고온, 종종 500℃-900℃의 범위에서 강유전성 박막의 결정화를 위한 가열처리중 또한 발생한다. 결국, 다수의 결함은 세미컨덕터 실리콘 기판의 단일 결정 구조에 발생되어, MOSFET의 전자특성의 열화를 초래한다.
MOSFET/CMOS의 실리콘 특성을 복원시키기 위해서, 제조 공정은 수소 어닐링 단계를 일반적으로 포함하며, 댕글링 본드(dangling bond)와 같은 결함들은 수소의 환원 특성을 이용함으로써 제거된다. 포밍-가스 어닐링(forming-gas anneal;"FGA")와 같은 수소 어닐링을 이루기 위해서 다양한 기술들이 개발되어왔다. 통상적으로, FGA 공정은 350℃와 550℃사이, 일반적으로 약 400℃-450℃에서 약 30분의 시간 주기동안 H2-N2가스 혼합물에서 앰비언트 조건하에서 수행된다. 게다가, CMOS/MOSFET제조 공정은 상승된 온도에서 집적회로를 수소에 노출시키는 다른 제조 단계, 이를테면 금속과 유전체를 증착시키기 위한 고수소 플라즈마 CVD 공정, 실람 또는 TEOS 소스로부터 실리콘 디옥사이드의 성장, 및 수소 및 수소 플라즈마를 이용하는 에칭 공정을 필요로한다. 수소를 수반한 공정중, 수소는 메모리 캐패시터의 상부 전극을 통하여 강유전성 금속 옥사이드 박막으로뿐만 아니라 캐패시터의 측면 가장자리로부터 확산하며, 강유전성 물질에 함유된 옥사이드를 환원시킨다. 흡수된 수소는 금속 옥사이드를 환원시킴으로써 강유전성 박막의 표면을 또한 금속화시킨다. 이러한 효과의 결과에 따라, 캐패시터의 전자특성이 저하된다. FGA이후, 강유전성 물질의 잔류 분극은 매우 낮아지고 정보를 저장하기에 더 이상 적합하지 않다. 또한, 누설전류의 증가가 초래된다. 게다가, 상부 전극에서 강유전성 박막의 접착성은 인터페이스에서 발생되는 화학적 변화에 의해 낮아진다. 이와달리, 상부 전극은 산소 가스, 물, 및 발생되는 산화-환원 반응의 다른 생성물에 의해 밀어 올려진다. 그러므로, 필링(peeling)은 상부 전극과 강유전상 박막간의 인터페이스에서 발생하기 쉽다. 게다가, 수소는 또한 하부 전극에 도달되어, 캐패시터가 그 기판을 필(peel)하도록 초래하는 내부 응력을 야기시킨다. 이러한 문제점들은 적층 초격자 물질 화합물을 함유하는 강유성 메모리에서 심각한데, 왜냐하면 이러한 금속 옥사이드 화합물들은 특히 복잡하며 수소-환원에 의해 저하되기 쉽기 때문이다.
강유전성 옥사이드 물질에서 소정의 전자특성의 수소 저하를 억제 또는 역전시키기 위해서 당 기술에 몇가지 방법들이 보고되었다. 고온(800℃)에서 약 1시간동안의 산소-복원 어닐링은 수소 처리에 의해 저하된 강유전성 특성의 거의 완전한복원을 초래한다. 그러나, 고온 산소-어닐링 자체는 실리콘 결정 구조에 결함을 발생시키고, CMOS 특성에 대한 이전의 포밍-가스 어닐링의 긍정적인 효과를 다소 상쇄시킨다. 또한, 수소 반응은 강유전성 소자에 구조적 손상, 이를 테면 필링을 초래하고, 그후의 복원 어닐링은 그 손상을 효과적으로 역전시킬 수 없다. 로컬 상호접속 구조에 관한 다수의 다른 문제점들은 고온 복원 어닐링 기술로부터 발생된다. 로컬 상호접속의 알루미늄은 약 660℃의 용융점을 가지며 약 450℃에서 연화되기 시작한다. 공통의 상호접속 금속, 이를테면 알루미늄, 구리 및 텅스텐은 고온에서 초과 산화되기 쉽워, 전기적 전도성의 변동과 체적 확장을 초래한다. 티타늄 니트라이드는 열적으로 불안정하며, 전기적 특성의 변동은 고온 복원 어닐링의 결과로서 초래될 수 있다. 구리와 같은 일정한 다른 물질들은 확산에 의해 메모리 캐패시터의 상부 금속 전극을 통하여 강유전성 금속 옥사이드 물질로 이동한다.
포밍 가스 어닐링(FGA), CVD 공정 및 에칭 단계를 포함하는 백켄드(backend) 수소 가열 처리의 유해 효과를 환원시킴으로써 강유전성 금속 옥사이드 엘리먼트를 보호하기 위해서 종래 기술은 강유전성 물질로 수소의 확산을 방지하도록 수소 확산 배리어층의 활용을 교시한다. 그 배리어층은 일반적으로 강유전성 엘리먼트위에 위치되지만, 또한 엘리먼트의 측면 아래에 그리고 측면에 위치될 수 있다. 종래 기술의 수소 확산 배리어층은 종종 문제를 야기시킨다. 티타늄 니트라이드는 전기적 전도성 수소 확산 배리어층의 용도로서 언급되어왔다. 그러나 니트라이드층의 증착은 일반적으로 스퍼터링 방법을 요구하기 때문에 상대적으로 어렵다. 티타늄 타겟의 스퍼터링은 또한 자유 티타늄이 증착되도록 초래하여, 강유전성 금속 옥사이드박막으로 확산한다. 일반적으로, 전기적 전도성 배리어층의 문제점은 층간에 쇼트 회로(short circuit)를 형성하도록 허용될 수 없다는 것이다. 그러므로, 전도성 배리어층은 실질적으로 강유전성 캐패시터의 상부 전극의 상부 표면으로 제한되고, 절연층이 개재되지 않는다면 측면들을 커버하는데 사용될 수 없다. 실리콘 니트라이드는 수소 확산 배리어층으로서 또한 언급되어 왔다. 실리콘 니트라이드는 통상적으로 아르곤 플라즈마에서 실란과 암모니아를 반응시키거나, 질소 방전에서 실란과 반응하는 CVD 기술을 사용하여 증착된다. 그러나, 그러한 고-에너지 고수소(hydrogen-rich) 공정은 수소 확산 배리어층을 형성하는 공정에서 강유전성 금속 옥사이드에 수소 손상을 초래한다. 또한 실리콘 니트라이드는 상대적으로 응력 물질이며, 일부 백켄드(backend) 공정이 수행되는 고온에서 크랙을 형성하기 쉽다.
당해 기술에 공지된 또 다른 강유전성 소자는 메모리 엘리먼트가 단일 강유전성 전계 효과 트랜지스터("강유전성 FET")인 비휘발성, 비파괴성 리드-아웃("NDRO") 메모리이므로, 종래 2T-2C("2-트랜지스터 - 2 캐패시터") 작동의 일부 복잡성을 감소시킨다. 당해 기술에 공지된 구조 웰(well)은 강유전성층이 세미컨덕터 기판위에 형성되는 소위 금속-강유전성-세미컨덕터 FET("MFS-FET")이며 금속 게이트 전극은 강유전성층위에 형성된다. 강유전성층은 일반적으로 종래 2T-2C 메모리 캐패시터에 사용되는 금속 옥사이드에 유사한 강유전성 금속 옥사이드를 포함하며, 강유전성층은 제조중 유사하게 수소 저하에 적용을 받는다. 또한 강유전성 금속 옥사이드, 이를테면 PZT는 세미컨덕터 기판, 이를테면 실리콘위에 직접 형성되어, 고누설 전류, 낮은 보유시간 및 피로가 강유전성 FET에서 공통적인 문제점이다. 당해 기술에서 이것의 일부는 강유전성 옥사이드와 실리콘간의 열후한 인터페이스의 결과인것으로 공통적으로 여겨진다. 열후한 인터페이스는 실리콘의 결정 격자와 열(thermal) 계수를 지닌 결정 강유전성 옥사이드의 부조화의 결과이다. 게다가, 강유전성 옥사이드의 박막이 트랜지스터 게이트의 게이트 옥사이드층과 직접적으로 전기 접속될 때, 그 분극을 스위칭시키도록 강유전성 박막에 충분한 전압을 인가하는 것이 어렵다. 강유전성 박막과 게이트 옥사이드는 직렬의 2개 캐패시터로 보여진다. 강유전성 박막의 유전상수(일반적으로 100-1000)는 일반적인 게이트 옥사이드의 유전상수(일반적으로 약 3-5)보다 더 높다. 결국, 대부분의 전압 강하는 저유전상수 물질간에 발생하며, 강유전성 박막의 분극을 스위칭시키기 위해 여분의 고작동 전압을 필요로하다. 이는 회로에서 게이트 옥사이드와 다른 물질들의 전기적 파괴를 초래할 수 있다. 게다가, 3-5볼트를 초과하는 고작동 전압은 소자가 종래의 집적회로 기술과 호환될 수 없게 만든다. 인터페이스 문제점을 감소시키기 위해서, 강유전성층과 게이트를 증착시키기 이전에, 절연 옥사이드층, 이를테면 CeO2또는 Y2O3가 세미컨덕터 기판에 스퍼터-증착되는 구조들이 설계되어왔다. 그러한 집적구조는 당해 기술에서 금속-강유전성-절연체-세미컨덕터 FET("MFIS-FET")로서 언급된다. 기판과 강유전성 박막간의 실리콘 기판위에 위치되는 절연층은 강유전성-세미컨덕터 인터페이스에 의해 유발되는 문제점들을 회피시키는 것으로 여겨진다. 강유전체가 구조적으로 트랜지스터 엘리먼트와 집적되는, 관련된 집적 구조들은 세미컨덕터와 강유전체간에 위치되는 등가의 부동(floating) 게이트 전극을 포함하며, 때때로 금속-강유전성-금속-절연체-세미컨덕터("MFMIS-FET") 또는 금속-강유전성-금속-세미컨덕터 ("MFMS-FET")로서 언급되며, 절연층의 존재에 좌우된다. MFS-, MFIS-, MFMS- 및 MFMIS-FET 그리고 다른 관련된 구조적 집적 메모리들은 수소의 존재시 고온 제조 공정의 결과로서 강유전성 금속 옥사이드가 저하되는 구조의 종래 메모리의 문제점을 공유한다.
수소 저하는 집적회로에서 비강유전성, 고-유전상수 적용에 사용되는 복합 금속 옥사이드에서 또한 문제점이다. 수소 반응은 강유전성 옥사이드에 대해 상술된 것처럼 구조적 손상을 유발시키며, 유전성 특성의 저하를 유발시킨다. 수소 저하에 적용되는 금속 옥사이드의 예들은: 고유전상수, 비강유전성 AB2O6-형 금속 옥사이드 물질, 예를들면, SrTa2O6; 바륨 스트론튬 니오브("BSN"), 및 일정한 다른 ABO3-형 페로브스키트; 그리고 일정한 적층 초격자 물질을 포함한다. 따라서, 수소 배리어층은 비강유전성, 고유전상수 금속 옥사이드를 보호하는데 또한 사용된다. 일반적으로, 비강유전성, 고유전상수 금속 옥사이드에서 수소 저하를 회피시키기 위해 사용되는 방법은 강유전성 금속 옥사이드에 대해 상술된 것들과 유사한 문제점들을 발생시킨다.
강유전성 또는 유전성 물질을 함유하는 종래의 메모리 셀에서, 전기적으로 비전도성 수소 확산 배리어층에 홀을 만들고 메모리 캐패시터의 전극에 전기적 접촉부를 제공하기 위해 로컬 상호접속 또는 와이어링 물질로 홀을 채우는 것이 공통적이다. 도 6은 와이어링층(640)이 수소 확산 배리어층(632)을 통하며 메모리 캐패시터(622)의 상부 전극과 접촉하는 와이어링 홀(630)에 배치되는 종래의 메모리 셀 구조의 예를 나타낸다. 로컬 상호접속 또는 와이어링 물질은 물론 FGA 또는 다른 수소-함유 백켄드 공정중 수소에 대해 확산 배리어로서 역할을 하지 않는다. 게다가, 홀을 형성시키기 위한 에칭 공정중 그리고 홀을 채우기 위한 금속 증착 또는 다른 공정중, 수소 손상이 하부 강유전성 또는 유전성 금속 옥사이드(628)에 발생한다.
그러므로, 수소 확산 배리어가 사용될 때 조차, 강유전성 또는 유전성 소자에 구조적 손상이 발생하며 수소가 금속 옥사이드층에 도달하고 금속 옥사이드 물질의 소정의 강유전성 또는 유전성 특성을 저하시키는 것이 비공통인 것은 아니다. 그러므로, 강유전성 FET 메모리의 수소 저하의 문제점이 해결되지 않았다. 따라서, 강유전성 및 유전성 옥사이드 물질, 특히, 수소 저하로부터 강유전성 적층 초격자 물질을 보호시 수소 배리어층의 이점을 획득하기 위해서 당해 기술에 공지된 것들과 서로다른 새로운 물질과 구조를 갖는것이 유용하다.
발명의 요약
발명은 수소 확산 배리어층용 물질의 신규 조성물을 개시함으로써 상술된 문제점들을 해결한다. 발명은 또한 고수소(hydrogen-rich) 증착 공정을 회피시키는 수소 확산 배리어층을 형성시키기 위한 신규 방법을 개시한다. 게다가, 발명은 수소 확산 배리어층이 종래 기술의 통상적인 구조보다도 수소 확산에 대해 우수한 보호성을 제공하는 집적회로의 신규, 개선된 구조를 개시한다.
발명의 특징은 Ta2O5, WO3, Al2O3, 및 TiO2, 바람직하게는 Ta2O5를 포함하는 그룹으로부터 선택된 금속 옥사이드의 박막으로 이루어진 수소 확산 배리어층이다. 발명의 금속 옥사이드 박막은 수소의 확산에 효과적인 배리어이다. 또한, 배리어층은 옥사이드를 포함하기 때문에, 수소의 "게터(getter)"로서 역할을 한다; 즉, 배리어층에서 존재하는 수소 원자들을 결합시킨다. 게다가, 발명의 수소 확산 배리어층은 전기적으로 비전도성이다. 결국, 집적회로의 층들간에 바람직하지 않은 전기적 쇼트를 발생시킬 수 없다. 그러므로, 발명의 일예에서, 독창적인 수소 확산 배리어층은 그 측면뿐만 아니라 그 상부 전극을 커버시키도록 메모리 캐패시터와 직접 접촉으로 사용되므로, 캐패시터의 강유전성 또는 유전성 박막으로 수소 또는 다른 엘리먼트의 바람직하지 않은 측면 확산을 방지시킨다. 바람직한 실시예에서, Ta2O5수소 확산 배리어층은 Ta-함유 적층 초격자 물질, 이를 테면 SrBi2Ta2O9또는 SraBib(TacNbd)O[9+(a-1)+(b-2)(1.5)]의 박막과 직접 접촉하며, 여기서 0.9≤a≤1, 2≤b≤2.2 및 (c+d)=2이며, 따라서 캐패시터의 강유전성 금속 옥사이드와 특히 호환가능하다. 또 다른 실시예에서, 독창적인 수소 확산 배리어층은 강유전성 FET의 강유전성층을 보호하도록 사용된다. 이 실시예에서, 독창적인 수소 확산 배리어층은 게이트 전극의 상부면과 강유전성층의 측면에 배치되지만, 강유전성 FET의 소스와 드레인을 커버하지 않도록 패터닝된다. 그러므로 상부 또는 측면으로부터 강유전성층으로의 수소 또는 다른 물질의 바람직하지 않은 확산을 억제시키지며, 세미컨덕터 물질의 FGA와 충돌되지 않는다. 바람직한 실시예에서, Ta2O5수소 확산 배리어층은 강유전성층을 보호하는데 사용된다. 독창적인 금속 옥사이드를 포함하는 박막은 인터페이스 문제점을 감소시키고 전체 유전상수를 증가시키도록 강유전성층과 세미컨덕터 기판간에 배치되는 게이트 절연체로서 사용된다. 바람직하게, 게이트 절연체는 Ta2O5를 포함하며 강유전성층은 Ta-함유 적층 초격자 물질, 이를테면 스트론튬 비스무스 탄탈레이트의 박막이다.
발명은 금속 옥사이드 수소 확산 배리어층을 형성시키는 금속 유기 분해("MOD") 방법을 제공한다. MOD 방법은 금속 유기 전구물질 화합물을 함유하는 액체 금속 유기 전구물질 용액의 제조를 포함한다. 바람직한 실시예에서, 전구물질 용액은 액체 증착 방법, 이를테면 스핀-온 방법, 또는 바람직하게는 액체 소스 연무 화학적 증착("LSMCD") 방법을 사용하여 기판에 도포된다. 독창적인 수소 확산 배리어층을 형성하는 독창적인 MOD 방법은 덜 복잡하며, 더 신뢰성이 있으며 수많은 종래의 CVD 및 스퍼터링 기술보다도 집적회로 구조와 더 호환적이다. 전구물질에 제공되며 기판상에 증착되는 금속 원자들은 금속 옥사이드 전구물질 화합물에 결합된다. 따라서, 수많은 종래의 CVD 또는 스퍼터링 기술에서 처럼, 확산에 의해 다른 집적회로층을 통하여 이동하기 쉬운 자유 금속 원자들은 존재하지 않는다.
발명은 어떠한 홀 또는 비아(via)들이 수소 확산 배리어층을 통하여 확산 배리어에 의해 보호되는 강유전성 또는 유전성 금속 옥사이드 물질위에 직접 형성되는 않는 집적회로의 신규 구조를 더 제공한다. 바람직한 독창적인 구조에서, 유전성 또는 강유전성 금속 옥사이드에 전기 접촉부를 제공하는 상부 전극층, 게이트전극, 또는 다른 층은 단일 소자와 관련된 자체-정렬 또는 부동 전극이라기 보다는 공통 플레이트 구조이다. 독창적인 구조의 예는 수소 확산 배리어층(132)이 메모리 캐패시터(122, 222)를 커버하도록 공통 플레이트 상부 전극(130)에 배치된 도 1과 2에 도시되어 있다. 도 1과 2의 예시적인 구조에서, 공통 플레이트 상부 전극(130)은 메모리 어레이의 동일 열(또는 행)에서 캐패시터(122, 222) 및 다른 메모리 캐패시터(도시되지 않음)용 상부 전극으로서 역할을 한다. 따라서, 각 메모리 캐패시터의 상부 전극으로의 와이어링이 필요하지 않으며, 메모리 캐패시터의 강유전성 박막 바로 위에는 확산 배리어를 통하는 와이어링 홀이 없다. 유사하게, 도 7과 9에 도시된 예시적인 구조에서, 공통 플레이트 게이트 전극(712, 766)은 로컬 상호접속을 필요로 하지 않는다. 그러므로, 보호되는 강유전성(또는 유전성) 박막위의 수소 확산 배리어층에는 어떠한 다른 홀 또는 갭이 없다. 결과적으로, 강유전성(또는 유전성) 박막층의 전기적 특성들은 백켄드 수소-함유 제조 공정에 의해 저하되기 쉽지 않다.
발명의 조성물, 구조 및 방법은 수소 손상에 대해 금속 옥사이드 유전성 박막을 보호하는 역할을 한다. 유전성 박막의 금속 옥사이드 물질은 강유전성 물질이거나, 비강유전성, 유전성 물질이다. 박막 강유전성 물질의 조성물은 ABO3-형 페로브스키트, 이를테면 티타네이트(예를 들면, BaTiO3, SrTiO3, PbTiO3, PbZrTiO3) 또는 니오베이트(예를 들면, KNbO3); 텅스텐-브론즈-형 옥사이드; 파이로클로르-형 옥사이드; 및 바람직하게는, 적층 초격자 화합물, 이를테면 스트론튬 비스무스 탄탈레이트를 포함하는 적절한 강유전성 옥사이드 물질의 그룹으로부터 선택되지만 이에 제한되지 않는다. 이와달리, 박막의 비강유전성, 고유전상수 물질은 바륨 스트론튬 티타네이트("BST"), 바륨 스트론튬 니오베이트("BSN") 및 어떤 다른 ABO3-형 페로브스키트; SrNb2O6, BaNb2O6, 및 바람직하게는 SrTa2O6를 포함하는 어떤 AB2O6-형 금속 옥사이드; 및 어떤 적층 초격자 물질을 포함하는 그룹으로부터 선택되지만 이에 제한되지 않는다.
발명의 다른 특징은 세미컨덕터 기판과 강유전성 또는 유전성 박막을 함유하는 소자간에 위치되는 하부 확산 배리어층이다. 하부 확산 배리어층은 위로부터의 산소 확산과 금속 확산에 대해 그 아래의 집적회로 부분을 보호한다. 메모리 셀의 구조에 따라, 하부 확산 배리어층은 전기적으로 전도성 또는 비전도성이다. 강유전성 FET를 함유하는 NDRO 메모리에서, 하부 확산 배리어층은 게이트 절연층으로서 역할을 한다. 바람직하게는, 하부 확산 배리어층 또는 게이트 절연층은 독창적인 금속 옥사이드 물질, 바람직하게는 Ta2O5를 포함한다. 하부 확산 배리어층, 바람직하게는 MOD 기술을 사용하여 증착된다.
발명의 다수의 다른 특징, 목적 및 이점들은 첨부 도면과 관련하여 읽을 때 하기 설명으로부터 명백해질 것이다.
본 발명은 배리어층, 특히 환원 공정(reduction process)으로부터 강유전 또는 고-유전상수 금속 옥사이드 물질을 함유하는 엘리먼트를 보호하기 위한 수소 확산 배리어층과 그 배리어층을 제조하는 방법에 관한 것이다.
도 1은 공통 플레이트 상부 전극이 복수의 강유전성 메모리 캐패시터용 상부 전극으로서 역할을 하며 메모리 캐패시터를 커버하는 수소 확산 배리어층에 와이어링 홀이 없는, 발명의 바람직한 실시예에 따른 집적회로 "스택된(stacked)" 메모리 셀의 단면도이다;
도 2는 도 1의 메모리 캐패시터 및 공통 플레이트 상부 전극을 공유하며 캐패시터위에 직접적으로 수소 확산 배리어층의 와이어링 홀이 없는 인접 메모리 캐패시터를 나타내는 도 1에 도시된 섹션에 직각인 단면도이다;
도 3은 강유전성 메모리 캐패시터가 FET의 소스 전극 상부와 측면에 배치되어 형성되는, 발명의 다른 바람직한 실시예의 집적회로 "스트랩된(strapped)" 메모리 셀의 단면도이다;
도 4는 메모리 캐패시터가 FET의 소스 전극 상부와 측면에 모두 배치되어 형성되는, 발명의 또 다른 실시예의 집적회로 "평면" 메모리 셀의 단면도이다;
도 5는 발명에 따른 수소 확산 배리어층이 메모리 캐패시터의 상부와 측면을 커버하고 수소 확산 배리어층을 통하는 와이어링 홀이 강유전성 메모리 캐패시터의 상부 전극에 전기적 접촉을 하는 집적회로 메모리 셀의 단면도이다;
도 6은 종래의 수소 확산 배리어층을 통하여 와이어링 홀을 갖는 종래의 집적회로 메모리 셀의 단면도이다;
도 7은 공통 플레이트 게이트 전극이 복수의 강유전성 메모리 캐패시터용 게이트 전극으로서 역할을 하며, 게이트 전극을 커버하는 수소 확산 배리어층에 와이어링 홀이 없는, 발명의 바람직한 실시예에 따른 집적회로 강유전성 FET 메모리 셀의 단면도이다;
도 8은 발명에 따른 수소 확산 배리어층이 강유전성 FET의 상부와 측면을 커버하고, 로컬 상호접속이 수소 확산 배리어층을 통하여 와이어링 홀을 충진시키는 집적회로 강유전성 FET 메모리의 단면도이다;
도 9는 MFMIS-형의 강유전성 FET 메모리에 강유전성 박막이 독창적인 수소 배리어층에 의해 보호되는 발명의 또 다른 실시예를 나타낸다;
도 10A와 10B는 발명의 바람직한 실시예에 따른 수소 확산 배리어층을 포함하는 비휘발성 강유전성 메모리 소자를 제조하기 위한 공정을 나타내는 순서도를 도시한다;
도 11은 발명에 따른 수소 확산 배리어층을 갖는 예시적인 캐패시터의 단면도이다;
도 12는 어떠한 수소 확산 배리어층도 갖지 않는 스트론튬 비스무스 탄탈레이트 박막 캐패시터에서 전계, 단위 kV/cm,의 함수에 따라 분극, μC/㎠,이 도시된, FGA 이전과 이후에 측정된 히스테리시스 곡선의 그래프이다; 및
도 13은 독창적인 수소 확산 배리어층을 갖는 시트론튬 비스무스 탄탈레이트 박막 캐패시터에서 전계, 단위 kV/cm,의 함수에 따라 분극, μC/㎠,이 도시된, FGA 이전과 이후에 측전된 히스테리시스 곡선의 그래프이다.
1.집적회로의 개요 및 설명
독창적인 집적회로 소자를 도시하는 도 1-5, 7-9는 실제 집적회로 소자의 임의의 특정 부분의 실제 평면 또는 단면도를 의미하지 않음이 이해되어야 한다. 실제 소자에서, 층들은 규칙적이지 않으며 두께는 상이한 비율을 갖는다. 실제 소자에서 다양한 층들은 종종 만곡지며 겹친 모서리를 갖는다. 상기 도면들은 대신에 달리 가능한 것보다 발명의 구조와 방법을 더 명확히 그리고 완전히 도시하도록 사용되는 이상적인 도면을 나타낸다. 또한, 상기 도면들은 발명의 방법을 사용하여 제조될 수 있는 유전성 및 강유전성 소자의 무수한 변형들을 나타낸다. 도 1-5는 전계 효과 트렌지스터의 드레인과 전기적 접촉을 하는 강유전성 메모리 캐패시터를 도시한다; 그러나, 본 발명의 수소 확산 배리어층은 수소에 의해 저하되는 강유전성 물질 또는 다른 물질들을 이용하는 다른 전기적 구성요소 및 설계를 갖는 다른 집적회로에 또한 사용될 수 있다. 1가지 그러한 유형의 집적회로는 강유전성 엘리먼트가 스위치 엘리먼트에 채용되는 강유전성 FET 메모리이다. 그러한 강유전성 FET의 예는 1996년 6월 4일 허여된 맥밀란의 미국 특허 제 5,523,964호에 개시되어 있다. 발명에 따라 만들어진 강유전성 FET의 예시적인 구조는 도 7-9에 도시되어 있다. 더욱이, 발명의 이러한 설명은 강유전성 비휘발성 메모리를 보호하도록 사용되는 수소 확산 배리어층에 집중되지만, 발명은 수소 손상에 대해 비강유전성 금속 옥사이드 물질을 함유하는 집적회로 소자를 보호하는데 사용된다. 명확히하기 위해서, 사실상 유사한 도 1-5, 7-9의 엘리먼트들은 동일 참조부호로 식별된다.
도 1은 공통 플레이트 상부 전극이 복수의 강유전성 메모리 캐패시터용 상부 전극으로서 역할을 하며, 메모리 캐패시터를 커버하는 수소 확산 배리어층에 어떠한 와이어링 홀도 없는, 발명의 바람직한 실시예에 따른 집적회로 "스택된(stacked)" 메모리 셀의 단면도이다. 도 1에서, 메모리 셀(100)은 표준 세미컨덕터 기판(102), 바람직하게는 p-형 실리콘 기판을 포함하는, 웨이퍼(101)상에형성된다. 전계 옥사이드 영역(104)은 세미컨덕터 기판(102)의 표면상에 형성된다. 세미컨더터 기판(102)은 고도로 도핑된 소스 영역(106), 드레인 영역(108) 및 채널 영역(109)을 포함한다. 게이트 절연층(110)은 소스 영역(106)과 드레인 영역(108)간의 채널 영역(109)위의 실리콘 기판(102)에 형성된다. 게다가, 게이트 전극9102)은 게이트 절연층(110)위에 형성된다. 소스 영역(106), 드레인 영역(108), 채널 영역(109) 게이트 절연층(110) 및 게이트 전극(112)은 모두 MOSFET(114)를 형성한다.
제 1 층간 유전성("ILD")층(116), 바람직하게는 BPSG(붕소-도핑된 인-규산염 글래스)는 세미컨덕터 기판(102)과 전계 옥사이드 영역(104)상에 위치되어, MOSFET(114)를 커버한다. ILD(116)는 소스 영역(106)과 드레인 영역(108) 각각에 비아(117, 118)를 형성하도록 패터닝된다. 비아((117, 118)는 플러그(119, 120)을 각각 형성하도록 충전된다. 플러그(119, 120)는 전기적으로 전도성이며 일반적으로 다결정 실리콘 또는 텅스텐을 포함한다. 전기적으로 전도성의 하부 확산 배리어층(124)은 플러그(120)와 전기적 접촉을 하는 ILD(116)상에 위치된다. 하부 확산 배리어층(124)은 바람직하게 IrO2를 포함하며, 일반적으로 1nm 내지 30nm, 바람직하게는 1nm 내지 5nm의 두께를 갖는다.
도 2는 도 1에 도시된 섹션 평면에 수직인 집적회로 섹션(200)의 단면도이다. 도 2는 도 1의 메모리 캐패시터(122)와 인접 메모리 셀(도시되지않음)로부터 인접 메모리 캐패시터(222)을 나타낸다. 메모리 캐패시터(222)는 드레인 영역(228)위의 비아(218)에 형성되는 플러그(220)에 위치된다. 하부 확산 배리어층(224)은플러그(220)위에 위치된다. 확산 배리어층(124와 224)은 ILD(116)상에 IrO2의 층을 증착시키고, 그후 그것을 패터닝 및 에칭시킴으로써 동시에 형성된다. 하부 전극(126)은 하부 확산 배리어층(124)위에 위치되며, 하부 전극(226)은 하부 확산 배리어층(224)위에 위치된다. 바람직하게, 모든 하부 전극(126, 226)은 바람직하게 100nm의 두께를 갖는 플래티넘의 층을 증착시키고, 그후 그것을 패터닝 및 에칭시킴으로써 동시에 형성된다. 하부 확산 배리어층(124, 224) 및 하부 전극(126, 226)은 동일한 일련의 단계에서 패터닝 및 에칭된다. 확산 배리어층(124, 224)은 강유전성 박막(128)과 하부 전극(126, 226)으로부터 세미컨덕터 기판으로의 금속 원자 및 산소의 확산을 억제시킨다.
도 2에 도시된 것처럼, 강유전성 박막(128)은 ILD(116)와 하부 전극(126, 226)상에 배치된다. 바람직한 실시예에서, 도 2에 도시된, 강유전성 박막(128)은 메모리 캐패시터(122와 222)간의 ILD(116)의 표면으로부터 떨어져 에칭되지 않는데, 왜냐하면 하부 공통 플레이트 상부 전극(130)에 여분의 전기적 절연을 제공하기 때문이다. 즉, 강유전성 박막(128)은 모든 캐패시터에 공통인 단일, 연속의 유전성층이다. 그렇지만, 본 실시예의 변형에서(도시되지 않음), 강유전성 박막은 메모리 캐패시터(122와 222)간의 ILD(116)으로부터 제거된다. 도 1에 도시된 것처럼, 강유전성 박막(128)은 채널 영역(109)과 소스(106) 바로 위의 영역에서 ILD(116)로부터 제거되어, FGA 공정과의 간섭을 감소시킨다. 발명의 중요 특징에 따라, 플래티넘으로 이루어지며 100nm의 두께를 갖는, 공통 플레이트 상부 전극층(130)은 강유전성 박막(128)상에 형성된다. 패터닝이후, 공통 플레이트 상부 전극(130)은 강유전성 박막(128)의 상부면을 커버한다. 그러나, 도 1에 도시된 것처럼, 공통 플레이트 상부 전극(130)은 메모리 셀(100)에서 MOSFET(114)의 채널(109)과 소스(106) 바로 위의 ILD(116)를 커버하지않는다; 뿐만 아니라 메모리 셀(100)처럼 동일 어레이 열(또는 행)에 정렬된 메모리 셀에서 MOSFET의 해당 채널 및 소스 영역을 커버하지않는다. 공통 플레이트 상부 전극(130)은 패터닝되어서 도 1에서처럼 단면도로 보여질 때 하부 전극(126)과 강유전성 박막(128)과 스택 캐패시터를 형성한다. 그러나, 도 2는 공통 플레이트 상부 전극(130)이 메모리 캐패시터(122, 22)처럼 동일 열(또는 행)에 정렬된 메모리 캐패시터의 상부 전극뿐만 아니라 메모리 캐패시터(122, 222)의 상부 전극을 제공하는 단일 연속의 전도층이다. 판독/기록 전압은 어레이 열(또는 행)의 단부에서 단일 스위치를 폐쇄시킴으로써 메모리 캐패시터에 인가된다. 공통 플레이트 상부 전극(130)을 포함하는 신규 구조는 공통 플레이트 상부 전극(130)의 단부에서 전압 바이어스를 인가하는 이러한 기술을 허용한다. 독창적인 수소 확산 배리어층(132)은 공통 플레이트 상부 전극(130)에 배치된다. 수소 확산 배리어층(132)은 Ta2O5, WO3, Al2O3및 TiO2, 바람직하게는 Ta2O5를 포함하는 그룹으로부터 선택된 금속 옥사이드의 박막을 포함한다. 수소 확산 배리어층(132)에는 어떠한 와이어링 홀도 형성되지 않는다. 그러므로, 수소 확산 배리어층(132)은 강유전성 박막(128) 바로 위에서 연속적이다. 도 1에 도시된 것처럼, 배리어층은 강유전성 박막(128)의 측면 부분(131)을 또한 커버한다. 도 2에 도시된것처럼, 수소 확산 배리어층(132)은 하부 전극(126) 바로 위의 강유전성 박막(128)의 캐패시터 부분(129) 뿐만 아니라 하부 전극(226) 바로 위의 강유전성 박막(228)을 연속적으로 커버한다. 그러므로, 메모리 캐패시터(122, 222) 및 다른 캐패시터(도시되지 않음)들의 상부 및 측면은 수소 확산 배리어층(132)에 의해 커버된다. 동일 열(또는 행)에서 각 메모리 캐패시터(122, 222)와 다른 것들의 상부 전극은 공통 플레이트 상부 전극(130)에 인가되는 전압 바이어스로 어드레싱되므로, 수소 배리어층을 통하여 각 캐패시터의 상부면으로 종래의 전기적 접촉은 불필요하다. 결과적으로, 수소 배리어로서 수소 확산 배리어층(132)의 완전성이 유지된다. 그러므로, 수소에 대한 메모리 캐패시터(122, 222)의 각각의 캐패시터 부분과 강유전성 박막(128)의 보호는 각 캐패시터의 상부에 종래의 와이어링이 사용되었던 것보다 더 양호하다. 도 6은 종래의 메모리 셀(600)에서 수소 배리어층(632)을 통하는 종래 와이어링(640)의 예를 나타낸다.
바람직한 실시예에서, 강유전성 박막(128)은 강유전성 적층 초격자 물질의 박막을 포함한다; 바람직하게는 상기 적층 초격자 물질은 화학양론식 SraBib(TacNbd)O[9+(a-1)+(b-2)(1.5)]에 상응하는 상대적인 몰 비율의 스트론튬, 비스무스, 탄탈륨 및 니오브를 포함하며, 여기서 0.9≤a≤1, 2≤b≤2.2 및 (c+d)=2이다. 바람직하게, a=0.9, b=2.2, 및 d=0이다. 이와달리, d=0.5이다. 그러나, 발명에 따라, 강유전성 박막(128)은 다른 강유전성 또는 유전성 금속 옥사이드 물질, 이를테면 PZT 또는 BST를 포함한다. 강유전성 박막(128)은 5nm 내지 500nm의 범위, 바람직하게는 30nm 내지 100nm의 두께를 갖는다.
세미컨덕터 기판(102)은 실리콘, 갈륨 아세나이드 또는 다른 세미컨덕터를 포함한다. 유전성 및 강유전성 메모리 캐패시터의 하부 및 상부 전극들은 통상적으로 플래티넘을 포함한다. 하부 전극은 플래티넘, 팔라듐, 은 및 금과 같은 비-옥사이드 귀금속을 포함한다. 상기 귀금속에 더하여, 알루미늄, 알루미늄 합금, 알루미늄 실리콘, 알루미늄 니켈, 니켈 합금, 구리 합금, 및 알루미늄 구리와 같은 금속은 유전성 또는 강유전성 메모리의 전극용으로 사용된다.
도 1과 2는 발명의 방법을 사용하여 제조될 수 있는 강유전성 및 유전성 메모리 셀의 수많은 변형들중 1가지만을 도시한 것이다.
도 3은 "스트랩된" 강유전성 메모리 캐패시터가 MOSFET의 드레인 전극으로부터 측면으로 대치되어 형성된, 발명의 또 다른 실시예의 단면도이다. 메모리 셀(300)은 세미컨덕터 기판(302)상에 형성되며, 전계 옥사이드 영역(304)과, 2개의 전기적으로 상호접속된 전기적 소자, 전계 효과 트랜지스터(MOSFET)(314), 메모리 캐패시터(322)를 포함한다. 트랜지스터(314)는 소스(306, 드레인(308), 및 게이트(312)를 포함한다. 도핑된 채널 영역(309)은 소스(306)와 드레인(308)간의 세미컨덕터 기판(302)에 위치된다. 게이트 절연체(310)는 채녈 영역(309)상의 세미컨덕터 기판(302)상에 위치된다. 게이트 전극(312)은 게이트 절연체(310)상에 위치된다. ILD 층(316)은 소스(306)와 드레인(308)에 대한 각각의 비아(342, 344)를 제외하고, 전계 옥사이드(304)와 MOSFET(314)를 커버한다. 메모리 캐패시터(322)는 하부 전극(326), 발명에 따른 강유전성 금속 옥사이드의 박막을 포함하는 강유전성박막(328), 및 공통 플레이트 상부 전극(330)을 포함한다. 하부 확산 배리어층(324)은 전계 옥사이드(304) 상의 ILD(316)위에 위치된다. 바람직하게, 하부 확산 배리어층(324)은 전기적으로 비전도성이며 Ta2O5, WO3, Al2O3, 및 TiO2, 바람직하게는 Ta2O5를 포함하는 그룹으로부터 선택된 금속 옥사이드를 포함한다. 메모리 캐패시터(322)는 전계 옥사이드(304) 상의 하부 확산 배리어층(324)위에 배치된다. 수소 확산 배리어층(332)은 메모리 캐패시터(322)상에 형성되고, 그후 ILD(336)는 메모리 셀(300)을 커버하도록 형성된다. 바람직하게 Ta2O5를 함유하는 연속의 수소 확산 배리어층(332)은 하부 전극(326)의 부분과 접촉하도록 ILD(336)와 수소 확산 배리어층(332)을 통하여 와이어링 홀(348)이 이루어진 것을 제외하고, 메모리 캐패시터(322)를 완전히 커버한다. 그러므로, 강유전성 박막(328)의 상부 및 측면들은 도 1과 2에 도시된 강유전성 박막(128)의 커버링에 유사한 수소 확산 배리어층(332)에 의해 커버된다. 도 1과 2의 실시예와 비교하여, 도 3의 변형의 이점은 수소 확산 배리어층(332)이 MOSFET(314)의 임의의 부분 바로 위에 있지 않다는 것이므로, 수소 확산 배리어층(332)이 FGA 공정을 방해하지 않음을 보장한다. 그러나, 가장 중요한것은, 수소 확산 배리어층(332)은 강유전성 박막(328) 바로 위에 있으며 강유전성 박막(328)의 측면 부분(331)을 커버한다.
도 4는 메모리 캐패시터가 MOSFET의 소스 전극상에 그리고 측면으로 대치되어 형성된, 발명의 다른 실시예의 집적회로 메모리 셀의 단면도이다. 이는 도 1-3의 실시예들의 특징들을 결합한 것이다. 전기적으로 전도성 확산 배리어층(424)은MOSFET(414)의 드레인(408)을 메모리 캐패시터(422)의 하부 전극(426)에 전기적으로 접속시킨다. 강유전성 박막(428)과 공통 플레이트 상부 전극(430)은 MOSFET(414)의 소스(406), 채널 영역(409) 및 드레인(408) 바로 위에 있지않도록 패터닝된다. 수소 확산 배리어층(432)은, 바람직하게 Ta2O5을 함유하며, 강유전성 박막(428) 바로 위에서 연속적으로 있으며, 공통 플레이트 상부 전극(430)의 상부와 측면을 커버하고, 강유전성 박막(428)의 측면 부분(431)을 커버한다. 그러나, 수소 확산 배리어층(432)은 MOSFET(414)의 소스(406), 채널 영역(409) 및 드레인(408) 바로 위에 있지 않으므로, FGA 공정을 방해하지 않는다.
도 5는 발명에 따른 수소 확산 배리어층이 메모리 캐패시터의 상부와 측면을 커버하며, 수소 확산 배리어층을 통하는 와이어링 홀이 강유전성 메모리 캐패시터의 상부 전극에 전기적 접촉을 하는, 집적회로 메모리 셀(500)의 단면도이다. 독창적인 수소 확산 배리어층(532)은 Ta2O5, WO3, Al2O3, 및 TiO2, 바람직하게는 Ta2O5를 포함하는 그룹으로부터 선택된 금속 옥사이드의 박막을 포함한다. 수소 확산 배리어층(532)은 하부 확산 배리어(524), 하부 전극(526), 강유전성 박막(528) 및 상부 전극(530)의 스택된 구조를 포함하는, 메모리 캐패시터(522)를 포함한다. 가장 중요한것은, 강유전성 박막(528) 바로 위에 있으며 강유전성 박막(528)의 측면 부분(531)을 커버한다는 것이다. 수소 확산 배리어층(532)은 상부 전극(530)의 표면 부분(533)을 커버하지 않고 와이어링 층(540)용으로 와이어링 홀(539)이 형성된다. 따라서, 강유전성 박막(528)에 제공되는 수소 확산에 대한 보호는 도 1-4에 도시된 것처럼 구조에 의해 제공되는 것보다 덜하다. 그렇지만, 독창적인 수소 확산 배리어층(532)은 전기적으로 비전도성이므로, 강유전성 박막(528)의 측면(531)을 포함하는, 메모리 캐패시터(522)의 측면을 커버하도록 패터닝된다. 그러므로, 수소 확산 배리어층(532)은 종래의 전도성 수소 배리어보다 더 큰 보호를 제공한다. 게다가, 메모리 셀(500)의 다른 구조적 엘리먼트들과 화학적으로 양립가능하며, 수소 확산 배리어를 형성시키기 위한 종래의 방법, 이를테면 스퍼터링 및 CVD대신에 MOD 증착 방법을 사용하여 형성된다. 결국, 메모리 셀(500)의 제조 및 작동에 다른 문제점을 부가함이 없이, 강유전성 박막(528)으로의 수소 확산에 대해 양호한 보호를 제공한다. 하기의 실시예 1에서 설명되는 것처럼, 도 5에 도시된 구조에 상응하는 독창적인 수소 확산 배리어를 갖는 예시적인 강유전성 캐패시터는 수소 손상에 대해 매우 효과적인 보호를 제공한다.
도 7은 공통 플레이트 게이트 전극이 복수의 강유전성 메모리 캐패시터용 게이트 전극으로서 역할을 하며, 게이트 전극을 커버하는 수소 확산 배리어층에 와이어링 홀이 없는, 발명의 바람직한 실시예에 따른 집적회로 강유전성 FET 메모리 셀의 단면도이다. 도 7에서, 강유전성 FET 메모리(700)는 표준 세미컨덕터 기판(702), 바람직하게는 P-형 실리콘 기판을 포함하는 웨이퍼(701)상에 형성된다. 전계 옥사이드 영역(704)은 세미컨덕터 기판(702)의 표면상에 형성된다. 세미컨더터 기판(702)은 고도로 도핑된 소스 영역(706), 드레인 영역(708), 및 채널 영역(709)을 포함한다. 게이트 절연층(710)은 소스 영역(706)과 드레인 영역(708)사이의, 채널 영역(709)상의 실리콘 기판(702)상에 형성된다. 강유전성 박막(711)은 게이트 절연층(710)상에 배치된다. 게다가, 게이트 전극(712)은 강유전성 박막(711)상에 형성된다. 소스 영역(706), 드레인 영역(708), 채널 영역(709), 게이트 절연층(710) 강유전성 박막(711), 및 게이트 전극(712)은 모두 강유전성 FET(714)를 형성한다.
발명에 따라, 게이트 전극(712)은 독창적인 수소 배리어층(720)에 의해 커버된다. 수소 배리어층(720)은 게이트 전극(712)의 상부를 커버하며 강유전성 박막(711) 바로 위에 있다. 바람직하게, 수소 배리어층(720)은 또한 강유전성 박막(711)의 측면(724)들을 커버하는 측면 부분(722)을 또한 갖는다. 도 7에 도시된 것처럼, 독창적인 수소 배리어층(720)은 바람직하게 강유전성 FET(722)와 세미컨덕터 기판(702)의 인접 부분을 커버한다. 바람직하게, 소스 영역(706)과 드레인 영역(708)의 적어도 일 부분(713과 715)은 각각 수소 배리어층(720)에 의해 커버되지 않는다.
독창적인 수소 확산 배리어층(720)은 Ta2O5, WO3, Al2O3, 및 TiO3, 바람직하게는 Ta2O5를 포함하는 그룹으로부터 선택된 금속 옥사이드 물질의 박막을 포함한다. 게이트 절연층(710)은 공통적으로 종래의 수단에 의해 형성된 실리콘 옥사이드를 포함한다. 바람직하게, 게이트 절연층(710)은 수소 확산 배리어, 유전성 게이트 절연체, 및 강유전성-세미컨덕터 인터페이스층으로서 역할을 하는 독창적인 수소 확산 배리어층 물질을 포함한다. 강유전성 박막(711)은 강유전성 적층 초격자 물질을 바람직하게 포함한다. 바람직하게, 강유전성 박막은 탄탈-함유 적층 초격자 물질,이를테면 스트론튬 비스무스 탄탈레이트를 포함하며, 게이트 절연층(710)은 바람직하게 Ta2O5를 포함한다.
제 1 층간 유전성("ILD")층(726)은, 바람직하게 BPSG(붕소-도핑된 인-규산염 글래스)로 이루어져 세미컨덕터 기판(702)과 전계 옥사이드 영역(704)위에 위치 되며, 강유전성 FET(714)을 커버한다. ILD(726)는 소스 영역(706)과 드레인 영역(708) 각각에 비아(727, 728)를 형성하도록 패터닝된다. 비아(727, 278)는 플러그(729, 730)를 각각 형성하도록 충전된다. 플러그(729, 730)는 전기적으로 전도성이며 일반적으로 다결정 실리콘 또는 텅스텐을 포함한다.
도 8은 발명에 따른 수소 확산 배리어층(750)이 강유전성 FET(744)의 상부와 측면들을 커버하는, 집적회로 강유전성 FET 메모리 셀(740)의 단면도이다. 로컬 상호접속(746)은 ILD(726)와 수소 확산 배리어층(750)을 통하여 와이어링 홀(752)을 충전되며, 게이트 전극(712)에 전기적 접촉을 제공한다.
도 9는 강유전성 박막(764)이 독창적인 수소 확산 배리어층(770)에 의해 보호되는 발명의 또 다른 실시예를 나타낸다. 집적회로 섹션(760)은 강유전성 메모리를 포함하며, 이는 MFMIS-형의 강유전성 메모리이다. 강유전성 FET(768)에서, 금속 부동 전극(762)은 채널 영역(709)상의 게이트 절연층(710)위에 배치된다. 강유전성 박막(764)은 부동 전극(762)위에 위치되며, 강유전성 박막(764) 바로 위의 게이트 전극(766)은 강유전성 박막(764)위에 배치된다. 독창적인 수소 확산 배리어층(770)은 게이트 전극(766)과 강유전성 박막(764)의 측면 부분(765)들을 커버한다.
용어 "기판(substrate)"은 집적회로가 형성되는 하부 웨이퍼, 이를테면 실리콘 기판(102)을 의미한다. 또한 BPSG ILD(116)과 같은 물질층이 직접 증착되는 대상 또는 표면을 의미할 수 있다. 본 설명에서, "기판"은 관심의 층이 증착되는 대상 또는 표면을 의미한다; 예를 들면, 수소 확산 배리어층, 이를테면 층(132)에 대해 이야기 할 때, 그것이 증착되는 기판은 수소 확산 배리어층(132)이 형성되는 층(102, 104, 116, 124, 128 및 130)을 포함한다. 용어 "세미컨덕터 기판(semiconductor substrate)"은 초기 세미컨덕터 물질과 그 도핑되는 영역을 언급한다.
본문에서 "위에(above)", "위의(top)", "상부의(upper)", "아래에(below)", "아래의(bottom)" 및 "하부의(lower)"와 같은 방위 용어들은 세미컨덕터 기판(102, 302, 402, 702)에 상대적인 의미이다. 즉, 제 2 엘리먼트가 제 1 엘리먼트 "위에(above)" 있다면, 그것은 기판(102)으로부터 더 멀리 있음을 의미한다; 그리고 또 다른 요소 "아래에(below)" 있을 때, 그것은 다른 요소보다는 세미컨덕터 기판(102)에 더 가까이 있다. 기판(102, 302, 402, 702)의 긴 치수는 본문에서 "수평(horizontal)" 평면으로 고려되는 기판 평면을 정의하고, 이 평면에 직각 방향은 "수직(vertical)"으로 고려된다. 용어 "위에(over)" 및 "바로 위에(directly over)"는 특정 층의 적어도 일부분이 또 다른 층의 적어도 일부분 위에 수직으로 일직선일 때 동의어로서 사용된다. 예를 들면, 도 1에서, 하부 전극(126)은 전도성 플러그(120)와 드레인(108)의 일부분 바로 위에 있다. 용어 "위에(over)" 및 "바로 위에(directly over)"는 특정 층이 하부층과 직접 접촉함을 의미하지 않는다. 예를들면, 발명의 수소 확산 배리어층은 이것이 보호하는 강유전(또는 유전)층의 상부면에 접촉하지 않는다. 수소 확산 배리어층이 강유전 또는 유전층의 일부분 위에 있는한, 수소 저하로부터 그 부분을 보호한다. 유사하게, 용어 "상부(overlying)"는 상부(overlying) 엘리먼트가 하부(underlying) 엘리먼트보다 기판으로부터 더 떨어져 있음을 의미한다. 수소 확산 배리어층(132)이 유전층(128)을 완전히 위에서 덮는 것이 도 1과 2에 도시된 집적회로 구조의 특징이다. 본 설명과 청구범위에서, 용어 "완전히 위에서 덮는(completely overlying)"은 상부 엘리먼트가 상부 엘리먼트의 중심으로부터 기판(102)의 평면에 수직인 라인까지 연장하며 하부 엘리먼트의 일단과 정렬된 제 1 단부 및 대향 방향에서 상부 엘리먼트의 중심으로부터 기판의 평면(120)에 수직인 라인까지 연장하며 하부 엘리먼트의 타단과 정렬된 제 2 단부를 구비한다. 용어 "완전하게 위에서 덮는"의 중요한 부분은 완전히 상부 엘리먼트가 전체 하부 엘리먼트를 위에서 덮는다는 사실이다; 즉, 하부 엘리먼트의 어떤 부분이 완전하게 상부 엘리먼트에 의해 덮히지 않는 것은 없다. 발명에 따라, 수소 확산 배리어층이 메모리 캐패시터 또는 다른 유전성 엘리먼트의 측면들을 커버한다면 보호가 증가되므로, 유전성 박막의 금속 옥사이드 물질로 수소의 측면 확산을 방지한다. 용어 "위에(on)"는 하부 기판 또는 층에 직접 집적회로 층의 증착 또는 형성에 관한 것일 때 설명에 종종 사용된다. "위에(over)" 및 " 바로 위에(directly over)"와 대조적으로, 용어 "위에(on)" 및 "상에(onto)"는 일반적으로 직접 접촉을 나타내며, 이는 그것들이 사용되는 다양한 문맥에서 명확해진다.
발명에 따른 강유전성 박막은 일반적으로 강유전성 물질의 상대적으로 평편한 박막을 포함한다. 용어 "측면의(lateral)" 또는 "측면으로(laterally)"는 박막의 평편한 평면의 방향을 언급한다. 도 1에서, 측면 방향은 수평 방향이다. 수직 방향은 수평 방향에 수직, 또는 직각이다. 강유전성 엘리먼트들은 수평 및 수직에 적절한 다양한 방위로 제조될 수 있음이 명확하다. 예를 들면, 강유전성 박막이 수직 평면이라면, 용어 "측면의(lateral)"는 수직 방향을 언급하며, "바로 위에(directly over)"는 박막의 수직 평면에 수직의 방위를 언급한다.
용어 "박막(thin film)"은 집적회로 기술에 사용되는 것처럼 본문에 사용된다. 일반적으로, 두께가 미크론 이하의 필름을 의미한다. 본문에 개시되는 박막은 모든 경우에 두께가 기껏해야 0.5미크론이다. 바람직하게, 독창적인 수소 확산 배리어층은 1nm 내지 200nm이며, 바람직하게는 5nm 내지 80nm이다. 집적회로 기술의 이러한 박막들은 집적회로 기술과 호환될 수 없는 완전히 상이한 공정에 의해 형성되는 매크로스코픽 캐패시터의 적층 캐패시터와 혼동되지 말아야 한다.
수소 확산 배리어층 또는 다른 층의 일 부분이 용어 "연속적인(continuous)" 및 관련 용어로 기술될 때, 그 층의 부분에는 어떠한 홀(예를 들면, 와이어링 홀) 또는 갭이 없음을 의미한다. 예를 들면, 독창적인 수소 확산 배리어층이 보호되는 강유전성(또는 유전성) 박막 바로 위에서 연속적인 것이 본 발명의 중요 특징이다.
강유전성 물질은 또한 유전성 물질이다. 유전성 박막의 금속 옥사이드 물질은 강유전성 물질이거나, 비강유전성, 유전성 물질이다. 본문, 특히 청구범위에 사용된 용어 "유전성의(dielectric)"는 강유전성 물질 또는 비강유전성, 유전성 물질은 언급한다. 그렇지만, 설명에서, 2가지 유형은 일반적으로"강유전성의(ferroelectric)"와 "유전성의(dielectric)"로서 개별적으로 명시된다. 강유전성 물질의 박막의 조성물은 ABO3-형 페로브스키트, 이를테면 티타네이트(예를 들면, BaTiO3, SrTiO3, PbTiO3, PbZrTiO3) 또는 니오베이트(예를 들면, KNbO3); 텅스텐-브론즈-형 옥사이드; 파이로클로르-형 옥사이드; 및 바람직하게는 적층 초격자 화합물을 포함하는 적절한 강유전성 옥사이드 물질의 그룹으로부터 선택되지만, 이에 제한되지 않는다. 이와달리, 비강유전성, 고유전상수 물질의 박막은 바륨 스트론튬 티타네이트("BST"), 바륨 스트론튬 니오베이트("BSN"), 일정한 ABO3-형 페로브스키트, 및 일정한 적층 초격자 물질을 포함하는 그룹으로부터 선택되지만, 이에 제한되지 않는다.
1996년 5월 21일 카를로스 에이. 파즈 데 아라우조 등에게 허여된 미국 특허 제 5,519,234 호는 적층 초격자 화합물, 이를테면 스트론튬 비스무스 탄탈레이트가 최고의 종래 물질과 비교하여 강유전성 활용에서 우수한 특성을 가지며 고유전상수와 저누설전류를 갖는다. 1995년 7월 18일 와타나베 등에게 허여된 미국 특허 제 5,434,102 호와 1995년 11월 21일 요시모리 등에게 허여된 미국 특허 5,468,684 호는 실제 집적회로에 이러한 물질들을 집적시키기 위한 공정들을 기술한다.
적층 초격자 물질은 일반적으로 하기 식으로 요약된다:
(1)
여기서, A1, A2...Aj는 페로브스키트-류 구조에서 A-사이트 엘리먼트를 나타내며, 이는 스트론튬, 칼슘, 바륨, 납, 및 다른 것들과 같은 엘리먼트이다; S1,S2...Sk는초격자 제너레이터 엘리먼트들을 나타내며, 이는 일반적으로 비스무스이지만, 또한 이트륨, 스칸듐, 란탄, 안티몬, 크롬, 탈륨, 및 +3 원자가를 지닌 다른 엘리먼트들일 수 있다; B1, B2...Bl은 페로브스키트-류 구조에서 B-사이트 엘리먼트를 나타내며, 이는 티타늄, 탄탈, 하프늄, 텅스텐, 니오브, 지르코늄, 및 다른 원소들과 같은 엘리먼트들이다; 그리고 Q는 음이온을 나타내며, 이는 일반적으로 산소이지만 또한 플루오르, 클로르, 및 옥시플루오라이드, 옥시클로라이드 등과 같은 엘리먼트의 혼성물과 같은 다른 엘리먼트들이다. 식 (1)에서 위첨자들은 각 원소들의 원자가를 가리킨다; 예를 들면, Q가 산소라면, q=2이다. 아래첨자들은 화합물의 몰에서 물질의 몰 수, 또는 단위 셀에 관하여, 단위 셀에서 평균의 엘리먼트의 원자수를 가리킨다. 상기 아래첨자들은 정수 또는 분수 일 수 있다. 즉, 식 (1)은, 단위 셀이 물질, 예를 들면, Sr.75Ba.25Bi2Ta2O9에서, 전체에 걸쳐서 균일하게 변하되, A-사이트의 75%가 스트론튬 원자에 의해 점유되고, A-사이트의 25%가 바륨 원자에 의해 점유된다. 만일 상기 화합물에 1개의 A-사이트 엘리먼트만이 있다면, 그때 "A1" 엘리먼트로 표현되며, w2...wj는 모두 제로(0)이다. 만일 상기 화합물에 1개의 B-사이트 엘리먼트만이 있다면, 그 후 "B1" 엘리먼트로 표면되며, y2...yl는 모두 제로(0)이며, 초격자 제너레이터 원소들에 대하여도 유사하다. 비록 식 (1)은 발명이 사이트중 어느 하나와 초격자 제너레이터가 다중 엘리먼트을 구비할 수 있는 경우를 포함하도록 의도되었기 때문에 가장 일반적인 형식으로 표기되어 있지만, 일반적인 경우는 1개의 A-사이트 엘리먼트, 1개의 초격자 제너레이터 엘리먼트, 및 1개 또는 2개의 B-사이트 엘리먼트들이 있는 경우이다. z의 값은 하기 식으로부터 획득된다:
(2)
식(1)은 상기 언급된 1996년 5월 21일 허여된 미국 특허 제 5,519,234 호에 논의된 스몰렌스키형 화합물의 3가지 모두를 포함한다. 적층 초격자 물질들은 식(1)에 적합할 수 있는 모든 물질을 포함하지 않지만, 그것들은 자발적으로 특징적인 교번층들을 지닌 결정구조로 형성된다.
용어 "화학양론의(stoichiometric)"는 본문에서 적층 초격자 물질과 같은 물질의 고형 필름, 또는 물질을 형성하기 위한 전구물질 모두에 적용될 수 있다. 이것이 고형 박막에 적용될 때에는, 최종적인 고형 박막에서 각 엘리먼트의 실제적인 상대량을 나타내는 식과 관련된다. 전구물질에 적용될 때, 전구물질에서 금속의 몰 비율을 가리킨다. "평형의 화학양론(balanced stoichiometric)" 화학식은 엘리먼트들중 상대적인 몰 비율이 분자 또는 결정 화합물의 특정 유형에 상응하는 하나이다. 고형 결정 화합물에 대한 평형의 화학양론식에서, 실제 실행에서 상온의 결정에 어떤 결함들이 항상 존재할 지라도, 각각의 엘리먼트는 결정격자의 모든 사이트들이 점유되는 물질의 완전한 결정 구조체를 형성하기에 충분하다. 예를 들면, SrBi2(TaNb)O9와 SrBi2(Ta1.5Nb0.5)O9는 평형의 화학양론식이다. 대조적으로, 스트론튬, 비스무스, 탄탈륨, 및 니오브의 몰 비율이 각각 1, 2.18, 1.44, 및 0.56인 스트론튬 비스무스 탄탈륨 니오브용 전구물질은 본문에 "불평형의화학양론(unbalanced stoichiometric)"식 Sr0.9Bi2.18(Ta1.5Nb0.5)O9으로 표시되는데, 왜냐하면 그것은 완전한 결정 물질을 형성하는데 필요한 것보다 초과의 비스무스를 함유하기 때문이다. 따라서, 일반적인 용어 "화학양론의"는 평형 또는 불평형 화학양론식을 언급한다. 본 설명에서, 금속 엘리먼트의 "초과(excess)"량은 모든 원자 사이트들이 점유되고 어떠한 금속도 남기지 않는, 소정의 물질을 만들도록 제공되는 다른 금속들과 결합하는데 필요한 것보다 많은 양을 의미한다.
화학양론적으로 평형량을 초과하는 초격자 제너레이터 엘리먼트 또는 B-사이트 엘리먼트의 양을 갖는 전구물질로 이루어진 적층 초격자 물질은 평형의 화학양론식에 상응하는 금속의 양을 함유하는 전구물질로 이루어진 물질보다도 수소에 의한 저하에 더 저항적이라는 것이 당해 기술에 공지되어 있다. 예를 들면, 비스무스와 니오브와 같은, 적어도 1가지 금속의 전구물질의 양은, 평형식에 제공되는 것보다 오히려 또는 더하여, 수소 저하를 억제한다.
양호한 전자적 특성을 처리하는 강유전성 비휘발성 메모리들은 화학양론식 SrBi2Ta2O9에 의해 대략적으로 표현되는 비율로 화학적 엘리먼트를 포함하는 스트론튬 비스무스 탄탈레이트 물질의 박막을 형성시킴으로써 제조된다.
2. 제조 공정의 상세한 설명
MOSFET와 강유전성 캐패시터 엘리먼트를 포함하는 집적회로를 제조하기 위한 일반적인 제조 단계들은 미하라의 미국 특허 제 5,466,629 호와 요시모리의 미국 특허 제 5,468,684 호에 기술되어 있다. 일반적인 제조 방법은 다른 참조문헌에 또한 기술되어 있다.
방법 발명의 특징은 발명에 따라 수소 확산 배리어층과 유전성 박막을 형성하기 위해 금속 유기 증착("MOD") 전구물질과 MOD 기술의 사용이다. 발명의 전기적 비전도성 수소 확산 배리어층의 바람직한 조성물은 화학양론식 Ta2O5에 상응하는 탄탈 펜트옥사이드를 포함한다. 바람직한 최종 전구물질은 n-부틸 아세테이트를 지닌 크실렌 또는 n-옥탄 솔벤트에서 탄탈 2-에틸헥사노에이트의 용액을 0.14몰 농도로 희석시킴으로써 제조된다. 독창적인 금속 유기 액체 전구물질 용액과 옥사이드 층의 조성물은 손상을 유발시키는, 집적회로의 다른 부분으로 확산할 수 있는 자유 금속 원자의 발생을 회피시킨다.
독창적인 방법은 본문에 기술된 바람직한 조성물과 상이한 조성물을 갖는 전도성 및 비전도성 금속 옥사이드 확산 배리어층을 제조하는데 사용될 수 있음이 이해된다. 유사하게, 전구물질의 독창적인 조성물은 바람직한 조성물과 상이한 조성물을 지닌 금속 옥사이드를 형성하도록 변동된다.
발명에 따른 금속 유기 액체 전구물질은 신뢰할 수 있도록 제조된다. 그 조성물들은 필요하다면 용이하게 제어 및 변동된다. 그것들은 6달까지 장기간동안 안전하게 저장될 수 있다. 그것들은 종래 당해 기술의 전구물질에 비하여, 상대적으로 비독성 및 비휘발성이다. 발명에 따라 형성된 금속 옥사이드 박막층들은 특히 종래 당해 기술의 옥사이드 층에 비하여, 스무드(smooth)하고, 연속적이며 균일한 표면을 갖는다. 그것들은 중요한 구조적 및 전기적 특성을 유지하는, 5nm 내지50nm 범위의 두께를 갖도록 신뢰할 수 있게 제조될 수 있다.
본문에 사용된 용어 "전구물질(precursor)"은 중간 전구물질 또는 최종 전구물질을 형성하기 위해 다른 전구물질들과 혼합되는 하나의 금속 유기 용질을 함유하는 용액을 의미할 수 있으며, 또는 최종 액체 전구물질 용액, 즉, 제조중 특정 표면에 도포되는 용액을 언급한다. 본 설명에서, 전구물질의 제 1 유형은 일반적으로 "초기 전구물질"로서 언급되거나 특히, 예를 들면 "탄탈 옥사이드 전구물질"을 지시한다. 기판에 도포되는 전구물질은 일반적으로 "최종 전구물질", "전구물질 혼합물", 또는 간단히 "전구물질"로서 언급된다. 어쨋든, 그 의미는 분문으로부터 명확해진다. 전구물질의 혼합물은 2가지 방식으로 기술된다. 실제 용해된 금속 유기 전구물질 화합물(용질) 및 용매 그리고 농도들이 상술되거나; 또는, 명확히하기 위해서, 전구물질로 형성되는 최종 옥사이드 화합물의 조성물을 나타내는 화학양론식이 상술된다.
수소 확산 배리어층, 강유전성 및 유전성 박막, 및 하부 확산 배리어층을 제조하기 위한 개개의 MOD 전구물질 화합물은 금속 베타-케토네이트, 금속 폴리알콕시드, 금속 디피발로일메타네이트(dipivaloylmethanates), 금속 시클로펜타디에닐, 금속 알콕시카르복실레이트, 금속 카르복실레이트, 금속 알콕시드, 금속 에틸헥사노에이트, 옥타노에이트, 및 네오데카노에이트(neodecanoates)를 포함하는 그룹으로부터 선택된다. 바람직하게, 금속 전구물질 화합물은 금속 2-에틸헥사노에이트를 포함하며, 이는 LSMCD 기술에 사용하기에 적합하다. 에틸헥사노에이트 및 다른 금속 유기 전구물질 화합물은 크실렌 또는 n-옥탄에 용해될 때 수개월 동안 저장될수 있다. 탄탈 에틸헥사노에이트의 용액은 Ta2O5를 형성하기에 바람직하다. 개개의 MOD 전구물질 화학물은, 예를 들면, 소정의 화합물, 예를 들면, 수소 확산 배리어층용 탄탈, 강유전성 화합물용 스트론튬, 비스무스, 탄탈 및 니오브, 또는 알콕시드 금속의 각각의 금속을 카르복시산, 또는 카르복시산과 알코올과 반응시키고 용매에 반응 생성물을 용해시킴으로써 형성된다. 사용되는 카르복시산은 2-에틸헥사노산, 옥탄산, 네오데카노산, 바람직하게는 2-에틸헥사노산을 포함한다. 사용되는 알코올은 2-메톡시에탄올, 1-부탄올, 1-펜탄올, 2-펜탄올, 1-헥산올, 2-헥산올, 3-헥산올, 2-에틸-1-부탄올, 2-에톡시에탄올, 및 2-메틸-1-펜탄올, 바람직하게는 2-메톡시에탄올을 포함한다. 사용되는 용매는 크실렌, n-옥탄, 2-메톡시에탄올, n-부틸 아세테이트, n-디메틸포름아미드, 2-메톡시에틸 아세테이트, 메틸 이소부틸 케톤, 메틸 이소아밀 케톤, 이소아밀 알코올, 시클로헥사논, 2-에톡시에탄올, 2-메톡시에틸 에테르, 메틸 부틸 케톤, 헥실 알코올, 2-펜탄올, 에틸 부티레이트, 니트로에탄, 피리미틴, 1,3,5 트리옥산, 이소부틸 이소부티레이트, 이소부틸 프로피오네이트, 프로필 프로피오네이트, 에틸 락테이트, n-부탄올, n-펜탄올, 3-펜탄올, 톨루엔, 에틸벤젠, 1-부탄올, 1-펜탄올, 2-펜탄올, 1-헥산올, 2-헥산올, 3-헥산올, 2-에틸-1-부탄올, 2-에톡시에탄올, 및 2-메틸-1-펜탄올뿐만 아니라 수많은 다른것들을 포함한다. 금속, 금속 알콕시드, 산, 및 알코올은 금속-알콕소카르복시레이트, 금속-카르복실레이트 및/또는 금속 알콕시드의 혼합물을 형성하도로 반응하며, 이 혼합물은 필요에 따라 금속-산소-금속 결합을 형성하고 반응에 의해 생성되는낮은 끓는점 유기체를 끓이도록 가열 및 교반된다. 초기 MOD 전구물질들은 일반적으로 그 사용 이전에 일괄적으로 만들어지거나 구입된다; 최종 전구물질 혼합물들은 일반적으로 기판에 도포되기 이전에 즉각 마련된다. 최종 준비 단계들은 일반적으로 혼합, 용매 교환, 및 희석을 포함한다. 액체 증착 기술, 예를 들면, LSMCD를 사용할 때, 금속 2-에틸헥사노에이트가 바람직한 전구물질 화합물인데, 왜냐하면 에틸헥사노에이트는 용액에서 안전하며, 긴 보존기간을 가지며, 스무드한 액체 필름을 형성하고, 기판상에서 스무드하게 분해한다.
"가열(heating)", "건조(drying)", "베이킹(baking)", "급속 열 처리(rapid thermal process;RTP)", "어닐링(annealing)", 및 다른 것들과 같은 용어는 열의 적용을 수반한다. 명확하게 하기 위해서, 다양한 용어들은 일정한 기술과 방법을 서로 구별하기 위해서 사용된다. 그렇지만, 유사 기술은 상이하게 명명된 공정 단계를 달성하기 위해 사용됨이 명확하다; 예를 들면, 건조, 베이킹 및 어닐링은 일반적으로 동일 장치를 사용하여 달성되며, 유일한 차이점은 제조 시퀀스에서 그 기능 및 위치, 또는 사용되는 특정 온도이다. 결국, 가열 단계로서 어닐링 단계, 또는 베이킹 단계로서 건조 단계를 지정하는 것이 가능하다. 따라서, 혼동을 피하기 위해서, 일반 용어 "가열"은 제조 단계, 특히 발명을 설명하는 청구범위에 기술하는데 사용된다. 당해 기술의 당업자는 본문에 사용된 용어와 상이한 용어로 공정을 언급하지만, 본문에 개시된 것처럼 열을 사용하여 소정의 공정 결과를 달성할 수 있음이 더 이해된다.
도 10A와 10B는 모두 발명의 실시예에 따라 강유전성 메모리에 수소 확산 배리어층을 제조하기 위해 일반화된 액체 소스 증착 공정(800)의 단계를 나타내는 순서도를 형성한다. 본문에 개시된 제조 방법, 전구물질 및 조성물들은 도 1과 2에 도시된 메모리 캐패시터(122,222)의 구조에 관하여 논의된다. 그러나, 발명의 유용한 특징들은 본문에 개시된 수없이 다양한 일반화된 제조 방법에 적용될 수 있음이 이해된다.
단계 810에서, 실리콘 세미컨덕터 기판(102)을 포함하는 세미컨덕터 웨이퍼는 오염물을 제거하기 위해서, 바람직하게는 웨이퍼를 H2SO4에 30분동안 담금으로써 클리닝된다. 그후 상기 웨이퍼는 10:1 BOE에 5분동안 담궈지며, 이는 웨이퍼상에 형성되었던 내처널 옥사이드를 제거한다. 단계 812에서, 전계 옥사이드(104)는 로(爐)에서 바람직하게 500nm의 두께로 성장된다. 단계 814에서, 소스 영역(106), 드레인 영역(108), 및 채널 영역(109)은 그후 종래의 도핑 방법에 의해 형성된다. 이는 전계 옥사이드의 제거를 위해 통상의 포토 레지스트, 에칭 및 스트립 단계에 뒤이어 인 확산 단계를 포함한다. 바람직하게, 채널 영역(109)의 도핑은 2 X 1015내지 1017원자/㎤의 범위, 가장 바람직하게는 1016내지 1017원자/㎤의 범위이며, 이는 약 1오옴 내지 5오옴의 저항을 제공한다. 바람직하게, 소스/드레인 영역(106, 108)의 도핑은 1019내지 1020원자/㎤의 범위이다. 종래의 공정을 사용할 때, 얇은 게이트 옥사이드(110)는 그후 뒤이어 게이트(112), 바람직하게는 폴리실리콘에 의해 형성되어, MOSFET(114)를 완성한다.
단계 816에서, 제 1 층간 유전성("ILD") 층(116)은, 바람직하게 BPSP(붕소-도핑된 인-규산염 글래스)로 이루어지며, 종래의 스핀-온 기술에 의해 세미컨덕터 기판(112)와 전계 옥사이드 영역(104)에 증착되어, MOSFET(114)를 커버한다. 단계 818에서, ILD(116)는 소스 영역(106)과 드레인 영역(108)에 각각 비아(117, 118)을 형성하도록 종래 기술을 사용하여 패터닝된다. 단계 820에서, 비아(117, 118)는 플러그(119, 120)를 각각 형성하도록 종래 기술을 사용하여 충전된다. 플러그(119, 120)는 전기적으로 전도성이며 일반적으로 폴리실리콘 또는 텅스텐을 포함한다.
다음, 전기적으로 전도성 확산 배리어층 물질, 바람직하게는 IrO2의 층은 ILD(116)에 플러그(120, 220)와 전기적 접촉으로 증착된다. 상기 물질은 종래 스퍼터링 기술을 사용하여 증착된다. 그러나, 바람직한 방법에서, 전도성 옥사이드는 MOD 전구물질을 사용하여 형성된다. 매우 박막의 두께, 1nm 내지 30nm의 범위가 요구되기 때문에, MOD 전구물질과 LSMCD 기술을 사용하여 확산 배리어층 물질의 층을 형성하는 것이 바람직하다. 단계 822에서, 전기적으로 전도성 확산 배리어 물질의 층용의 최종 MOD 전구물질이 마련된다. 크실렌에 이리듐 2-에틸헥사노에이트의 용액을 포함하는 초기 전구물질은 n-부틸 아세테이트 용매를 사용하여 0.14몰 농도로 희석된다. 단계 824에서, 웨이퍼(101)는 연무 증착 리액터로 위치되며, 그후 상기 전구물질이 연무 및 리액터로 유동되어, 전구물질이 기판위에 액체 코팅을 형성한다. 단계 826에서, 기판과 액체 코팅은 IrO2의 층을 형성하도록 처리된다. 처리 단계는 진공에 노출, 자외선 방사에 노출, 건조, 가열, 베이킹, 급속 열처리, 및 어닐링을 포함하는 그룹으로부터 선택된 공정을 포함한다. 단계 826에서의 처리는 일반적으로 건조, 급속 열 처리("RTP"), 및 어닐링을 포함한다. 건조단계는 일반적으로 1분동안 160℃에서, 그후 260℃에서 4분동안 수행된다. 만일 사용된다면, RTP는 일반적으로 100℃/초 램핑율로 725℃에서 30초동안 수행된다. 로(爐) 어닐링은, 바람직하게 산소 대기에서, 금속 옥사이드 화합물을 결정화시킨다. 어닐링 단계는 바람직하게 60분동안 800℃에서 5l/m의 산소 유동으로, 10분 "푸시(push)"와 10분 "풀(pull)"한다. 전도성의 하부 확산 배리어층은 1nm 내지 30nm, 바람직하게는 약 5nm의 두께를 갖는다.
다음, 하부 전극 물질의 층은 종래 스퍼터링 기술에 의해 증착되어 하부 확산 배리어 물질을 커버한다. 바람직하게, 100nm 두께를 갖는 플래티넘 층은 스퍼터링에 의해 바람직하게 형성된다. 단계 830에서, 하부 확산 배리어층과 하부 전극층은 패터닝 및 에칭되어 하부 전극(126, 226)을 각각 하부로 하는 하부 확산 배리어층(124, 24)를 형성한다.
다음, 도 2에 도시된 것처럼, 강유전상 박막(128)은 ILD(116)와 하부 전극(126, 226)에 증착된다. 연무 증착 공정은 1995년 10월 10일 맥밀란 등에게 허여된 미국 특허 제 5,456,945 호에 기술되어 있다. 액체를 기판에 도포하는 다른 방법들, 이를테면 스핀-온 방법이 사용된다. 단계 832에서, 강유전성 박막(128)용 최종 MOD 전구물질이 마련된다. 바람직하게, 최종 전구물질은 화학양론식 SraBib(TacNbd)O[9+(a-1)+(b-2)(1.5)]에 상응하는 상대적인 몰 비률의 금속 유기 전구물질화합물을 포함하며, 여기서 0.9≤a≤1, 2≤b≤2.2 및 (c+d)=2이다. 바람직하게, a=0.9, b=2.2, 및 d=2이다. 이와달리, d=0.5이다. 일반적으로, 금속 전구물질 화합물이 크실렌에 용해된 상업적으로 입수가능한 전구물질 용액은 바로 사용이전에 n-부틸 아세테이트로 희석된다. 바람직한 전구물질 용액은 비스무스 2-에틸헥사노에이트, 스트론튬 2-에틸헥사노에이트, 및 탄탈 2-에틸헥사노에이트를 포함하며, 단계 832에서 n-부틸 아세테이트로 1.2몰 농도로 희석된다.
단계 834에서, 웨이퍼(101)는 연무 증착 리액터로 위치되고, 그후 전구물질이 연무 및 리액터로 유동되며, 전구물질이 기판위에 액체 코팅을 형성한다. 단계 836에서, 기판과 액체 코팅은 강유전성 물질(128)의 층을 형성하도록 처리된다. 처리 단계는 진공에 노출, 자외선 방사에 노출, 건조, 가열, 베이킹, 급속 열 처리, 및 어닐링을 포함하는 그룹으로부터 선택된다. 단계 836에서의 처리는 일반적으로 건조, 급속 열 처리("RTP"), 및 어닐링을 포함한다. 건조 단계는 일반적으로 1분동안 160℃에서, 그후 260℃에서 4분동안 수행된다. 만일 사용된다면, 상기 RTP는 일반적으로 100℃/초 램핑율로 725℃에서 30초 동안 수행된다. 로(爐) 어닐링은, 바람직하게 산소 대기에서, 금속 옥사이드 화합물을 결정화시킨다. 어닐링 단계는 60분동안 800℃에서 5l/m의 산소 유동으로 10분 "푸시"와 10분 "풀"로 바람직하게 수행된다. 강유전성 박막(128)은 5nm 내지 500nm, 바람직하게는 30nm 내지 100nm 범위의 두께를 갖는다.
단계 838에서, 공통 플레이트 상부 전극층(130)은 100nm 두께를 갖는 플래티넘으로 만들어져, 종래의 스퍼터링 방법을 사용하여 강유전성 박막(128)위에 증착된다. 단계 840에서, 공통 플레이트 상부 전극층(130)과 강유전성 박막(128)은 패터닝되어, ILD(116)로부터 MOSFET(114)의 채널(109)과 소스(106)상의 부분을 제거하여 FGA 공정과의 간섭을 감소시킨다. 공통 플레이트 상부 전극(130)과 강유전성 박막(128)은 단계 840에서 패터닝되어 그것들은 하부 전극(126)과 강유전성 박막(128)을 포함하는 스택 캐패시터(122)와 하부 전극(226)과 강유전성 박막(228)을 포함하는 스택 캐패시터(222)를 형성한다.
단계 842에서, 독창적인 수소 확산 배리어층(132)용의 최종 액체 MOD 전구물질이 마련된다. 바람직하게, 상기 전구물질은 바람직한 LSMCD 기술과의 활용에 의해 Ta2O5를 형성하기에 적합한, 탄탈 2-에틸헥사노에이트를 포함한다. 연무 증착 방법이 바람직한데, 왜냐하면 상기 액체 전구물질의 증착율과 조성물은 다른 방법에서보다 더 용이하게 제어되어, 배리어층 화합물의 매우 얇은, 균일한 박막의 형성을 가능하게 하기 때문이다. 단계 844에서, 웨이퍼 기판은 연무 증착 리액터에 위치된다. 그후 최종 전구물질의 연무가 형성 및 증착 리액터로 유동되며, 연무가 증착되어 공통 플레이트 상부 전극층위에 전구물질의 액체 코팅을 형성한다. 단계 846에서, 액체 코팅은 처리되어 공통 플레이트 상부 전극(130)과 강유전성 박막(128)을 커버하는 수소 확산 배리어층(132)을 형성한다. 처리 단계는 진공에 노출, 자외선 방사에 노출, 건조, 가열, 베이킹, 급속 열 처리, 및 어닐링을 포함하는 그룹으로부터 선택되는 공정을 포함한다. 단계 846에서의 처리는 일반적으로 건조, 급속 열 처리("RTP"), 및 어닐링을 포함한다. 건조는 일반적으로 1시간동안160℃에서, 그후 260℃에서 4분동안 수행된다. 만일 사용된다면, 상기 RTP는 일반적으로 100℃/초 램핑율로 725℃에서 30초동안 수행된다. 로(爐) 어닐링은, 바람직하게 산소 대기에서, 금속 옥사이드 화합물을 결정화시킨다. 어닐링 단계는 바람직하게 60분동안 800℃에서 5l/m의 산소 유동으로 10분 "푸시"와 10분 "풀"로 수행된다. 단계 848에서, 수소 확산 배리어층(132)은 ILD(116)로부터 MOSFET(114)의 채널(109)과 소스(106)상에 패터닝 및 에칭되어 FGA 공정과의 간섭을 감소시킨다. 수소 확산 배리어층(132)은 5nm 내지 500nm, 바람직하게는 30nm 내지 100nm 범위의 두께를 갖는다. 따라서, 단계 850에서, 메모리 셀(100)은 ILD(136)와 부동층(passivation layer)(142)을 형성하도록 종래의 기술을 사용하여 완결된다. 결국, 수소 어닐링은 단계 852에서 수행되어 결함들을 수선하고 스위치(MOSFET)(114)의 소정의 세미컨덕터 특성을 복원시킨다. 바람직하게, 집적회로의 수소 어닐링(FGA)은 1% 내지 5% H2를 지닌 H2-N2(포밍 가스(forming gas))에서 200℃와 400사이의 온도에서 10 내지 40분의 지속 시간동안 대기압에서 수행된다.
실시예 1
도 11은 발명에 따라 제조된 수소 확산 배리어층을 갖는 예시적인 캐패시터(900)의 개략적인 단면도이다.
일련의 p-형 Si 웨이퍼 기판(902)은 산화되어 실리콘 디옥사이드층(904)을 형성한다. 각 기판(902)은 180℃에서 30분동안 진공 오븐에서 탈수화된다. 그후 300nm 두께를 갖는 하부 플래티넘 전극층(906)은 아르곤 대기, 8mTorr 압력과0.53amps를 사용하여 기판에 스퍼터링-증착되었다. 탈수 베이킹은 180℃에서 30분동안 진공오븐에서 수행되었다. 화학양론식 Sr0.9Bi2.2Ta2O9에 상응하는 상대적인 몰 비율의 스트론튬 2-에틸헥사노에이트, 비스무스 2-에틸헥사노에이트 및 탄탈 2-에틸헥사노에이트를 함유하는 0.2몰 전구물질 용액은 n-부틸 아세테이트 용매를 사용하여 0.14몰 농도로 희석되었다. 0.14몰 전구물질 용액의 제 1 스핀코팅은 1500rpm으로 30초동안 하부 전극에 증착되었다. 이는 고온 플레이트를 사용하여 1분동안 160℃에서, 그후 260℃에서 4분동안 베이킹되었다. 급속 열 처리(RTP)는 100℃/초 램핑율로 725℃에서 30초동안 산소대기에서 수행되었다. 스핀 코팅, 베이킹 및 RTP의 스퀀스가 반복되었다. 각 웨이퍼는 그후 800℃에서 60분동안 5l/m의 O2가스 유동으로 10분 푸시-풀을 사용하여 어닐링되어, 190nm 두께를 갖는 스트론튬 비스무스 탄탈레이트("SBT") 적층 초격자 물질을 형성한다.
다음, 각 웨이퍼는 180℃에서 30분동안 진공오븐에서 탈수되었다. 그후 플래티넘은 8mTorr 압력에서 0.53amps를 사용하여 아르곤 대기에서 스퍼터링-증착되어 200nm 두께를 갖는 상부 전극층(910)을 만든다. 상부 전극층(910), 강유전성 박막(908) 및 하부 전극(06)은 차례로 패터닝 및 에칭되어 대략 400평방 미크론의 상부 표면적을 갖는 개개의 캐패시터(900)를 형성한다. 각 웨이퍼는 그후 700℃에서 30분동안 5l/m의 O2가스 유동으로 10분 푸시-풀하여 어닐링되었다. 예시적인 웨이퍼의 그룹에서, 발명에 따른 수소 확산 배리어층(912)은 도 11에 도시된 것처럼 각 캐패시터(900)를 커버하도록 형성되었다. 크실렌 용매에 탄탈 2-에틸헥사노에이트를 포함하는 초기 전구물질 용액은 n-부틸 아세테이트로 1.4몰 농도로 희석되어 Ta2O5를 형성하기 위한 최종 전구물질을 만든다. 캐패시터들을 포함하는 웨이퍼들은 180℃에서 30분동안 탈수 베이킹에 주어진다. 그후 최종 전구물질의 제 1 스핀-온 층은 2000rpm으로 30초동안 도포된다. 상기 액체 코딩은 고온 플레이트를 사용하여 1분동안 160℃에서, 그후 260℃에서 4분동안 베이킹되었다. 스핀 코팅과 베이킹의 시퀀스가 반복된다. 각 웨이퍼는 그후 700℃에서 30분동안 5l/m의 O2가스 유동으로 10분 푸시-풀을 사용하여 어닐링되어, 40nm 두께를 갖는 Ta2O5의 박막을 형성한다.
그후, ILD(914)는 종래의 스핀-온 글래스 기술을 사용하여 모든 웨이퍼에 형성되었다. 일련의 와이어링 홀(915)과 와이어링 층(916)은 ILD(914)를 통하여, 그리고, 제공된다면, 수소 확산 배리어층(912)을 통하여 형성되어, 상부 전극(910)을 지닌 표면부분(917)에서 전기적 접촉을 허용한다. 결국, 모든 웨이퍼들은 30분동안 450℃ 에서 5l/m의 O2가스 유동으로 10분 푸시-풀을 사용하여 산소 어닐링에 주어진다. 개개의 패터닝된 캐패시터들은 일반적으로 약 400평방 미크론의 표면적을 갖는다. 캐패시터(900)의 표면 부분(917)의 표면적 비율은 일반적으로 집적회로 메모리 캐패시터에서 발견된 비율에 상응한다.
수소 확산 배리어층을 지닌 그리고 지니지 않은, Sr0.9Bi2.2Ta2O9("SBT")의 히스테리시스 곡선이 측정되었다. 그후 모든 캐패시터들은 450℃에서 30분 동안 5% H2를 갖는 H2/N2대기의 FGA 처리에 주어진다. FGA 처리이후, 캐패시터의 박막의 강유전성 특성이 다시 측정되었다. 상기 측정은 약 5개의 상이한 웨이퍼로부터 선택된 약 20개의 개개의 캐패시터에 대해 수행되고, 수소 확산 배리어층을 지닌 그리고 지니지 않은 캐패시터들의 히스테리시스 곡선을 비교함으로써 분극성에 대한 FGA의 효과가 연구되었다. 대표적인 결과는 도 12와 13에 제공된다. 도 12는 어떠한 수소 확산 배리어층도 갖지 않는 SBT-박막 캐패시터에서 전계, 단위 kV/cm,의 함수에 따라 분극, μC/㎠,이 도시된, FGA 이전과 이후에 측정된 히스테리시스 곡선의 그래프이다. 도 13은 독창적인 수소 확산 배리어층을 갖는 SBT 박막 캐패시터에서 전계, 단위 kV/cm,의 함수에 따라 분극, μC/㎠,이 도시된, FGA 이전과 이후에 측정된 히스테리시스 곡선의 그래프이다. 도 12의 그래프는 독창적인 수소 확산 배리어층을 갖지 않는 SBT 캐패시터에서 잔류 분극이 FGA이전 약 18μC/㎠에서 FGA이후 약 10μC/㎠로 감소함을 나타낸다. "잔류 분극"은 2Pr값이며, 이는 수평축에 대해 제로값에서 수직방향의 히스테리시스 곡선으로부터 측정된 절대값이다. 실제 상업적인 집적회로 비휘발성 메모리 적용에 대해, 약 12μC/㎠의 잔류 분극값이 일반적으로 필요하다. 그러므로, 배리어층이 없다면, 상기 분극은 너무 감소되어 그 물질은 상업적 메모리용으로 실용적이지 못하다. 도 13의 그래프는 발명에 따라 수소 확산 배리어층에 의해 커버되는 SBT 캐패시터가 FGA의 결과로 잔류 분극에서 상당한 하락을 격지않음을 나타낸다. 2Pr-값은 FGA이후 실제 메모리에 대한 필요값이상의 약 18μC/㎠을 잔류시킨다.
수소 저하에 대해 집적회로의 강유전성 및 비강유전성, 고유전상수 금속 옥사이드 물질 모두를 보호하기 위해 수소 확산 배리어층의 새로운 조성물이 기술되었다. 또한, 수소에 노출을 허용하며 여전히 양호한 전자적 특성을 지닌 소자가 되는 강유전성 및 유전성 집적회로를 제조하기 위한 방법 및 구조가 기술되었다. 도면에 도시되고 명세서에 기술된 특정 실시예는 예시적인 것이며 하기 청구범위에 기술되는 발명을 제한하도록 해석되지 말아야함이 이해되어야한다. 게다가, 당해 기술의 당업자는 독창적인 개념으로부터 벗어남 없이 기술된 특정 실시예의 무수한 용도와 변형을 만들수 있음은 명백하다. 일부 예에서 인용된 단계들은 상이한 순서로 수행될 수 있으며; 또는 등가의 구조 및 공정들은 기술된 다양한 구조 및 공정과 대체될 수 있음이 또한 명백하다.

Claims (79)

  1. 금속 옥사이드 물질의 유전성 박막(128, 328, 428, 528, 711, 764, 908);
    상기 유전성 박막쪽으로 수소의 확산을 억제시키도록 위치되며, 탄탈 펜트옥사이드, 알루미늄 옥사이드, 텅스텐 옥사이드 및 티타늄 옥사이드를 포함하는 그룹으로부터 선택된 옥사이드를 포함하는 수소 확산 배리어층(132, 332, 432, 532, 720, 750, 770, 912)
    을 포함하는 것을 특징으로 하는 집적회로(100, 200, 300, 400, 500, 700, 740, 900).
  2. 제 1 항에 있어서, 상기 수소 확산 배리어층은 Ta2O5, WO3, Al2O3, 및 TiO2를 포함하는 그룹으로부터 선택되는 금속 옥사이드를 포함하는 것을 특징으로 하는 집적회로.
  3. 제 1 항에 있어서, 상기 수소 확산 배리어층은 Ta2O5를 포함하는 것을 특징으로 하는 집적회로.
  4. 제 1 항에 있어서, 상기 수소 확산 배리어층의 부분은 상기 유전성 박막의 부분 바로 위에 위치되는 것을 특징으로 하는 집적회로.
  5. 제 1 항에 있어서, 상기 수소 확산 배리어층의 부분은 상기 유전성 박막으로부터 측면으로 위치되는 것을 특징으로 하는 집적회로.
  6. 제 1 항에 있어서, 상기 유전성 박막은 측면 부분을 가지며 상기 수소 확산 배리어층은 상기 측면 부분을 커버하는 것을 특징으로 하는 집적회로.
  7. 제 1 항에 있어서, 상기 유전성 박막은 강유전성 물질을 포함하는 것을 특징으로 하는 집적회로.
  8. 제 7 항에 있어서, 상기 강유전성 물질은 ABO3-형 페로브스키트를 포함하는 것을 특징으로 하는 집적회로.
  9. 제 7 항에 있어서, 상기 강유전성 물질은 적층 초격자 물질을 포함하는 것을 특징으로 하는 집적회로.
  10. 제 9 항에 있어서, 상기 적층 초격자 물질은 스트론튬, 비스무스 및 탄탈을 포함하는 것을 특징으로 하는 집적회로.
  11. 제 9 항에 있어서, 상기 적층 초격자 물질은 화학양론식 SraBib(TacNbd)O[9+(a-1)+(b-2)(1.5)]에 상응하는 상대적인 몰 비율의 스트론튬, 비스무스, 탄탈 및 비오브를 포함하며, 여기서 0.9≤a≤1, 2≤b≤2.2, 및 (c+d)=2인 것을 특징으로 하는 집적회로.
  12. 제 11 항에 있어서, d=0인 것을 특징으로 하는 집적회로.
  13. 제 11 항에 있어서, d=0.5인 것을 특징으로 하는 집적회로.
  14. 제 1 항에 있어서, 상기 유전성 박막은 비강유전성, 고-유전상수 물질을 포함하는 것을 특징으로 하는 집적회로.
  15. 제 14 항에 있어서, 상기 유전성 박막은 적층 초격자 물질을 포함하는 것을 특징으로 하는 집적회로.
  16. 제 1 항에 있어서, 하부 전극 및 상부 전극을 더 포함하며, 상기 유전성 박막은 상기 하부 전극과 상부 전극간에 위치되며, 상기 수소 확산 배리어층은 상부 전극 바로 위에 위치되는 것을 특징으로 하는 집적회로.
  17. 제 16 항에 있어서, 하부 확산 배리어층을 더 포함하며, 상기 하부 확산 배리어층은 상기 하부 전극 하부에 배치되는 것을 특징으로 하는 집적회로.
  18. 제 17 항에 있어서, 상기 하부 확산 배리어층은 금속 옥사이드를 포함하는 것을 특징으로 하는 집적회로.
  19. 제 18 항에 있어서, 상기 하부 확산 배리어층은 IrO2를 포함하는 것을 특징으로 하는 집적회로.
  20. 제 18 항에 있어서, 상기 하부 확산 배리어층은 탄탈 펜트옥사이드, 알루미늄 옥사이드, 텅스텐 옥사이드 및 티타늄 옥사이드를 포함하는 그룹으로부터 선택되는 옥사이드를 포함하는 것을 특징으로 하는 집적회로.
  21. 제 1 항에 있어서, 세미컨덕터, 상기 세미컨덕터 기판에 채널 영역, 및 게이트 전극을 더 포함하며, 상기 유전성 박막은 강유전성 물질을 포함하며, 상기 채널 영역 바로 위에 위치되고, 상기 게이트 전극은 상기 유전성 박막 위에 위치되는 것을 특징으로 하는 집적회로.
  22. 제 21 항에 있어서, 상기 유전성 박막은 강유전성 FET 메모리에 포함되는 것을 특징으로 하는 집적회로.
  23. 제 21 항에 있어서, 상기 수소 확산 배리어층은 Ta2O5, WO3, Al2O3, 및 TiO2를 포함하는 그룹으로부터 선택된 금속 옥사이드를 포함하는 것을 특지으로 하는 집적회로.
  24. 제 21 항에 있어서, 상기 수소 확산 배리어층은 Ta2O5를 포함하는 것을 특징으로 하는 집적회로.
  25. 제 21 항에 있어서, 상기 수소 확산 배리어층의 부분은 상기 유전성 박막의 적어도 일 부분 바로 위에 위치되는 것을 특징으로 하는 집적회로.
  26. 제 21 항에 있어서, 상기 수소 확산 배리어층의 부분은 상기 유전성 박막으로부터 측면으로 위치되는 것을 특징으로 하는 집적회로.
  27. 제 21 항에 있어서, 상기 유전성 박막은 측면 부분을 커버하고 상기 수소 확산 배리어층은 상기 측면 부분을 커버하는 것을 특징으로 하는 집적회로.
  28. 제 21 항에 있어서, 상기 강유전성 물질은 ABO3-형 페로브스키트를 포함하는것을 특징으로 하는 집적회로.
  29. 제 21 항에 있어서, 상기 강유전성 물질은 적층 초격자 물질을 포함하는 것을 특징으로 하는 집적회로.
  30. 제 29 항에 있어서, 상기 적층 초격자 물질은 스트론튬, 비스무스 및 탄탈을 포함하는 것을 특징으로 하는 집적회로.
  31. 제 30 항에 있어서, 상기 적층 초격자 물질은 화학양론식 SraBib(TacNbd)O[9+(a-1)+(b-2)(1.5)]에 상응하는 상대적인 몰 비율의 스트론튬, 비스무스, 탄탈 및 니오브를 포함하며, 여기서 0.9≤a≤1, 2≤b≤2.2, 및 (c+d)=2인 것을 특징으로 하는 집적회로.
  32. 제 21 항에 있어서, 상기 세미컨덕터 기판에 도핑 영역을 더 포함하며, 상기 수소 확산 배리어층은 상기 도핑 영역 바로 위에 있지 않는 것을 특징으로 하는 집적회로.
  33. 제 21 항에 있어서, 상기 유전성 박막과 상기 채널 영역간에 위치되는 게이트 절연층을 더 포함하는 것을 특징으로 하는 집적회로.
  34. 제 33 항에 있어서, 상기 게이트 절연층은 탄탈 펜트옥사이드, 알루미늄 옥사이드, 텅스텐 옥사이드 및 티타늄 옥사이드를 포함하는 그룹으로부터 선택되는 옥사이드를 포함하는 것을 특징으로 하는 집적회로.
  35. 환원 공정에 노출될 때 개선되는 전기적 특성을 갖는 제 1 전자 엘리먼트;
    환원 공정에 노출될 때 저하되는 전기적 특성을 갖는 제 2 전자 엘리먼트;
    상기 환원 공정으로부터 보호하도록 상기 제 2 엘리먼트를 완전히 뒤덮으며 상기 환원 공정에 노출되는 상기 제 1 엘리먼트를 남겨놓는 비-전도성 배리어층
    을 포함하는 것을 특징으로 하는 집적회로.
  36. 제 35 하에 있어서, 상기 제 1 전자 엘리먼트는 트랜지스터인 것일 특징으로 하는 집적회로.
  37. 제 35 항에 있어서, 상기 제 2 전자 엘리먼트는 캐패시터인 것을 특징으로 하는 집적회로.
  38. 제 37 항에 있어서, 상기 집적회로는 유전층과, 상기 유전층을 뒤덮는 상부 전극을 구비하는 복수의 캐패시터를 포함하며, 상기 상부 전극은 상기 복수의 캐패시터에 공통인 단일, 연속의 공통 전도층에 의해 형성되는 것을 특징으로 하는 집적회로.
  39. 제 38 항에 있어서, 각각의 상기 캐패시터에서 상기 유전층은 상기 복수의 캐패시터에 공통인 단일, 연속의 유전층에 의해 형성되는 것을 특징으로 하는 집적회로.
  40. 제 38 항에 있어서, 상기 제 1 전자 엘리먼트는 트랜지스터이되, 복수의 트랜지스터이며, 각각의 상기 트랜지스터들은 복수의 캐패시터중 하나와 연관되며, 각각의 상기 캐패시터는 그 연관 트랜지스터로부터 측면으로 대치되어 상기 트랜지스터 바로 위에 위치되지 않는 것을 특징으로 하는 집적회로.
  41. 제 37 항에 있어서, 상기 제 1 전자 엘리먼트는 트랜지스터이며 상기 캐패시터는 상기 트랜지스터로부터 측면으로 대치되어 상기 트랜지스터의 임의의 부분 바로 위에 위치되지 않는 것을 특징으로 하는 집적회로.
  42. 제 37 항에 있어서, 상기 캐패시터는 측면 부분을 가지며 상기 비-전도성 환원 공정 배리어층은 상기 측면 부분의 측면으로 더 위치되는 것을 특징으로 하는 집적회로.
  43. 제 35 항에 있어서, 상기 배리어층은 탄탈 펜트옥사이드, 알루미늄 옥사이드, 텅스텐 옥사이드 및 티타늄 옥사이드를 포함하는 그룹으로부터 선택된 옥사이드를 포함하는 것을 특징으로 하는 집적회로.
  44. 제 35 항에 있어서, 상기 제 2 전자 엘리먼트는 강유전성 물질을 포함하는 것을 특징으로 하는 집적회로.
  45. 제 44 항에 있어서, 상기 강유전성 물질은 ABO3-형 페로브스키트를 포함하는 것을 특징으로 하는 집적회로.
  46. 제 44 항에 있어서, 상기 강유전성 물질은 적층 초격자 물질을 포함하는 것을 특징으로 하는 집적회로.
  47. 제 46 항에 있어서, 상기 적층 초격자 물질을 스트론튬, 비스무스 및 탄탈을 포함하는 것을 특징으로 하는 집적회로.
  48. 제 46 항에 있어서, 상기 적층 초격자 물질은 화학양론식 SraBib(TacNbd)O[9+(a-1)+(b-2)(1.5)]에 상응하는 상대적인 몰 비율의 스트론튬, 비스무스, 탄탈 및 니오브를 포함하며, 여기서 0.9≤a≤1, 2≤b≤2.2, 및 (c+d)=2인 것을 특징으로 하는 집적회로.
  49. 제 48 항에 있어서, d=0인 것을 특징으로 하는 집적회로.
  50. 제 48 항에 있어서, d=0.5인 것을 특징으로 하는 집적회로.
  51. 제 35 항에 있어서, 상기 제 2 전자 엘리먼트는 비강유전성, 고-유전상수 물질을 포함하는 것을 특징으로 하는 집적회로.
  52. 제 51 항에 있어서, 상기 비강유전성, 고-유전상수 물질은 적층 초격자 물질과 ABO3-형 페로브스키트 물질를 포함하는 그룹으로부터 선택된 물질을 포함하는 것을 특징으로 하는 집적회로.
  53. 하부 전극;
    공통 플레이트 상부 전극;
    상기 하부 전극과 공통 플레이트 상부 전극간에 배치되는 유전성 박막; 및
    상기 유전성 박막을 완전히 뒤덮는 수소 확산 배리어층
    을 포함하는 것을 특징으로 하는 집적회로.
  54. 제 53 항에 있어서, 상기 수소 확산 배리어층은 상기 유전성 박막으로부터측면으로 더 위치되는 것을 특징으로 하는 집적회로.
  55. 제 53 항에 있어서, 상기 하부 전극 하에 배치되는 하부 확산 배리어층을 더 포함하는 것을 특징으로 하는 집적회로.
  56. 제 53 항에 있어서, 복수의 하부 전극을 더 포함하며, 상기 유전성 박막은 상기 하부 전극과 공통 플레이트 상부 전극간에 배치되는 것을 특징으로 하는 집적회로.
  57. 제 56 항에 있어서, 상기 유전성 박막은 상기 하부 전극중 하나와 공통 플레이트 상부 전극간에 위치되는 복수의 캐패시터 부분을 가지며, 상기 수소 확산 배리어층은 각각의 상기 캐패시터 부분을 완전히 뒤덮는 것을 특징으로 하는 집적회로.
  58. 제 57 항에 있어서, 상기 수소 확산 배리어층은 각각의 상기 캐패시터 부분위에서 연속적인 것을 특징으로 하는 집적회로.
  59. 제 58 항에 있어서, 복수의 하부 확산 배리어층을 더 포함하며, 상기 하부 확산 배리어층은 상기 하부 전극하에 배치되는 것을 특징으로 하는 집적회로.
  60. 하부 전극;
    상부 전극;
    상기 하부 전극과 상부 전극간에 배치되는 유전성 박막; 및
    상기 유전성 박막의 하부를 형성하며, 탄탈 펜트옥사이드, 알루미늄 옥사이드, 텅스텐 옥사이드, 티타늄 옥사이드 및 이리듐 옥사이드를 포함하는 그룹으로부터 선택된 옥사이드를 포함하는 확산 배리어층
    을 포함하는 것을 특징으로 하는 집적회로.
  61. 제 60 항에 있어서, 상기 확산 배리어층은 Ta2O5, WO3, Al2O3, TiO2, 및 IrO2를 포함하는 그룹으로부터 선택된 금속 옥사이드를 포함하는 것을 특징으로 하는 집적회로.
  62. 제 60 항에 있어서, 상기 확산 배리어층은 Ta2O5를 포함하는 것을 특징으로 하는 집적회로.
  63. 제 60 항에 있어서, 상기 확산 배리어층은 상기 하부 전극의 하부에 형성되는 것을 특징으로 하는 집적회로.
  64. 기판을 제공하는 단계;
    유전성 박막을 형성하는 단계; 및
    상기 유전성 박막쪽으로 수소의 확산을 억제하도록 배치되며, 탄탈 펜트옥사이드, 알루미늄 옥사이드, 텅스텐 옥사이드 및 티타늄 옥사이드를 포함하는 그룹으로부터 선택된 옥사이드를 포함하는 수소 확산 배리어층을 형성하는 단계
    를 포함하는 집적회로를 제조하는 방법.
  65. 제 64 항에 있어서, 상기 수소 확산 배리어층을 형성하는 단계는,
    상기 수소 확산 배리어층의 액체 전구물질을 제공하는 단계; 및
    상기 수소 확산 배리어층을 형성하도록 상기 액체 전구물질을 이용하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  66. 제 65 항에 있어서, 상기 액체 전구물질을 이용하는 단계는: 상기 기판에 액체 전구물질을 도포하는 단계; 및 상기 수소 확산 배리어층을 형성하도록 기판을 처리하는 단계를 포함하는 것을 특징으로 하는 방법.
  67. 제 66 항에 있어서, 상기 액체 전구물질을 도포하는 단계는: 상기 액체 전구물질의 연무를 형성하는 단계; 및 상기 연무를 상기 기판에 액체 코팅으로 증착시키는 단계를 포함하는 것을 특징으로 하는 방법.
  68. 제 66 항에 있어서, 상기 처리 단계는: 진공에 노출, 자외선 방사에 노출, 건조, 가열, 베이킹, 급속 열 처리, 및 어닐링을 포함하는 그룹으로부터 선택된 공정을 포함하는 것을 특징으로 하는 방법.
  69. 제 65 항에 있어서, 상기 액체 전구물질은 금속 베타-디케토네이트, 금속 포리알콕시드, 금속 디피발로일메타네이트(dipivaloylmethanates), 금속 시클로펜타디에닐, 금속 알콜시카르복시레이트, 금속 카르복시레이트, 금속 알콕시드, 금속 에틸헥사네이트, 금속 옥타노네이트, 및 금속 네오데카노에이트(neodecanoates)를 포함하는 그룹으로부터 선택된 금속 유기 전구물질 화합물을 포함하는 것을 특징으로 하는 방법.
  70. 제 69 항에 있어서, 상기 액체 전구물질은 금속 2-에틸헥사노에이트를 포함하는 것을 특징으로 하는 방법.
  71. 제 70 항에 있어서, 상기 액체 전구물질은 탄탈 2-에틸헥사노에이트, 텅스텐 2-에틸헥사노에이트, 및 알루미늄 2-에틸헥사노에이트를 포함하는 그룹으로부터 선택된 화합물을 포함하는 것을 특징으로 하는 방법.
  72. 기판을 제공하는 단계; 확산 배리어층을 형성하는 단계; 및 상기 확산 배리어층위에 유전성 박막을 형성하는 단계를 포함하는 집적회로를 제조하는 방법에 있어서,
    상기 확산 배리어층을 형성하는 단계는:
    하부 확산 배리어층의 액체 전구물질을 제공하는 단계;
    상기 액체 전구물질의 연무를 형성시키고 상기 연무를 상기 기판에 증착시키는 단계; 및
    상기 확산 배리어층을 형성시키도록 상기 연무를 처리하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  73. 제 72 항에 있어서, 상기 액체 전구물질은 금속 베타-디케토네이트, 금속 폴리알콕시드, 금속 디파볼로일메타네이트, 금속 시클로펜타디에닐, 금속 알콕시카르복시레이트, 금속 카르복시레이트, 금속 알콕시드, 금속 에틸헥사노에이트, 금속 옥타노에이트, 및 금속 네오데카노에이트를 포함하는 그룹으로부터 선택된 금속 유기 전구물질 화합물을 포함하는 것을 특징으로 하는 방법.
  74. 제 72 항에 있어서, 상기 액체 전구물질은 IrO2를 형성하기에 적합한 금속 유기 전구물질 화합물을 포함하는 것을 특징으로 하는 방법.
  75. 제 74 항에 있어서, 상기 액체 전구물질은 이리듐 2-에틸헥사노에이트를 포함하는 것을 특징으로 하는 방법.
  76. 기판을 제공하는 단계; 이리듐 옥사이드를 포함하는 확산 배리어층을 형성하는 단계; 및 유전성 박막을 형성하는 단계를 포함하는 집적회로를 제조하는 방법에 있어서,
    상기 확산 배리어층을 형성하는 단계는:
    이리듐 옥사이드용 액체 전구물질을 제공하는 단계;
    상기 확산 배리어층을 형성하도록 상기 액체 전구물질을 이용하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  77. 제 76 항에 있어서, 상기 액체 전구물질은 이리듐 베타-디케노에이트, 이리듐 폴리알콕시드, 이리듐 디파볼로일메타네이트, 이리듐 시클로펜타노에이트, 이리듐 옥타노에이트, 및 이리듐 네오데카노에이트를 포함하는 것을 특징으로 하는 방법.
  78. 제 77 항에 있어서, 상기 액체 전구물질은 이리듐 2-에틸헥사노에이트를 포함하는 것을 특징으로 하는 방법.
  79. 제 75 항에 있어서, 상기 액체 전구물질은 IrO2를 형성시키기에 적합한 유기 전구물질 화합물을 포함하는 것을 특징으로 하는 방법.
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