CN1358326A - 高介电常数的金属氧化物薄膜 - Google Patents

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Abstract

一种高介电常数绝缘体,包含选自以下的金属氧化物薄膜:钨－青铜－型氧化物、烧绿石－型氧化物、以及Bi2O3与选自以下的氧化物的组合:钙钛矿－型氧化物和烧绿石－型氧化物。一种实施方式含有化学计量通式AB2O6、A2B2O7和A2Bi2B2O10所代表的金属氧化物,其中A代表选自以下金属的A－位原子:Ba、Bi、Sr、Pb、Ca、K、Na和La;并且B代表选自以下金属的B－位原子:Ti、Zr、Ta、Hf、Mo、W和Nb。优选这些金属氧化物是(BaxSr1－x)(TayNb1－y)2O6,其中0≤x≤1.0且0≤y≤1.0;(BaxSr1－x)2(TayNb1－y)2O7,其中0≤x≤1.0且0≤y≤1.0和(BaxSr1－x)2Bi2(TayNb1－y)2O10,其中0≤x≤1.0且0≤y≤1.0。本发明的薄膜的相对介电常数≥40,优选为约100。本发明的金属氧化物的Vcc值接近0。Tcc值<1000ppm,优选<100ppm。

Description

高介电常数的金属氧化物薄膜
                     发明领域
本发明通常涉及集成电路中具有最佳化学计量式的金属氧化物材料，它们具有实质上不依赖电压和温度的高的介电常数、电容和其它电性能。
                      背景技术
众所周知，需要一种高介电常数的材料，从而适合用作集成电路和相关领域中的电荷存储介质，例如微波整体集成电路(MMIC)中的旁路电容器。在集成电路中用于存储电荷的最常用的电介质是二氧化硅，它的介电常数为约4。用于存储电荷的其它普通电介质，如Si3N4、Al2O3和Ta2O5，也具有4-20的低介电常数。使用这种材料的存储电容器必需大的面积，以便提供现有技术的集成电路中所需的电容值。这样大的面积很难在集成电路或MMIC中获得高的电容元件密度。然而，使用在集成电路中提供这种介电常数的其它材料已受到以下事实的阻碍：具有高介电常数的常用材料经常具有不理想的性能。例如，已知例如钛酸铅锆(PZT)的铁电材料具有高的介电常数，因此已提议作为高介电常数存储器的候选。然而，本领域技术人员都知道，由于铁电材料在强制电压下产生大的转换电荷，该转换电荷将掩盖DRAM用作存储器存储介质的常规线性电荷，因此不应将这些铁电材料用于高介电常数DRAM。参见O.Auciello，J.F.Scott和R. Ramesh，＂The Physics of Ferroelectric Memories＂，PhysicsToday，第51卷第7期，1998年7月，第22-27页，特别是第24页的“方框1”。并且，PZT和其它高电介材料显示出介电常数对温度和外加电压的显著、非线性依赖性。如果将其用作电容器电介质或旁路电容器，该材料使得电容值随温度和电压而变化。由于集成电路的有效操作要求电性能具有特定值，丙炔集成电路应该能够在整个温度和电压范围内操作，因此电性能随温度和电压变化的材料在集成电路和MMIC中是不理想的。PZT和其它高介电的材料经常具有不依比例决定的电性能；即，当该材料变薄时这些性能发生显著变化。这种依比例决定的缺陷会对难以满足的加工提出苛刻的要求，并且随着它们加工得越密集需要大规模设计电路。因此，特别需要有一种高介电常数的材料，其电性能依比例决定并且实质上不依赖温度和电压。
通常可用于集成电路的高介电常数电容器也是有用的，例如可用于金属氧化物半导体场效应晶体管(MOSFET)、铁电场效应晶体管(铁电FET)和其它晶体管中的栅电介膜；作为缓冲层，用于防止某些材料之间不想要的相互作用；作为扩散阻挡层，用于防止元素从一层扩散到另一层；以及作为中间层电介质。在每一种这些应用中，材料具有不随温度和电压而变化的电子值是有用的。此外，每一种这些应用都具有其它电要求。如果高电介质在MOSFET、铁电FET和其它晶体管中的栅绝缘体膜中有效，由于在该应用中它必需满足多重，经常是相矛盾的要求，因此特别难以预料。相对温度、电压和厚度变化，除了具有平的电容之外，它们必需具有低的漏电流和高的击穿电压，作为栅电压的功能时它们不一定改变晶体管的阈电压，并且它们相对电荷注入时必需是一有效的阻挡层。缓冲层必需于它们缓冲的材料和围绕集成电路的材料都相容。扩散阻挡层必需有效地防止特定元素在高温时移动，并且本身不一定包括可以移动的元素。中间层电介质必需具有低的漏电流并具有高的击穿电压。当集成电路变小时，由于材料厚度降低并且不同材料之间的距离收缩，因此所有上面的要求将变得越来越苛刻。介电常数大于20且不具有有问题的性能的材料的缺乏，被认为是高密度集成电路存储器的严重障碍之一。
最近，可商购获得铁电存储器，特别是铁电随机存取存储器(FERAM)。尽管实际FERAM还没有达到DRAM的密度，但是在该领域的快速发展暗示着这些存储器不久就可以与DRAM竞争。由于这些存储器如DRAM，最适合用于温度和电压可以发生很大变化的环境中，因此电性能依比例决定并且实质上不依赖温度和电压的铁电材料是非常有用的。
                     发明概述
通过提供一加入了金属氧化物薄膜的集成电路，本发明解决了上述问题，其中该薄膜的电性能对电压和温度的依赖性低。本发明还提供了一种形成金属氧化物薄膜的液体前体，其中该薄膜的电性能依比例决定并且对电压和温度的依赖性低。此外，本发明提供了一种方法，包括：向集成电路基片涂敷液体前体，并处理所涂敷的前体，从而形成电性能对电压和温度的依赖性低的金属氧化物薄膜。优选该金属氧化物为高介电常数材料，最优选它不是铁电材料。然而，这些材料中一些为铁电材料，并且因此可将其用于铁电设备如FERAM中。
本发明的一个实施方式是一种集成电路，含有高介电常数金属氧化物绝缘体薄膜或铁电金属氧化物薄膜，其中所述金属氧化物选自：钨-青铜-型氧化物、烧绿石-型氧化物、以及中间层氧化物与选自以下的氧化物的组合：烧绿石-型氧化物和钨-青铜-型氧化物。典型地，该中间层氧化物是Bi2O3。
在本发明的一个实施方式中，金属氧化物具有由选自以下通式表示的化学计量式：AB2O6、A2B2O7和A2Bi2B2O10，其中A代表选自以下金属的A-位原子：Ba、Bi、Sr、Pb、Ca、K、Na和La；并且B代表选自以下金属的B-位原子：Ti、Zr、Ta、Hf、Mo、W和Nb。
本发明的集成电路含有厚度优选为1纳米(nm)-500nm的金属氧化物薄膜。本发明的金属氧化物材料优选为非铁电材料并具有相当高的介电常数，即介电常数值ε20为20或更高。它显示出电容对温度和外加电压的依赖性可忽略不计，即具有低的Vcc值和低的Tcc值。这些材料的典型应用是作为DRAM的电容器中的电介质，包括铁电FET的晶体管的栅电介质；作为防止某些材料之间不想要的相互作用的缓冲层，特别是层状超点阵材料和半导体；作为防止元素从一层扩散到另一层的扩散阻挡层；以及作为中间层电介质。按照本发明的一些材料是铁电材料，并且这些材料的典型应用是作为集成电路铁电随机存取存储器(FERAM)中的存储单元或者作为铁电FET中的铁电栅。
按照本发明一个实施方式的液体前体含有形成选自以下金属氧化物的相当摩尔比的金属原子：钨-青铜-型氧化物、烧绿石-型氧化物、中间层氧化物如Bi2O3与选自以下的氧化物的组合：烧绿石-型氧化物和钨-青铜-型氧化物。在本发明的一个实施方式中，液体前体含有具有由选自以下通式表示的化学计量式的金属原子：AB2O6、A2B2O7和A2Bi2B2O10，其中A代表选自以下金属的A-位原子：Ba、Bi、Sr、Pb、Ca、K、Na和La；并且B代表选自以下金属的B-位原子：Ti、Zr、Ta、Hf、Mo、W和Nb。
本发明方法的一个实施方式包括以下步骤：提供一基片；提供一形成上面讨论的金属氧化物薄膜的液体前体；将该液体前体涂敷到基片上，从而在该基片上形成一液体涂层；和处理该液体涂层，从而形成所需金属氧化物的固体薄膜。涂敷步骤可以包括在基片上旋涂该前体的液体涂层、雾沉积、浸涂或其它液体涂敷法。处理步骤可以包括一种选自以下的方法：暴露于真空、暴露于紫外线、干燥、加热、烘烤、快速热处理和退火。本方法的一个实施方式包括提供一以相应于添加到钙钛矿或烧绿石-型氧化物的前体的中间层氧化物如Bi2O3的相当摩尔比的含有金属原子的液体前体。
该材料的优异性能和该材料的非常薄的膜在广泛的温度和电压下保持这些性能的能力使本发明对集成电路特别重要，但是对任何类型的电荷存储设备也是很重要。通过阅读并结合附图，本发明的许多其它特征、目的和优点将从以下描述中变得显而易见。
                     附图简述
图1是本发明的集成电路电容器的横截面图；
图2是其中可以加入图1的集成电路电容器的DRAM单元的横截面图；
图3描述了金属氧化物薄膜含有将金属氧化物与氧化铋交替组合的虚拟堆叠结构的集成电路设备；
图4描述了金属氧化物薄膜含有将金属氧化物与氧化铋交替组合的实际堆叠结构的集成电路设备；
图5是显示形成含有本发明金属氧化物薄膜的电容器的方法的一个优选实施方式的流程图；
图6是通过实施例4的方法制备的本发明的SrTa2O6电容器中以单位F/μm2测定的电容相对外加电压的图；
图7是对图6的电容器测定的漏电流相对外加电压的图；
图8是由实施例4的方法制备的具有不同厚度的SrTa2O6的极化强度值(μC/cm2)相对外加电场(kV/cm)的图；
图9是对实施例4的方法制备的厚度为2000的SrTa2O6薄膜测定的相对介电常数εr相对频率的图；
图10是对实施例4的方法制备的厚度为2000的SrTa2O6薄膜在10kHz下测定的相对介电常数εr相对温度的图；
图11是对实施例4的方法制备的本发明SrTa2O6电容器测定的相对介电常数εr相对厚度()的图；
图12是DRAM存储单元的横截面图，该存储单元的本发明的不导电的扩散阻挡层的FET中含有高介电常数栅绝缘体，并且在其电极之间含有高介电常数绝缘体的存储电容器以及在其底电极和半导体基片之间含有导电的扩散阻挡层；
图13显示了描述与FET有关的各种电接触的本发明铁电FET的一个优选实施方式的横截面图；
图14是本发明的MFMISFET的横截面图；
图15是描述本发明的FET中FET的MIS部分比FET的MFM部分具有大的面积的横截面图；
图16是描述了呈现本发明FET中许多不同形式之一的本发明另一FET的横截面图；和
图17是显示了一种形成包括由本发明材料制成的栅绝缘体的DRAM存储单元，例如图12的DRAM存储单元的本发明优选方法的流程图。
                优选实施方式的描述
本文中的术语“金属氧化物”意思是通式AaBbOo或AaSsBbOo的材料，其中A、B和S都是阳离子，O是阴离子氧。该术语打算包括A和B代表多种元素的材料；例如，它包括通式A′A″B2O6、A(B′B″)2O6、(A′A″)(B′B″)2O6、A′A″AB2O6等的材料，其中A、A′、A″、A、B、B′和B″是不同的金属元素。优选A、A′、A″、A等选自以下金属：Ba、Bi、Sr、Pb、Ca和La，并且称之为A-位原子；B、B′、B″等是选自以下的金属：Ti、Zr、Ta、Hf、Mo、W和Nb。B、B′、B″等在本文都统称为B-位原子。通式中的S-位元素在本文中称之为中间层元素，并且经常代表元素铋Bi。A-位和B-位材料可以用如上所述的几种等价材料自由交换。在通式AA′B2O6的材料中，A-原子和A′-原子占晶格中A-位的相对量可以变化，但是，如上所述，A-位原子的总量相对B-位原子和氧原子是固定的。这些相对量可以通式(A1-xA′x)B2O6表示，它表明当有2个B-位原子和6个氧原子时，A-位原子的总量等于1(1-x+x＝1)。因此，尽管A-位原子和B-位原子的总量是由该化学计量的平衡式固定的，但是A和A′原子的相对量分别是以＂1-x＂和＂x＂表示的。同理可得有3个或多个A-位元素、或者有多个B-位或S-位元素的情形。
在一定意义上，用于代表本发明金属氧化物的通式不总是绝对精确，在金属氧化物固体薄膜中的氧阴离子的实际量将随金属阳离子的实际化合价值而变化。例如，Ta-原子和Nb-原子的主要化合价值是+5，而Ti-原子的通常化合价值是+4。当B-位原子是Ta时，化学计量通式A2B2O7是电平衡的，例如(BaxSr1-x)2(TayNb1-y)2O7。另一方面，如果B-位原子是Ti-原子时，正如化合价值所确定的，由于金属阳离子和氧阴离子的相对量必需为电平衡，因此氧的实际相对量略低于该通式中所表示的。在特定类化学物质的液体前体中，金属原子与前体原子组分(除氧外)的相当摩尔比经常以与所需化学物质种类的化学计量式中表示的相同比例出现。例外是存在元素如铋，它形成高挥发性化合物，并因此可以在与生产固体薄膜相关的加热步骤中减少。通常将前体中的金属原子结合到各种前体化合物中，这些前体化合物在涂敷到集成电路基片上之后在处理过程中彼此相互反应。
可以将本文中的术语“化学计量式”既用于金属氧化物材料的固体薄膜，又用于形成一材料的前体中。当将其用于固体薄膜时，它指的是显示最终固体薄膜中每一元素的实际相对量的通式。当将其用于前体时，它指的是前体中金属与前体化学元素(除氧外)的摩尔比。“平衡的”化学计量式是一种仅每一种元素就足够形成金属氧化物的完全结晶结构，晶格中的所有位置被占据，尽管在实际应用中该晶体在室温下总是有一些缺陷。这里公开的化学式代表了液体前体的薄膜中原子的化学计量。它们不是特定结晶结构或化合物的必需平衡的化学计量式。
正如M.E. Lines和A.M. Glass，Clarendon Press，Oxford(1977)在＂Principles and Applications of Ferroelectrics and Related Materials＂一书中所述的，命名为“钙钛矿”的一类金属氧化物可以由化学计量通式ABO3表示，其中A为一价或二价金属原子，B是四价或五价金属。晶体钙钛矿结构可以一系列立方体型排列的BO6八面体看到。另一类金属氧化物形成ABO3-型氧-八面体结晶结构，它与四角形钨青铜特别相近。具有通式AB2O6(及其复合体，例如(BaxSr1-x)5Ta10O30)的这些金属氧化物已知为钨-青铜-型氧化物。本发明的一个实施方式可以包括在集成电路设备中的钨-青铜-型氧化物薄膜。另一方面，本发明可以描述为包括具有通式AB2O6的金属氧化物薄膜，其中A代表选自以下金属的A-位原子：Ba、Bi、Sr、Pb、Ca、K、Na和La；并且B代表选自以下金属的B-位原子：Ti、Zr、Ta、Hf、Mo、W和Nb。本文使用的术语“钨-青铜”或“钨-青铜-型”包括已知具有钨-青铜-型结构的所有化合物以及具有上面通式的所有化合物，而不论这些化合物实际上是否具有钨-青铜-型结构。当该金属氧化物具有通式AB2O6时，它优选选自包括(BaxSr1-x)(TayNb1-y)2O6的金属氧化物，其中0≤x≤1.0且0≤y≤1.0。本发明的另一类金属氧化物是烧绿石-型氧化物，它具有通式A2B2O7。本发明的一个实施方式包括具有通式A2B2O7的薄膜，其中A代表选自以下金属的A-位原子：Ba、Bi、Sr、Pb、Ca、K、Na和La；并且B代表选自以下金属的B-位原子：Ti、Zr、Ta、Hf、Mo、W和Nb。本文所用的术语“烧绿石”或“烧绿石-型”包括已知具有烧绿石-型结构的所有化合物以及具有上面通式的所有化合物，而不论这些化合物是否具有烧绿石-型结构。当金属氧化物具有通式A2B2O7时，优选它选自包括(BaxS1-属氧化物具有通式A2B2O7时，优选它选自包括(BaxS1-x)2(TayNb1-y)2O7的金属氧化物，其中0≤x≤1.0且0≤y≤1.0。钙钛矿和烧绿石-型化合物可以是铁电材料或抗铁电材料。据信这些钨-青铜-型化合物经常为铁电材料。
在本发明的一个实施方式中，集成电路含有金属氧化物薄膜，它是中间层氧化物与选自钙钛矿和烧绿石-型氧化物的氧化物的组合。中间层氧化物是含有选自以下中间层元素的金属原子的氧化物：Bi、Sc、Y、La、Sb、Cr和Tl。优选它是氧化铋，Bi2O3。如图3所述的本发明的一个实施方式，包括一虚拟堆叠结构，它含有与钙钛矿或烧绿石-型氧化物层交替的中间层氧化物层，优选Bi2O3层。该结构典型地是通过向含有金属原子的基片上涂敷一前体形成的，前体经过处理和退火之后该金属原子的相对量足以使其形成层状结构。形成虚拟堆叠结构的前体含有相应于中间层氧化物通式，优选Bi2O3的金属原子以及相应于钙钛矿或烧绿石-型氧化物的化学计量式的金属原子的组合部分。然而，本发明不包括1996年5月21日授予Paz de Araujo等人的US5519234中公开的称之为层状超点阵材料的虚拟堆叠结构。
在图4所示的另一实施方式中，金属氧化物薄膜包括一实际堆叠结构，其中一层钙钛矿、钨-青铜-型或烧绿石-型金属氧化物与中间层氧化物，优选氧化铋的交替层具有一界面。该结构是通过单独沉积每一交替层，然后将其退火以形成薄膜来形成的。
在本发明的一特定实施方式中，烧绿石-型氧化物具有化学通式A2B2O7，其中A代表选自以下金属的A-位原子：Ba、Bi、Sr、Pb、Ca、K、Na和La；并且B代表选自以下金属的B-位原子：Ti、Zr、Ta、Hf、Mo、W和Nb。优选该烧绿石-型氧化物为(BaxSr1-x)2(TayNb1-y)2O7，其中0≤x≤1.0且0≤y≤1.0，并优选(BaxSr1-x)Ta2O7。当烧绿石-型氧化物具有化学通式A2B2O7，并且它与中间层氧化物Bi2O3组合时，那么所得组合具有通式A2Bi2B2O10。当该烧绿石-型氧化物是(BaxSr1-x)2(TayNb1-y)2O7时，其中0≤x≤1.0且0≤y≤1.0，那么与氧化铋的所得组合是具有组成(BaxSr1-x)2(TayNb1-y)2O10的薄膜，其中0≤x≤1.0且0≤y≤1.0。
典型地，本发明的集成电路含有厚度为1nm-500nm，优选为30nm-200nm的金属氧化物薄膜。本发明的金属氧化物薄膜可用作集成电路中部分存储单元，例如作为DRAM单元中的电容器电介质；作为晶体管如MOSFET的栅电介质；作为缓冲层、扩散阻挡层和中间层电介质。在本发明的一个典型实施方式中，集成电路含有一电容器，它包括第一电极、第二电极和位于第一电极和第二电极之间的高介电常数绝缘体薄膜，其中所示高介电常数绝缘体含有本发明的金属氧化物材料。
术语“缓冲”和“扩散阻挡层”有时在本领域中可交换地使用。在本文中，术语“缓冲”是指较常规的，并且包括扩散阻挡层的所有功能，以及其它功能，尽管术语“扩散阻挡层”较窄，并且仅包括提供阻挡化学元素或化合物扩散的功能。
本发明的金属氧化物材料具有20或更高，优选约100的相当大的介电常数值ε20。它显示出电容对温度和外加电压的依赖性可忽略不计，在电子领域，通常将电容对温度的依赖性的测定作为电容温度系数Tcc，它定义为单位摄氏度的电容变化速度。通常将电容对电压的依赖性的测定作为电容电压系数Vcc，它定义为单位定义的电容变化速度。金属氧化物材料具有广泛的温度范围操作性。一些测定电容器的电容温度系数Tcc在20-140℃的温度范围内不超过100ppm。所有测定电容器的电容电压系数Vcc在外加电压为0至±5伏特内不超过±1％。本发明的一些金属氧化物材料可以具有铁电或抗铁电性能。
因此，本发明提供了一种在集成电路中制备金属氧化物绝缘体的液体前体，该前体含有金属原子，当这些原子与氧结合时其相当摩尔比足够形成钨-青铜-型氧化物。具体地说，本发明提供了通式为AB2O6的金属氧化物的液体前体，其中A代表选自以下金属的A-位原子：Ba、Bi、Sr、Pb、Ca、K、Na和La；并且B代表选自以下金属的B-位原子：Ti、Zr、Ta、Hf、Mo、W和Nb。当金属氧化物具有通式AB2O6时，它优选选自包括(BaxSr1-x)(TayNb1-y)2O6的金属氧化物，其中0≤x≤1.0且0≤y≤1.0。本发明还提供了一种在集成电路中制备金属氧化物绝缘体的液体前体，该前体含有金属原子，其相当摩尔比足够形成具有化学通式A2B2O7的烧绿石-型氧化物，其中A代表选自以下金属的A-位原子：Ba、Bi、Sr、Pb、Ca、K、Na和La；并且B代表选自以下金属的B-位原子：Tl、Zr、Ta、Hf、Mo、W和Nb。本发明还提供了一种在集成电路中制备金属氧化物绝缘体的液体前体，该前体含有金属原子，当这些原子与氧结合时其相当摩尔比相应于中间层氧化物，优选Bi2O3与钙钛矿或烧绿石-型氧化物的组合。所得氧化物据信具有一含有金属氧化物层，并交替有氧化铋层的虚拟堆叠结构。在本发明的一个特定实施方式中，该烧绿石-型氧化物具有化学通式A2B2O7，其中A代表选自以下金属的A-位原子：Ba、Bi、Sr、Pb、Ca、K、Na和La；并且B代表选自以下金属的B-位原子：Tl、Zr、Ta、Hf、Mo、W和Nb。优选该烧绿石-型氧化物是(BaxSr1-x)2(TayNb1-y)2O7，其中0≤x≤1.0且0≤y≤1.0，并且优选(BaxSr1-x)Ta2O7，其中0≤x≤0.6。当该烧绿石-型氧化物具有通式A2B2O7时，那么所得组合具有通式A2Bi2B2O10。当该烧绿石-型氧化物是(BaxSr1-x)2(TayNb1-y)2O7时，其中0≤x≤1.0且0≤y≤1.0，那么与氧化铋前体化合物的所得组合形成具有组成(BaxSr1-x)2Bi2(TayNb1-y)2O10的电介质薄膜，其中0≤x≤1.0且0≤y≤1.0。
本发明一个实施方式的液体前体含有具有由选自以下通式表示的化学计量式的金属原子：AB2O6、A2B2O7和A2Bi2B2O10，其中A代表选自以下金属的A-位原子：Ba、Bi、Sr、Pb、Ca、K、Na和La；并且B代表选自以下金属的B-位原子：Tl、Zr、Ta、Hf、Mo、W和Nb。当该液体前体经选择，从而形成通式AB2O6的金属氧化物时，该金属氧化物优选选自包括(BaxSr1-x)(TayNb1-y)2O6的金属氧化物，其中0≤x≤1.0且0≤y≤1.0。当该液体前体经选择，从而形成具有通式A2B2O7的金属氧化物时，该金属氧化物优选选自包括(BaxSr1-x)2(TayNb1-y)2O7的金属氧化物，其中0≤x≤1.0且0≤y≤1.0。当该液体前体经选择，从而形成具有通式A2Bi2B2O10的金属氧化物时，该金属氧化物优选选自包括(BaxSr1-x)2Bi2(TayNb1-y)2O10的金属氧化物，其中0≤x≤1.0且0≤y≤1.0。
本发明一个实施方式的液体前体含有金属原子，其相当摩尔比用于形成选自如下的金属氧化物层：钙钛矿层、钨-青铜-型氧化物层和烧绿石-型氧化物层。
本发明方法的一个实施方式包括以下步骤：提供一基片；提供一形成选自包括AB2O6、A2B2O7和A2Bi2B2O10的金属氧化物的液体前体，其中A代表选自以下金属的A-位原子：Ba、Bi、Sr、Pb、Ca、K、Na和La；并且B代表选自以下金属的B-位原子：Tl、Zr、Ta、Hf、Mo、W和Nb；将该液体前体涂敷到基片上，从而在该基片上形成一液体涂层；和处理该液体涂层，从而形成金属氧化物的固体薄膜。当金属氧化物具有通式AB2O6时，该金属氧化物优选选自包括(BaxSr1-x)(TayNb1-y)2O6的金属氧化物，其中0≤x≤1.0且0≤y≤1.0。当该该金属氧化物具有通式A2B2O7时，该金属氧化物优选选自包括(BaxSr1-x)2(TayNb1-y)2O7的金属氧化物，其中0≤x≤1.0且0≤y≤1.0。当该金属氧化物具有通式A2Bi2B2O10时，该金属氧化物优选选自包括(BaxSr1-x)2Bi2(TayNb1-y)2O10的金属氧化物，其中0≤x≤1.0且0≤y≤1.0。
该方法还可以包括步骤：形成第一电极和第二电极，由此将金属氧化物薄膜位于第一电极和第二电极之间。典型地，第一电极、薄膜和第二电极形成为存储单元的一部分。处理步骤可以包括选自以下的方法：暴露于真空、暴露于紫外线、干燥、加热、烘烤、快速热处理和退火。涂敷步骤可以包括在基片上旋涂该前体的液体涂层或雾沉积，例如1995年10月10日授予McMillan等的US 5,456,945中所述的。
本发明还提供了一种形成具有虚拟堆叠结构的金属氧化物薄膜的方法，包括步骤：提供一基片；提供一液体前体，其中含有的金属原子的相当摩尔比相应于加入到钙钛矿或烧绿石-型氧化物的前体的中间层氧化物，优选Bi2O3；将该液体前体涂敷到基片上，从而在该基片上形成一液体涂层；和处理该液体涂层，从而形成金属氧化物的固体薄膜。在本方法的一个实施方式中，烧绿石-型氧化物为A2B2O7，其中A代表选自以下金属的A-位原子：Ba、Bi、Sr、Pb、Ca、K、Na和La；并且B代表选自以下金属的B-位原子：Tl、Zr、Ta、Hf、Mo、W和Nb。当烧绿石-型氧化物具有通式A2B2O7时，该金属氧化物优选是(BaxSr1-x)2(TayNb1-y)2O7，其中0≤x≤1.0且0≤y≤1.0，优选(BaxSr1-x)2Ta2O7，其中0≤x≤0.6。处理步骤可以包括选自以下的方法：暴露于真空、暴露于紫外线、干燥、加热、烘烤、快速热处理和退火。涂敷步骤可以包括在基片上旋涂该前体的液体涂层或雾沉积，例如1995年10月10日授予McMillan等的US5,456,945中所述的。
本发明还提供了一种形成具有实际堆叠结构的金属氧化物薄膜的方法，包括步骤：提供一基片；提供一金属氧化物前体，它用于形成选自以下的金属氧化物：钙钛矿、钨-青铜-型氧化物或烧绿石-型氧化物；提供一形成中间层氧化物的中间层氧化物前体；将该金属氧化物前体涂敷到基片上，从而在该基片上形成一金属氧化物前体涂层；处理该金属氧化物前体涂层，从而形成该金属氧化物的固体层；将中间层氧化物前体涂敷到该基片上，从而在该基片上形成中间层氧化物前体涂层；处理该中间层氧化物前体涂层，从而形成中间层氧化物固体层；和将该金属氧化物层和中间层氧化物层退火，从而形成金属氧化物薄膜。优选该中间层是氧化铋，Bi2O3。
现在转到集成电路设备的实施例，在该设备中可以使用本发明的材料和方法，应理解为描述集成电路设备的图1-4和12-16并不意味是实际方案或实际集成电路设备的任何特定部分的横截面图。在这些实际设备中，这些层将不是规则的并且厚度可以具有不同比例。具体地说，这些层，例如电容器和晶体管的层的相对厚度，实际上不能显示，这是由于否则一些层，例如FETS中的栅绝缘层240、350、450和550(图13-16)可能太薄，而不能清楚地看到，并且其它的，例如基片302和晶片301中的钝化层342(图12)可能太薄，而不能包括在单张纸上。相反，这些图显示出用于比其它可能的方式更清楚和完全地描述了本发明特征的理想代表。
在图1中，显示了含有本发明薄膜金属氧化物56的集成电路电容器的横截面图。尽管我们应根据集成电路讨论电容器50，但是应理解为电容器50也可以代表MMIC中的旁路电容器。集成电路电容器50优选在晶片51上形成，该晶片可能是硅、砷化镓、红宝石或其它半导体，或绝缘体，例如玻璃或氧化镁(MgO)。在本文所述的优选实施方式中，它是直径为约15-20cm的P-型硅晶片。优选它为单晶。通过常规方法在硅晶片51上生长约500nm二氧化硅的层52。然后，通过首先溅射20nm钛层54，接着溅射200nm铂层55来形成第一电极53。正如本领域已知的，钛有助于将铂层55粘附到氧化物层52上。然后在氧气炉中将未完成的设备退火，优选在650℃下持续30分钟。在氧气中退火尤其能够稳定钛层54中的钛。正如下面详细讨论的，接下来，在基片64上形成金属氧化物薄膜56。然后形成第二电极63，优选通过溅射另一200nm厚的铂层。下面进一步详细描述电容器的形成过程。
本发明可以使用的电荷存储单元80示于图2。单元80在硅基片81上形成，并包括场氧化物区82、两个相互电连接的电设备、晶体管83和电容器84。晶体管83包括源区85、漏区86、栅87和栅电介质92。电容器84包括第一或底电极88、薄膜电容器材料89和第二或顶电极90。任选缓冲层72和74夹入电容器材料89。由于附图的比例，第一电极88显示为单元件，尽管应理解为它经常包括两个或多个不同层，参见上面图1的电极53所讨论的。中间层电介质如93将设备83和84分开，只是晶体管83的漏区86与电容器84的第一电极88相连。电接触，例如94和95，使其与设备83和84以及与集成电路91的其它部件电连接。如果层89为高介电常数材料，那么集成电路电荷存储设备80是DRAM单元；如果层89是铁电材料，那么设备80是FERAM单元。本发明的非铁电高介电常数材料可用作或者缓冲层72和74的栅电介质92、电容器电介质89、或者中间层电介质93。本发明的铁电材料可用作电容器材料89。
图3描述了包括基片102的金属氧化物设备100，该基片支持电介质电容器104。金属氧化物薄膜112是一虚拟堆叠结构，它组合了金属氧化物交替层114、118和122和氧化铋层116、120。
基片102包括半导体晶片106，优选硅，和绝缘层108，优选二氧化硅。电容器104含有金属底电极110。金属底电极结构可以为适用于集成电路的任何金属或电极结构，例如铝、金、钌、铑和钯。正如图1中讨论的，底电极110优选由铂子层和钛子层组合制成(在图3中未单独显示)，其中钛的功能是粘附金属，从而防止铂组分从氧化物层剥离掉。也可以使用钽、铱和氧化铱作为粘附金属。典型地将钛或其它粘附金属溅射至厚度10nm-20nm。铂的厚度优选为100nm-200nm。底电极的金属层是通过常规原子溅射技术形成的，例如DC磁控管溅射或射频溅射。
本发明的金属氧化物薄膜112位于底电极110上。层112的厚度优选低于约400nm，最优选低于约200nm。薄膜112是一虚拟堆叠结构，其中金属氧化物层114、118和122与氧化铋层116、120交替。薄膜112优选是通过将单一型前体涂敷到基片上并处理该前体形成的，以便薄膜112的层状结构通过处理自发形成。层114、116、118、120和122之间的虚线代表这些层没有单独形成，但是自发地形成单个集成部件，相互连接的化合物结构。
图4描述了金属氧化物设备140，它包括基片102，该基片支持含有金属氧化物薄膜152的电介质电容器144。薄膜152是一虚拟堆叠结构。薄膜152包括分别形成，然后一起退火的不同层。层150、154和158包括金属氧化物并与氧化铋层152和156交替。层150、152、154、156和158之间的实线代表分别沉积的单独的不同材料层。薄膜交替层之间的每一实线代表了交替型层之间的界面；然而，很显然，在相邻层之间可能有一些原子相互扩散或结合，以致该界面不能清楚地定义。本文中的术语“界面”具有其常规含义，并是指一个不同表面与相邻的不同层的表面物理接触的区域。
方向术语，例如本文中的“顶”、“上”、“下”、“底”和“低”意思是分别相对于图1-4和12-16的半导体基片51、81、106、302和402而言的。即，如果第二元件在第一元件的“上面”，那么意思是它远离半导体基片；并且如果它是在另一个元件的“下面”，那么它比其它元件更接近于半导体基片。半导体基片51、81、106、302就402的长的尺寸限定在此认为是“水平”平面的平面，而垂直于该平面的方向认为是“垂直”的。术语“在…上面”和“直接在上面”同义地用于至少部分特定层垂直地直立在至少部分另一层上。例如，在图1中，顶电极63直接在二氧化硅薄膜52的上面。术语“在…上面”和“直接在上面”并不是指特定层直接与下面层接触。例如，金属氧化物薄膜56典型地不与半导体基片51的上表面接触，但是它在其上面。术语“在……上”经常用于说明集成电路层直接沉积或形成于下面基片或层上。与“在…上面”和“直接在上面”相反，术语“在……上”通常表示直接接触，很显然的是，这也在不同文章中使用。
本文中的术语“薄膜”意思是厚度适用于集成电路的薄膜。这些薄膜的厚度低于1微米，通常为1纳米(nm)-500nm。重要的是该术语与用于实际上宏观领域如光学领域的相同术语即“薄膜”也不同，光学领域的“薄膜”是指1微米以上的薄膜，经常是2-100微米。这种宏观的“薄膜”比集成电路“薄膜”厚几百至上千倍，并且它是由完全不同的方法制备的，这些方法通常产生裂缝、孔和其它疵点，它们对集成电路是破坏性的，但是在光学和其它宏观领域中并没有不良后果。
图5显示了在集成电路的存储电容器50、84、104中制备本发明的金属氧化物薄膜56、89、112的概括性优选方法200的流程图。该方法在步骤202-208中以形成前体溶液开始，在步骤210和212中是制备涂敷有前体溶液的基片64、88、104。本领域中模糊地使用两个词“基片”和“前体”。词语“基片”意思可以是形成集成电路的下面晶片51、81、106、302和402，以及沉积薄膜层的任意物体。在本文中，“基片”意思应该是涂敷感兴趣的层的物体；例如，当我们谈论金属氧化物层如56时，基片64包括形成金属层56的层51、52、54和55，除非另有说明。相反，本文中的术语“半导体基片”意思是最初半导体晶片材料，经常为硅和其掺入区。因此，术语“半导体基片”是指层51、81、106、302和402。在本领域中，词语“前体”意思可以是含义一种金属的溶液，它与其它“前体”混合形成涂敷到该基片上的溶液，或者为涂敷到基片上的溶液。在该讨论中，我们通常称之为单个前体，它们混合形成作为“最初前体”的涂敷到基片上的溶液，和作为“最终前体”或仅仅“前体”涂敷到基片上的前体。
制备金属氧化物前体的常规方法描述在1996年9月24日授予Scott等的US 5,559,260，将其加入本文就好象它全部包含在本文中。制备钙钛矿金属氧化物薄膜的方法描述在1997年4月29日授予Azuma等的US 5,624,707中，将其加入本文就好象它全部包含在本文中。
在图5的步骤202中，制备A-位原子、S-位原子(如果适宜的话)和B-位原子的最初前体。如图5所示，根据金属氧化物的所需组成，A-位前体可以包括元素A-原子或元素A′-原子或者两者的前体。图5的符号B代表元素B-原子的最初前体。符号“其它”可以代表一个或多个B″-原子前体，或者一个或多个S-位前体，或者一个或多个A-位前体，或者掺杂物，如1997年4月29日授予Azuma等的US5,624,707中所述。在图5的步骤202中，分别相应于A、A′、Ta和“其它”最初前体的元素Sr、Ba、Ta和Nb，就上面圆括号中所示的(BaxSr1-x)(TayNb1-y)2O6前体而言，该最初前体符合本发明的最终前体的例子。
典型地，在步骤204中通过将单个金属元素的最初前体混合制备本发明的所需金属氧化物的原液。该步骤可以在就要沉积薄膜56、89、112之前进行，但是通常最好提前进行。优选在典型环境下进行该溶液制备步骤202和204。本发明方法的特征是使用使用金属有机沉积(＂MOD＂)前体和形成本发明高介电常数绝缘体薄膜的沉积技术。单个MOD前体是通过所需化合物的每种金属相互作用形成的，例如阻挡层化合物的铈、和高介电化合物的锶和钽，或金属醇盐，与羧酸，或者与羧酸和醇相互作用，并将反应产物溶于溶剂中。可以使用的羧酸包括2-乙基己酸、辛酸和新癸酸，优选2-乙基己酸。可以使用的醇包括2-甲氧基乙醇、1-丁醇、1-戊醇、2-戊醇、1-己醇、2-己醇、3-己醇、2-乙基-1-丁醇、2-乙氧基乙醇和2-甲基-1-戊醇，优选2-甲氧基乙醇。可以使用的溶剂包括二甲苯、正辛烷、2-甲氧基乙醇、乙酸正丁酯、正二甲基甲酰胺、乙酸2-甲氧基乙酯、甲基异丁基酮、甲基异戊基酮、异戊醇、环己酮、2-乙氧基乙醇、2-甲氧基乙醚、甲基丁基酮、己醇、2-戊醇、丁酸乙酯、硝基乙烷、嘧啶、1，3，5-三噁烷、、异丁酸异丁酯、丙酸异丁酯、丙酸丙酯、乳酸乙酯、正丁醇、正戊醇、3-戊醇、甲苯、乙基苯、1-丁醇、1-戊醇、2-戊醇、1-己醇、2-己醇、3-己醇、2-乙基-1-丁醇、2-乙氧基乙醇和2-甲基-1-戊醇，乙基许多其它物质。
优选A-位原子是锶和钡，B-位原子是钽，S-位原子是铋。优选原液是通过将化学计量量的钡、锶、铋(适合的情况下)和钽与2-甲氧基乙醇和2-乙基己酸反应制备的。可以使用其它化合物形成前体溶液，包括各自金属的烷醇盐、羧酸盐、2-乙基己酸盐、辛癸酸盐和辛酸盐。
在步骤204中制备的前体优选为最终前体。然而，任选该混合物可以进一步受热，从而在步骤206中将其蒸馏，或者，可以在步骤208中就在涂敷该前体之前加入其它溶剂，从而将其浓度调整至对形成特定薄膜是最佳的。例如，可以加入乙酸正丁酯调整粘度和沸点，可以在调整浓度的同时或之前进行溶剂交换步骤。溶剂交换最初将便于原液生产的和/或使前体良好保存的溶剂替换为具有适合涂敷法，例如优选“旋涂”法的浓度的溶剂。本文中适宜的粘度优选意思是比原液的粘度低。优选，在溶剂交换时，用二甲苯交换原液中的2-甲氧基乙醇溶剂。在二甲苯交换时，将二甲苯加入到溶液中并将溶液加热到约130℃，同时搅拌至沸腾掉其它溶剂，例如2-甲氧基乙醇。溶剂交换步骤尽管非常有用，但是并不是必需的。已发现乙酸正丁酯是非常好操作的溶剂；因此，溶剂交换可以是乙酸正丁酯交换。形成该前体的方法允许将极精确量的最初前体加入到原液中，并在溶剂交换步骤或其它混合步骤中一直保持搅拌，确保前体化合物均匀混合。重要的是使用本文所述的金属有机前体，这是因为不形成凝胶，这些凝胶趋于阻止前体组分混合并均匀分散。用于制备这些前体的所有液体化学物质，例如二甲苯、乙酸正丁酯和2-甲氧基乙醇，优选是半导体级化学物质，它在半导体领域是众所周知的术语。
尽管可以使用浸涂和将液体涂敷到基片上的其它方法，但是可以通过上面提到的US5456945中所述的雾沉积法在步骤214中将最终前体涂敷，从而在基片上形成液体涂层。优选使用旋涂法。优选在750RPM-6000RPM的旋转速度下在5秒钟-1分钟的时间内旋涂该晶片，这些参数取决于待涂敷的溶液的粘度和所得层的所需厚度。在步骤216-222中，然后对基片上的前体进行处理，从而形成金属氧化物固体薄膜。处理步骤可以包括以干燥、烘烤、退火的形式或者RTP(快速热处理)步骤加热。本文的烘烤意思是在低于材料的退火温度的温度下加热。RTP步骤可以是RTP烘烤或RTP退火。通常，该处理是通过加热进行的，但是如US5456945中所述的，它可以选择性或另外地通过将该基片和前体暴露于真空，或者通过紫外线照射进行处理。在该优选实施方式中，该前体通过步骤216的干燥、步骤218的烘烤和步骤222中的氧气退火进行处理的。该干燥步骤216是在100-500℃的温度下进行30秒钟-10分钟，优选在电热板上进行。优选该干燥步骤是分多个干燥子步骤进行的，每一步在比前一个高的温度下进行。在下面实施例1-3中，该干燥是分两步进行的，一个是在150℃下进行1分钟，另一个是在260℃下进行4分钟。烘烤步骤218也可以包括快速热处理(RTP)烘烤或火炉烘烤，尽管在该优选实施方式中为电热板烘烤。如果使用RTP步骤218，纳米它使用卤素光源，使晶片快速升高到500℃-850℃的高温，并烘烤15秒钟-3分钟。退火步骤222是在500℃-850℃的温度下进行30分钟-3小时。在下面的实施例1-3中，退火步骤是在800℃下进行70分钟。如果涂敷单层前体，纳米连续进行干燥步骤216、烘烤步骤218和退火步骤222。然而，经常涂敷2层或多层最终前体。在多层涂敷过程220中，在每次涂敷前体之后进行干燥步骤216和烘烤步骤218，然后涂敷下一层前体。退火步骤222优选是在所有前体涂层都涂敷之后进行的，但是可以在每次干燥之后进行。
在将所需量的前体涂层涂敷、干燥、烘烤和退火之后，在步骤224中沉积顶电极63、90、124，优选通过溅射铂层。然后，在步骤226中，以常规方法，例如离子研磨、化学蚀刻等将电容器构图。在下面的实施例中，使用具有负像遮片照相平印术的电子研磨法描绘电容器。使用具有300瓦RF功率的标准IPC加上30分钟的耐受条纹。然后，在步骤228中，进行第二次氧气退火。第二次退火的温度为500℃-850℃，时间为15分钟-1小时。在下面实施例1-3中，第二次退火在800℃下进行30分钟，其中10分钟推入火炉中，10分钟从火炉中拉出来。最后，在步骤230中，使用常规步骤完成集成电路。
完成的集成电路80优选在集成电路的活性电子元件中包括至少部分本发明的氧化物材料，例如电介质薄膜56、89、112。活性电子元件为活性地参与该集成电路的功能的元件；例如，电介质薄膜层89由于提供了存储电容器84的电介质功能，因此是活性元件，而绝缘体92没有活性，因此它仅用作将集成电路80的电子元件隔开。
在DRAM和旁路电容器中，在整个操作过程中电容的电压系数值Vcc不应超过10％。在栅电介质中，Vcc值不应超过5％。就最大的集成电路应用而言，温度范围为20℃-140℃的电容的温度系数值不应超过100ppm；然而，在其它应用中，Tcc值不是关键，1000或更高的值都是可以接受的。
                    实施例1
将一系列P-型100 Si晶片基片51氧化，从而形成二氧化硅层52。将该基片在真空烘箱中在180℃下脱水30分钟。使用氩气环境、8mTorr压力和0.53amps将主要由钛组成并且厚度为20nm的粘合层54溅射沉积在该基片上。然后，在相同溅射条件下沉积厚度为300nm的铂底电极55。接下来，在以6l/m流动的氧气中使用10分钟推-拉在650℃下将这些底电极预退火30分钟。在真空烘箱中在180℃下脱水烘烤30分钟。
制备一系列0.25mol(BaxSr1-x)Ta2前体溶液，其中钡和锶的化学计量量不同，相应于x值为0.0-1.0，间隔0.1。使用乙酸正丁酯溶剂将这些溶液稀释至0.15M。在相应于特定化学计量式前体的每一试验晶片上，以1400rpm和30秒钟内将0.15mol前体溶液的第一旋涂层沉积在底电极55上。使用电热板在725℃下将其烘烤30秒钟。接着进行第二次旋涂、干燥和烘烤。在以6l/m流动的氧气中使用10分钟推-拉在800℃下将所得固体材料薄膜退火70分钟，从而形成厚度为160nm-170nm的多晶(BaxSr1-x)Ta2O6薄膜。接下来，溅射沉积铂，从而制备厚度为200nm的顶电极63。如果在退火钽酸锶薄膜和沉积该顶电极之间经过的时间超过3小时，那么在沉积顶电极之前，在180℃下在真空烘箱中将晶片脱水30分钟。将铂和钽酸锶层经过离子研磨，形成电容器，然后进行灰化，接着在800℃下在以6l/m流动的氧气中使用10分钟推-拉最终氧气退火30分钟。单个构图的电容器典型地具有约7800平方微米的表面积。在每个单个电容器的电介质金属氧化物薄膜的膜厚为150nm-200nm。所有过程都是在Colorado Springs，Colorado进行的。
所得材料不是铁电材料。测定薄膜(BaxSr1-x)Ta2O6和电容器的电容和电介性能。这些测定典型地是在选自加工的十一个不同晶片中每一个的单独电容器设备上进行的。在0至±5伏特的电压下测定电容，并测定Vcc值。还在20℃-140℃的温度下测定电容，并测定其Tcc值。将20℃下测定的每个测定电容器的电容值转换成相应的介电常数值ε20。试验结果示于表1。
表1(BaxSr1-x)Ta2O6
电容器编号      x(Ba)    1-x(Sr)   Tccppm     Vcc％，5V   ε20
    1     0.0     1.0   -884   -0.58   92.2
    2     0.1     0.9   -860   -0.50   90.6
    3     0.2     0.8   -864   -0.49   89.2
    4     0.3     0.7   -865   -0.45   88.8
    5     0.4     0.6   -877   -0.46   93.5
    6     0.5     0.5   -870   -0.51   88.9
    7     0.6     0.4   -887   -0.54   93.2
    8     0.7     0.3   -710   -0.40   57.4
    9     0.8     0.2   -89   0   39.1
    10     0.9     0.1   -91   0   34.6
    11     1.0     0.0   -177   0.21   46.2
在表1中，对所有x值而言，Vcc值都低于1％。Tcc值最低是电容器9和10的，约为90，其中x为0.8-0.9。根据表1的数据，就Tcc而言的最好结果是当x＝0.8时在(BaxSr1-x)Ta2O6-材料的前体中获得的，其介电常数ε20值为约40。
因此，本发明的(BaxSr1-x)Ta2O6-材料的试验值满足5伏特操作以及3伏特操作下的Vcc和Tcc的要求。该材料真正显示出不依赖外加电压。相反，在其它已知的高介电材料如BST中，当外加电压接近0伏特时介电常数值ε急剧地达到最高点，并且在0伏特和±3伏特之间ε值典型地降低60％或更多。
                   实施例2
按照实施例1的方法制备试验电容器，但是使用化学计量式为(BaxSr1-x)2Ta2O7的金属氧化物材料的前体溶液，其中x值为0.0-1.0之间，间隔0.1。
与实施例1中相同地进行测定和计算。该材料也不是铁电材料。结果示于表2。对所有x值，Vcc试验值实际上为0。x值高至约0.6时Tcc值为约100或更低。在该范围内，x＝0.6时ε20值最大为约40。在x＝0.9时，ε20值为约60，并且Tcc为约180。因此，本发明的(BaxSr1-x)2Ta2O7-材料的试验值满足5伏特操作以及3伏特操作下的Vcc和Tcc的要求。
表2(BaxSr1-x)2Ta2O7
电容器编号      x(Ba)     1-x(Sr)     Tccppm     Vcc％，5V    ε20
    1     0.0     1.0     0     0   20.8
    2     0.1     0.9     0     0   27.2
    3     0.2     0.8     65.1     0   28.9
    4     0.3     0.7     -59.5     0   34.2
    5     0.4     0.6     -58.7     0   34.1
    6     0.5     0.5     -53.4     0   36.5
    7     0.6     0.4     -101     0   38.7
    8     0.7     0.3     -138     0   42.5
    9     0.8     0.2     -172     0   45.5
    10     0.9     0.1     -182     0   62.7
    11     1.0     0.0     53.4     0   37.5
                    实施例3
按照实施例1的方法制备试验电容器，但是使用化学计量式为(BaxSr1-x)2Bi2Ta2O10的金属氧化物材料的前体溶液，其中x值为0.0-1.0之间，间隔0.1。根据本发明，液体前体和所得薄膜的组成可以看作是烧绿石-型氧化物(BaxSr1-x)2Ta2O7和Bi2O3的组合。
与实施例1中相同地进行测定和计算。该材料也不是铁电材料。x在0≤x≤0.7范围内的结果示于表3。
表3(BaxSr1-x)2Bi2.2Ta2O10.3
电容器编号      X(Ba)     1-x(Sr)     Tccppm     Vcc％，5V   ε20
    1     0.0     1.0     45.3     0   50.9
    2     0.1     0.9     0     0   49.4
    3     0.2     0.8     41.3     0   53.0
    4     0.3     0.7     42.1     0   52.6
    5     0.4     0.6     38.8     0   57.0
    6     0.5     0.5     38.1     0   58.1
    7     0.6     0.4     74.1     0   59.4
    8     0.7     0.3     105     0   64.4
对所有x值，Vcc试验值实际上为0。对x值高至约0.8的所有值而言，Tcc值为约100或更低。在该范围内，0.4≤x≤0.8时ε20值最大为约60。因此，本发明的(BaxSr1-x)2Ta2Ta2O10-材料的试验值满足5伏特操作以及3伏特操作下的Vcc和Tcc的要求。在大约x＝0.6时，Tcc-值存在一个大的跳跃。因此，如果Tcc的低值是关键，那么在表1中以试验数据为基础的x的优选值是0≤x≤0.6。当x≈0.4-0.5时，Tcc约为40ppm，并且ε20值为约60。约60的ε20值比Tcc≤100时的实施例1和2中测定的最大值高50％，并且它比集成电路中所用的常规电介质的介电常数高几倍。
                    实施例4
将一系列P-型100 Si晶片基片51氧化，从而形成二氧化硅层52。将该基片在真空烘箱中在180℃下脱水30分钟。使用氩气环境、8mTorr压力和0.53amps将主要由钛组成并且厚度为200的粘合层54溅射沉积在该基片上。然后，在相同溅射条件下沉积厚度为3000的铂底电极55。接下来，在以5l/m流动的氧气中使用10分钟推-拉在650℃下将这些底电极预退火30分钟。在真空烘箱中在180℃下脱水烘烤30分钟。使用乙酸正丁酯溶剂将0.25mol SrTa2前体溶液稀释至0.15M。以2000rpm和30秒钟内将0.15mol钽酸锶前体溶液的第一旋涂层沉积在底电极55上。使用电热板在160℃下将其烘烤1分钟，然后在260℃下烘烤4分钟。当接着重复旋涂和烘烤步骤，形成第二旋涂层时，所得固体材料薄膜的厚度在不同晶片之间都不同，其变化范围为500-950。如果仅涂敷单层，那么薄膜厚度为约300。涂敷3或4层旋涂层，使得薄膜厚度为约2000。获得所需薄膜厚度之后，在以5l/m流动的氧气中使用10分钟推-拉在800℃下将固体材料薄膜退火60分钟，从而形成多晶SrTa2O6薄膜。接下来，溅射沉积铂，从而制备厚度为2000的顶电极63。如果在退火钽酸锶薄膜和沉积该顶电极之间经过的时间超过3小时，那么在沉积顶电极之前，在180℃下在真空烘箱中将晶片脱水30分钟。将铂和钽酸锶层经过离子研磨，形成电容器，然后进行灰化，接着在800℃下在以5l/m流动的氧气中使用10分钟推-拉最终氧气退火30分钟。单个构图的电容器典型地具有约8000平方微米的表面积。所有过程都是在Colorado Springs，Colorado进行的。
测定薄膜SrTa2O6和电容器的电容和电介性能。所得材料不是铁电材料。这些测定典型地是在选自约5个不同晶片的约20个单独设备上进行的。典型结果示于图6-11。
图6为通过上述例证方法制备的本发明SrTa2O6电容器的测定电容(F/μm2)作为外加电压的函数的图。在0至约±5伏特的电压范围内测定电容。电容器的面积为7854μm2，并且SrTa2O6薄膜的厚度为750。几乎平直的曲线说明，在典型集成电路中在该操作电压范围内电压对电容实际上没有影响。在栅电介质中，电容的电压系数Vcc不应超过5％。在DRAM和旁路电容器中，在整个操作范围内Vcc值不应超过10％。因此，本发明的SrTa2O6-材料满足3伏特操作的要求。相反，甚至以前已知最好的高介电材料如BST，当外加电压接近0伏特时电容(和εr值)急剧地达到最高点，并且在0伏特和±3伏特之间电容值(和εr值)典型地降低60％或更多。
图7为获得图6数据的相同电容器样品中测定漏电流相对外加电压的图。它显示了，在操作电压的正常范围内，即±3伏特内在集成电路设备中漏电流为约10-8amps/cm2或更低。这些值比非线性电介质如BST或PZT中的漏电流低至少一个数量级(即10的因子)。
图8为SrTa2O6电容器(一个的厚度为390，另一个的厚度为770)中极化强度值(单位μC/cm2)相对外加电压(kV/cm)的图。该图显示了该电介质的极化强度对外加电压的理想的线性依赖性；它还显示了极化强度对薄膜厚度实际上没有依赖性。
图9为厚度为2000的SrTa2O6薄膜中测定的相对介电常数εr相对频率的图。它显示了介电常数实际上不依赖于106Hz以外的频率，该频率超过了集成电路操作频率的正常范围。它还显示了介电常数始终超过了100。
图10为厚度为2000的SrTa2O6薄膜在10kHz下测定的相对介电常数εr相对温度的图。它说明了介电常数随温度升高而降低；然而，它也显示了当外部操作温度超过150℃时介电常数超过100。而且，在与集成电路正常操作条件相关的50℃-100℃的温度范围内，εr随温度的变化低于10％。
图11为SrTa2O6电容器的相对介电常数εr相对厚度()的图。该图显示了介电常数对薄膜厚度的极低依赖性，因此说明电介薄膜的厚度比例型的优异潜能。
                     实施例5
按照实施例4的方法制备含有代替SrTa2O6或除此之外的电介金属氧化物的试验电容器和电介薄膜。该薄膜含有化学组成由化学计量通式AB2O6表示的电介金属氧化物，其中A代表锶和钡中至少一种，并且B代表钽和铌中至少一种。因此，薄膜是由以下电介金属氧化物前体制备的：SrTa2O6、SrNb2O6、BaTa2O6和BaNb2O6。制备和测定的薄膜既包括仅含有一定类型的金属氧化物如SrNb2O6的材料，还含有许多化学物质的固体溶液。具体地说，形成以下单一化合物金属氧化物的薄膜并对其进行测定：SrTa2O6、SrNb2O6、BaTa2O6和BaNb2O6。同样，形成含有通过以下通式表示的金属氧化物固体溶液的薄膜并对其进行测定：(SrxBa1-x)Nb2O6，其中0.25≤x≤0.75；和Sr(TayNb1-y)2O6，其中0≤x≤1。在制备试验晶片过程中，前面通式中下标x和y的值在所述范围内以0.2变化。如实施例4中的，每个金属氧化物的最初前体溶液为0.25M；例如，例如，0.25mol BaTa2溶液。如实施例4中的，通过用乙酸正丁酯稀释制备单一种类的最终前体。通过将多个最初前体混合，并且需要的话加入溶剂，制备固体溶液薄膜的最终前体。针对所述的每一组成制备几个电容器并对其进行测定。
含有一定或所有非-SrTa2O6材料的电容器中的电介薄膜具有的相对介电常数εr比仅含SrTa2O6-的电介材料中测定的低。相对介电常数εr的测定值典型地为30-70。虽然如此，并且非常重要地，电介薄膜和电容器呈现出与SrTa2O6相似的其它性能。即，外加电压、频率、温度和厚度对实施例5的材料的影响与这些因素对实施例4中的SrTa2O6的影响相似。因此，尽管含有非-SrTa2O6材料的薄膜的介电常数和电容值低于仅SrTa2O6-材料的，但是它们对操作变量的受欢迎的依赖性使它们适合用于集成电路。
图12显示了本发明的材料用作栅电极的DRAM存储单元300。DRAM存储单元300包括在包括半导体基片302的晶片301上形成的晶体管314和电容器328。半导体基片302可以含有硅、砷化镓、硅锗或其它半导体，并且还可以包括其它基片材料如红宝石、玻璃或氧化镁。在该优选实施方式中，它是硅。场氧化物区304是在半导体基片302的表面上形成的。半导体基片302包括高度掺杂的源区306和高度掺杂的漏区308，它们大致形成掺杂的沟道区309。掺杂的源区306、漏区308和沟道区309优选为n-型掺杂区。包括本发明电学上不导电的材料的表面的缓冲/扩散阻挡层310位于半导体基片302上，在沟道区309的上面。缓冲/扩散阻挡层310的厚度为1nm-30nm，优选1nm-5nm。含有本发明高介电常数绝缘体表面的栅绝缘体311位于缓冲/扩散阻挡层310上。而且，栅电极312位于栅绝缘体311上。栅绝缘体311的厚度为1nm-50nm，优选5nm-20nm。这些源区306、漏区308、沟道区309、缓冲/扩散阻挡层310、栅绝缘体311和栅电极312一起形成MOSFET 314。
第一中间层电介质(＂ILD＂)层316，优选由BPSG(掺杂有硼的磷-硅酸盐玻璃)制成，位于半导体基片302和场氧化物区304上。ILD 316经构图，分别形成源区306和漏区308的通路317、318。通路317、318经填充，从而分别形成塞319、320。塞319、320导电并且典型地包括多晶硅或钨。本发明导电的缓冲/扩散阻挡层321位于ILD 316上，与塞320电接触。扩散阻挡层321例如是由IrO2制成的，并且典型厚度为1nm-30nm，优选1nm-5nm。
如图12所描述的，底电极层322位于扩散阻挡层321上。优选底电极含有未氧化的贵重金属如铂、钯、银和金。除了该贵重金属之外，金属如铝、铝合金、铝硅、铝镍、镍合金、铜合金和铝铜可以用于电介质或铁电存储器的电极。在该优选实施方式中，底电极322是由铂制成的，并且厚度为100nm。优选它还包括至少一粘合层(未显示)，例如钛，从而提高这些电极与这些电路中的相邻的下面或上面层的粘性。电容器电介质324，包括本发明的高介电常数绝缘体的表面，位于底电极层322上。电容器电介质324的厚度为5nm-500nm，优选为30nm-100nm。顶电极层326，是有铂制成的并且厚度为100nm，它是在电容器电介质324上形成的。底电极层322、薄膜电容器电介质324和顶电极层326一起形成存储器电容器328。扩散阻挡层321抑制金属原子和氧从电容器电介质324和底电极322扩散到半导体基片中。由NSG(未掺杂的硅酸盐玻璃)制成的第二中间层电介质层(ILD)336经沉积并覆盖ILD 316、缓冲/扩散阻挡层321和电介质存储器电容器328。也可以将PSG(磷-硅酸盐玻璃)薄膜或BPSG(硼磷-硅酸盐玻璃)薄膜用于层336。ILD 316和ILD 336也可以由本发明的金属氧化物制成。ILD 336经构图，从而形成向塞319的通路337。沉积一金属化布线薄膜，以覆盖ILD 336并填充通路337，然后经构图，从而形成源电极布线338和顶电极布线339。布线338、339优选含有厚度为约200nm-300nm的Al-Si-Cu标准相互连接的金属。
图12仅描述了可以使用本发明方法制备的电介质存储单元中许多变化中的一种。电容器328堆积在ILD 336上面并因此与晶体管314分开的所示结构通常称之为“堆叠电容器”结构。该电容器也可以在与漏区308接触的孔中形成，如1995年11月14日授予Mihara等的US5,466,629中的实施例所示。还可以将本发明的组成和结构用于形成非挥发性铁电FET存储单元的FET中的栅绝缘体。图13-16描述了该实施方式的一些选择。
图13显示了本发明的部分铁电FET 240的横截面图。该FET 240包括优选为p-型硅的基片241。深的n-型孔243是在基片241中形成的，并且不深的p-型孔245是在该n-型孔中形成的。高度掺杂的区域242和244，优选n-型，是在p-型孔245中形成的。我们应将本文的这些掺杂区242和244称之为源/漏区，这是由于它们或者可以为一源区，或者可以为一沟道区，这取决于施加到这些区域的相对电压。沟道区246，优选也是n-型，但是不象源区/漏区242和244高度掺杂，是在该源区/漏区242和244之间形成的。优选在沟道区246上的基片241上形成绝缘层251。在该优选实施方式中，绝缘层251包括层250和252，它们各自为不同的绝缘体，并且至少一个包括本发明的材料。在沟道区246上，优选在绝缘体252上形成一铁电层254，并且在铁电层254上形成一栅电极256。布线层分别形成栅256、源区/漏区242、源区/漏区264和基片241的电触点260、262、264和266。触点266优选位于深n-型孔243和p-型孔245之间的结合处上。FET 240的制备和功能详细描述在1999年6月10日Lim等申请的待审美国专利申请序列号09/329,670中。
图14-16描述了各种铁电FET栅构型。在这些图中未显示基片的详细结构。在该优选实施方式中，基片结构将包括图1中所示的深-和p-型孔。然而，这些栅构型可以与图13中所示的基片构型、美国专利申请序列号09/329,670中讨论的任意不同基片和存储器构型、或者本领域中已知或者可获得的许多其它基片和存储器构型组合。图14显示了也可以用作该FET从而实施本发明的MFMISFET。再次在半导体351上形成该FET，并且该FET包括源区/漏区352和353、沟道区354、绝缘层356、铁电材料358和电极359，但是也包括浮动栅电极357。绝缘层356可以是上面和下面讨论的单个绝缘层或者多个绝缘层。在所示或上面讨论的任意形式上可以获取触点、布线层和其它结构。
图15显示了与图14的MFMISFET 350相似的MFMISFET 450，只是绝缘层456包括阻挡层461和绝缘层460。该FET再次在半导体451形成，并且包括源区/漏区452和453、沟道区454、铁电材料458、电极459和浮动栅电极457。阻挡层461优选为氧化铱(IrO2)，但是也可以是其它适宜的阻挡材料。此外，该MFMISFET 450描述了本发明的另一特征：铁电电容器部分464，即MFM部分，具有比通过导体457、绝缘体456和沟道454形成的线性电容器部分465的电容面积，即MIS部分小的电容面积。本文的“电容面积”意思是在电容器平面中的电容器的面积，即与电容器的长尺寸平行的平面，它是由水平面方向和图15中向纸中的方向定义的平面。由于电容与电容器的电容面积成比例，并且通过许多串联连接的电容器中每一个的电压降与各自电容器的电容成反比，因此这导致了通过铁电材料的FET的大部分总电压降。依次这使铁电FET在较低电压下操作。优选MIS部分的电容面积为MIS部分的电容面积的2-10倍，更优选约6倍。使铁电电容器如464的面积比绝缘体电容器如465的小从而导致通过铁电电容器的较大的电压降的该特征，可用于本文公开的本发明的任意实施方式。
图16显示了在电极557和绝缘层573之间包括多晶硅层572的MFMISFET 550。再次在半导体551上形成该FET，并且该FET包括源区/漏区552和553、沟道区554/阻挡层561、铁电材料558和电极559。阻挡层561可以导电，但是优选为绝缘体。再次，该实施方式是以线性、或MIS、由多晶硅层572、绝缘体573和沟道区554形成的电容器(其面积比铁电材料的大)、或者MFIM、电容器564显示的。在该实施方式中，电极557显示具有铁电电容器564的面积，尽管它也可以具有绝缘体电容器565的面积。
在任意上面的实施方式中，一个绝缘阻挡层，例如310、250、461和561，可以是选自以下的化合物：Si3N4、IrO2、ZrO2、CeO2和Y2O3。然而，它也可以是本发明的一种材料。该阻挡层优选具有2nm-20nm的厚度，更优选为约4nm。在基片，例如81、302、41、351、451和551是由硅制备的所有情况下，在该硅基片和第一个FET绝缘体层，例如阻挡层250之间也可以形成氧化硅薄层。该SiO2绝缘层的厚度优选为4纳米(nm)-20nm。这些实施方式中每一个也含有至少一个绝缘体层，例如92、311、252、356、460和573，优选是非铁电材料的、本发明高介电常数材料中的一种。该绝缘体优选厚度为4纳米(nm)-50nm。就栅绝缘体和缓冲层而言，优选材料为钨-青铜-型氧化物。优选它是具有通式AB2O6的钨-青铜，其中A代表选自以下的材料：Sr、Ba、Ca、Mg和Pb；并且B代表选自以下的材料：Ta、Nb和W。它可以是具有通式AB2O6的两种或多种氧化物的固体溶液。最优选的材料具有通式Sr(TayNb1-y)2O6，其中0≤y≤1。
应理解为，本发明包括，可以将上面公开的电容器、晶体管、DRAMS和铁电FET的各种实施方式的任意和所有特征彼此组合。即，显示的这些实施方式是例证的并且已经选择，描述了各自特征，并且不打算将其限制于所示的特定组合。
图17显示了形成集成电路的DRAM存储单元300(图12)的本发明的概括性方法600的流程图。本发明方法的特征是使用本发明的金属有机沉积(＂MOD＂)前体和形成缓冲和扩散阻挡层的沉积技术以及其它高介电常数绝缘体薄膜。通过所需化合物中的各自金属，例如阻挡层化合物中的铈、和高电介质化合物的锶和钽、或者金属的烷醇盐，与羧酸，或者与羧酸和醇相互作用，并将反应产物溶于溶剂中，形成单个MOD前体。可以使用的羧酸、醇和溶剂是上面列出的。金属、金属烷醇盐、酸和醇反应形成金属-烷氧基羧酸盐、金属-羧酸盐和/或金属-烷醇盐，这些混合物受热并且需要的话搅拌，形成金属-氧-金属键，并沸腾掉反应产生的任意低沸点有机物。在它们使用之前，通常制备最初MOD前体或以批次买来；经常就在涂敷到基片上之前制备最终前体混合物。最终制备步骤通常包括混合、溶剂交换和稀释。当使用液体沉积技术时，例如LSMCD，金属2-乙氧基己酸盐是一优选的前体化合物，这是由于这些乙氧基己酸盐在溶液中稳定，并具有长的货架期，形成光滑的液体薄膜，并在基片上平滑地分解。
在步骤610中，将含有硅半导体基片302的半导体晶片清洗，除去污染物，优选通过将晶片在H2SO4中浸泡30分钟。然后将该晶片在10∶1 BOE中浸泡5分钟，从而除去可能在晶片上形成的任意天然氧化物。在火炉中生长场氧化物304，优选至厚度为500nm。然后通过常规掺杂法形成源区/漏区306和308以及沟道区309。这包括除去场氧化物的常规光刻胶、蚀刻和加条纹步骤，接着优选通过磷扩散步骤。优选，沟道区309的掺杂为2×1015-1017个原子/cm3，最优选1016-1017个原子/cm3，它提供了约1Ω-5Ω的电阻。优选源区/漏区306、308的掺杂为1019-1020个原子/cm3。
当非导电的扩散阻挡层310含有Si3N4时，它可以使用常规CVD技术通过硅烷与氨在氩气等离子体中反应形成，或者通过在氮气放电中通过硅烷反应形成。优选扩散阻挡层310包括选自以下的化合物：IrO2、ZrO2、CeO2和Y2O3。优选扩散阻挡层310是使用MOD技术形成的，其中通过LSMCD将金属有机前体沉积并经过处理，形成所需的金属氧化物。优选雾沉积法，这是由于比其它方法中更容易控制液体前体的组成和沉积速度，由此能够形成非常薄且均匀的阻挡层化合物薄膜。雾沉积法描述在1995年10月10日授予McMillan等的US 5,456,945中也可以使用向基片上涂敷液体的其它方法，例如旋涂法。
在步骤612的优选实施方式中，就在使用0.1M之前，将0.2mol于二甲苯溶剂中的2-乙氧基己酸铈前体溶液稀释。在步骤614中，前体的液体涂层是通过如下在基片上形成的：在雾沉积反应器中放置基片，形成液体前体雾，并使该雾流入沉积反应器中，其中雾沉积在基片上。在步骤616中，将基片和液体涂层处理，形成固体涂层。处理可以包括选自以下的方法：暴露于真空、暴露于紫外线、干燥、加热、烘烤、快速热处理和退火。在步骤616中的处理典型地包括干燥、快速热处理(＂RTP＂)和退火。干燥典型地是在160℃下进行1分钟，然后在260℃下进行4分钟。如果使用的话，该RTP典型地在725℃下以100℃/sec的上升速度进行30秒钟。火炉退火，优选在氧气环境下，使金属氧化物结晶。在800℃下在以5l/m流动的氧气中使退火进行60分钟，同时10分钟“推入”和10分钟“拉出”。非导电的扩散阻挡层310的厚度为约5nm。
在步骤618中，制备栅绝缘体311的最终前体。如上所述，最终前体优选在二甲苯或正辛烷溶剂中含有金属2-乙氧基己酸盐。作为例子，将2-乙氧基己酸锶和2-乙氧基己酸钽以相应于化学计量式SrTa2O6的相当摩尔比混入正辛烷溶剂中。将0.2mol该混合物溶液用乙酸正丁酯稀释至0.1M。
在步骤620中，将含有扩散阻挡层310的基片放置在液体沉积反应器中，并由栅绝缘体的最终前体进行雾化，将该雾流入沉积反应器中，由此在扩散阻挡层上形成了前体液体涂层。
在步骤622中，将具有液体涂层的基片处理，形成薄膜栅绝缘体311，它可以是本发明的任意材料。处理可以包括选自以下的方法：暴露于真空、暴露于紫外线、干燥、加热、烘烤、快速热处理和退火。在优选实施方式中，将该前体通过干燥和氧退火进行处理。在100℃-350℃的温度下干燥30秒钟-10分钟，优选在电热板上。优选该干燥是以多个干燥步骤进行的，每一次的温度高于上一次。在下面样品中，干燥是分两步进行的，一次是在160℃下干燥1分钟，另一次是在260℃下干燥4分钟。如果使用的话，烘烤可以包另一次是在260℃下干燥4分钟。如果使用的话，烘烤可以包括RTP烘烤或火炉烘烤，尽管在优选实施方式中它是电热板烘烤。如果使用RTP烘烤的话，它使用卤素光源，从而使晶片快速升高到500℃-850℃的高温，并在该温度下烘烤15秒钟-3分钟。退火是在500℃-850℃的温度下进行30分钟-3小时。在上面实施例中，退火是在800℃下进行30分钟。栅绝缘体311的厚度为约15nm。
在步骤624中，使用常规技术，典型地为溅射技术，沉积栅电极312。典型地，在步骤626中，以常规技术的单一顺序将扩散阻挡层310、栅绝缘体311和栅电极312构图并蚀刻。然后，分别在步骤628、630和632中，使用常规技术形成ILD 316、通路317、318和钨塞319、320。
接下来，形成扩散阻挡层321。它可以使用常规溅射技术形成。流入，如果扩散阻挡层321含有Tl3N4或者另一氮化物时，那么可以在氮气环境下通过溅射一氮化物靶或金属靶沉积薄膜。然而，在优选方法中，使用MOD前体形成导电氧化物。由于希望薄膜厚度非常薄，优选为1nm-20nm，因此优选使用MOD前体和LSMCD技术形成含有IrO2的扩散阻挡层321。在步骤634中，制备含有0.1mol铱2-乙氧基己酸盐溶液的前体。在步骤636中，将其雾化并流入雾沉积反应器中，由此在基片上形成液体涂层。在638中，将该液体涂层处理，参照步骤616中关于扩散阻挡层310所述的，从而形成含有厚度为5nm的IrO2薄膜的扩散阻挡层321。在步骤640中，使用常规技术溅射沉积厚度为200nm的铂底电极322。
在步骤642中，如上面的步骤618制备电容器绝缘体324的前体。在步骤644中，沉积该前体雾，从而在铂底电极层上形成液体涂层。在步骤646中，如步骤622对液体涂层进行处理，形成电容器绝缘体层，它可以是本发明的任意材料，例如厚度为80nm的SrTa2O6的薄膜。在步骤648中，使用常规技术形成铂顶电极层326。优选在步骤650中将层321、322、324和326构图和蚀刻，从而形成存储器电容器328的堆叠结构。之后，在步骤652中，使用常规技术完成存储单元300，从而形成ILD 336、局部相互连接338、339和钝化层342。
已利用金属氧化物电介质描述了新型集成电路电子设备，其中为了特定应用，通过调整组成元素的相对比例，可以使各种电性能最大化。具体地说，本发明涉及由形成以下的前体制备的金属氧化物：(BaxSr1-x)(TayNb1-y)2O6，其中0≤x≤1.0且0≤y≤1.0；(BaxS1-x)2(TayNb1-y)2O7，其中0≤x≤1.0且0≤y≤1.0；和(BaxS1-x)2Bi2(TayNb1-y)2O10，其中0≤x≤1.0且0≤y≤1.0。本发明的材料的用途包括栅电介质晶体管、DRAM和MMIC中的电容器电介质、缓冲层、扩散阻挡层和ILD层。在某些情况下，材料可以是铁电材料，由此将其用于FERAM。应理解为，附图中所示以及本说明书中所述的特定实施方式是为了举例的目的，并且不应构成对本发明的限制，本发明将在下面的权利要求书中进行限定。此外，很显然的是，在不脱离本发明原则的前提下，本领域技术人员现在可以对所述的具体实施方式作出多种用途和改进。例如，由于已公开了本发明的金属氧化物材料在集成电路中的有益用途，因此这些材料可以有益地用作除此之外的集成电路应用中的绝缘体。除了上面所述的例证方法之外，可以使用其它方法形成金属氧化物设备。由此很显然可以使用各种制品。而且，可以用常规方法将这些前体、方法和结构组合，提供对所述方法和设备的改进。另外也很清楚的是，在某些情况下，所述的步骤可以以不同的顺序进行；或者，可以用相当的结构和方法来代替所述的各种结构和方法。

Claims (193)

1.一种含有非铁电的高介电常数绝缘体的集成电路，所述绝缘体包括选自以下的金属氧化物薄膜：钨-青铜-型氧化物、烧绿石-型氧化物、以及中间层氧化物与选自以下的氧化物的组合：钙钛矿-型氧化物和烧绿石-型氧化物。
2.如权利要求1的集成电路，其中所述中间层氧化物含有选自以下的金属：Bi、Sc、Y、La、Sb、Cr和Tl。
3.如权利要求2的集成电路，其中所述中间层氧化物是Bi2O3。
4.如权利要求1的集成电路，其中所述金属氧化物是具有通式AB2O6的钨-青铜-型氧化物，其中A代表选自以下金属的A-位原子：Ba、Bi、Sr、Pb、Ca、K、Na和La；并且B代表选自以下金属的B-位原子：Ti、Zr、Ta、Hf、Mo、W和Nb。
5.如权利要求4的集成电路，其中所述钨-青铜-型氧化物具有通式(BaxSr1-x)(TayNb1-y)2O6，其中0≤x≤1.0且0≤y≤1.0。
6.如权利要求4的集成电路，其中所述钨-青铜-型氧化物具有化学计量式(BaxSr1-x)Ta2O6，其中0≤x≤1.0。
7.如权利要求6的集成电路，其中x的值为约0.8。
8.如权利要求1的集成电路，其中所述金属氧化物是具有通式A2B2O7的烧绿石-型氧化物，其中A代表选自以下金属的A-位原子：Ba、Bi、Sr、Pb、Ca、K、Na和La；并且B代表选自以下金属的B-位原子：Ti、Zr、Ta、Hf、Mo、W和Nb。
9.如权利要求8的集成电路，其中所述烧绿石-型氧化物具有通式(BaxSr1-x)2(TayNb1-y)2O7，其中0≤x≤1.0且0≤y≤1.0。
10.如权利要求8的集成电路，其中所述烧绿石-型氧化物具有通式(BaxSr1-x)2Ta2O7，其中0≤x≤1.0。
11.如权利要求10的集成电路，其中0≤x≤0.6。
12.如权利要求1的集成电路，其中所述金属氧化物是Bi2O3与具有通式A2B2O7的烧绿石-型氧化物的组合，其中A代表选自以下金属的A-位原子：Ba、Bi、Sr、Pb、Ca、K、Na和La；并且B代表选自以下金属的B-位原子：Ti、Zr、Ta、Hf、Mo、W和Nb。
13.如权利要求12的集成电路，其中所述烧绿石-型氧化物具有通式(BaxSr1-x)2(TayNb1-y)2O7，其中0≤x≤1.0且0≤y≤1.0。
14.如权利要求12的集成电路，其中所述烧绿石-型氧化物具有通式(BaxSr1-x)2Ta2O7，其中0≤x≤1.0。
15.如权利要求1的集成电路，其中所述薄膜的厚度为1nm-500nm。
16.如权利要求1的集成电路，还包括第一电极和第二电极，所述薄膜位于所述第一电极和第二电极之间。
17.如权利要求1的集成电路，其中所述薄膜是部分存储单元。
18.如权利要求1的集成电路，其中所述薄膜是部分旁路电容器。
19.如权利要求1的集成电路，其中所述薄膜是部分晶体管。
20.如权利要求19的集成电路，其中所述薄膜含有栅绝缘体。
21.如权利要求20的集成电路，其中所述晶体管是包括基片和铁电层的铁电FET，并且所述栅绝缘体位于所述铁电层和所述基片之间。
22.如权利要求1的集成电路，其中所述薄膜是部分MMIC。
23.如权利要求1的集成电路，其中所述薄膜含有中间层电介质。
24.如权利要求1的集成电路，其中所述薄膜是一含有所述中间层氧化物层并交替有选自以下层的虚拟堆叠结构：钙钛矿层和烧绿石-型氧化物层。
25.如权利要求24的集成电路，其中所述中间层氧化物含有Bi2O3。
26.一种含有高介电常数绝缘体的集成电路，所述绝缘体包括金属氧化物薄膜，所述薄膜是含有与非铁电金属氧化物层具有一界面的中间层氧化物层的实际堆叠结构，所述金属氧化物层选自：钙钛矿层、钨-青铜-型氧化物层和烧绿石-型氧化物层。
27.如权利要求26的集成电路，其中所述中间层氧化物含有选自以下的金属：Bi、Sc、Y、La、Sb、Cr和Tl。
28.如权利要求26的集成电路，其中所述中间层氧化物层含有Bi2O3。
29.一种具有金属氧化物薄膜的集成电路，该薄膜包括实际堆叠结构，该结构包括中间层氧化物层并交替有选自以下的金属氧化物层：钙钛矿层和烧绿石-型氧化物层，所述薄膜在所述中间层氧化物和所述金属氧化物之间包括至少3个界面。
30.如权利要求29的集成电路，其中所述中间层氧化物含有选自以下的金属：Bi、Sc、Y、La、Sb、Cr和Tl。
31.如权利要求29的集成电路，其中所述中间层氧化物层含有Bi2O3。
32.如权利要求29的集成电路，其中所述金属氧化物是非铁电材料。
33.如权利要求29的集成电路，其中所述金属氧化物是铁电材料。
34.一种含有非铁电的高介电常数绝缘体薄膜的集成电路，所述薄膜是实际堆叠结构，该结构含有中间层氧化物层并交替有选自以下的金属氧化物层：钙钛矿层、钨-青铜-型氧化物层和烧绿石-型氧化物层。
35.如权利要求34的集成电路，其中所述中间层氧化物含有选自以下的金属：Bi、Sc、Y、La、Sb、Cr和Tl。
36.如权利要求35的集成电路，其中所述中间层氧化物层含有Bi2O3。
37.一种含有金属氧化物薄膜的集成电路，所述薄膜是虚拟堆叠结构，该结构含有中间层氧化物层并交替有选自以下的金属氧化物层：钨-青铜-型氧化物层和烧绿石-型氧化物层。
38.如权利要求37的集成电路，其中所述中间层氧化物含有选自以下的金属：Bi、Sc、Y、La、Sb、Cr和Tl。
39.如权利要求38的集成电路，其中所述中间层氧化物层含有Bi2O3。
40.如权利要求37的集成电路，其中所述金属氧化物是非铁电材料。
41.如权利要求37的集成电路，其中所述金属氧化物是铁电材料。
42.一种包括非铁电的高介电常数绝缘体薄膜的集成电路，该薄膜含有选自以下的金属氧化物：AB2O6A2B2O7和A2Bi2B2O10，其中A代表选自以下金属的A-位原子：Ba、Bi、Sr、Pb、Ca、K、Na和La；并且B代表选自以下金属的B-位原子：Ti、Zr、Ta、Hf、Mo、W和Nb。
43.如权利要求42的集成电路，其中所述金属氧化物是(BaxSr1-x)(TayNb1-y)2O6，其中0≤x≤1.0且0≤y≤1.0。
44.如权利要求42的集成电路，其中所述金属氧化物是(BaxSr1-x)Ta2O6，其中0≤x≤1.0。
45.如权利要求44的集成电路，其中x的值为约0.8。
46.如权利要求42的集成电路，其中所述金属氧化物是(BaxSr1-x)2(TayNb1-y)2O7，其中0≤x≤1.0且0≤y≤1.0。
47.如权利要求42的集成电路，其中所述金属氧化物是(BaxSr1-x)2Ta2O7，其中0≤x≤1.0。
48.如权利要求47的集成电路，其中0≤x≤0.6。
49.如权利要求42的集成电路，其中所述金属氧化物是(BaxSr1-x)2Bi2(TayNb1-y)2O10，其中0≤x≤1.0且0≤y≤1.0。
50.如权利要求42的集成电路，其中所述金属氧化物是(BaxSr1-x)2Bi2Ta2O10，其中0≤x≤1.0。
51.如权利要求50的集成电路，其中0≤x≤0.6。
52.如权利要求50的集成电路，其中0.4≤x≤0.5。
53.如权利要求42的集成电路，其中外加电压在0至±5伏特的范围内时，所述金属氧化物的电容电压系数Vcc不超过±1％。
54.如权利要求42的集成电路，其中温度在20-140℃的范围内时，所述金属氧化物的电容温度系数Tcc不超过1000ppm。
55.如权利要求42的集成电路，其中温度在20-140℃的范围内时，所述金属氧化物的电容温度系数Tcc不超过100ppm。
56.一种含有非铁电的高介电常数绝缘体薄膜的集成电路，该薄膜含有通式AB2O6的金属氧化物，其中A代表选自以下金属的A-位原子：Ba、Bi、Sr、Pb、Ca、K、Na和La；并且B代表选自以下金属的B-位原子：Ti、Zr、Ta、Hf、Mo、W和Nb。
57.一种含有非铁电的高介电常数薄膜材料的集成电路，所述薄膜材料具有通式AB2O6，其中A代表锶和钡中至少一种，并且B代表钽和铌中至少一种。
58.如权利要求57的集成电路，其中所述薄膜材料含有多种金属氧化物的固体溶液，所述金属氧化物各自的通式为AB2O6，其中A代表锶和钡中至少一种，并且B代表钽和铌中至少一种。
59.如权利要求58的集成电路，其中所述多种金属氧化物由通式(SrxBa1-x)(TayNb1-y)2O6表示，其中0≤x≤1且0≤y≤1。
60.如权利要求57的集成电路，其中外加电压在0至±3伏特的范围内时，所述薄膜材料的相对介电常数变化不超过±10％。
61.如权利要求57的集成电路，其中温度在0-50℃的范围内时，所述薄膜材料的相对介电常数变化不超过±15％。
62.如权利要求57的集成电路，其中频率在102Hz至106Hz的范围内时，所述薄膜材料的相对介电常数变化不超过±10％。
63.如权利要求57的集成电路，其中所述薄膜的厚度为1nm-500nm。
64.如权利要求63的集成电路，还包括第一电极和第二电极，所述薄膜位于所述第一电极和第二电极之间。
65.如权利要求57的集成电路，其中所述薄膜是部分存储单元。
66.如权利要求57的集成电路，其中所述薄膜是部分旁路电容器。
67.如权利要求57的集成电路，其中所述薄膜是部分晶体管。
68.如权利要求67的集成电路，其中所述材料含有栅绝缘体。
69.如权利要求68的集成电路，其中所述晶体管是包括基片和铁电层的铁电FET，并且所述栅绝缘体位于所述铁电层和所述基片之间。
70.如权利要求57的集成电路，其中所述薄膜是部分MMIC。
71.如权利要求57的集成电路，其中所述薄膜含有中间层电介质。
72.一种含有非铁电的高介电常数薄膜材料的集成电路，所述薄膜材料具有通式SrB2O6，其中B代表钽和铌中至少一种。
73.如权利要求72的集成电路，其中所述薄膜材料含有多种金属氧化物的固体溶液，所述金属氧化物各自的通式为SrB2O6，其中B代表钽和铌中至少一种。
74.如权利要求72的集成电路，其中所述多种金属氧化物由通式Sr(TaxNb1-x)2O6表示，其中0≤x≤1。
75.如权利要求72的集成电路，其中外加电压在0至±3伏特的范围内时，所述薄膜材料的相对介电常数变化不超过±10％。
76.如权利要求72的集成电路，其中温度在0-50℃的范围内时，所述薄膜材料的相对介电常数变化不超过±15％。
77.如权利要求72的集成电路，其中频率在102Hz至106Hz的范围内时，所述薄膜材料的相对介电常数变化不超过±10％。
78.如权利要求72的集成电路，其中所述薄膜的厚度为1nm-500nm。
79.如权利要求72的集成电路，还包括第一电极和第二电极，所述薄膜位于所述第一电极和第二电极之间。
80.如权利要求72的集成电路，其中所述薄膜是部分存储单元。
81.如权利要求72的集成电路，其中所述薄膜是部分旁路电容器。
82.如权利要求72的集成电路，其中所述薄膜是部分晶体管。
83.如权利要求82的集成电路，其中所述材料含有栅绝缘体。
84.如权利要求83的集成电路，其中所述晶体管是包括基片和铁电层的铁电FET，并且所述栅绝缘体位于所述铁电层和所述基片之间。
85.如权利要求72的集成电路，其中所述薄膜是部分MMIC。
86.一种含有非铁电的高介电常数薄膜材料的电荷存储设备，所述薄膜材料具有通式AB2O6，其中A代表锶和钡中至少一种，并且B代表钽和铌中至少一种。
87.如权利要求86的电荷存储设备，其中所述薄膜材料含有多种金属氧化物的固体溶液，所述金属氧化物各自的通式为AB2O6，其中A代表锶和钡中至少一种，并且B代表钽和铌中至少一种。
88.如权利要求86的电荷存储设备，其中所述多种金属氧化物由通式(SrxBa1-x)(TayNb1-y)2O6表示，其中0≤x≤1且0≤y≤1。
89.如权利要求86的电荷存储设备，其中所述薄膜的厚度为1nm-500nm。
90.一种含有非铁电的高介电常数薄膜材料的晶体管，所述薄膜材料含有钨-青铜-型氧化物。
91.如权利要求90的晶体管，其中所述钨-青铜-型氧化物由通式AB2O6表示，其中A代表选自以下的材料：锶、钡、钙、镁和铅，并且B代表选自钽、铌或钨的材料。
92.如权利要求91的晶体管，其中所述钨-青铜-型氧化物是两种或多种具有通式AB2O6的所述氧化物的固体溶液。
93.如权利要求91的晶体管，其中所述钨-青铜-型氧化物具有通式(SrxBa1-x)(TayNb1-y)2O6，其中0≤x≤1且0≤y≤1。
94.如权利要求91的晶体管，其中所述钨-青铜-型氧化物具有通式Sr(TayNb1-y)2O6，其中0≤y≤1。
95.如权利要求91的晶体管，其中所述钨-青铜-型氧化物含有钽酸锶。
96.如权利要求91的晶体管，其中所述钨-青铜-型氧化物具有通式SrB2O6，其中B选自钽、铌和钨。
97.如权利要求90的晶体管，其中所述材料含有栅绝缘体。
98.如权利要求97的晶体管，其中所述晶体管是包括基片和铁电层的铁电FET，并且所述栅绝缘体位于所述铁电层和所述基片之间。
99.如权利要求98的晶体管，其中所述晶体管还包括浮动栅，并且所述栅绝缘体位于所述浮动栅和所述基片之间。
100.如权利要求98的晶体管，其中所述晶体管还包括浮动栅，并且所述栅绝缘体位于所述铁电层和所述浮动栅之间。
101.如权利要求97的晶体管，其中所述晶体管包括基片和浮动栅，并且所述栅绝缘体位于所述浮动栅和所述基片之间。
102.如权利要求97的晶体管，其中所述晶体管包括铁电层和浮动栅，并且所述栅绝缘体位于所述铁电层和所述浮动栅之间。
103.如权利要求97的晶体管，其中所述晶体管包括多晶硅层和基片，并且所述栅绝缘体位于所述浮动栅和所述基片之间。
104.如权利要求97的晶体管，其中所述晶体管包括多晶硅层和铁电层，并且所述多晶硅层位于所述铁电层和所述浮动栅之间。
105.如权利要求97的晶体管，其中所述晶体管包括铁电层、含有所述铁电层的铁电电容器部分和含有所述栅绝缘体的线性电容器部分，并且其中所述线性电容器部分的电容面积大于所述铁电电容器部分的电容面积。
106.如权利要求105的晶体管，其中所述线性电容器部分的电容面积比所述铁电电容器部分的电容面积大2-10倍。
107.一种铁电集成电路存储单元，含有铁电层、绝缘层、包括所述铁电层的铁电电容器部分和包括所述绝缘层的线性电容器部分，其中所述线性电容器部分的电容面积大于所述铁电电容器部分的电容面积。
108.如权利要求107的晶体管，其中所述线性电容器部分的电容面积比所述铁电电容器部分的电容面积大2-10倍。
109.一种包括多个材料层的集成电路，所述集成电路含有：
铁电薄膜；和
位于所述铁电薄膜和另一个所述多个材料层之间的非铁电缓冲层。
110.如权利要求109的集成电路，其中所述钨-青铜-型氧化物由通式AB2O6表示，其中A代表选自以下的材料：锶、钡、钙、镁和铅，并且B代表选自钽、铌和钨的材料。
111.如权利要求110的集成电路，其中所述钨-青铜-型氧化物是两种或多种具有通式AB2O6的所述氧化物的固体溶液。
112.如权利要求110的集成电路，其中所述钨-青铜-型氧化物具有通式(SrxBa1-x)(TayNb1-y)2O6，其中0≤x≤1且0≤y≤1。
113.如权利要求110的集成电路，其中所述钨-青铜-型氧化物具有通式Sr(TayNb1-y)2O6，其中0≤y≤1。
114.如权利要求110的集成电路，其中所述钨-青铜-型氧化物含有钽酸锶。
115.如权利要求110的集成电路，其中所述钨-青铜-型氧化物具有通式SrB2O6，其中B选自钽、铌和钨。
116.如权利要求109的集成电路，其中所述材料层之一含有集成电路基片，并且所述缓冲层位于所述铁电薄膜和所述集成电路基片之间。
117.如权利要求109的集成电路，其中所述材料层之一含有导电层，并且所述缓冲层位于所述铁电层和所述导电层之间。
118.一种集成电路，含有半导体基片、高介电常数绝缘体和扩散阻挡层，所述扩散阻挡层的材料与所述高介电常数绝缘体的材料不同，所述高介电常数绝缘体含有金属氧化物，所述金属氧化物具有化学计量式AB2O6，其中A代表选自以下的材料：锶、钡、钙、铅和镁，并且B代表选自钽、铌和钨中至少一种。
119.如权利要求118的集成电路，其中所述金属氧化物由化学计量式(Sr1-a-bBaaMgb)(TayNb1-y)2O6，其中0≤a≤1、0≤b≤1、0≤(a+b)≤1且0≤y≤1。
120.如权利要求119的集成电路，其中所述金属氧化物含有通式SrTa2O6的钽酸锶。
121.如权利要求118的集成电路，其中所述高介电常数绝缘体含有多种金属氧化物的固体溶液，所述金属氧化物各自具有化学计量式AB2O6，其中A代表锶、钡、钙、铅和镁中至少一种，并且B代表钽和铌中至少一种。
122.如权利要求118的集成电路，其中外加电压在0至±3伏特的范围内时，所述金属氧化物的相对介电常数变化不超过±10％。
123.如权利要求118的集成电路，其中温度在0-50℃的范围内时，所述金属氧化物的相对介电常数变化不超过±15％。
124.如权利要求118的集成电路，其中频率在102Hz至106Hz的范围内时，所述金属氧化物的相对介电常数变化不超过±10％。
125.如权利要求118的集成电路，其中所述高介电常数绝缘体含有所述金属氧化物薄膜，其中所述薄膜的厚度为1nm-500mm。
126.如权利要求125的集成电路，其中所述薄膜的厚度为1nm-50nm。
127.如权利要求126的集成电路，其中所述薄膜的厚度为1nm-10nm。
128.如权利要求127的集成电路，其中所述薄膜的厚度为1nm-5nm。
129.如权利要求118的集成电路，其中所述高介电常数绝缘体是部分存储单元。
130.如权利要求118的集成电路，其中所述高介电常数绝缘体是FET的栅绝缘体。
131.如权利要求130的集成电路，其中所述栅绝缘体位于所述扩散阻挡层和所述基片之间。
132.如权利要求130的集成电路，其中所述扩散阻挡层位于所述栅绝缘体和所述基片之间。
133.如权利要求118的集成电路，其中所述栅绝缘体位于所述扩散阻挡层上。
134.如权利要求118的集成电路，其中所述扩散阻挡层位于所述半导体基片上。
135.如权利要求118的集成电路，还含有顶电极和位于所述半导体基片说明的底电极，所述高介电常数绝缘体位于所述顶电极和底电极之间。
136.如权利要求135的集成电路，其中所述底电极位于所述扩散阻挡层上。
137.一种用于制备集成电路中的绝缘体的液体前体，所述前体含有相当摩尔比的用于形成以下金属氧化物的金属原子：钨-青铜-型氧化物、烧绿石-型氧化物、以及中间层氧化物与选自钙钛矿和烧绿石-型氧化物的氧化物的组合。
138.如权利要求137的液体前体，其中所述中间层氧化物含有Bi2O3。
139.一种用于制备集成电路中的绝缘体的液体前体，所述前体含有相当摩尔比的用于形成选自以下的金属氧化物的金属原子：AB2O6、A2B2O7和A2Bi2B2O10，其中A代表选自以下金属的A-位原子：Ba、Bi、Sr、Pb、Ca、K、Na和La；并且B代表选自以下金属的B-位原子：Ti、Zr、Ta、Hf、Mo、W和Nb。
140.如权利要求139的液体前体，其中所述金属氧化物是(BaxSr1-x)(TayNb1-y)2O6，其中0≤x≤1.0且0≤y≤1.0。
141.如权利要求140的液体前体，其中所述金属氧化物是(BaxSr1-x)Ta2O6，其中0≤x≤1.0。
142.如权利要求141的液体前体，其中x的值为约0.8。
143.如权利要求139的液体前体，其中所述金属氧化物是(BaxSr1-x)2(TayNb1-y)2O7，其中0≤x≤1.0且0≤y≤1.0。
144.如权利要求139的液体前体，其中所述金属氧化物是(BaxSr1-x)2Ta2O7，其中0≤x≤1.0。
145.如权利要求144的液体前体，其中0≤x≤0.6。
146.如权利要求139的液体前体，其中所述金属氧化物是(BaxSr1-x)2Bi2(TayNb1-y)2O10，其中0≤x≤1.0且0≤y≤1.0。
147.如权利要求139的液体前体，其中所述金属氧化物是(BaxSr1-x)2Bi2Ta2O10，其中0≤x≤1.0。
148.如权利要求147的液体前体，其中0≤x≤0.6。
149.如权利要求148的液体前体，其中0.4≤x≤0.5。
150.一种用于制备具有实际堆叠结构的薄膜层的液体前体，所述前体含有相当摩尔比的用于形成以下金属氧化物的金属原子：钙钛矿、钨-青铜-型氧化物和烧绿石-型氧化物。
151.一种形成含有高介电常数绝缘体的集成电路的方法，所述方法包括步骤：
提供一基片；
提供一形成选自以下的所述金属氧化物的液体前体：钨-青铜-型氧化物、烧绿石-型氧化物、以及中间层氧化物与选自钙钛矿和烧绿石-型氧化物的氧化物的组合；
将所述液体前体涂敷到所述基片上，从而在所述基片上形成液体涂层；和
处理所述液体涂层，从而形成所述绝缘体的固体薄膜。
152.如权利要求151的方法，其中所述中间层氧化物含有选自以下的金属：Bi、Sc、Y、La、Sb、Cr和Tl。
153.如权利要求152的方法，其中所述中间层氧化物是Bi2O3。
154.如权利要求151的方法，其中所述绝缘体是非铁电材料。
155.如权利要求151的方法，其中所述绝缘体是铁电材料。
156.一种形成含有高介电常数绝缘体的集成电路的方法，所述方法包括步骤：
提供一基片；
提供一形成选自以下的金属氧化物的液体前体：AB2O6、A2B2O7和A2Bi2B2O10，其中A代表选自以下金属的A-位原子：Ba、Bi、Sr、Pb、Ca、K、Na和La；并且B代表选自以下金属的B-位原子：Ti、Zr、Ta、Hf、Mo、W和Nb；
将所述液体前体涂敷到所述基片上，从而在所述基片上形成液体涂层；和
处理所述液体涂层，从而形成所述绝缘体的固体薄膜。
157.如权利要求156的方法，其中所述金属氧化物是(BaxSr1-x)(TayNb1-y)2O6，其中0≤x≤1.0且0≤y≤1.0。
158.如权利要求156的方法，其中所述金属氧化物是(BaxSr1-x)Ta2O6，其中0≤x≤1.0。
159.如权利要求158的方法，其中x的值为约0.8。
160.如权利要求156的方法，其中所述金属氧化物是(BaxSr1-x)2(TayNb1-y)2O7，其中0≤x≤1.0且0≤y≤1.0。
161.如权利要求156的方法，其中所述金属氧化物是(BaxSr1-x)2Ta2O7，其中0≤x≤1.0。
162.如权利要求161的方法，其中0≤x≤0.6。
163.如权利要求156的方法，其中所述金属氧化物是(BaxSr1-x)2Bi2(TayNb1-y)2O10，其中0≤x≤1.0且0≤y≤1.0。
164.如权利要求156的方法，其中所述金属氧化物是(BaxSr1-x)2Bi2Ta2O10，其中0≤x≤1.0。
165.如权利要求164的方法，其中0≤x≤0.6。
166.如权利要求164的方法，其中0.4≤x≤0.5。
167.如权利要求156的方法，其中所述薄膜的厚度为1nm-500nm。
168.如权利要求156的方法，还包括形成第一电极和形成第二电极的步骤，并且其中所述薄膜位于所述第一电极和第二电极之间。
169.如权利要求168的方法，其中将所述第一电极、所述薄膜和所述第二电极形成为部分存储单元。
170.如权利要求156的方法，其中所述涂敷步骤包括在所述基片上旋涂所述前体的液体涂层。
171.如权利要求156的方法，其中所述处理步骤包括选自以下的方法：暴露于真空、暴露于紫外线、干燥、加热、烘烤、快速热处理和退火。
172.一种形成含有高介电常数薄膜绝缘体的集成电路的方法，所述方法包括步骤：
提供一基片；
提供一形成选自以下的金属氧化物的金属氧化物前体：钙钛矿、钨-青铜-型氧化物和烧绿石-型氧化物；
提供形成中间层氧化物的中间层氧化物前体；
将所述金属氧化物前体涂敷到所述基片上，从而在所述基片上形成金属氧化物前体涂层；和
处理所述金属氧化物前体涂层，从而形成所述金属氧化物的固体层；
将所述中间层氧化物前体涂敷到所述基片上，从而在所述金属氧化物的所述固体层上形成中间层氧化物前体涂层；和
处理所述中间层氧化物前体涂层，从而在所述金属氧化物的所述固体层上形成中间层氧化物的固体层。
173.如权利要求172的方法，其中所述提供中间层氧化物前体的步骤包括提供形成Bi2O3的前体。
174.一种形成晶体管的方法，包括：
提供一基片；形成含有钨-青铜-型氧化物的薄膜；和
在所述氧化物上制备晶体管栅层。
175.如权利要求174的方法，其中所述形成含有钨-青铜-型氧化物的薄膜的步骤包括形成通式AB2O6所代表的材料，其中A代表选自以下的材料：锶、钡、钙、镁和铅，并且B代表选自钽、铌和钨的材料。
176.如权利要求175的方法，其中所述形成所述钨-青铜-型氧化物的步骤包括形成两种或多种具有通式AB2O6的氧化物的固体溶液。
177.如权利要求176的方法，其中所述形成固体溶液的步骤包括形成具有通式Sr(TayNb1-y)2O6的所述固体溶液，其中0≤y≤1。
178.如权利要求174的方法，其中所述形成含有钨-青铜-型氧化物的薄膜的步骤包括形成钽酸锶。
179.如权利要求174的方法，其中所述形成含有钨-青铜-型氧化物的薄膜的步骤包括形成具有通式SrB2O6的材料，其中B选自钽、铌和钨。
180.如权利要求174的方法，在所述制备晶体管栅层的步骤之前还包括形成铁电层的步骤。
181.如权利要求174的方法，在所述制备晶体管栅层的步骤之前还包括形成浮动栅层的步骤。
182.如权利要求174的方法，在所述制备晶体管栅层的步骤之前还包括形成多晶硅层的步骤。
183.如权利要求174的方法，还包括步骤：
形成一铁电层；
构图含有所述铁电层的所述晶体管的铁电电容器部分和含有所述钨-青铜-型氧化物的线性电容器部分，其中所述线性电容器部分的电容面积大于所述铁电电容器部分的电容面积。
184.如权利要求183的方法，其中所述线性电容器部分的电容面积比所述铁电电容器部分的电容面积大2-10倍。
185.一种形成集成电路的方法，包括：
提供一基片；
在所述基片上形成含有钨-青铜-型氧化物的缓冲层；和
在所述基片上制备一铁电层。
186.如权利要求185的形成集成电路的方法，其中所述形成缓冲层的步骤包括形成通式AB2O6表示的钨-青铜-型氧化物，其中A代表选自以下的材料：锶、钡、钙、镁和铅，并且B代表选自钽、铌和钨的材料。
187.如权利要求186的形成集成电路的方法，其中所述形成钨-青铜-型氧化物的步骤包括形成两种或多种具有通式AB2O6的所述氧化物的固体溶液。
188.如权利要求186的形成集成电路的方法，其中所述形成钨-青铜-型氧化物的步骤包括形成具有通式(SrxBa1-x)(TayNb1-y)2O6的材料，其中0≤x≤1且0≤y≤1。
189.如权利要求186的形成集成电路的方法，其中所述形成所述钨-青铜-型氧化物的步骤包括形成具有通式Sr(TayNb1-y)2O6的材料，其中0≤y≤1。
190.如权利要求185的形成集成电路的方法，其中所述形成缓冲层的步骤包括形成钽酸锶。
191.如权利要求185的形成集成电路的方法，其中所述形成缓冲层的步骤包括形成具有通式SrB2O6的所述钨-青铜-型氧化物，其中B选自钽、铌和钨。
192.如权利要求185的形成集成电路的方法，其中所述形成所述缓冲层的步骤是在所述形成铁电层之前进行的。
193.如权利要求185的形成集成电路的方法，其中所述形成所述缓冲层的步骤是在所述形成铁电层之后进行的。
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