CN1613138A - 具有改进微型结构的层状超晶格材料的制造方法 - Google Patents

具有改进微型结构的层状超晶格材料的制造方法 Download PDF

Info

Publication number
CN1613138A
CN1613138A CNA018183409A CN01818340A CN1613138A CN 1613138 A CN1613138 A CN 1613138A CN A018183409 A CNA018183409 A CN A018183409A CN 01818340 A CN01818340 A CN 01818340A CN 1613138 A CN1613138 A CN 1613138A
Authority
CN
China
Prior art keywords
time
substrate
precursor
layered superlattice
temperature
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA018183409A
Other languages
English (en)
Other versions
CN100388420C (zh
Inventor
柄泽润一
维克伦·荷西
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Symetrix Corp
Original Assignee
Seiko Epson Corp
Symetrix Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp, Symetrix Corp filed Critical Seiko Epson Corp
Publication of CN1613138A publication Critical patent/CN1613138A/zh
Application granted granted Critical
Publication of CN100388420C publication Critical patent/CN100388420C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H01L28/56—Capacitors with a dielectric comprising a perovskite structure material the dielectric comprising two or more layers, e.g. comprising buffer layers, seed layers, gradient layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02197—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides the material having a perovskite structure, e.g. BaTiO3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02345—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light
    • H01L21/02348—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light treatment by exposure to UV light
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02356—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment to change the morphology of the insulating layer, e.g. transformation of an amorphous layer into a crystalline layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H01L21/31122—Etching inorganic layers by chemical means by dry-etching of layers not containing Si, e.g. PZT, Al2O3

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Inorganic Compounds Of Heavy Metals (AREA)
  • Formation Of Insulating Films (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

在制造集成电路时，第一电极(48)形成在衬底(28)上。在第一实施例中，在第一电极(48)的顶部形成钽酸锶铋层(5)和第二电极(52)。在最后晶化退火之前，对第一电极(48)、钽酸锶铋层(50)和第二电极(52)进行构图。然后在衬底(28)上进行最后晶化退火。在第二实施例中，在第一和第二层(50)、(132)的顶部形成第二电极(52)之前，在钽酸锶铋层(50)的顶部淀积第二层钽酸锶铋层(132)。在第三实施例中，在钽酸锶铋层(50)上进行精细控制的UV烘焙工艺。在第四实施例中，在构图工艺之后和最后晶化退火工艺之前，在衬底上进行附加的快速热退火工艺。

Description

具有改进微型结构的层状超晶格材料的制造方法
发明的背景
1、发明的领域
本发明涉及利用薄膜层状超晶格材料制造集成电路的方法，特别涉及用于改进这种薄膜的微型结构的工艺。
2、问题的说明
层状超晶格材料薄膜已经是用于高密度铁电随机存取存储器(FeRAM)的非常好的候选材料。然而，与Pb(Zr7Ti)O3薄膜相比，在层状超晶格材料薄膜中一些问题已经提出，如低残余极化(Pr)、高结晶温度和表面粗糙度。特别是，层状超晶格材料薄膜的粗糙度，换言之，层状超晶格材料薄膜的高孔隙率在层状超晶格材料薄膜构图工艺期间产生一些损伤，因而导致铁电存储器的可靠性不好。
通常，在炉内对层状超晶格材料薄膜进行最后晶化退火之后，对层状超晶格材料薄膜进行构图。这在现有技术中被认为是必须的。此外，还已知在化学溶液淀积(CSD)工艺中，层状超晶格材料薄膜的电特性和包括表面几何形状、晶体取向等的这些材料的结晶性受到烘焙工艺的影响。在通常在热板上进行的涂敷湿薄膜时的烘焙(烘干)工艺期间，湿薄膜中的金属有机物可能或全部溶解。在现有技术中，通过调整这些工艺参数而对表面粗糙度进行的改进总是以极化率为代价的，而极化率是铁电现象的关键性能。这样，需要选择集成电路的良好微型结构或高极化率。
已知紫外辐射对形成薄膜时的辅助化学反应很有效。例如，参见Kamei的日本专利申请No.61183921；日本专利公报No.60-128264(NEC公司)；授予Tashiro等人的美国专利US4811684；授予Eguchi等人的美国专利US4683147；日本专利公报No.62-22420；以及A.Yamada，Y.Jia，M.Konagai，和K.Takahashi，“Photochemical VaporDeposition of Si/Si1-xGex Strained Layed Superlattices at 250℃”，日本应用物理杂志，第27卷第11号，1988年11月，第2174-2176页。然而，已经发现UV可以提高前体分解和提高某些结晶因素，还发现它可以降低极化率。因此在制造集成电路期间还需要提高曝光和UV辐射对抗对层状超晶格材料的极化特性的相反效应的优点。
发明概述
本发明通过修改集成电路工艺中的工艺步骤而克服了集成电路制造中的多孔表面形态和晶体取向的问题。在一个方案中，本发明通过在最后晶化炉内退火之前对铁电薄膜进行构图而改善了表面形态或平滑度。由于铁电薄膜的晶粒生长主要发生在最后晶化炉内退火期间，因此在这个退火之前对铁电薄膜进行构图可减少短路问题，这些短路问题一般在具有大晶粒尺寸薄膜的构图工艺期间发生。这消除了与通过具有大晶粒尺寸薄膜进行构图相关的问题。优选，层状超晶格材料是钽酸锶铋、铌酸锶铋钽、或铌酸锶铋。
在另一个方案中，通过对优选顶部电极、铁电薄膜材料和优选底部电极进行构图之后，但是在最后晶化炉内退火之前，结合第二快速热退火(RTA)，本发明还克服了在层状超晶格材料制造中的多孔表面形态和晶体取向的问题。这个第二快速热退火成功地使漏电流大大降低和残余极化增加。已经发现在构图之后的第二RTA特别有效。
本发明通过在利用常规方法制备的第一层状超晶格材料薄膜上淀积第二层层状超晶格材料，克服了集成电路制造中的多孔表面形态和晶体取向的问题。这个第二层层状超晶格材料还减小了第一层状超晶格材料薄膜的表面粗糙度。优选的是，利用溶胶溶液进行淀积。在优选实施例中，优选通过KJC-MOD在电容的底部电极上淀积第一单层层状超晶格材料薄膜，然后优选在第一和第二次烘焙步骤中烘焙该薄膜。重复这些步骤，直到达到层状超晶格材料薄膜的设计厚度为止。然后在氧气中、以700℃对被烘焙的层状超晶格材料薄膜进行可选的炉内退火；之后衬底上淀积第二层层状超晶格材料溶胶溶液，并优选在第一和第二次烘焙步骤中对其烘焙，接着进行炉内退火。
在另一方案中，本发明通过在烘焙工艺期间施加精确量的紫外(UV)辐射，克服了集成电路制造中的多孔表面形态和晶体取向的问题。在烘焙期间由UV源产生的这个UV光子能量有效地使金属有机化合物分解。金属有机物层状超晶格材料溶液中的化学键根据每个化学键而具有各种特定的键能。考虑这些键能并选择UV辐射源波长、UV辐射功率密度以及UV辐射曝光时间，以便制造更平滑的层状超晶格材料微型结构。根据本发明处理的层状超晶格材料直到3.0V双极应力的1010次循环下没有呈现疲劳。通过采用改进的UV辐射烘焙工艺，击穿电压(VBD)提高到12-13V，击穿场(EBD)提高到1.1MV/cm以上。
本发明提供一种制造集成电路的方法，其中该方法包括以下步骤：提供衬底和含有有效量金属部分的前体，用于在加热所述前体时自发形成层状超晶格材料；将该前体施加于衬底上以形成涂层；对该涂层进行构图；然后处理被涂敷的衬底以晶化衬底上的所述层状超晶格材料薄膜；以及完成集成电路的制造，以在集成电路的有源部件中包括层状超晶格材料的至少一部分。优选，将前体施加于衬底的步骤包括向衬底施加两层前体。优选，该施加步骤包括第一次烘焙步骤和第二次烘焙步骤。优选，第一次烘焙步骤包括在不超过300℃的温度下、在不超过60分钟的时间内烘焙衬底。优选，第一次烘焙步骤是在空气中进行的。优选，第二次烘焙步骤包括在不超过300℃的温度下、在不超过60分钟的时间内烘焙衬底。优选，第二次烘焙步骤是在空气中进行的。优选，第一次烘焙步骤的温度在150-170℃的范围内，时间为1分钟。优选，第二次烘焙步骤的温度在250-270℃的范围内，时间为4分钟。
优选，该处理衬底的步骤包括快速热退火。优选，该快速热退火是在不超过800℃的温度下、不超过600秒的时间内进行的。优选，快速热退火是在690-710℃的温度下和30-300秒的时间内进行的。优选，快速热退火在氧气中进行。优选，层状超晶格材料包括A位元素、B位元素、超晶格生成元素以及阴离子。优选，所述A位元素包括选自锶、钙、钡、铋、镉和铅的一种或多种元素。优选，所述B位元素包括选自钛、钽、铪、钨、铌、和锆的一种或多种元素。优选，所述超晶格生成元素包括选自铋、钪、钇、镧、锑、铬和铊的一种或多种元素。优选，所述阴离子包括选自氧、氯、氟的一种元素及其混合物。
优选，层状超晶格材料包括两种或多种层状超晶格材料的固溶体。优选，层状超晶格材料包括钽酸锶铋。优选，层状超晶格材料含有对应化学分子式SraBib(Ta1-XNbx)O[9+(a-1)+(b-2)(1.5)+(c-2)(2.5)]的摩尔比例的金属原子，其中0.8a1、2b2.6、0×0.3和1.9c2.3。优选，a＝0.9，b＝2.2，x＝0，c＝2.0。优选，处理衬底的步骤还包括在层状超晶格材料上淀积顶部电极的步骤。优选，顶部电极包括铂。优选，构图步骤还包括在处理步骤之前对顶部电极进行构图。优选，衬底包括底部电极，并且构图步骤还包括在处理步骤之前对涂层和底部电极进行构图。
优选，处理步骤包括晶化炉内退火。优选，晶化炉内退火在690-710℃下进行40-80分钟。优选，晶化炉内退火是在氧气中进行的。
在另一方案中，本发明提供一种制造集成电路的方法，其中该方法包括以下步骤：提供衬底，含有有效量金属部分的第一前体，用于在加热第一前体时自发形成第一薄膜层状超晶格材料，以及含有有效量的金属部分的第二前体，用于在加热第二前体时自发形成第二薄膜层状超晶格材料，所述第一前体不同于第二前体；向衬底施加第一前体以形成第一涂层；之后，向衬底施加第二前体以形成第二涂层；处理衬底上的这些涂层，以便在衬底上形成具有第一厚度的第一层状超晶格材料薄膜和具有第二厚度的第二层状超晶格材料薄膜，其中第二厚度与所述第一厚度的比率在5％到35％的范围内；和完成集成电路的制造，以便在集成电路中包括第一和第二薄膜层状超晶格材料的至少一部分。
优选，第一前体包括选自羧酸盐和烷氧基羧酸盐的化合物，第二前体包括醇盐。优选，第一前体包括KCJ-MOD前体，第二前体包括TOK溶胶前体。优选，第一层状超晶格材料和第二层状超晶格材料包括基本相同的层状超晶格材料。优选，所述比率在10％到30％的范围内。优选，第一层状超晶格材料和第二层状超晶格材料包括钽酸锶铋或铌酸锶铋钽。优选，第二层状超晶格材料在低于第一层状超晶格材料的温度下晶化。优选，第二层状超晶格材料具有高于第一层状超晶格材料的介电常数。优选，第二层状超晶格材料包括钽酸铋。优选，所述比率在10％-20％范围内。优选，所述比率在10％-30％范围内。优选，该处理还包括第一次烘焙步骤和第二次烘焙步骤。优选，第一次烘焙步骤和第二次烘焙步骤是在施加第二层状超晶格材料之前在第一薄膜层状超晶格材料上进行的。优选，第一次烘焙步骤和第二次烘焙步骤是在第二薄膜层状超晶格材料上进行的。优选，第一次烘焙步骤包括在不超过300℃的温度下和在不超过60分钟的时间内烘焙衬底。优选，该温度为160℃和该时间为1分钟。优选，第二次烘焙步骤包括在不超过300℃的温度下和在不超过60分钟的时间内烘焙衬底。优选，该温度为260℃和该时间为4分钟。
优选，处理衬底的步骤还包括快速热退火。优选，快速热退火是在不超过800℃的温度下和在不超过600秒的时间内进行的。优选，快速热退火是在675-700℃的温度下、在30秒的时间内进行的。优选，第一和第二层状超晶格材料包括A位元素、B位元素、超晶格生成元素以及阴离子。优选，所述A位元素包括选自锶、钙、钡、铋、镉和铅的一种或多种元素。优选，所述B位元素包括选自钛、钽、铪、钨、铌、和锆的一种或多种元素。优选，所述超晶格生成元素包括选自铋、钪、钇、镧、锑、铬和铊的一种或多种元素。优选，所述阴离子包括选自氧、氯、氟及其混合物中的一种。优选，第一和第二层状超晶格材料包括两种或多种层状超晶格材料的的固溶体。优选，第一和第二层状超晶格材料包括钽酸锶铋。
优选，该方法还包括在施加第二涂层之后形成一电极并构图该电极以及第一和第二涂层，并且该处理还包括在该电极和层状超晶格材料的构图之后对衬底的晶化炉内退火。优选，该处理包括在第一前体涂敷之后和在第二前体涂敷之前的第一晶化炉内退火以及在第二前体涂敷之后的第二晶化炉内退火。
在另一方案中，本发明提供一种制造集成电路的方法，其中该方法包括以下步骤：提供衬底；含有有效量的金属部分的前体，用于在加热所述前体时自发形成层状超晶格材料；向衬底施加前体以形成涂层；进行涂层的第一快速热处理以在衬底上形成固态薄膜；在固态薄膜上形成一电极；对该电极和固态薄膜进行构图；对被构图的电极和固态薄膜进行第二快速热处理以形成层状超晶格材料；以及完成集成电路的制造，以便在集成电路的有源元件中含有层状超晶格材料的至少一部分。优选，第一和第二快速热退火是在不超过800℃的温度下和不超过600秒的时间进行的。优选，第一快速热退火是在675-725℃的温度下和在60秒或以下的时间内进行的。优选，第二快速热退火是在675-725℃的温度下和在300秒或以下的时间内进行的。优选，第一和第二快速热退火是在700℃或以下的温度进行的。优选，第一和第二快速热退火是在氧气中进行的。
优选，该方法还包括在第二快速热退火之后的层状超晶格材料的晶化炉内退火。优选，该晶化炉内退火是在700℃下进行60分钟。优选，晶化炉内退火是在氧气中进行的。优选，该方法还包括在所述第一快速热退火之前的第一次烘焙步骤和第二次烘焙步骤。优选，第一次烘焙步骤包括在不超过300℃的温度下、在不超过60分钟的时间内进行的烘焙。优选，第一次烘焙步骤包括在160℃的温度下、在1分钟时间内进行的烘焙。优选，第二次烘焙步骤包括在不超过300℃的温度下、在不超过60分钟的时间内进行的烘焙。优选，第二次烘焙步骤包括在260℃的温度下、在4分钟的时间内进行的烘焙。
本发明还提供一种制造集成电路的方法，其中该方法包括以下步骤：提供衬底，含有有效量的金属部分的前体，用于在加热所述前体时自发形成层状超晶格材料；向衬底施加前体以形成涂层并处理该涂层，该处理包括：在不超过300℃的温度下、在不超过60分钟的时间内在被涂敷的衬底上进行第一次烘焙，同时在1到5分钟的时间内对被涂敷的衬底进行0.1-10mW/cm2的紫外辐射源功率密度照射；在不超过300℃的温度下、在不超过60分钟的时间内在涂层上进行第二次烘焙；在被涂敷衬底上淀积一顶部电极；处理涂层和顶部电极；以及完成该集成电路的制造，以便在所述集成电路的有源部件中至少包括一部分层状超晶格材料。
优选，在第二次烘焙期间，在1-5分钟时间内用0.1-10mW/cm2的紫外线辐射源功率密度照射被涂敷衬底。优选，紫外线辐射源功率密度为1mW/cm2。优选，该紫外线辐射源波长在200nm到300nm之间。优选，该紫外线辐射源波长为260nm。优选，该温度在150-170℃范围内，时间为4分钟。优选，第一次烘焙和第二次烘焙是在空气或氮气中进行的。优选，处理被涂敷衬底的步骤包括快速热退火。优选，快速热退火是在690-710℃的温度下、在30-300秒的时间内进行的。优选，快速热退火是在氧气中进行的。优选，层状超晶格材料包括钽酸锶铋。
在另一方案中，本发明提供一种制造集成电路的方法，其中该方法的特征在于以下步骤：提供衬底，含有有效量的金属部分的前体，用于在加热前体时自发形成层状超晶格材料；向衬底施加前体以形成涂层；和处理该涂层以形成固体膜，该处理包括：在1分钟到5分钟的时间内向涂层或固体膜施加波长为200nm-300nm的紫外线辐射，并且其功率密度为0.1-10mW/cm2。优选，该波长为260nm。优选，该时间为4分钟。优选，该功率密度为1mW/cm2。
通过下面结合附图的说明使本发明的其它特点、目的和优点更明了。
附图的简要说明
图1表示根据本发明的集成电路的剖面图；
图2表示本发明的一实施例的剖面图；
图3表示一晶片的顶视图，图上放大示出了通过根据本发明的工艺制造的薄膜电容；
图4表示通过图3的线4-4截取的电容的剖面图；
图5表示用于制造图1的集成电路的工艺示意图；
图6表示用于制造图4的集成电路的工艺示意图；
图7表示用于根据本发明的UV烘焙方案制造集成电路的工艺示意图；
图8表示用于根据本发明的第二快速热退火方案制造集成电路的工艺示意图；
图9表示对于根据本发明的第二快速热退火方案已被处理的SrBi2Ta2O9样品、每平面厘米微库仑的极化与施加电压的曲线图；
图10表示对于根据本发明的第二快速热退火方案已被处理的SrBi2Ta2O9样品、2Pr与施加电压的曲线图；
图11表示对于根据本发明的第二快速热退火方案已被处理的SrBi2Ta2O9样品、漏电流与施加电压的曲线图；
图12表示对于根据本发明的第二快速热退火方案已被处理的SrBi2Ta2O9样品、2Pr与第二快速热退火时间的曲线图；
图13表示对于根据本发明的第二快速热退火方案已被处理的SrBi2Ta2O9样品、漏电流与第二快速热退火时间的曲线图；
图14表示对于具有第二薄层SrBi2Ta2O9的SrBi2Ta2O9样品、并且在淀积该第二薄层之后进行最后晶化退火、电压为±1、±2、±3、±4和±5V时的滞后曲线；
图15表示对于具有第二薄层SrBi2Ta2O9的SrBi2Ta2O9样品、并且在构图工艺之后进行最后晶化退火和恢复退火、在电压为±1、±2、±3、±4和±5V时的滞后曲线；
图16表示对于具有第二层SrBi2Ta2O9的第一层SrBi2Ta2O9、并且在淀积第一层和第二层之后进行最后晶化退火、在电压为±1、±2、±3、±4和±5V时的滞后曲线；
图17表示对于具有第二层SrBi2Ta2O9的第一层SrBi2Ta2O9、并且在淀积第一层之后和淀积第二层之前进行最后晶化退火、在电压为±1、±2、±3、±4和±5V时的滞后曲线；
图18表示对具有第二层SrBi2Ta2O9的第一层SrBi2Ta2O9的2Pr与施加电压的曲线，其在集成电路制造工艺中以不同淀积步骤、按照最后晶化退火已被处理。
优选实施例的详细说明
1、概述
图1表示集成电路40的剖面图。集成电路40包括形成在晶片28上的晶体管42和电容44，晶片28包括半导体衬底30。半导体衬底30可包括硅、砷化镓、锗化硅或其它半导体，也可包括其它衬底材料，如红宝石、玻璃或氧化镁。在优选实施例中，半导体衬底30是硅。在半导体衬底30的表面上形成场氧化区78。半导体衬底30包括围绕掺杂沟道区43形成的高掺杂源区54和高掺杂漏区56。掺杂源区54、漏区56和沟道区43优选是n型掺杂区。栅极绝缘体60包括高介电常数绝缘体的薄膜，位于半导体衬底30的沟道区43上。栅极绝缘体60的厚度在1nm到50nm范围内，优选在5nm-20nm之间。这些源区54、漏区56、沟道区43、栅极绝缘体60和栅极58一起形成MOSFET 42。
优选由硼掺杂硅酸磷玻璃(BPSG)制成的第一层间绝缘(ILD)层76位于半导体衬底30和场氧化区78上。对ILD 76进行构图以便分别形成到达源区54和漏区56的通孔70、64。栓塞68、62是导电的并通常包括多晶硅或钨。根据本发明的导电缓冲/扩散阻挡层46位于ILD 76上并与栓塞62电接触。扩散阻挡层46例如由IrO2构成，并且一般厚度为1nm-30nm，优选为1nm到5nm。
如图1所示，在扩散阻挡层46上设置底部电极层48。优选，底部电极层含有非氧化贵金属，如铂、钯、银、和金。除了贵金属之外，如铝、铝合金、铝硅合金、铝镍合金、镍合金、铜合金和铝铜合金等金属也可以用于介电或铁电存储器的电极。在优选实施例中，第一电极48由铂制成并且厚度为200nm。优选的是它还包括至少一个粘接层(未示出)，如钛，以便增强这些电极对电路的相邻下层或上层的粘接性。层状超晶格材料层50包括根据本发明的高介电常数绝缘体薄膜，位于底部电极层48上。层状超晶格材料层50具有的厚度在5nm到500nm范围，优选在30nm到100nm之间。由铂制成并且厚度为200nm的顶部电极层52形成在层状超晶格材料层50上。第一电极层48、层状超晶格材料层50和顶部电极层52一起形成存储电容44。扩散阻挡层46阻止金属原子和氧从层状超晶格材料层50和底部电极层48扩散到半导体衬底30中。淀积由非掺杂硅酸盐玻璃(NSG)制成的第二层间绝缘层(ILD)80，以便覆盖ILD 76、缓冲/扩散层46、和介电存储电容44。PSG膜或BPSG膜还可以用在层80中。ILD 76和ILD 80还可由根据本发明的层状超晶格材料制成。构图ILD 80以形成到达栓塞68的通孔72。淀积金属化布线膜以便覆盖ILD 80和填充通孔72，然后对其构图以形成源极布线74和顶部电极布线66。布线74、66优选包括厚度约为200nm到300nm的Al-Si-Cu标准互连金属。
应该理解，术语“衬底”通常在集成电路领域中使用时含义不确切。通常它用于指硅、镓、砷、或其它晶片，如图1的30，在其上制造集成电路。有时该术语用于指其上形成特殊层的集成电路的未完成部分。例如，在这种情况下，其上形成图1的电容44的“衬底”一般指是通过层76的未完成电容。在其它时候，术语“衬底”指的是其上形成材料的中间层。在这种情况下，层76是其上形成电容44的中间衬底。在本说明书中，术语“衬底”泛指其上形成其它层的任何层。特别是，当讨论电容(如图1的44)时，“衬底”最直接的是层76，较一般的是层76和其下面的层。当讨论有源层(如图1中的层状超晶格材料层50)时，则“衬底”最一般的是第一电极48和其下面的未完成集成电路的所有层。
图2表示根据本发明实施例的含有层状超晶格材料层50的集成电路电容100的剖面图。集成电路电容100优选形成在晶片90(其可以是硅、砷化镓、红宝石或其它半导体)上、或绝缘体(如玻璃或氧化镁)上。在所述优选实施例中，它是直径约为15-20厘米的P型硅晶片。优选，它是单晶体。通过常规方法使约为500nm的二氧化硅层92生长在硅晶片90上，然后在二氧化硅层92上淀积钛的粘接层96。钛的粘接层96用作粘接金属以防止铂部件从氧化层上剥离下来。钽、铱和氧化铱也可以用作粘接金属。钛或其它粘接金属通常被溅射达到10-20nm的厚度，然后通过在粘接层96上溅射100-200nm的铂，形成第一电极48。然后对未完成器件在氧气炉中、并优选在30分钟内在650℃下进行退火。其中，氧气中的退火可以稳定钛层96中的钛。层96和48都优选通过常规原子溅射技术形成，如DC磁控管溅射或射频溅射。
层状超晶格材料层50由优选具有介电和/或铁电性能的材料形成。如下面的详细说明那样制造层状超晶格材料层50，并优选厚度小于约400nm，并且更优选约为200nm。层50可以是钙钛矿，如钛酸钡锶或钛酸锶。层50更优选为层状超晶格材料，并且最优选为钽酸锶铋。
所有类型的层状超晶格材料可以根据以下平均经验式做一般概括：
(1)A1W1 +a1A2W2 +a2…AjWj +ajS1X1 +S1S2X2 +S2…SkXk +SkB1y1 +b1B2y2 +b2…B1y1 +b1QZ -2
注意，公式(1)指的是超晶格形成部分的化学计量平衡表。公式(1)不表示一个单位晶格结构，它也没有试图向各个层分配成分。在公式(1)中，A1、A2…Aj优选表示钙钛矿类八面体结构中的A位元素，其包括如锶、钙、钡、铋、铅等元素、及其混合物，以及相同离子半径的其它金属。S1、S2…Sk表示超晶格生成元素，优选只包括铋，但是也可以包括三价材料，如钇、钪、镧、锑、铬、和铊。B1、B2…B1优选表示钙钛矿类结构中的B位元素，可以是如钛、钽、铪、钨、铌、钒、锆等元素和其它元素。Q表示阴离子，优选是氧，但是也可以是其它元素，如氟、氯、和这些元素的混合物，氟氧化物、氯氧化物等。公式(1)中的上角标表示各个元素的化合价。下角标表示经验式化合物中的特殊元素的原子数量。根据单位晶格，下角标表示在单位晶格中平均的元素的原子数量。下角标可以是整数或分数。即，公式(1)包括单位晶格可以全部改变材料的情况，如在Sr0.75Ba0.25Bi2Ta2O9中，平均来说，75％倍的Sr是A位原子，25％倍的Ba是A位原子。如果在该化合物中只有一个A位元素，则其由“A1”元素表示并且w2…wj都等于零。如果在该化合物中只有一个B位元素，则其由“B1”元素表示并且y2…y1都等于零，并且对超晶格生成元素也一样。通常情况是有一个或两个B位元素，虽然以更一般的形式写出了公式(1)，这是因为本发明期望包括A和B位元素之一以及超晶格生成元素可具有多种元素的情况。Z的值从下列等式中得到：
(2)(a1w1+a2w2…+ajwj)+(s1×1+s2×2…sk×k)+(b1y1+b2y2…+bjyj)＝2z。
层状超晶格材料不包括可适合于公式(1)的每种材料，而只是在晶化期间由本身自发形成不同晶体层的一层的那些成分。通常通过对混合成分进行热处理或退火，一般有助于这种自发晶化。提高的温度有利于使超晶格形成部分安排成热力学有利结构，如钙钛矿状的八面体结构。
这里术语“层状超晶格材料”还包括掺杂层状超晶格材料。即，公式(1)中包含的任何材料可以用各种材料掺杂，如硅、锗、铀、锆、锡、铬、镝、或铪。
公式(1)至少包括所有三种斯摩棱斯基(Smolenskii)型铁电层状超晶格材料，即，具有相应经验式的那些材料：
(3)Am-1S2BmO3m+3；
(4)Am+1BmO3m+1；和
(5)AmBmO3m+2。
其中，A是钙钛矿类超晶格中的A位金属；B是钙钛矿类超晶格中的B位金属；S是三价超晶格生成金属，如铋或铊；m是一数字，其足以平衡总公式电荷。在m是分数的情况，总平均经验式提供用于多个不同的或混合的钙钛矿类层。公式(5)是最优选的。层状超晶格材料在1996年5月21日发布的授予Carlos.A.Paz de Araujo等人的美国专利US5519234中有详细说明，在这里结合该文献供参考并如同其全部在此公开。在一般术语“层状超晶格材料”中还包含的混合层状超晶格材料在1999年9月21日发布的授予Azuma等人的美国专利US 5955754中有详细说明，在这里结合该文献作为参考。
参见图3，其中示出了含有多个电容102、106、150等的晶片120。图3是晶片120的顶视图，其中放大示出了通过根据本发明的工艺制造的薄膜电容102、106、150等。图4是沿着图3的线4-4截取切开电容150的一部分剖面图。参见图4，其中示出了本发明的另一实施例，表示淀积在第一层状超晶格材料层50的顶部上的第二层132。在本例中，直到第二层132的所有结构与参照图2所述的实施例相同，因此表示这些结构的附图标记也没有改变。如图2的实施例所述，这个集成电路电容150优选形成在晶片90上。通过常规方法使层92或二氧化硅生长在硅晶片90上，然后钛粘接层96用作粘接金属以防止铂部件从氧化层上剥离，然后通过在粘接层96上溅射厚度为100nm-200nm的铂形成第一电极48。之后在氧气炉中并优选在650℃下对未完成器件进行退火30分钟。层96和48优选通过常规原子溅射技术形成，如DC磁控管溅射或射频溅射，随后，在衬底上形成第一薄膜层状超晶格材料层50，该层50优选是具有介电和/或铁电特性的层状超晶格材料。通过KJC-MOD工艺将第一层状超晶格材料层50涂敷在衬底上。MOD工艺包括作为前体的羧酸盐或烷氧基羧酸盐，并且还可包括醇盐。通常，在MOD工艺中，第一金属、乙醇和羧酸反应形成金属烷氧基羧酸盐，然后该金属烷氧基羧酸盐与第二金属的醇盐和/或羧酸盐反应，以便用于前体。如上所述的MOD工艺在1996年5月7日发布的授予McMillan等人的美国专利US5514822中有说明，在这里结合该文献供参考。KJC-MOD工艺采用市场上可买到的MOD前体，其由日本Kojundo公司制造并且在美国可购买，或者采用其等效物质。
层50可以是钙钛矿，如钛酸钡锶或钽酸锶。层50更优选为层状超晶格材料，并且最优选为钽酸锶铋。然后在空气或干燥氮气中并优选在约120-500℃的温度下烘焙层50，其烘焙时间足以从液体薄膜上基本上除去所有有机材料并产生固态层状超晶格材料薄膜50。然后在更高温度下进行烘焙步骤。之后675℃-700℃的温度下、在优选为最长约40秒的时间内使层50受到快速热退火。如果得到的干薄膜不是期望的厚度，则可以重复淀积、烘焙和快速热退火步骤，直到得到期望的厚度为止。
然后通过TOK溶胶工艺，在第一超晶格材料层50的顶部上淀积第二层状超晶格材料层132。溶胶工艺总是只包括醇盐前体。TOK溶胶工艺利用市场上可买到的由日本东京Oka制造并可在美国买到的醇盐前体或其等效物质。如下述那样对层132进行烘焙和退火，然后再次通过常规原子溅射技术在层132上形成优选由厚度为约1000埃到2000埃的铂形成的第二电极52。
2、制造工艺的详细说明
图5表示在制造如在图2中所示的集成电路时使用的工艺示意图。前体溶液的含量应该反映在解决制造工艺中的蒸发和升华损失之后、在等效于化学计量结晶式的聚烷氧化金属(polyoxyalkylatedmetal)总量的相对摩尔比。步骤170优选包括提供衬底，其包括晶片90、SiO2层92、钛粘接层96和第一电极48。这些部件不是本发明的关键，本领域技术人员应该理解步骤170更一般地包括制备任何衬底直到可以施加层状超晶格材料层50的位置。通过常规技术，如用于SiO2的热氧化和用于金属层的溅射，施加层92、96以及电极48。优选，在650℃下、在炉内、在环境氧中、在30分钟时间内对层96进行热氧化。优选，通过DC溅射在氧化层96的顶部淀积厚度为200nm的第一电极。步骤170更优选还包括在高于或等于在衬底上进行的任何后面步骤(如下所述)的温度的温度下、预烘焙包括电极48的金属化衬底。步骤170的这个任选部分包括在涂敷步骤172之前在氧气氛中、优选在扩散炉中在约500-1000℃的温度下预烘焙衬底。这个预烘焙步骤从衬底表面除去了水和有机杂质。更重要的是，通过预烘焙的退火效应以及粘接层金属96的部分氧化和相互扩散，预烘焙降低了铂层48的内部应力。层92、96和48之间的相互作用使层96和48的剥离的潜在问题最小化。此外，如果粘接层96是过渡金属，则部分氧化稳定了金属的化学性质。因此，通过铂层48穿透到薄膜层状超晶格材料层50中的活动原子的数量降低了，并且薄膜层状超晶格材料层50更平滑地晶化，即没有由于扩散离子造成的缺陷。如果衬底没有被金属化，则硅或其它晶片优选在较低温度下进行脱水。步骤172包括制备液体前体溶液，它能形成层状超晶格材料层50作为铁电材料。该液体前体溶液包括在有机溶剂中的各种聚烷氧化金属部分。在图2的说明中更完全地介绍了该液体前体溶液。此外，反应产物被稀释到一摩尔浓度，将产生每升溶液为0.01-0.5摩尔的所希望层状超晶格材料化合物。最优选，反应产物浓度为0.10摩尔。通过KJC-MOD工艺将步骤172的层状超晶格材料施加于步骤170的衬底。优选通过以约1000RPM到约3000RPM、最优选2500RPM旋转衬底施加溶液，同时在室温下在约20-60秒、优选30秒时间内使前体流动于衬底上。然而，可根据前体粘度和所希望的膜厚改变这些参数。这个KJC-MOD技术用于用前体溶液的均匀液态薄膜涂敷衬底的表面。
步骤174包括干燥从步骤172得到的液体前体膜。通过将其在空气中在约150-约500℃、更优选160℃的温度下在例如30秒到30分钟、最优选为1分钟的时间内进行烘焙，使前体溶液的液体薄膜干燥。所需要的时间必须足以基本上全部除去前体化合物的易挥发有机成分；然而，可以预料到在烘焙和/或后来的退火工艺步骤期间由于其余有机取代物的焙烧而产生某些碳残余物。多步骤烘干工艺可用于防止薄膜破裂和起泡，这可能由于对应过快升温的过量体积收缩造成的。在步骤176中，采用第二次烘焙工艺，由此通过在空气中、在约250-约500℃、最优选为260℃的温度下、在例如30秒-30分钟、最优选4分钟的时间内烘焙薄膜，使薄膜干燥。烘干步骤172和174是在空气或氮气中、优选在约40％或更低的低湿度下进行的。步骤177是烘干层状超晶格材料的快速热退火。例如，在钽酸锶铋的情况下，可以在步骤174和176、180和182的两个烘干阶段之后，以100℃/秒的递变率和725℃的最大温度下在30秒时间进行快速热退火。最优选，快速热退火的温度为675-700℃，时间为30秒并在氧气氛中进行。来自卤素灯、红外灯或紫外线灯的辐射提供用于快速热退火烘焙步骤的热源。优选在20％-100％氧的氧气氛中、在500-850℃的温度下、以1℃/秒-200℃/秒之间的递变率、在5秒-300秒的保持时间内进行快速热退火步骤177。接着，在快速热退火工艺期间焙烧掉和/或蒸发掉所有的残余有机物；然而，由于焙烧结合有机部分而可能检测到少量的残余碳。同时，快速热退火的快速温度升高促进成核作用，即产生层50的大量小晶粒。这些晶粒用作通过在其上可能发生进一步晶化的晶核。在烘焙工艺中存在氧是形成这些晶粒的基本要素。重复步骤172、174、176和177，直到得到所希望的层状超晶格材料的厚度为止。步骤178是在与步骤172中所述相同的工艺条件下进行的。步骤180是在与步骤174相同的工艺条件下进行的，步骤182是在与步骤176相同的工艺条件下进行的，如上所述。此外，180和182的烘干步骤之后进行快速热退火步骤184。步骤184的工艺条件与步骤177的相同。
步骤186包括通过任何常规技术，如DC磁控管溅射或射频溅射，溅射第二电极52。步骤188包括器件的常规构图，以便按照需要形成集成电路的分立电路元件。更具体地说，如本领域技术人员能理解的那样，步骤188将优选包括施加正性或负性光刻胶，之后进行反应离子刻蚀以便构图该器件，并且进行剩余光刻胶的溶剂催化溶解。步骤190包括层状超晶格材料50和第一电极48的构图。在本发明的一个新颖实施例中，在构图步骤188和190之后进行最后晶化退火/恢复退火步骤192。在现有技术中，最后晶化退火是在构图步骤之前进行的。在现有技术中，最后晶化退火促进晶粒生长并由此增加了孔隙率和粗糙度，因此增加了对集成电路进行构图而不在集成电路内产生短路问题的难度。
在步骤192中，最后晶化退火和恢复退火是在被构图的集成电路上进行的，以便在由步骤174、176和180、182得到的层状超晶格材料50的烘干层上形成晶粒。最后晶化退火通常在约500℃到约1100℃的温度范围内、在通常为30分钟到2小时时间内进行的。第一退火优选在约700-约850℃的温度下在氧气中进行80分钟。最优选，最后晶化退火是在700℃的温度下在氧气中在30分钟的时间内进行的。
这里使用的方位术语，如“向上”、“向下”、“上面”、“顶部”、“上部”、“下面”、“底部”、和“下部”是相对半导体衬底30而言的。即，如果第二元件位于第一元件的“上面”，则指的是它更远离衬底，如果它位于另一元件的“下面”，则指的是它比另一元件更靠近半导体衬底30。在向上方向上为负的材料梯度表示远离半导体衬底30的一个或若干个横向区域具有较少的材料。如“上面”和“下面”等术语本身并不表示一层与下层的直接接触。
半导体衬底30的长度范围确定一个平面，这里称为“水平”面，垂直于这个平面的方向被认为是“垂直的”。术语“横向的”或“横向地”指的是薄膜的平面方向，即平行于水平方向。
图6表示根据本发明另一实施例用于制造集成电路的另一工艺示意图。在步骤210中，如参照图5的步骤170所述，提供衬底。在步骤212中，如参照图5的步骤172所述，提供第一前体。在步骤214中，如参照图5的步骤174所述，烘焙层状超晶格材料层50。在步骤216中，如参照图5的步骤176所述，再次烘焙层状超晶格材料层50。在步骤218中，如参照图5的步骤177所述，在层状超晶格材料层50上进行快速热退火。步骤218之后，重复工艺步骤212、214、216和218两次以上。在任选步骤220中，为了在层状超晶格材料层50的烘干层上形成晶粒，在衬底上进行炉内退火。如参照图5的步骤192所述，任选步骤220进行退火。更优选，炉内退火在700℃下在氧气氛中进行60分钟。步骤222涉及本发明一个新颖实施例，其中通过TOK溶胶工艺，在层状超晶格材料50的顶部淀积超薄第二层钽酸锶铋132。在步骤224中，如参照图5的步骤174所述，烘焙具有第二层132的衬底。在步骤226中，如参照图5的步骤176所述，第二次烘焙具有第二层132的衬底。在步骤228中，如参照图5的步骤177所述，在衬底上进行快速热退火。步骤230是任选的炉内退火，其可参照图5的步骤192所述在衬底上进行。在步骤232中，如参照图5的步骤186所述，在衬底上淀积第二电极52。在步骤234中，如参照图5的步骤188和190所述，在第二电极52和层状超晶格材料层50、132上进行构图处理。更具体地说，如本领域技术人员应该理解的，步骤234将优选包括在第二电极52上施加光刻胶，然后采用离子蚀刻工艺对顶部电极52和层状超晶格材料层50、132进行构图。在步骤236中，在衬底上进行光刻胶灰化处理，以便除去光刻胶涂层。在步骤238中，以700℃温度在氧气中、在衬底上进行恢复退火30分钟，如参照图5的步骤192所述。
图7表示根据本发明另一实施例用于制造集成电路的另一工艺示意图。在步骤250中，如参照图5的步骤170所述，提供衬底。在步骤252中，如参照图5的步骤172所述，向衬底施加前体。步骤254涉及本发明的一个新颖实施例，其中在存在紫外辐射的情况下烘焙层状超晶格材料层50。更具体地说，在存在紫外线(UV)辐射的情况下烘焙层状超晶格材料层50(包括钽酸锶铋)，其辐射足以有助于烘焙处理破坏有机金属键或前体溶液的其它有机化合物。有机金属钽酸锶铋前体溶液中的化学键根据每一化学键具有各种特定的键合能量。因此，在完全考虑这些键合能量之后，不得不仔细选择采用的UV辐射。在选择最有效UV辐射以施加于钽酸锶铋层状超晶格材料层50时涉及的参数是UV波长、UV功率密度、和UV曝光时间以及处理顺序。在钽酸锶铋层状超晶格材料层50的烘焙工艺期间优化这些参数，以便产生平滑的形态，而不牺牲层状超晶格材料层50性能的残余极化。UV参数与提供每个参数的代价的这种优化和平衡产生UV束(budget)。
在步骤254中，如参照图5的步骤174所述，在衬底上进行第一次烘焙。更具体地说，在烘焙步骤174期间，UV辐射源施加于衬底。UV辐射源的UV波长在200-300nm范围内，UV曝光时间为1分钟-5分钟，功率密度为0.1-10mW/cm2。更优选，UV辐射源的UV波长为260nm，UV曝光时间为4分钟，UV功率密度为1mW/cm2。
在步骤256中，如参照图5的步骤176所述，在衬底上进行第二次烘焙。更具体地说，在烘焙步骤256期间，UV辐射源施加于衬底。优选，UV辐射源为如参照图7的步骤254所述。在步骤258中，如参照图5的步骤177所述，在衬底上进行快速热退火处理。处理步骤252、254、256和258可以重复一次或多次，直到得到预定厚度的层状超晶格材料层50为止。在步骤260中，如参照图5的步骤192所述，在衬底上进行炉内退火。在步骤262中，如参照图5的步骤186所述，在层状超晶格材料层50的顶部淀积第二电极52。在步骤264中，如参照图6的步骤234所述，对第二电极52进行构图。在步骤266中，如参照图6的步骤236所述，在衬底上进行灰化处理。在步骤268中，如参照图5的步骤192所述，在衬底进行恢复退火。
图8表示根据本发明另一实施例用于制造集成电路的另一工艺示意图。在步骤300中，如参照图5的步骤170所述，提供衬底。在步骤302中，如参照图5的步骤172所述，向衬底施加前体。在步骤304中，如参照图5的步骤174所述，烘焙层状超晶格材料层50。重复处理步骤302、304，直到获得期望厚度的层状超晶格材料层50为止。在步骤306中，如参照图5的步骤176所述，再次烘焙衬底。在步骤308中，如参照图5的步骤177所述，在衬底上进行快速热退火。在步骤310中，如参照图5的步骤186所述，在衬底上淀积第二电极52。在步骤312中，如参照图5的步骤188所述，在第二电极52和层状超晶格材料层50上进行构图处理。在步骤314中，在衬底进行光刻胶灰化处理，以便除去光刻胶涂层。步骤316涉及本发明的一个新颖实施例，其中在步骤312、314之后在衬底上进行第二快速热退火处理。优选，快速热退火步骤314是在700℃的温度下在氧气氛中在30秒到300秒的时间内进行。在步骤318中，如参照图5的步骤192所述，在衬底上进行炉内退火。
3、制造工艺的示例和性能相关性
下面提供根据本发明的制造工艺(如应用于图1中所示的晶片28)的例子。在每个例子之后，还介绍了图中所示的电气/电子性能。附图包括滞后曲线，如图8、13、14、15和16。附图还包括表示残余极化(2Pr)与施加于集成电路的电压的曲线，如图9和17。此外，附图还包括表示漏电流与施加电压的曲线，如图10。另外，附图还包括表示残余极化(2Pr)与第二快速热退火时间(RTA)的曲线，如图11。最后，附图还包括表示漏电流与第二RTA的曲线，如图12。根据施加电压(伏特)与每平方厘米的极化电荷(微库仑)给出了滞后曲线。总的来看，对10个不同的电压±1V、±2V、+3V、±4V和±5V示出了滞后曲线。如公知的那样，暗示良好的铁电性能的滞后曲线往往在极化方向上较为矮胖和较长，而不是瘦和线性的。对未补偿的索耶-托纳(Sawyer-Tower)电路都进行滞后测量，除非另有说明。极化电荷2Pr是通过将电容(如44)从它在一个方向(即向上垂直方向)被全极化的状态转换到完全相反的全极化状态(即是在向下垂直方向)而产生的电荷。这里，“全极化”指的是铁电材料已经完全极化并除去场的状态。根据滞后曲线，如图8中所示，它是滞后曲线与正极化轴(y轴)相交的点Pr+、和滞后曲线与负极化轴(y轴)相交的点Pr-之间的差。除非特别指出，在最高电压时，从滞后测量得到2Pr值。2Pr的值越高，该材料在铁电存储器和其它应用中的性能越好。一个周期定义为电容(如44)被切换通过一个方形脉冲。这个极化2Pr约为残余极化Pr的两倍。附图及其描述中使用的其它参数和术语通过下列说明将更清楚。
例1
构图之后的第二快速热退火
制造包括电容44的衬底28，其中层状超晶格材料层50是层状超晶格材料，更具体地说，是钽酸锶铋(Sr0.9Bi2.2Ta2O9)。该前体溶液摩尔浓度约为每升0.10摩尔。衬底28包括单晶硅层90、5000埃厚的二氧化硅层92、200埃厚的钛层96、和2000埃厚的铂层48，它在800℃下、在扩散炉中利用6升/分钟的氧流被预烘焙30分钟。通过KJC-MOD在衬底28上淀积该前体溶液。衬底28以2500RPM旋转30秒。然后将衬底28放在热板上，并在空气中在160℃下烘焙1分钟。重复前体淀积和烘焙步骤两次以上。然后将衬底28放在热板上并在260℃下、在空气中烘焙4分钟。之后将衬底28传送到快速热退火装置中，然后在700℃下、以100℃/秒的递变率和30秒的保持时间进行衬底28在氧气中的快速热退火。随后溅射2000埃的第二电极52，施加光刻胶，然后进行标准光掩模工艺，并进行离子碾磨刻蚀。在构图步骤之后进行灰化处理，然后在700℃下对衬底28进行30秒的第二快速热退火。该快速热退火是在氧气氛中进行的，然后将衬底28传输到扩散炉中，并在700℃的温度下在氧气氛中对衬底28进行炉内退火处理60分钟。钽酸锶铋层的最后厚度为2000埃。在相同条件下制备附加样品。第二快速热退火处理是在这些附加样品上在下列时限内进行的：一个样品进行0秒的第二快速热退火；一个样品进行90秒的第二快速热退火；和一个样品进行300秒的第二快速热退火。
图9表示例1中制造的Sr0.9Bi2.2Ta2O9样品的初始滞后曲线。图9的滞后曲线表示单位为每平方厘米微库仑的y轴上的极化。图9表示以±0.5V、±1V、±1.5V、±2V、±2.5V、±3V、±3.5V、±4V、±4.5V和±5V的电压循环、在例1中制造的Sr0.9Bi2.2Ta2O9样品上进行的极化测量。图10是对于例1中制造的Sr0.9Bi2.2Ta2O9样品的2Pr值与施加电压的曲线。图10表示以300秒第二快速热退火时间在例1中制造的Sr0.9Bi2.2Ta2O9样品具有最大的2Pr，约为15微库仑/平方厘米。
图11表示单位为每平方厘米安培的漏电流与施加电压的曲线。这个曲线表示暴露于第二快速热退火的时间量对降低漏电流有效果。暴露于300秒第二快速热退火时间的样品比暴露于0秒第二快速热退火时间的样品具有更低的漏电流。图12表示2Pr与第二快速热退火时间的曲线。这个曲线表示与暴露于0秒第二快速热退火时间的样品相比，2Pr利用30秒、90秒和300秒的第二快速热退火时间得以改善。图13表示单位为每平方厘米安培的漏电流与第二快速热退火时间的曲线。这个曲线的电压为3伏。而且很显然，随着样品的第二快速热退火时间增加，漏电流降低。
例2
钽酸锶铋第二层的形成
制造包括电容44的衬底28，其中层状超晶格材料层50是层状超晶格材料，更具体地说，是钽酸锶铋(Sr0.9Bi2.2Ta2O9)。前体容量摩尔浓度为约0.10摩尔/升。衬底28包括单晶硅层90、5000埃厚的二氧化硅层92、200埃厚的钛层96、以及2000埃厚的铂层48，衬底28在800℃下以6升/分钟的氧流、在扩散炉中预烘焙30分钟。通过KJC-MOD将前体溶液淀积在衬底28上。衬底28以2500RPM旋转30秒。然后将衬底28放在热板上，并在160℃下的空气中烘焙1分钟。之后将衬底28在260℃的空气中进行烘焙4分钟。随后将衬底28传送到快速热退火装置中，然后，在700℃下以100℃/秒的递变率和30秒的保持时间对衬底28进行氧气中的快速热退火。再重复两次淀积步骤到快速热退火步骤，然后将衬底28传送到淀积室中，之后通过TOK溶胶技术在衬底28的顶部淀积第二层钽酸锶铋。然后将样品传送到热板上，并在160℃的温度下在空气中对衬底进行烘焙处理1分钟。接着在260℃下在空气中进行4分钟的第二次烘焙。之后将衬底28传输到快速热退火装置，然后在700℃下以100℃/秒的递变率和30秒的保持时间对衬底28进行氧气中的快速热退火。可以在快速热退火工艺之后进行任选的炉内退火工艺，然后将衬底28传送到扩散炉中，并在700℃的温度下在氧气中在衬底28上进行60秒的炉内退火工艺。然后将衬底28传送到淀积室并溅射第二电极52，施加光刻胶，接着进行标准光掩模工艺，和离子碾磨刻蚀。构图步骤之后进行灰化工艺。然后将衬底28传送到扩散炉中，并在700℃的温度下在氧气氛中对衬底28进行60分钟的炉内退火工艺。最后，对衬底28进行标准恢复退火。钽酸锶铋层的最后厚度为1200埃。
图14表示具有在例2中制造的钽酸锶铋第二层的Sr0.9Bi2.2Ta2O9样品的初始滞后曲线，其中在SBT第二层132之后进行炉内退火步骤。图14的滞后曲线绘出在y轴上单位为每平方厘米微库仑的极化。图14表示在具有在例2中制造的钽酸锶铋第二层132的Sr0.9Bi2.2Ta2O9样品上、在±0.5V、±1V、±1.5V、±2V、±2.5V、±3V、±3.5V、±4V、±4.5V和±5V的电压循环上进行的极化测量。图15表示具有在例1中制造的钽酸锶铋第二层的Sr0.9Bi2.2Ta2O9样品的初始滞后曲线，其中在构图工艺之后进行炉内退火步骤。图15表示在具有在例2中制造的钽酸锶铋第二层132的Sr0.9Bi2.2Ta2O9样品上、在±0.5V、±1V、±1.5V、±2V、±2.5V、±3V、±3.5V、±4V、±4.5V和±5V的电压循环上进行的极化测量。图16表示具有在例2中制造的钽酸锶铋第二层的Sr0.9Bi2.2Ta2O9样品的初始滞后曲线，其中在淀积SBT层50和SBT第二层132之后进行炉内退火步骤。图16表示在具有例2中制造的钽酸锶铋第二层132的Sr0.9Bi2.2Ta2O9样品50上、在±0.5V、±1V、±1.5V、±2V、±2.5V、±3V、±3.5V、±4V、±4.5V和±5V的电压循环上进行的极化测量。图17表示具有例2中制造的钽酸锶铋第二层132的Sr0.9Bi2.2Ta2O9样品的初始滞后曲线，其中在淀积SBT层50之后进行炉内退火步骤。图17表示在具有例2中制造的钽酸锶铋第二层132的Sr0.9Bi2.2Ta2O9样品50上、在±0.5V、±1V、±1.5V、±2V、±2.5V、±3V、±3.5V、±4V、±4.5V和±5V的电压循环上进行的极化测量。
图18表示单位为每平方厘米微库仑的极化2Pr与施加电压的曲线图。该图表示对应在衬底上进行炉内退火工艺时的曲线。具有最大2Pr值的该曲线是其中在淀积SBT层50和淀积SBT第二层132之后进行炉内退火步骤的工艺。
钽酸锶铋第二层产生了在集成电路的电容中的铁电材料，其比通过常规工艺产生的铁电材料的孔隙率小。表面形态(morphology)更平滑得多，由此在对集成电路的电容构图时产生更少的问题。此外，铁电材料的极化性不会由于制造工艺而降低。
例3
构图工艺之后的炉内退火
制造包括电容44的衬底28，其中层状超晶格材料层50是层状超晶格材料，更具体地说，是钽酸锶铋(Sr0.9Bi2.2Ta2O9)。前体容量摩尔浓度为约0.10摩尔/升。衬底28包括单晶硅层90、5000埃厚的二氧化硅层92、200埃厚的钛层96、以及2000埃厚的铂层48，衬底28在800℃下以6升/分钟的氧流、在扩散炉中预烘焙30分钟。通过KJC-MOD将前体溶液淀积在衬底上。衬底28以2500RPM旋转30秒。然后将衬底28放在热板上，并在160℃下的空气中烘焙1分钟。之后将衬底28在260℃的空气中进行烘焙4分钟，随后再重复一次施加前体到第二次烘焙步骤的各步骤。之后将衬底28传送到快速热退火装置中，然后，在700℃下以100℃/秒的递变率和30秒的保持时间对衬底28进行氧气中的快速热退火。然后将衬底28传送到淀积室中，并溅射第二电极52，施加抗蚀剂，接着进行标准光掩模工艺，并进行离子碾磨刻蚀，然后向层状超晶格材料层50和第一电极48施加抗蚀剂，接着进行标准光掩模工艺，并进行离子碾磨刻蚀。然后将衬底28传送到扩散炉中，并在700℃的温度下在氧气氛中对衬底28进行60分钟的炉内退火工艺。最后，对衬底28进行标准恢复退火。本发明的这个方案制造了更平滑的表面形态，由此降低了构图集成电路的电容时的短路问题。
例4
钽酸锶铋的UV处理
制造包括电容44的衬底28，其中层状超晶格材料层50是层状超晶格材料，更具体地说，是钽酸锶铋(Sr0.9Bi2.2Ta2O9)。前体容量摩尔浓度为约0.10摩尔/升。衬底28包括单晶硅层90、5000埃厚的二氧化硅层92、200埃厚的钛层96、以及2000埃厚的铂层48，衬底28在800℃下以6升/分钟的氧流、在扩散炉中预烘焙30分钟。通过KJC-MOD将前体溶液淀积在衬底28上。衬底28以2500RPM旋转30秒。然后将衬底28放在热板上，并在160℃下的空气中烘焙1分钟，同时使其暴露于UV辐射源。严格控制并调整UV辐射源以发射260nm的UV波长。此外，UV辐射源的功率密度被控制为1mW/cm2。在该烘焙工艺期间UV曝光的时间为4分钟。之后将衬底28在260℃的空气中烘焙4分钟，同时暴露于UV辐射源。而且，辐射源被控制到与第一次烘焙工艺相同的条件。随后将衬底28传送到快速热退火装置中，然后，在700℃下以100℃/秒的递变率和30秒的保持时间对衬底28进行氧气中的快速热退火。再重复两次从淀积到快速热退火的步骤。然后将衬底28传送到扩散炉中，并在700℃的温度下在氧气中对衬底28进行30秒的炉内退火工艺。然后将衬底28传送到淀积室并溅射第二电极52，施加抗蚀剂，接着进行标准光掩模工艺，和进行离子碾磨刻蚀。构图步骤之后进行灰化工艺。最后，对衬底28进行标准恢复退火。与现有制造工艺相比，本发明的这个方案制造了层状超晶格材料的更平滑表面形态。该层状超晶格材料的孔隙率小于由现有技术工艺制造的层状超晶格材料的孔隙率。
从上面和其它例子已确定的是，UV束应该不超出下列参数：波长应该在200-300nm之间，优选约为260nm；施加UV的时间应该在1分钟-5分钟之间，优选约为4分钟；功率密度应该为0.1-10mW/cm2，优选约为1mW/cm2。
例5
钽酸锶铋第二层的形成
制造包括电容44的衬底28，其中层状超晶格材料层50是层状超晶格材料，更具体地说，是钽酸锶铋(Sr0.9Bi2.2Ta2O9)。前体容量摩尔浓度约为0.10摩尔/升。衬底28包括单晶硅层90、5000埃厚的二氧化硅层92、200埃厚的钛层96、以及2000埃厚的铂层48，衬底28在800℃下以6升/分钟的氧流、在扩散炉中预烘焙30分钟。通过KJC-MOD将前体溶液淀积在衬底28上。衬底28以2500RPM旋转30秒。然后将衬底28放在热板上，并在160℃下的空气中烘焙1分钟。之后将衬底28在260℃的空气中烘焙4分钟。之后将衬底28传送到快速热退火装置中，然后，在700℃下以100℃/秒的递变率和30秒的保持时间对衬底28进行氧气中的快速热退火。再重复两次从淀积到快速热退火的各步骤，然后将衬底28传送到淀积室。
然后通过TOK溶胶技术，在衬底28的顶部淀积第二层钽酸铋，然后将样品传送到热板上并在160℃温度下、在空气中烘焙1分钟。之后在260℃下、在空气中进行4分钟的第二次烘焙。然后将衬底28传送到快速热退火装置，然后在700℃下以100℃/秒的递变率和30秒的保持时间对衬底28进行氧气中的快速热退火。在快速热退火工艺之后可以进行任选的炉内退火工艺。然后将衬底28传送到扩散炉中，并在700℃的温度下在氧气中对衬底28进行60秒的炉内退火处理，之后将衬底28输送到淀积室并溅射第二电极52，施加抗蚀剂，接着进行标准光掩模处理和离子碾磨刻蚀(ion mill etch)。在构图步骤之后进行灰化处理。之后将衬底28输送到扩散炉中，并在700℃的温度下在氧气氛中对衬底28进行60分钟的炉内退火处理。最后，对衬底28进行标准恢复退火。钽酸锶铋层的最后厚度为1200埃。钽酸铋第二层产生了更平滑的层状超晶格材料。钽酸铋第二层产生了集成电路的电容中的铁电材料，其孔隙率比通过常规工艺制造的铁电材料的孔隙率低。表面形态极其平滑，由此在构图集成电路的电容时产生较少的问题。此外，铁电材料的极化度不会由于制造工艺而降低。
此修改的层状超晶格材料工艺，即直到构图之后才进行完全晶化退火的工艺将使很好的候选工艺，不仅克服了刻蚀问题，而且减少了短路电容的可能性。无论该退火是在层状超晶格材料的构图之后、构图顶部电极之后或在已经形成氢阻挡层、层间绝缘材料等之后都是如此。此外，在顶部电极、层状超晶格材料和底部电极刻蚀工艺之后采用附加的快速热退火工艺对于消除漏电流的少量增加和由修改工艺引起的2Pr的稍微降低很有效。通过采用上述技术，修改工艺中的最高退火温度可以降低到700℃或更低，现有技术中该温度为750℃。
通过在其它常规层状超晶格材料薄膜上采用基于TOK溶胶溶液的超薄层状超晶格材料顶层，证实了表面形态的一些改进，而不会使电特性有任何下降。这个改进与顶层的厚度无关，在钛酸铋顶层的情况下也是如此。在采用TOK溶胶层状超晶格材料作为顶层的情况下，顶层淀积之后在炉内的退火、或基层淀积和顶层淀积之后在炉内的退火具有相等的良好效果。然而，在热聚集(thermal budget)方面，前一工艺将是最好的一种工艺。
钽酸锶铋或具有钽酸铋层的其它钽酸盐形式的层状超晶格材料薄膜的电特性主要取决于钽酸铋层的厚度，这是由于其介电常数造成的。必须非常精确地控制钽酸铋膜的厚度。钽酸铋与基底层状超晶格材料层的比率必须保持在5％-35％之间。钽酸铋顶层的厚度优化之后，获得与没有钽酸铋顶层时所得到的相同的2Pr特性以及几乎平坦的膜表面。然后，绝缘击穿电压被大大改善到10V以上。
上述五个例子都是利用若干个层状超晶格材料完成的，包括钽酸锶铋、铌酸锶铋和铌酸锶铋钽。利用铌酸锶铋钽基层与钽酸铋顶层的组合得到最好的薄膜形态。在采用钽酸铋作为顶层的情况下，从表面形态、电特性和热聚集方面考虑，在钽酸铋顶层淀积之后的炉内退火是最好的工艺。应注意到，钽酸铋可用作氢阻挡层。钽酸铋的优点在于，它具有与上述三种钽酸盐型层状超晶格材料相同的成分，并且很容易在低温下晶化。
各种层状超晶格材料的锶/铋的比例也是变化的。比较具有0.9/2.2和0.9/2.3的锶/铋比例的膜，与钽酸铋顶层组合的更多的富铋基膜有利于改善表面形态。
烘焙工艺期间的UV曝光(UV波长约为254nm，UV功率密度为0.73mW/cm2)成功地导致层状超晶格材料表面粗糙度的改善。尤其是，在160℃下的第一次烘焙工艺之后的UV曝光对改善表面结构具有非常好的效果；然而，如果使用太多的UV，则同时降低了2Pr。这种现象是由它的C轴取向造成的。直到约83每平方厘米毫焦耳(mJ/cm2)的UV曝光之后，才会看到表面形态的改善。100mJ/cm2的曝光之后，2Pr显著下降。因此，必须精确控制UV曝光的总能量。太少的UV曝光不会改变表面粗糙度，太多的UV曝光导致2Pr的急剧下降。UV能量必须足够强以破坏任何有机金属或其它有机物的化学键，但不能太强以导致C轴取向。只向第一层施加UV曝光是改善表面形态和减少2Pr下降的最好方式。
通过采用上述“UV曝光工艺”和上述“钽酸铋顶层工艺”的组合，可制备最可靠的薄钽酸锶铋基膜。
前面所述是目前被认为是本发明的优选实施例。应该理解，在不脱离本发明的精神或基本特性的情况下，本发明可以以其它特定形式实施。例如，尽管前面已经就硅衬底说明了本发明，但也可以采用其它衬底，如砷化镓、锗、硅锗以及其它衬底。可以采用很多其它铁电FET结构。此外，因为用层状超晶格材料制成的FET的优点和可使用性已得到证明，也可以采用很多其它层状材料。因此，这些实施例应被认为是说明性的而非限制性的。本发明的范围由所附权利要求书指出。

Claims (91)

1、一种制造集成电路(40)的方法，所述方法的特征在于以下步骤：
提供衬底(28)，以及含有有效量金属部分的前体，用于在加热所述前体时自发形成层状超晶格材料(50)；
向所述衬底(28)施加所述前体以形成涂层；
对所述涂层进行构图；及然后
处理所述被涂敷的衬底(28)，以晶化所述层状超晶格材料(50)的薄膜；和
完成所述集成电路(40)的制造，以便在所述集成电路(40)中的有源部件中至少包括所述层状超晶格材料(50)的一部分。
2、根据权利要求1的方法，其特征在于，向所述衬底(28)施加所述前体的所述步骤包括向所述衬底(28)施加两层前体。
3、根据权利要求1或2的方法，其特征在于，所述施加步骤包括第一次烘焙步骤和第二次烘焙步骤。
4、根据权利要求3的方法，其特征在于，所述第一次烘焙步骤包括在不超过300℃的温度下对所述衬底(28)进行不超过60分钟的时间的烘焙。
5、根据权利要求3的方法，其特征在于，所述第一次烘焙步骤是在空气中进行的。
6、根据权利要求3的方法，其特征在于，所述第二次烘焙步骤包括在不超过300℃的温度下、在不超过60分钟的时间内烘焙所述衬底(28)。
7、根据权利要求3的方法，其特征在于，所述第二次烘焙步骤是在空气中进行的。
8、根据权利要求4的方法，其特征在于，所述温度在1分钟的时间内为150-170℃范围内。
9、根据权利要求6的方法，其特征在于，所述温度在4分钟的时间内为250-270℃范围内。
10、根据权利要求1的方法，其特征在于，所述处理所述衬底(28)的步骤包括快速热退火。
11、根据权利要求10的方法，其特征在于，所述快速热退火是在不超过800℃的温度下、在不超过600秒的时间内进行的。
12、根据权利要求10的方法，其特征在于，所述快速热退火是在690-710℃的温度下在30-300秒的时间内进行的。
13、根据权利要求10的方法，其特征在于，所述快速热退火是在氧气中进行的。
14、根据权利要求1的方法，其特征在于，所述层状超晶格材料(50)包括A位元素、B位元素、超晶格生成元素以及阴离子。
15、根据权利要求14的方法，其特征在于，所述A位元素包括选自锶、钙、钡、铋、镉、和铅中的一种或多种元素。
16、根据权利要求14的方法，其特征在于，所述B位元素包括选自钛、钽、铪、钨、铌和锆中的一种或多种元素。
17、根据权利要求14的方法，其特征在于，所述超晶格生成元素包括选自铋、钪、钇、镧、锑、铬、和铊中的一种或多种元素。
18、根据权利要求14的方法，其特征在于，所述阴离子包括选自氧、氯、氟、及其混合物中的一种。
19、根据权利要求1的方法，其特征在于，所述层状超晶格材料(50)包括两种或多种所述层状超晶格材料的固溶体。
20、根据权利要求1的方法，其特征在于，所述层状超晶格材料(50)包括钽酸锶铋。
21、根据权利要求1的方法，其特征在于，所述层状超晶格材料(50)含有对应化学分子式SraBib(Ta1-XNbx)O[9+(a-1)+(b-2)(1.5)+(c-2)(2.5)]的摩尔比例的金属原子，其中0.8a1、2b2.6、0×0.3和1.9c2.3。
22、根据权利要求21的方法，其特征在于，a＝0.9、b＝2.2、x＝0和c＝2.0。
23、根据权利要求1的方法，其特征在于，所述处理所述衬底(28)的步骤还包括在层状超晶格材料(50)上淀积一个顶部电极(52)的步骤。
24、根据权利要求23的方法，其特征在于，所述顶部电极(52)包括铂。
25、根据权利要求1的方法，其特征在于，所述构图步骤还包括在所述处理步骤之前对所述顶部电极(52)进行构图。
26、根据权利要求23的方法，其特征在于，所述衬底(28)包括底部电极(48)。
27、根据权利要求1的方法，其特征在于，所述构图步骤还包括在所述处理步骤之前构图所述涂层和所述底部电极(48)。
28、根据权利要求1或25的方法，其特征在于，所述处理步骤包括晶化炉内退火。
29、根据权利要求28的方法，其特征在于，所述晶化炉内退火是在690-710℃的温度下、在40-80分钟的时间内进行的。
30、根据权利要求29的方法，其特征在于，所述晶化炉内退火是在氧气中进行的。
31、一种制造集成电路(40)的方法，所述方法的特征在于以下步骤：
提供衬底(28)，含有有效量金属部分的第一前体，用于在加热所述第一前体时自发形成第一薄膜层状超晶格材料(50)，以及含有有效量金属部分的第二前体，用于在加热所述第二前体时自发形成第二薄膜层状超晶格材料(132)，所述第一前体不同于所述第二前体；
向所述衬底(28)施加所述第一前体以形成第一涂层，之后向所述衬底施加所述第二前体以形成第二涂层；
处理所述衬底上的所述涂层，以便在所述衬底上形成具有第一厚度的所述第一薄膜层状超晶格材料(50)和具有第二厚度的所述第二薄膜层状超晶格材料(132)，其中所述第二厚度与所述第一厚度的比率在5％-35％范围内；和
完成所述集成电路(40)的制造，以便在所述集成电路中至少包括所述第一和第二薄膜层状超晶格材料(50)、(132)的一部分。
32、根据权利要求31的方法，其特征在于，所述第一前体包括选自羧酸盐和烷氧基羧酸盐的化合物，所述第二前体包括醇盐。
33、根据权利要求32的方法，其特征在于，所述第一前体包括KCJ-MOD前体，所述第二前体包括TOK溶胶前体。
34、根据权利要求33的方法，其特征在于，所述第一层状超晶格材料(50)和所述第二层状超晶格材料(132)包括基本相同的层状超晶格材料。
35、根据权利要求34的方法，其特征在于，所述比率为10％-30％。
36、根据权利要求34的方法，其特征在于，所述第一层状超晶格材料(50)和所述第二层状超晶格材料(132)包括钽酸锶铋或铌酸锶铋钽。
37、根据权利要求31的方法，其特征在于，所述第二层状超晶格材料(132)在低于所述第一层状超晶格材料(50)的温度下晶化。
38、根据权利要求31的方法，其特征在于，所述第二层状超晶格材料(132)具有高于所述第一层状超晶格材料(50)的介电常数。
39、根据权利要求31的方法，其特征在于，所述第二层状超晶格材料(132)包括钽酸铋。
40、根据权利要求39的方法，其特征在于，所述比率在10％-20％的范围内。
41、根据权利要求31的方法，其特征在于，所述比率在10％-30％的范围内。
42、根据权利要求31的方法，其特征在于，所述处理还包括第一次烘焙步骤和第二次烘焙步骤。
43、根据权利要求42的方法，其特征在于，所述第一次烘焙步骤和所述第二次烘焙步骤是在施加所述第二薄膜层状超晶格材料(132)之前、在所述第一薄膜层状超晶格材料(50)上进行的。
44、根据权利要求42的方法，其特征在于，所述第一次烘焙步骤和所述第二次烘焙步骤是在所述第二薄膜层状超晶格材料(132)上进行的。
45、根据权利要求42的方法，其特征在于，所述第一次烘焙步骤包括在不超过300℃的温度下、在不超过60分钟的时间内烘焙所述衬底(28)。
46、根据权利要求45的方法，其特征在于，所述温度为160℃和所述时间为1分钟。
47、根据权利要求42的方法，其特征在于，所述第二次烘焙步骤包括在不超过300℃的温度下、在不超过60分钟的时间内烘焙所述衬底(28)。
48、根据权利要求47的方法，其特征在于，所述温度为260℃和所述时间为4分钟。
49、根据权利要求31的方法，其特征在于，所述处理所述衬底(28)的步骤还包括快速热退火。
50、根据权利要求49的方法，其特征在于，所述快速热退火是在不超过800℃的温度下、在不超过600秒的时间内进行的。
51、根据权利要求50的方法，其特征在于，所述快速热退火是在675-700℃的温度下、在30秒的时间内进行的。
52、根据权利要求31的方法，其特征在于，所述第一和第二层状超晶格材料(50)、(132)包括A位元素、B位元素、超晶格生成元素以及阴离子。
53、根据权利要求31的方法，其特征在于，所述第一和第二层状超晶格材料(50)、(132)的所述A位元素包括选自锶、钙、钡、铋、镉、和铅中的一种或多种元素。
54、根据权利要求31的方法，其特征在于，所述第一和第二层状超晶格材料(50)、(132)的所述B位元素包括选自钛、钽、铪、钨、铌和锆中的一种或多种元素。
55、根据权利要求31的方法，其特征在于，所述第一和第二层状超晶格材料(50)、(132)的所述超晶格生成元素包括选自铋、钪、钇、镧、锑、铬、和铊中的一种或多种元素。
56、根据权利要求31的方法，其特征在于，所述第一和第二层状超晶格材料(50)、(132)的所述阴离子包括选自氧、氯、氟、及其组合中的一种。
57、根据权利要求31的方法，其特征在于，所述第一和第二层状超晶格材料(50)、(132)包括两种或多种所述层状超晶格材料的固溶体。
58、根据权利要求31的方法，其特征在于，所述第一和第二层状超晶格材料(50)、(132)包括钽酸锶铋。
59、根据权利要求31的方法，其特征在于，所述方法还包括在施加所述第二涂层之后形成电极(52)，并构图所述电极(52)和所述第一和第二涂层，并且所述处理还包括在构图所述电极和所述层状超晶格材料(50)、(132)之后、对所述衬底(28)的晶化炉内退火。
60、根据权利要求31的方法，其特征在于，所述处理包括在所述第一前体涂敷之后和所述第二前体涂覆之前的第一晶化炉内退火以及在所述第二前体涂敷之后的第二晶化炉内退火。
61、一种制造集成电路(40)的方法，所述方法的特征在于以下步骤：
提供衬底(28)，以及含有有效量金属部分的前体，用于在加热所述前体时自发形成层状超晶格材料(50)；
向所述衬底(28)施加所述前体以形成涂层；
进行所述涂层的第一快速热处理，以便在所述衬底(28)上形成固体薄膜；
在所述固体薄膜上形成电极(52)；
对所述电极(52)和所述固体薄膜进行构图；
进行所述被构图电极和所述固体薄膜的第二快速热处理，以便形成所述层状超晶格材料(50)；和
完成所述集成电路(40)的制造，以便在所述集成电路(40)的有源部件中至少包括所述层状超晶格材料(50)的一部分。
62、根据权利要求61的方法，其特征在于，所述第一和第二快速热退火是在不超过800℃的温度下、在不超过600秒的时间内进行的。
63、根据权利要求61的方法，其特征在于，所述第一快速热退火是在675-725℃的温度下、在60秒或更少的时间内进行的。
64、根据权利要求63的方法，其特征在于，所述第二快速热退火是在675-725℃的温度下、在300秒或更少的时间内进行的。
65、根据权利要求61的方法，其特征在于，所述第一和第二快速热退火是在700℃或更低的温度下进行的。
66、根据权利要求61的方法，其特征在于，所述第一和第二快热退火是在氧气中进行的。
67、根据权利要求61的方法，其特征在于，所述方法还包括在所述第二快速热退火之后，对所述层状超晶格材料(50)的晶化炉内退火。
68、根据权利要求67的方法，其特征在于，所述晶化炉内退火是在700℃下、在60分钟的时间内进行的。
69、根据权利要求68的方法，其特征在于，所述晶化炉内退火是在氧气中进行的。
70、根据权利要求61的方法，其特征在于，所述方法还包括在所述第一快速热退火之前的第一次烘焙步骤和第二次烘焙步骤。
71、根据权利要求70的方法，其特征在于，所述第一次烘焙步骤包括在不超过300℃的温度下、在不超过60分钟的时间内的烘焙。
72、根据权利要求71的方法，其特征在于，所述第一次烘焙步骤包括在160℃的温度下、在1分钟的时间内的烘焙。
73、根据权利要求70的方法，其特征在于所述第二次烘焙步骤包括在不超过300℃的温度下、在不超过60分钟的时间内的烘焙。
74、根据权利要求73的方法，其特征在于，所述第二次烘焙步骤包括在260℃的温度下、在4分钟的时间内的烘焙。
75、一种制造集成电路(40)的方法，所述方法的特征在于以下步骤：
提供衬底(28)，以及含有有效量金属部分的前体，用于在加热所述前体时自发形成层状超晶格材料(50)；
向所述衬底(28)施加所述前体以形成涂层，然后第一次处理所述涂层以形成固体膜，所述处理包括：
在不超过300℃的温度下、在不超过60分钟的时间内进行第一次烘焙，同时在1-5分钟时间内使所述被涂敷的衬底受到功率密度为0.1-10mW/cm2的紫外线辐射源照射；
在不超过300℃的温度下、在不超过60分钟的时间内进行第二次烘焙步骤；
在所述被涂敷衬底上淀积顶部电极(52)；
第二次处理所述顶部电极(52)和涂层；和
完成所述集成电路(40)的制造，以便在所述集成电路(40)的有源部件中至少包括所述层状超晶格材料(50)的一部分。
76、根据权利要求75的方法，其特征在于，在所述第二次烘焙步骤期间，对所述被涂敷衬底(28)进行功率密度为0.1-10mW/cm2的紫外线辐射源照射，照射时间为1-5分钟。
77、根据权利要求75或76的方法，其特征在于，所述紫外线辐射源功率密度为1mW/cm2。
78、根据权利要求75或76的方法，其特征在于所述紫外线辐射源的波长为200nm-300nm之间。
79、根据权利要求75或76的方法，其特征在于所述紫外线辐射源的波长为260nm。
80、根据权利要求75或76的方法，其特征在于所述温度在150-170℃范围内，时间为4分钟。
81、根据权利要求75或76的方法，其特征在于，所述第一次烘焙步骤和所述第二次烘焙步骤是在空气或氮气中进行的。
82、根据权利要求75或76的方法，其特征在于，所述处理所述被涂敷衬底(28)的步骤包括快速热退火。
83、根据权利要求82的方法，其特征在于所述快速热退火是在690-710℃之间的温度下、在30-300秒的时间内进行的。
84、根据权利要求82的方法，其特征在于所述快速热退火是在氧气中进行的。
85、根据权利要求75的方法，其特征在于所述层状超晶格材料(50)包括钽酸锶铋。
86、一种制造集成电路(40)的方法，所述方法的特征在于以下步骤：
提供衬底(28)，以及含有有效量金属部分的前体，用于在加热所述前体时自发形成层状超晶格材料(50)；
向所述衬底(28)施加所述前体以形成涂层：和
处理所述涂层以形成固体膜，所述处理包括在1-5分钟的时间内向所述涂层或固体膜施加波长为200nm-300nm的紫外线辐射，且其功率密度为0.1-10mW/cm2。
87、根据权利要求86的方法，其特征在于，所述波长为260nm。
88、根据权利要求86的方法，其特征在于，所述时间为4分钟。
89、根据权利要求86的方法，其特征在于，所述功率密度为1mW/cm2。
90、根据权利要求86的方法，其特征在于，在所述处理中施加的UV能量密度为83-100mJ/cm2。
91、一种制造集成电路(40)的方法，所述方法的特征在于以下步骤：
提供衬底(28)，以及含有有效量金属部分的前体，用于在加热所述前体时自发形成层状超晶格材料(50)；
向所述衬底(28)施加所述前体以形成涂层：和
处理所述涂层以形成固体膜，所述处理包括施加能量密度为83-100mJ/cm2的紫外线辐射。
CNB018183409A 2000-10-31 2001-10-30 具有改进微型结构的层状超晶格材料的制造方法 Expired - Fee Related CN100388420C (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US24480900P 2000-10-31 2000-10-31
US60/244,809 2000-10-31
US27446501P 2001-03-09 2001-03-09
US60/274,465 2001-03-09
US28512301P 2001-04-20 2001-04-20
US60/285,123 2001-04-20

Publications (2)

Publication Number Publication Date
CN1613138A true CN1613138A (zh) 2005-05-04
CN100388420C CN100388420C (zh) 2008-05-14

Family

ID=27399802

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB018183409A Expired - Fee Related CN100388420C (zh) 2000-10-31 2001-10-30 具有改进微型结构的层状超晶格材料的制造方法

Country Status (4)

Country Link
JP (1) JP4330113B2 (zh)
CN (1) CN100388420C (zh)
HK (1) HK1076540A1 (zh)
WO (1) WO2002073669A2 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4548262B2 (ja) * 2005-07-29 2010-09-22 Ｔｄｋ株式会社 下部電極構造

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5434102A (en) * 1991-02-25 1995-07-18 Symetrix Corporation Process for fabricating layered superlattice materials and making electronic devices including same
US6310373B1 (en) * 1992-10-23 2001-10-30 Symetrix Corporation Metal insulator semiconductor structure with polarization-compatible buffer layer
US6022669A (en) * 1995-05-02 2000-02-08 Symetrix Corporation Method of fabricating an integrated circuit using self-patterned thin films
US5853500A (en) * 1997-07-18 1998-12-29 Symetrix Corporation Method for fabricating thin films of barium strontium titanate without exposure to oxygen at high temperatures
US6133092A (en) * 1998-07-24 2000-10-17 Symetrix Corporation Low temperature process for fabricating layered superlattice materials and making electronic devices including same
DE10019822A1 (de) * 2000-04-20 2001-10-25 Iwt Stiftung Inst Fuer Werksto Verfahren zur Strukturierung dünner Schichten

Also Published As

Publication number Publication date
WO2002073669A2 (en) 2002-09-19
JP2004519856A (ja) 2004-07-02
WO2002073669A3 (en) 2003-03-20
CN100388420C (zh) 2008-05-14
JP4330113B2 (ja) 2009-09-16
HK1076540A1 (en) 2006-01-20

Similar Documents

Publication Publication Date Title
CN1237618C (zh) 具有铁电薄膜的铁电存储器及其制造方法
CN1154164C (zh) 长久保持记忆力的低印记铁电材料及其液体前体和制作方法
US7001778B2 (en) Method of making layered superlattice material with improved microstructure
CN1169193C (zh) 工序被破坏的铁电膜的电压循环恢复
CN1618123A (zh) 用于集成电路应用的镧系分层超晶格材料
CN1236986A (zh) 利用氧来抑制和修复氢退化的制造铁电集成电路的方法
JP2001511600A (ja) 層状超格子材料を製造し、かつ酸素に曝さずに層状超格子材料を含む電子装置を作製するための工程
CN1302456A (zh) 具有成分分级的铁电材料的铁电场效应晶体管及其制造方法
CN1364313A (zh) 制造超晶格材料的快速递变退火方法
JP2003502837A (ja) 高誘電率用途向け金属酸化物薄膜
US20040101977A1 (en) Low thermal budget fabrication of ferroelectric memory using RTP
JPH11502375A (ja) 積層超格子材料の製造方法および同材料を有する電子装置の製造方法
CN1203534C (zh) 减轻由于金属氧化物陶瓷的移动物质扩散造成的金属氧化物陶瓷退化
JP2003510839A (ja) バリア層を有する集積回路およびその製造方法
KR100334354B1 (ko) 강유전체집적회로의 제조방법
CN1236994A (zh) 薄膜电容器及其制造方法
CN1338113A (zh) 带覆盖层的铁电装置及其制造方法
CN1232294A (zh) 具有改进的铁电电容特性的铁电存储器件
JP2003524298A (ja) 層状超格子材料を作製するための不活性ガスアニールおよび低温前処理を用いる方法および層状超格子材料を含む電子デバイスを製造する方法
US6890768B2 (en) Method of making layered superlattice material with ultra-thin top layer
CN1311896A (zh) 制造叠层超晶格材料和制造包括该材料的电子器件的低温处理方法
CN100388420C (zh) 具有改进微型结构的层状超晶格材料的制造方法
JP4268804B2 (ja) 超薄膜の上層を有する積層超格子材料の製造方法
JP3924928B2 (ja) 強誘電体材料及び強誘電体メモリ
JP4074894B2 (ja) 強誘電体メモリ及びその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
REG Reference to a national code

Ref country code: HK

Ref legal event code: DE

Ref document number: 1076540

Country of ref document: HK

C14 Grant of patent or utility model
GR01 Patent grant
REG Reference to a national code

Ref country code: HK

Ref legal event code: GR

Ref document number: 1076540

Country of ref document: HK

C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20080514

Termination date: 20101030