CN1169193C - 工序被破坏的铁电膜的电压循环恢复 - Google Patents

工序被破坏的铁电膜的电压循环恢复 Download PDF

Info

Publication number
CN1169193C
CN1169193C CNB998100935A CN99810093A CN1169193C CN 1169193 C CN1169193 C CN 1169193C CN B998100935 A CNB998100935 A CN B998100935A CN 99810093 A CN99810093 A CN 99810093A CN 1169193 C CN1169193 C CN 1169193C
Authority
CN
China
Prior art keywords
voltage
ferroelectric
feature
cycle
voltage cycle
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB998100935A
Other languages
English (en)
Other versions
CN1320274A (zh
Inventor
ά����ķ����ϣ
维克拉姆·乔希
纳拉杨·索拉亚鹏
瓦尔特·哈特纳
京特·申德勒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yingfeiniang Technology Co Ltd
Symetrix Corp
Original Assignee
Yingfeiniang Technology Co Ltd
Symetrix Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yingfeiniang Technology Co Ltd, Symetrix Corp filed Critical Yingfeiniang Technology Co Ltd
Publication of CN1320274A publication Critical patent/CN1320274A/zh
Application granted granted Critical
Publication of CN1169193C publication Critical patent/CN1169193C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/55Capacitors with a dielectric comprising a perovskite structure material
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B53/00Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B53/00Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

形成一包含一金属氧化物铁电薄膜的集成电路。实现一电压循环恢复工序以扭转由氢引起的铁电属性的退化。该电压循环恢复工序通过施加104至1011个具有1至5伏振幅的电压周期来实现。金属氧化物薄膜包括如铅锆钛酸盐或分层超晶格材料的钙钛矿材料,或最好是锶铋钽酸盐或锶铋钽铌酸盐。如果该集成电路生产包括一形成气体的退火,则该电压循环恢复工序在该形成气体的退火之后进行。该电压循环恢复工序消除了恢复氧的退火,并且它还允许继续使用常规的富氧等离子工序和形成气体的退火,而没有对铁电薄膜的持久存在的破坏的危险。

Description

工序被破坏的铁电膜的电压循环恢复
技术领域
本发明涉及一种用于制造铁电集成电路的方法,该方法减少或消除了由于暴露于氢和其它破坏性的制造工序引起的电子属性的退化。
背景技术
铁电化合物具有适用于非易失性集成电路存储器的良好特性。参见Miller的美国专利第5,046,043号。当一种如电容器的铁电装置具有如高的剩余极化、良好的矫顽场、高的抗疲劳强度和低的漏电流等期望的电子特性时,可被用作非易失性存储器。已对如PZT(铅锆钛酸盐)和PLZT(铅镧锆钛酸盐)等含铅的ABO3型铁电氧化物进行了研究,以实际应用于集成电路中。还对分层的超晶格材料氧化物进行了研究,以应用于集成电路中。参见Watanabe的美国专利第5,434,102号。分层的超晶格材料在铁电存储器中呈现出的特性成数量级地优于PZT和PLZT化合物的特性。目前正在生产含铁电元件的集成电路装置。然而,制造工序期间持续存在的氢退化问题阻碍了使用ABO3型氧化物或具有期望的电子特性的分层超晶格材料化合物的铁电存储器和其它IC装置在商业数量上的经济生产。
集成电路中的典型铁电存储器包含一半导体基底和一与铁电装置、通常是铁电电容器电接触的金属氧化物半导体场效应晶体管(MOSFET)。铁电电容器典型地包含一位于第一或者说底部电极和第二或者说顶部电极之间的铁电薄膜,这些电极典型地包含铂。在制造电路期间,MOSFET常遭受引起硅基底中缺陷的情况。例如,CMOS/MOSFET制造工序通常包括高能步骤,如离子研磨蚀刻和等离子蚀刻。在通常在500℃-900℃范围内的相对的高温下,用于铁电薄膜结晶的热处理期间也会引起缺陷。结果,在半导体硅基底的单个晶体结构中产生许多缺陷,导致MOSFET的电子特性恶化。
为了恢复MOSFET/CMOS的硅属性,制造工序典型地包括一混合气体或氢的退火(“FGA”)步骤,其中,通过利用氢的还原属性来消除如空键等缺陷。已经发展了不同的技术来实现氢的退火,如在环境条件下的H2气体的热处理。按照惯例,在350°和550℃之间,典型地是在约400-450℃,实现约为30分钟的氢处理。此外,CMOS/MOSFET制造工序需要其它通常在升高的温度下将集成电路暴露于氢的制造步骤,例如,沉淀金属和绝缘体用的富氢等离子CVD工序、从硅烷或TEOS源生成二氧化硅,使用氢和氢等离子的蚀刻工序。在引入氢的工序中,氢穿过顶部电极和电容器的侧边向铁电薄膜扩散,并还原包含在铁电材料中的氧化物。被吸收的氢还通过还原金属氧化物使铁电薄膜的表面金属化。作为这些效果的结果,是使电容器的电子属性退化。该问题在包含分层超晶格材料化合物的铁电存储器中更突出,因为这些氧化物特别复杂,并且易于由氢还原引起退化。在混合气体的退火(FGA)之后,铁电材料的剩余极化非常低,并且不再适用于存储信息。而且,还导致漏电流的增加。
现有技术中披露了几种抑制或扭转铁电氧化物材料中的期望电子属性的氢退化的方法。高温(800℃)下约一小时的氧退火导致由氢处理而退化的铁电属性的实际上的完全恢复。但是,高温氧退火本身可能产生硅结晶结构内的缺陷,并且它可能稍微抵消任何先前混合气体的退火对CMOS特性的积极效果。特定的金属化层和扩散屏障层也被检验,以在高能工序步骤和混合气体的退火步骤期间将氢的效应减至最小。金属化方案典型地涉及易于在高于约400℃温度的含氧环境下被氧化的材料的使用。主要的金属化材料——铝具有低的熔点,耐不过高于450℃的温度。具有氢扩散屏障层的铁电材料的封装实际上不完全有效,并且它要求包括沉淀和去除屏障材料的复杂的工序设计。
现有技术H.N.Al-Shareef等的“Qualitative model for thefatigue-free behavior of SrBi2Ta2O9”也有描述,如690页右列第二段指出,极化疲劳可以由于光照/偏压综合引起,690页右列第一、三段指出,用Hg光照和一个35S,0.8V的负偏压可以引起铁电电容器的极化疲劳,摘要7-10行指出由光照引起的极化疲劳原因在于在磁畴范围的光电信号载体的吸收,由于这些晶体很薄且透明,这样的吸收在整个晶体内均发生,并公开了SBT的极化疲劳消除方法的一个模型(见690页,左列第一段)。其中PZT和SBT电容器采用未过滤的Hg光照,但这种方法在集成电路制造方法是不会被采用的,因为本技术领域人员不会把电场循环法应用于集成电路制造的领域。
现有技术US Patent No.5,716,875中描述了在制造CMOS晶体管和铁电电容器中的氢退火的方法,其摘要公开了用一个氮化层来隔断氢退火对CMOS晶体管的影响以保护铁电体不受损害,表明晶体管的氢退火对铁电材料是有害的。为了避免这种损害,采用氮化层作为一个隔绝层。
因此,期望找到一种制造铁电集成电路用的方法,以消除由含氢和其它加工步骤而引起的电子属性的退化,但该方法不会对常规的CMOS加工带来实质的改变,或引入如具有氢扩散屏障的铁电材料的封装等复杂的工序方案。
发明内容
本发明提供一种制造集成电路的方法,包括以下步骤:形成包括铁电金属氧化物材料薄膜(122、222、322、622)的集成电路部分;进行引起氢化或还原条件的工序子步骤,通过将多个电压周期施加至所述铁电金属氧化物材料来实现电压循环恢复工序,所述的电压周期数大于等于104个周期,和该电压循环恢复工序扭转由于该氢化或还原条件的工序子步骤引起的铁电材料氧化物中的氢退化的效果。
本发明提供一种制造集成电路中的铁电元件的方法,该方法扭转铁电材料氧化物中的氢退化和其它与制造有关的破坏的有害效果,避免增加复杂且昂贵的加工方案,并消除了达不到预期目的的氧退火。通过消除高温O2恢复(O2-recovery)退火和其它的复杂加工步骤,如具有扩散屏障的铁电的封装、先前考虑的将氢退化减至最小的要素,本发明的方法允许FeRAM生产者能继续使用常规的富氢等离子工序和混合气体的退火(用于表面状态的固化(curing)),而不会有对铁电元件造成持久存在的损坏的危险。
本发明的一个主要特征在于执行一电压循环恢复工序,以扭转氢退化的效果,由此,恢复铁电元件的期望的电子和铁电属性。如果可能的话,该电压循环恢复工序在氢等离子工序、混合气体的退火步骤和其它引起氧破坏条件的集成电路制造的高能步骤之后进行。
本发明的一个方面是电压循环恢复工序的结果依赖于电平和周期数或频率。该电压循环恢复工序典型地在环境室温下进行。在环境室温下,施加的电压周期数在约104个周期至1011个周期的范围内,并且施加的电脉冲具有从1伏至15伏范围内的电压振幅。周期数和电压振幅可通过在如30°至200℃范围内的较高温度下进行电压循环恢复工序来降低。电压循环恢复工序最好是在约125°-150℃的温度下实现。
如果集成电路制造工序包括一混合气体的退火,则该混合气体的退火典型地在从300°至1000℃的温度范围下,在从一分钟至两小时的时间期间内进行。实验结果表明,如果在从约400℃至450℃的温度范围下进行约30分钟的混合气体的退火,则当在10伏、以105-106个电压周期或在5伏、以109个周期实现电压循环恢复工序时,铁电元件的铁电和电子属性实际上被完全还原。
本发明的另一个特征是铁电元件包括金属氧化物。该金属氧化物材料可以是一种ABO3型钙钛化合物,如PZT(铅锆钛酸盐)和PLZT(铅镧锆钛酸盐)。该金属氧化物最好是一种铁电分层超晶格材料,如锶铋钛酸盐(SBT)或锶铋钽铌酸盐(SBTN)。
附图简要说明
结合附图,本发明的许多其它特征、目的和优点从以下的说明中会变得明显。
图1是可通过本发明的方法制造的部分集成电路的剖视图,表示一非易失性铁电存储器单元,其中,电容器横向偏移开关;
图2是可通过本发明的方法制造的部分集成电路的剖面示意图,表示一栈式(stacked)非易失性铁电存储器单元,其中,电容器位于开关之上;
图3是可通过本发明的方法制造的部分集成电路的剖面示意图,表示一铁电晶体管;
图4是表示用于根据本发明制造非易失性铁电存储器装置的工序的较佳实施例的流程图;
图5是一个典型晶片的俯视图,在其上根据本发明制造的薄膜电容器被放大显示;
图6是沿线6-6所得的图5的部分剖视图,说明根据本发明制造的薄膜电容器装置;
图7是作为施加的从1至10伏电压函数的锶铋钽酸盐电容器中的以μC/cm2为单位的剩余极化2Pr的图形,其分别是在无混合气体的退火、在430℃下30分钟的混合气体的退火之后和从1到10伏在每1伏的间隔中施加105个电压周期的10KHz的电压循环之后的情况;
图8是在3伏时测量的滞后曲线图,其中,以μC/cm2为单位的极化被绘作锶铋钽酸盐薄膜电容器的以kV/cm为单位的电场的函数,其分别是在无混合气体的退火、在430℃下30分钟的混合气体的退火之后和接着从1到10伏在每1伏的间隔中施加105个电压周期的10KHz的电压循环之后的情况;
图9是作为5伏和1MHz时的电压周期数的函数的锶铋钽酸盐电容器中以μC/cm2单位的剩余极化2Pr的图形,其分别是在无混合气体的退火和在430℃下、30分钟的混合气体的退火之后的情况;
图10是一滞后曲线图,其中,单位为以μC/cm2的极化作为5伏时在锶铋钽酸盐薄膜电容器中测量单位为kV/cm的电场的函数,其分别是在无混合气体的退火、在430℃下30分钟的混合气体的退火之后,和接着在根据本发明的5伏、109个周期的电压循环恢复工序之后的情况;
图11是在5伏时测量的SBT电容器中以μC/cm2为单位的被绘制为循环温度的函数的剩余极化2Pr的图,其分别是在无FGA和FGA之后的情况;
图12是在5伏时测量的测试电容器的以kV/cm为单位的矫顽场2Ec作为温度的函数所绘制的图;
图13是在不同的最大电压振幅和脉冲形状条件下,SBT电容器中的被绘作电压周期数的函数的以μC/cm2为单位的2Pr值的图,其分别是在无FGA和FGA之后的情况;
图14是被绘作最大电压循环的电压振幅函数的在有FGA的SBT电容器的最大2Pr值时的周期数量图;
具体实施方式
应该明白,描述铁电集成电路装置的图1-3、5和6并不意味着实际的集成电路装置的任何特定部分的实际方案或剖视图。在实际的装置中,层是不规则的,并且它们的厚度具有不同的比例。实际装置中的各层通常被弯曲,并具有重叠边缘。而附图显示了理想化的表现形式,利用它们来更清楚并完整地描述本发明的方法。并且,附图仅表示使用本发明的方法制造的无数变化的铁电装置的一个。图1表示包含一以场效应晶体管形式与铁电电容器电连接的开关的铁电存储器。图2表示包含一通过插座连接于下面开关元件的栈式铁电电容器的铁电存储器。但是,还打算使用本发明的方法来制造如图3所示的将铁电元件与开关元件合为一体的铁电FET存储器。在McMillan的美国专利5,523,964中对这种铁电FET存储器进行了描述。同样,使用本发明的方法制造的其它集成电路可包括其它元件和材料组成。
在图1中表示了能够根据本发明的方法制造的典型非易失性铁电存储器单元的剖视图。制造包含MOSFET和铁电电容器元件的集成电路的一般生产步骤在Yoshimori的美国专利5,561,307中公开。其它的参见中也已公开了一般的制造方法。因此,这里只简单识别图1的电路元件。
在图1中,在硅基底102的表面上形成一场氧化物区104。源极区106和漏极区108在硅基底102中彼此分离地形成。栅极绝缘层112形成于源极和漏极区106和108之间的硅基底102上。此外,栅电极110形成于栅极绝缘层112上。这些源极区106、漏极区108、栅极绝缘层112和栅电极110一起形成一MOSFET 113。
由BPSG(搀杂硼的磷酸硅酸盐玻璃)构成的夹层绝缘层(ILD)114形成于基底102和场氧化物区104上。粘接层116形成于部分ILD114上,并且一铁电薄膜电容器118随后形成于粘接层116上。粘接层116由例如钛构成,典型地具有20nm(纳米)厚度。
铁电电容器118最好形成于可能包括硅、砷化镓或其它半导体、或如二氧化硅、玻璃或氧化镁(MgO)的绝缘体的常规晶片140上。铁电电容器的底部和顶部电极通常包含铂。底部电极最好包含一如铂、钯、银和金等非氧化贵金属。除贵金属外,如铝、铝合金、铝硅合金、铝镍合金、镍合金、铜合金和铝铜合金等金属也可被用于铁电存储器的电极。粘接层,如钛,加强电极与邻近电路的下面的或上面的层的粘结。
图1中,铁电电容器118包含由铂构成并具有200nm厚度的底部电极120、形成在底部电极120上的铁电薄膜122和形成在铁电膜122上的、由铂构成并具有200nm厚度的顶部电极124。铁电薄膜122的组成和结构将在下面更详细描述。
由NSG(无搀杂的硅酸盐玻璃)构成的一第二夹层绝缘层(ILD)128形成于ILD114上。一PSG(磷酸硅酸盐玻璃)膜或一BPSG膜也可用于ILD128中。可选择地穿过ILD114和ILD128打开开口114A以露出源极区106和栅极区108。形成源电极配线130和漏电极配线132以填充开口114A。可选择地穿过ILD128打开其它开口128A,以露出顶部电极124和底部电极120。形成顶部电极配线134和底部电极配线136以填充这些开口128A。漏电极配线132电连接至顶部电极配线134。这些配线130、132、134、136中的每一个都由具有约为300nm厚度的Al-Si构成。
在完成配线沉淀和其它工序步骤、特别是在集成电路中产生还原条件的FGA之后,典型地进行本发明的电压循环恢复工序。
图2中显示了能够根据本发明的方法制造的典型非易失性铁电存储单元的另一实施例的剖视图。图2的存储器是其中电容器位于开关之上的栈式非易失性铁电存储器单元。图2描述了场氧化物区204、源极区206、漏极区208和栅极区210。用配线通过230将源极区206连接至金属化的电路连接层231。用配线通过236将漏极区208穿过ILD214连接至底部电极220。铁电薄膜224位于底部电极220上,并且顶部电极224位于薄膜222上。在形成图案后,层220、222和224形成被ILD228覆盖的电容器218。
图3中显示了能够根据本发明的方法制造的典型非易失性铁电晶体管的剖视图。源极区306和漏极区308位于硅半导体基底302内。铁电薄膜322位于基底302上,薄膜322的一部分321与源极区306接触,并且薄膜322的一部分323与漏极区308接触。顶部电极层324与集成电路的其余部分电接触。
铁电薄膜122、222、322的组成可从一组适当的铁电材料中选取,其包括但不限于例如钛酸盐(如BaTiO3、SrTiO3、PbTiO3(PT)、(PbLa)(ZrTi)O3(PLZT)、Pb(ZrTi)O3(PZT))或铌酸盐(如KNbO3)的ABO3型钙钛矿,并且最好是分层的超晶格材料。
1996年5月21日公开的美国专利5,519,234公开了如锶铋钽酸盐(SBT)等的分层超晶格化合物,其与最好的现有技术的材料相比,在铁电应用中具有良好属性,并且具有高的介电常数和低的漏电流。1995年7月18日公开的美国专利5,434,102和1995年11月21日描述了用于美国专利5,468,684公开了将这些材料集成为实际的集成电路的工序。像金属氧化物SrBi2Ta2O9(SBT)和SrBi2(Ta1-XNbX)2O9(SBTN)、其中0≤X≤1的铁电分层超晶格材料目前在开发之中,以用作在非易失性存储器应用(FeRAM)中的电容器绝缘体。
所用的术语“化合物”准确地讲是指匀质物质,其中,所有相同的分子包括相同的化学元素和结构。术语“材料”可以包括不同组成的分子。例如,分层超晶格材料锶铋钽铌酸盐包括互相联系的晶格,其中,两个不同种类的原子—钽和铌以不同的方式占据否则为一致的晶体结构的B晶位位置。然而,术语“分层超晶格材料”、“分层超晶格化合物”和“分层超晶格材料化合物”在本说明中实际上是可相互替换使用的,并可从上下文中清楚其含义。
术语“基底”可指其上形成集成电路的下面的晶片102,以及任何在其上沉淀薄膜层如BPSG层114的物体。在本公开的内容中,“基底”表示涂了增益层的物体;例如,当谈论例如120等底部电极时,基底包括在其上形成电极120的层116和114。
此处用的术语“薄膜”与在集成电路技术中的相同。通常,它表示在厚度上小于1微米的膜。此处公开的薄膜在所有情况下的厚度都小于0.5微米。铁电薄膜122、222、322的厚度最好为20nm至300nm,最佳为120nm至250nm。集成电路技术的这些薄膜不应与由与集成电路技术不一致的完全不同的工序形成的宏观电容器技术的分层电容器相混淆。
此处的术语“化学计算(stoichiometric)”可被用于如分层超晶格材料等材料的固体膜,或应用于用来形成材料的前体。当用于固体薄膜时,它指代表示最终固体薄膜中的每个元素的实际相对量的分子式。当用于前体时,它表示该前体中的金属的摩尔比。一“平衡的”化学计算分子式是指其中刚好有足够的每种元素以形成所有晶格的晶位都被占据的材料的完整晶体结构,虽然实际上在室温时的晶体中总是存在一些缺陷。例如,SrBi2(TaNb)O9和SrBi2(Ta1.44Nb0.56)O9都是平衡的化学计算分子式。相反,其中的锶、铋、钽和铌的摩尔比分别为1、2.18、1.44和0.56的锶铋钽铌酸盐的前体在这里用不平衡的“化学计算”分子式SrBi2.18(Ta1.44Nb0.56)O9来表示,因为它包含超出形成一完整的晶体材料所必需的额外的铋。在本公开的内容中,金属元素的“超出”量表示一个大于与其它现有金属键接以形成所需材料、使所有的原子晶位被占据、并且没有剩下任何金属量的所需量的数量。然而,从现有技术中可知,因为铋氧化物具有高的不稳定性,并且根据本发明,在制造电子装置中使用很多的热量,因此,根据本发明的工序制成的固体铁电层122、222、322、422中的铋的摩尔比通常将小于前体的化学计算分子式中的摩尔比。然而,根据本发明的工序制成的铁电层122、222、322、422中的锶、钽和铌的摩尔比与前体的化学计算分子式中给出的摩尔比非常接近或一致。参见颁发给Watanabe等人的美国专利5,434,102。
本技术领域的人员还知道,由具有超过化学计算平衡量的量的超晶格发生器元素或B晶位元素的前体构成的分层超晶格材料比由包含对应于平衡的化学计算分子式的金属量的前体构成的材料更不易被氢退化。例如,在如铋和铌的至少一种金属的前体中的量高于或多于平衡式中的出现的量,则阻止氢退化。
图4是包括本发明的方法的工序410的制造步骤的流程图,该工序用来生成如图1中所示的铁电存储器。在步骤412中,提供一半导体基底,在步骤414中在该半导体基底上形成一开关。该开关是典型的为一个MOSFET。在步骤416中,形成一绝缘层,以将该开关元件与被形成的铁电元件分离。在步骤418中,形成一底部电极。该电极最好由铂构成,并被溅射沉淀以形成一厚度约为200nm的层。在该较佳方法中,在沉淀电极之前,在该步骤中形成一由钛或氮化钛构成的约20nm的粘接层。该铁电薄膜在步骤422中被涂于底部电极。在该较佳方法中,该铁电薄膜包含分层的超晶格材料。MOCVD方法是形成该薄膜的较佳方法。也可使用液体沉淀技术来沉淀该铁电薄膜,如美国专利5,456,945中公开的旋转涂层或雾化沉淀方法。在步骤420中,制备将形成期望的铁电薄膜的分层超晶格材料的化学前体。通常,从包含化学前体化合物的可商业地得到的溶液来制备原始溶液。较佳实施例利用包含基本对应于分子式SrBi2Ta2O9的相当摩尔比的元素锶、铋和钽的原始溶液。另一较佳实施例利用包含基本对应于分子式SrBi2(Ta1-XNbX)2O9的相当摩尔比的元素锶、铋、钽和铌的原始溶液,其中,X约为0.5。最好是,在工业的溶液中提供的不同前体的浓度在步骤420中加以调整,以适应特定的生产或操作条件。例如,在分层超晶格薄膜的工业溶液中的不同元素的化学计算可以是SrBi2.18(Ta1.44Nb0.56)O9。然而,可以期望向该溶液中加入额外的铌或铋以生成保护铁电化合物不被氢退火退化的额外的氧化物。涂布(application)步骤422最好接着处理步骤424,该处理步骤424最好包括在液体沉淀情况下的烘干步骤、在例如快速热工序(RTP)等升高的温度的结晶子步骤,并可以包括在涂布步骤422期间或之后的紫外线辐射处理。例如,在典型的旋转过程中,可以涂上并烘干前体的涂层。接着,涂上并烘干另一个前体涂层。可重复几次该涂布和处理步骤422和424。随后,在步骤426中,在氧气中对处理过的薄膜退火以形成最终的铁电薄膜。在步骤422-426之后,在步骤428中形成顶部电极。步骤428和其它步骤典型地包括高能量材料沉淀和形成图案的子步骤,如靶溅射、离子研磨或RIE蚀刻和灰化。通常在包括许多子步骤,例如,ILD的沉淀、形成图案和研磨及配线层的沉淀等的步骤430中完成该电路。
在步骤432中,工件的氢退火在被选择以令人满意地消除由氧热处理和其它高能加工步骤在硅基底中引起的缺陷的温度和退火时间下实现。该氢退火步骤最好与使用H2混合气体(如N2中含1-5%的H2)的混合气体的退火(FGA)一起在环境条件下进行,因为这没有其它可替代方法复杂。混合气体的退火最好是在400-450℃范围内的温度下执行约30分钟。
在步骤434中,实现本发明的电压循环恢复工序以恢复由于氢退火和其它引起氢化或还原条件的工序步骤而退化的铁电元件的电子属性。电压循环还原处理有效地扭转了在铁电元件中由氢还原引起的电子属性的退化。电压循环恢复工序的有益效果通常随着电压的增加和电压周期数的增加而增加。一般来看,本发明的电压循环工序可在上序条件的范围内执行。例如,可在集成电路装置的正常操作电压范围内,典型地是从1至5伏的低电压下执行电压循环还原。在1-5伏范围内的低电压时,最好执行约109个电压周期。也可在如10-15伏范围内的较高的电压下实现电压循环恢复工序。在10伏的高电压下,约104个周期的较小数量的周期对还原有效。不同于刚刚描述的两例中的施加的电平和电压周期数的组合也可被用来实现相似的还原水平。一方面,较高电压下的较少周期减少了还原工序的循环时间,并将铁电材料中的疲劳减至最小。另一方面,在高达10-15伏的电压循环可能损坏设计用来在3-5伏的最大电压下操作的集成电路装置。通过在较高温度下、例如从30℃至200℃范围内、最好约为125℃时执行电压循环恢复工序能够降低施加的电压和周期数。在较高温度下,降低了铁电材料的矫顽场Ec。由此,增加了施加的电压与矫顽场的比率。这与在较高电压下进行循环具有相同的效果。最好是,选择施加的电压、电压周期数和工序温度来使各种标准最大化,该标准包括还原水平、还原工序周期、材料循环疲劳和电路对电压和温度的敏感性。实验结果表明,在SBT电容器中的电压循环还原在约125℃时达到最大水平,并在高于200℃时开始下降。
本发明的电压循环恢复工序在还原包括ABO3型钙钛矿和分层的超晶格材料的金属氧化物铁电材料的电子特性方面是有效的。特别是,实验已经表明,电压循环恢复工序处理在恢复由具有基本对应于一般的化学计算分子式SrBi2Ta2O9的组成的原始溶液制成的分层超晶格化合物中的期望的铁电属性方面是有效的。
图5是典型晶片的俯视图,其中,大大地放大显示了根据本发明在基底500上制造的薄膜电容器596、598和600。图6是图5的沿线6-6的部分剖视图,说明根据本发明制造的薄膜电容器装置。二氧化硅层604形成于硅晶体基底602上。钛粘接层616形成于二氧化硅层604上。接着,由铂构成的底部电极620被溅射沉淀在粘接层616上。层622是一铁电薄膜,层624代表由铂构成的顶部电极。
实施例1
在混合气体的退火(FGA)之前研究了锶铋钽酸盐电容器的铁电属性。在FGA之后,在1至10伏之间在每1伏间隔测量施加约105个双极性电周期的效果。
由从Kojundo化学公司购到的锶铋钽酸盐(SBT)原始溶液来制造电容器。该溶液包含大量的对应于化学计算分子式SrBi2Ta2O9的化学前体。0.2mol/l的原始工业溶液包含:铋2-乙烷己酸、锶2-乙烷己酸和钽2-乙烷己酸。一般根据Watanabe的美国专利5,434,102中公开的方法,从原始溶液形成包含分层超晶格化合物的铁电电容器。
氧化一系列的P型100硅晶片基底602以形成二氧化硅层604。厚度在10-20nm范围内的钛粘接层616被溅射到该基底上,随后,厚度在100-300nm范围内的底部铂电极620被溅射沉淀到该粘接层616上。它们在650℃下的O2中退火30分钟,并在低真空中在180℃下干燥30分钟。在淀积前用n丁基醋酸盐将0.2摩尔的SBT原始溶液稀释至0.12摩尔浓度。在1800rpm下在底部电极620上沉淀0.12摩尔的SBT前体溶液的旋转涂层(spincoat)30秒。在160℃下将其干燥1分钟,提高至260℃下干燥4分钟。重复旋转涂层和干燥步骤的顺序。用快速热退火(RTA 725℃ 30秒,100℃/秒)使该涂层结晶。这些步骤形成一具有170nm厚度的铁电薄膜622。在O2气或N2体中在800℃下对该晶片和沉淀层进行60分钟的第一次退火。铂被溅射沉淀以使顶部电极层624具有100-200nm范围内的厚度。铂和锶铋钽酸盐层被研磨以形成电容器,接着进行灰化,接下来是在O2气或N2气中在800℃下进行30分钟的第二次退火。电容器具有7854μm2的表面积。
在第一电容器上进行不混合气体的退火(FGA)。在430℃时、在环境条件下的H2-N2(H25%)的混合气体中、在第二电容器上进行30分钟的FGA。接着,实现一系列的电压循环步骤与两个电容器的电子属性的同步测量。
在电压循环和同步测量的两次“扫描”中的每一次,在第一电容器中“无FGA”和在第二电容器中“FGA之后”,从1至10伏在每1伏的间隔以10KHz的频率施加约105个双极性电脉冲。施加的双极性电压跟随一三角形的电压曲线。从1至10伏以1伏的间隔增加至最大电压振幅。典型的结果如图7和8所示。
图7是在典型的锶铋钽酸盐测试电容器中,一个是“无FGA”、另一个是“FGA之后”的单位为μC/cm2的剩余极化2Pr作为施加电压的函数所绘制的图,其中,进行2Pr测量:在“第一次扫描”中,从1至10伏在每一伏的间隔,施加约105个周期;随后,在“第二次扫描”中,从1至10伏在每一伏的间隔,施加约105个周期。其它的循环和测量不会导致不同于第二次扫描曲线的值。第1次扫描中的测量2Pr值的工序包括在每个电压间隔施加105个周期;由此,在适当的测量2Pr值的工序中,在每个电压值处有效地进行一电压循环工序。同样,在第2次扫描中的测量2Pr值的工序包括在每个电压间隔施加个105周期;这样,在测量第二次扫描2Pr值的工序中,在每个电压值处有效地进行一电压循环工序。在图7中绘制成在“无FGA”曲线上的实矩形的测量的2Pr值在第1次扫描和第2次扫描测量期间是相同的。在图7中绘制成在“FGA之后,第1次扫描”曲线上的在低电压处的实三角形的测量的2Pr值表示基本上作为FGA结果的极化的退化;但是,第1次扫描曲线上的值还表明还原随着电压的增加而增加。绘制成“FGA之后,第2次扫描”曲线上的空三角形的2Pr值跟随“无FGA”曲线上的值,即使是在低电压时。这样,绘制在第1次扫描曲线和第2次扫描曲线上的数据一起表明了在约10伏的较高电压和10KHz时的循环在105-106个周期后导致大部分的铁电极化的还原。
图8是在3伏时测量的滞后曲线图,其中,单位为μC/cm2的极化作为图7的典型电容器中的单位为kV/cm的电场的函数被绘制:实线曲线“(1)无FGA”;在430℃、30分钟的FGA之后的第1次扫描期间测量的虚线曲线“(2)FGA之后”;和从1至10伏在每一伏的间隔处施加105个周期的第1扫描之后测量的点划线曲线“(3)在1-10V之后”。即,图8的滞后曲线对应于在3伏时绘制的图7的图上的三个测量。最初的滞后曲线(实线曲线“(1)无FGA”)具有与良好的铁电特性相关的高而窄的形状和约为14μC/cm2的2Pr值。虚线曲线“(2)”基本上是平坦并水平的,表明差的铁电特性和仅约为3μC/cm2的2Pr值。相反,从1至10伏在第1扫描的电压循环之后测量的点划线曲线“(3)”具有曲线(1)的高而窄的垂直形状,其表明良好的铁电特性。因此,图8表明分层超晶格材料的铁电属性通过在10伏时用105-106个电压周期的电压循环恢复工序几乎被完全还原。
实施例2
在测试电容器上实现5伏的低电压循环。如实施例1中那样制造锶铋钽酸盐电容器。在电压循环前,在无FGA的第一SBT电容器中测量2Pr值。接着,通过施加1MHz和5伏振幅的双极性三角形电脉冲进行电压循环。在约106和1011个周期之间增加周期数之后进行2Pr的测量。在第二SBT电容器上进行FGA。如在第一电容器中的那样,在电压循环之前测量2Pr值。接着,通过施加1MHz和5伏振幅的双极性三角形电脉冲来实现电压循环。在约106和1011个周期之间增加周期数之后进行2Pr的测量。实验结果绘制在图9和10的图上。
图9是在5伏时测量的单位为μC/cm2的剩余极化2Pr作为在无混合气体的退火的第一SBT电容器和在430℃下进行30分钟的混合气体的退火之后的第二SBT电容器中的5伏和1MHz时的电压周期数的函数所绘制的图。无FGA的电容器的2Pr值在循环前约为18.5μC/cm2,在约108-109个电压周期后缓慢下降。在另一个FGA之后的电容器中测量的2Pr值在循环前仅约为10μC/cm2;在106个周期后增加到13μC/cm2,并在约109个电压周期后达到约15.7μC/cm2的最大值。在109个周期后,FGA处理后的电容器中的2Pr值开始下降。铁电存储器材料中的12μC/cm2的2Pr值在本领域中被认为是可以接受的。图9中的两条曲线的比较表明,铁电SBT材料的作为2Pr测量的极化在106个周期后基本还原至一可被接受的水平,并随着附加的电压循环继续增加,直至它在约109个周期时达到最大还原,在这之后,极化开始下降。
图10是在5伏时测量的滞后曲线图,其中,单位为μC/cm2的极化作为SBT薄膜电容器的单位为kV/cm的电场的函数被绘制,其分别是在无混合气体的退火、刚好在430℃下进行30分钟的混合气体的退火之后、和随后的在根据本发明的5伏、109个周期时的电压循环恢复工序之后的情况。在FGA之后、但在电压循环之前的虚线曲线(2)比无FGA的实线曲线(1)更窄、更平坦,表明该FGA引起了相当大的铁电属性的下降,对应于通常不被接受的约10μC/cm2的2Pr值。电压循环后的点划线滞后曲线(3)更紧密地跟随垂直的高而窄形状的曲线(1),并表示约16μC/cm2的2Pr值。图9和图10所示的数据表明,在低的最大电压振幅下的电压循环恢复工序成功地还原了铁电金属氧化物材料中的铁电属性。
实施例3
研究在SBT测试电容器中的电压循环的温度相关性。锶铋钽酸盐电容器如实施例1中那样制造。在无FGA的第一组电容器中,在25-300℃范围内的一系列温度下实现电压循环。在每个温度下测试一个无FGA的新的电容器。在FGA之后,在第二组电容器中,在相同的温度范围内实现电压循环。在每个温度下,在FGA之后对一个新的单独的电容器实现电压循环和测量的三次扫描。通过在从1至10伏最大振幅的每1伏的间隔以10KHz的频率施加约105个双极性三角形电压,在所有电容器上进行电压循环。在三次扫描的每一次上测量5伏时的电压循环之后的每个测试电容器中的2Pr和2Ec值。实验结果绘制在图11和12的图上。
图11是在5伏时测量的单位为μC/cm2的剩余极化2Pr作为循环温度的函数而绘出的图。绘制在图上的代表无FGA的测试电容器的实圆形表示,当循环温度增加到25℃之上时,2Pr由于电压循环而下降。图11中的每个温度处的黑矩形代表在FGA后的三次连续扫描上的经历了电压循环的测试电容器的2Pr值。矩形图案表示在实验条件下,极化还原的程度在电压循环工序的温度增加至高于室温时而增加,在约125-150℃时达到最大还原温度。然而,还原程度在温度高于175℃时开始下降。图12是在5V伏时测量的单位为kV/cm的测试电容器的矫顽场2Ec作为温度的函数所绘制的图。一般而言,铁电电容器的2Ec将会不小于约60kV/cm。图12中的黑矩形的图案表示测试电容器中的2Ec的最小水平保持上升至约125-150℃的温度,该温度也在2Pr值达到最大值的范围内。
实施例4
在施加增加周期数的双极性脉冲之后,测量有FGA和无FGA的SBT电容器中的疲劳特性。按照实施例1所示制造锶铋钽酸盐电容器。在施加5伏的最大振幅时的双极性三角形电压脉冲的增加周期数之后,在5伏时连续测量无FGA的第一电容器中的极化(用图13中的实圆形表示)。类似地,在最大电压振幅分别为2伏(图13中的实三角形)、5伏(图13中的空三角形)和8伏(图13中的阴影线的三角形)时实现的连续双极性三角形电压脉冲总数之后,在三个其它具有FGA的测试电容器中测量5伏时的2Pr值。最后,在5伏的最大电压振幅(图13中的实矩形)时实现连续的双极性矩形电压脉冲总数之后,在具有FGA的测试电容器中测量5伏时的2Pr值。无FGA的电容器的2Pr值在循环前约为18.5μC/cm2,在约108-109个三角形电压周期之后,它开始缓慢下降。经历了2伏最大振幅时的电压循环的电容器中的2Pr值在施加105个周期期间的第一次测量时小于2μC/cm2,并且即使在109个周期后,它也不会超过3。施加8伏的三角形脉冲仅在约105个周期后导致2Pr值还原至约16μC/cm2。5伏的三角形脉冲的电压循环导致比在8伏时的循环小的最大还原(至约15μC/cm2),但在109个周期后2Pr值的下降更平缓。当用5伏最大振幅的矩形波形脉冲实现电压循环时,还原速率比具有三角形脉冲的快;然而,在108个周期后还原下降得更快。循环电压的最大振幅在不同值下的疲劳结果在图14的图中表示,其中,在最大2Pr值处的周期数作为具有FGA的SBT电容器中的最大电压振幅的函数被绘制。在施加了1MHz、8伏的三角形周期后,仅在达到约108个周期时保持最大2Pr值;当最大电压振幅为5伏时,在达到108个周期时保持最大2Pr值。最大电压振幅为2伏时,在达到约1010个周期时保持最大2Pr,虽然此时2Pr值很低。
实施例1-4的结果表明电压循环恢复工序有效地还原了铁电金属氧化物薄膜的铁电属性,同时使对硅基底和CMOS/MOSFET元件的表面状态的损坏减至最小。本发明的电压循环恢复工序的最大电压振幅可在低电压(1-5伏)和高电压(10-15伏)之间变化。根据电压振幅、温度和所需的还原程度,能够改变频率和电压周期的总数。电压或温度越高,达到给定还原所需的周期越少。任何大于103的周期数都是有效的。最好施加104至109之间个数的电压周期。一般来看,本发明的电压循环恢复工序能够在工序条件的范围内实现。这样,对于一给定的工序温度而言,可以选择一电压振幅、周期数、脉冲形式和频率的组合,以满足集成电路制造的要求。
本发明的方法可单独使用,也可与其它方法、装置和组合物结合起来使用,以抑制或扭转氢退化的有害效果。即使本发明打算消除对这些其它方法的需求,但仍可与它们一起使用;例如,与氢屏障层一起使用。本发明的方法可被用来扭转氢的退化,不管它是怎样引起的。在集成电路的制造期间,在多种情况下都会发生还原和其它破坏条件;甚至晶片的常规操作也会导致电子属性的退化。这样,即使集成电路没有经历混合气体的退火,该电压循环恢复工序也是有用的。
已经公开了一种制造铁电集成电路的方法,该方法允许暴露于氢,且仍能够产生具有良好的电属性的铁电装置。应该明白,在附图中表示的和在本说明书中描述的特定实施例的目的仅是作为实施例,不应理解为限制以下权利要求中描述的本发明。此外,很明显,本领域的技术人员在不脱离本发明的概念的基础上能够对所描述的特定实施例作出大量的应用和改进。例如,既然集成电路的电压循环恢复工序已被确定为制造铁电存储器装置用的工序的一个重要部分,该方法可与其它工序结合以提供关于所述该方法的改变。也很明显,所叙述的步骤在某些例子中可以不同的顺序进行;或可用相当的结构和工序来替换上述各种结构和工序。因此,本发明将解释为出现在或/和包含于所述制造工序、电子装置和电子装置生产方法中的每个和每种新颖的特征和特征的新颖结合。

Claims (15)

1.一种制造集成电路的方法,包括以下步骤:
形成包括铁电金属氧化物材料薄膜(122、222、322、622)的集成电路部分;
进行引起氢化或还原条件的工序子步骤,通过将多个电压周期施加至所述铁电金属氧化物材料来实现电压循环恢复工序,所述的电压周期数大于等于104个周期,和该电压循环恢复工序扭转由于该氢化或还原条件的工序子步骤引起的铁电材料氧化物中的氢退化的效果。
2.如权利要求1所述的方法,其特征还在于,所述电压周期的数量在从104个周期至1011个周期的范围内,且所述的电压周期具有从1伏至15伏范围内的电压振幅。
3.如权利要求1所述的方法,其特征还在于,所述电压周期的数量为105,且所述的电压振幅从大于5伏并小于或等于15伏的电压范围内选择。
4.如权利要求1所述的方法,其特征还在于,所述电压周期的数量为105,且所述的电压振幅为10伏。
5.如权利要求1所述的方法,其特征还在于,所述电压周期的数量为109,且所述的电压振幅为5伏。
6.如权利要求1所述的方法,其特征还在于,所述的进行电压循环恢复工序的步骤是在从30℃至200℃的温度范围内进行的。
7.如权利要求1所述的方法,其特征还在于,所述的实现电压循环恢复工序的步骤是在从125℃至175℃的温度下进行的。
8.如权利要求1所述的方法,其特征还在于,所述铁电金属氧化物材料包括ABO3型的铁电钙钛矿材料。
9.如权利要求8所述的方法,其特征还在于,所述铁电钙钛矿材料包括铅锆钛酸盐。
10.如权利要求8所述的方法,其特征还在于,所述铁电钙钛矿材料包括铅镧锆钛酸盐。
11.如权利要求1所述的方法,其特征还在于,所述铁电金属氧化物材料包括铁电分层超晶格材料。
12.如权利要求11所述的方法,其特征还在于,所述铁电分层超晶格材料包括锶铋钽酸盐。
13.如权利要求11所述的方法,其特征还在于,所述铁电分层超晶格材料包括锶铋钽铌酸盐。
14.如权利要求1所述的方法,其特征还在于,所述引起氢化或还原条件的子步骤包括在进行所述电压循环恢复工序之前完成一混合气体的退火。
15.如权利要求14所述的方法,其特征还在于,所述混合气体的退火在从300至1000℃的温度范围内进行一分钟至两个小时的时间。
CNB998100935A 1998-08-31 1999-08-18 工序被破坏的铁电膜的电压循环恢复 Expired - Fee Related CN1169193C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/144,297 US6171934B1 (en) 1998-08-31 1998-08-31 Recovery of electronic properties in process-damaged ferroelectrics by voltage-cycling
US09/144,297 1998-08-31

Publications (2)

Publication Number Publication Date
CN1320274A CN1320274A (zh) 2001-10-31
CN1169193C true CN1169193C (zh) 2004-09-29

Family

ID=22507967

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB998100935A Expired - Fee Related CN1169193C (zh) 1998-08-31 1999-08-18 工序被破坏的铁电膜的电压循环恢复

Country Status (7)

Country Link
US (1) US6171934B1 (zh)
EP (1) EP1114443A1 (zh)
JP (1) JP2003532275A (zh)
KR (1) KR100570860B1 (zh)
CN (1) CN1169193C (zh)
TW (1) TW441129B (zh)
WO (1) WO2000013212A1 (zh)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6537830B1 (en) * 1992-10-23 2003-03-25 Symetrix Corporation Method of making ferroelectric FET with polycrystalline crystallographically oriented ferroelectric material
JPH10237078A (ja) * 1996-10-14 1998-09-08 Dainippon Printing Co Ltd 金属錯体溶液、感光性金属錯体溶液及び金属酸化物膜の形成方法
US6281534B1 (en) * 1998-10-13 2001-08-28 Symetrix Corporation Low imprint ferroelectric material for long retention memory and method of making the same
US6358811B1 (en) * 1998-11-05 2002-03-19 Bae Yeon Kim Method for forming a stoichiometric ferroelectric and/or dielectric thin film layer containing lead or bismuth on an electrode
US6322849B2 (en) * 1998-11-13 2001-11-27 Symetrix Corporation Recovery of electronic properties in hydrogen-damaged ferroelectrics by low-temperature annealing in an inert gas
JP3439370B2 (ja) * 1999-04-21 2003-08-25 Necエレクトロニクス株式会社 半導体メモリ装置の製造方法
US6534809B2 (en) * 1999-12-22 2003-03-18 Agilent Technologies, Inc. Hardmask designs for dry etching FeRAM capacitor stacks
US6562678B1 (en) * 2000-03-07 2003-05-13 Symetrix Corporation Chemical vapor deposition process for fabricating layered superlattice materials
US6365927B1 (en) * 2000-04-03 2002-04-02 Symetrix Corporation Ferroelectric integrated circuit having hydrogen barrier layer
US6300202B1 (en) * 2000-05-18 2001-10-09 Motorola Inc. Selective removal of a metal oxide dielectric
EP1382060A1 (en) * 2000-08-24 2004-01-21 Cova Technologies Incorporated SINGLE TRANSISTOR RARE EARTH MANGANITE fERROELECTRIC NONVOLATILE MEMORY CELL
US20020164850A1 (en) 2001-03-02 2002-11-07 Gnadinger Alfred P. Single transistor rare earth manganite ferroelectric nonvolatile memory cell
KR100420117B1 (ko) * 2001-03-12 2004-03-02 삼성전자주식회사 수소 확산방지막을 포함하는 반도체 장치 및 그 제조 방법
US6756620B2 (en) * 2001-06-29 2004-06-29 Intel Corporation Low-voltage and interface damage-free polymer memory device
US6858862B2 (en) 2001-06-29 2005-02-22 Intel Corporation Discrete polymer memory array and method of making same
US6960479B2 (en) * 2001-07-20 2005-11-01 Intel Corporation Stacked ferroelectric memory device and method of making same
US6624457B2 (en) 2001-07-20 2003-09-23 Intel Corporation Stepped structure for a multi-rank, stacked polymer memory device and method of making same
US6818493B2 (en) * 2001-07-26 2004-11-16 Motorola, Inc. Selective metal oxide removal performed in a reaction chamber in the absence of RF activation
US6825517B2 (en) * 2002-08-28 2004-11-30 Cova Technologies, Inc. Ferroelectric transistor with enhanced data retention
US6888736B2 (en) 2002-09-19 2005-05-03 Cova Technologies, Inc. Ferroelectric transistor for storing two data bits
US6714435B1 (en) * 2002-09-19 2004-03-30 Cova Technologies, Inc. Ferroelectric transistor for storing two data bits
US9013002B1 (en) * 2011-12-02 2015-04-21 The United States Of America As Represented By The Administrator Of National Aeronautics And Space Administration Iridium interfacial stack (IRIS)
KR102054260B1 (ko) 2013-05-23 2020-01-23 삼성전자주식회사 자가 치유가 가능한 반도체 소자
CN104529532B (zh) * 2014-12-05 2017-12-22 中国科学技术大学 挠曲电压电材料
US11335792B2 (en) 2020-04-06 2022-05-17 Tokyo Electron Limited Semiconductor processing system with in-situ electrical bias and methods thereof
US11894240B2 (en) 2020-04-06 2024-02-06 Tokyo Electron Limited Semiconductor processing systems with in-situ electrical bias
DE102021200001A1 (de) 2021-01-04 2022-07-07 Robert Bosch Gesellschaft mit beschränkter Haftung Verfahren und Vorrichtung zur Herstellung eines Halbleiterbauelements
TWI821915B (zh) * 2021-02-25 2023-11-11 日商東京威力科創股份有限公司 具有原位電偏壓的半導體處理系統

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5046043A (en) 1987-10-08 1991-09-03 National Semiconductor Corporation Ferroelectric capacitor and memory cell including barrier and isolation layers
US5519234A (en) 1991-02-25 1996-05-21 Symetrix Corporation Ferroelectric dielectric memory cell can switch at least giga cycles and has low fatigue - has high dielectric constant and low leakage current
US5434102A (en) 1991-02-25 1995-07-18 Symetrix Corporation Process for fabricating layered superlattice materials and making electronic devices including same
US5337279A (en) * 1992-03-31 1994-08-09 National Semiconductor Corporation Screening processes for ferroelectric memory devices
JP3407204B2 (ja) 1992-07-23 2003-05-19 オリンパス光学工業株式会社 強誘電体集積回路及びその製造方法
US5372859A (en) * 1992-10-20 1994-12-13 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Enhanced fatigue and retention in ferroelectric thin film memory capacitors by post-top electrode anneal treatment
US5523964A (en) 1994-04-07 1996-06-04 Symetrix Corporation Ferroelectric non-volatile memory unit
US5525528A (en) * 1994-02-23 1996-06-11 Ramtron International Corporation Ferroelectric capacitor renewal method
US5487032A (en) 1994-11-10 1996-01-23 Symetrix Corporation Method and apparatus for reduced fatigue in ferroelectric memory elements
US5977577A (en) * 1994-11-15 1999-11-02 Radiant Technologies, Inc Ferroelectric based memory devices utilizing low curie point ferroelectrics and encapsulation
US5508954A (en) 1995-02-27 1996-04-16 Symetrix Corporation Method and apparatus for reduced fatigue in ferroelectric memory
JPH1012831A (ja) * 1996-06-21 1998-01-16 Texas Instr Japan Ltd 強誘電体メモリ装置及びその動作方法
US5990507A (en) * 1996-07-09 1999-11-23 Kabushiki Kaisha Toshiba Semiconductor device having ferroelectric capacitor structures

Also Published As

Publication number Publication date
WO2000013212A1 (en) 2000-03-09
KR20010085626A (ko) 2001-09-07
KR100570860B1 (ko) 2006-04-12
US6171934B1 (en) 2001-01-09
CN1320274A (zh) 2001-10-31
JP2003532275A (ja) 2003-10-28
TW441129B (en) 2001-06-16
EP1114443A1 (en) 2001-07-11

Similar Documents

Publication Publication Date Title
CN1169193C (zh) 工序被破坏的铁电膜的电压循环恢复
KR100275726B1 (ko) 강유전체 메모리 장치 및 그 제조 방법
CN1158707C (zh) 带有掺氧保护层的铁电集成电路及其制备方法
CN1139979C (zh) 对氢暴露具有低敏感度的铁电集成电路及其制造方法
CN1236986A (zh) 利用氧来抑制和修复氢退化的制造铁电集成电路的方法
CN1169194C (zh) 氢损坏的铁电薄膜的惰性气体恢复性退火
US5719416A (en) Integrated circuit with layered superlattice material compound
CN1148806C (zh) 电容器及其制造方法
EP0380326A2 (en) Method of manufacturing a semi-conductor device
CN1618123A (zh) 用于集成电路应用的镧系分层超晶格材料
CN1337068A (zh) 具有铁电薄膜的铁电存储器及其制造方法
KR19990037298A (ko) 페로브스카이트형 산화물막을 포함한 전자장치와 그 제조방법및 강유전체 커패시터
KR100706847B1 (ko) 상부 전극 상에 스트론튬 루테늄 산화물 보호층을형성하는 방법
CN1227669A (zh) 半导体存储器及其制造方法
CN1130765C (zh) 具有自对准的氢阻挡层的集成电路及其制做方法
KR100334354B1 (ko) 강유전체집적회로의 제조방법
CN1917148A (zh) 半导体器件及其制造方法、以及薄膜器件
JPH11243179A (ja) 強誘電体メモリおよびそのパッケージング方法
CN1898799A (zh) 半导体装置的制造方法
JP2003179212A (ja) キャパシタ、メモリ素子およびその製造方法
CN1276089A (zh) 介电元件的制造方法
KR100801202B1 (ko) 반도체 장치의 제조 방법
JP2001332549A (ja) 結晶性酸化物膜の形成方法および半導体装置
CN1613138A (zh) 具有改进微型结构的层状超晶格材料的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20040929

Termination date: 20160818

CF01 Termination of patent right due to non-payment of annual fee