KR19990037298A - 페로브스카이트형 산화물막을 포함한 전자장치와 그 제조방법및 강유전체 커패시터 - Google Patents

페로브스카이트형 산화물막을 포함한 전자장치와 그 제조방법및 강유전체 커패시터 Download PDF

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Abstract

본 발명은 페로브스카이트형 산화물막을 포함한 전자장치와 그 제조방법 및 강유전체 커패시터에 관한 것이며, 양산에 적합한 페로브스카이트형 산화물막을 포함한 전자장치 또는 그 제조방법을 제공한다.
제1 온도의 하지 표면상에 감압 분위기하에서 페로브스카이트형의 제1 도전성 산화물막을 형성하는 공정과, 상기 제1 온도보다 높은 제2 온도와 산소를 함유한 산화성 분위기 중에서 상기 제1 도전성 산화물막의 열처리를 행하는 공정을 갖는다.

Description

페로브스카이트형 산화물막을 포함한 전자장치와 그 제조방법 및 강유전체 커패시터
본 발명은 페로브스카이트형(perovskite type) 산화물막을 포함한 전자장치와 그 제조방법 및 강유전체 커패시터에 관한 것이다.
현재 컴퓨터의 주기억장치는 규모의 대소를 불문하고, 다이내믹 RAM(DRAM)이나 스태틱 RAM(SRAM) 등의 휘발성 메모리로 구성되어있다. 휘발성 메모리는 전원을 공급하고 있는 동안에만 데이터를 유지할 수 있으며, 전원의 공급을 정지하면 기억되어 있는 데이터는 소실해버린다. 반면에 자유롭게 개서 기입이 가능하고, 또한 전원의 공급을 정지하여도 데이터가 소실되지 않는 비휘발성 메모리로서는 강유전체를 사용한 FeRAM이 주목되고 있다. FeRAM은 비휘발성 메모리일뿐 아니라 전력 소비량이 적고 고집적화가 가능한 장점을 갖는다. 또한 개서 기입 가능 회수의 비약적인 향상으로 인해 기존 메모리의 치환, 또는 IC 카드 등의 새로운 분야에서의 응용이 기대되고 있다.
FeRAM을 구성하는 강유전체 커패시터는 강유전체막의 상하를 백금(Pt)등의 전극으로 끼운 구조를 갖는다. 강유전체막은 잔류분극이 크고, 항전계가 작은 각형비(角形比)가 우수한 히스테리시스를 지니며, 1012회 이상 반복 펄스를 가하여도 분극이 열화하지 않는 우수한 피로특성을 지닐 것이 요구된다.
또 강유전체 커패시터를 형성한 때에, 커패시터 전극간에 리크전류가 흐르지 않는 우수한 전류리크 특성을 갖는 것이 요망하다. 리크전류가 흐르면 히스테리시스가 열화한다. 또한 강유전체 커패시터에 분극을 발생시킨 채, 승온상태로 유지하여도 히스테리 특성이 왜곡되지 않는 우수한 인프린트 특성이 요망된다.
강유전체 커패시터에 적합한 강유전체 재료로는 티탄산 지르콘산 납(Pb(Zr,Ti)O3)(이하 PZT로 표기함)이 알려져있다. PZT는 상온에서도 비교적 큰 잔류분극을 나타내며, 큐리온도도 동작온도에 대하여 충분히 높다. 그러나, Pt/PZT/Pt 적층구조를 갖는 강유전체 커패시터에 있어서는, 인가하는 반복펄스가 106회 이상이 되면, 잔류분극이 저하하는 소위 막피로가 생겨, 신뢰성 면에서 충분하다고는 말할 수 없다.
막피로가 생기기 어려운 구조로는 Pt 대신에 SrRuO3(SRO)등의 도전성 산화물 전극을 사용한 FeRAM이 주목되고 있다. 이들 도전성 산화물 전극은 Pb등에 대한 확산 베리어성이 우수하고, 또한 강유전체 재료의 산소 결손을 방지할 수 있다. 이 때문에, 강유전체막의 피로를 억제할 수 있다.
전극재료로는 SRO를 사용한 강유전체 커패시터에 관하여, 미국 알곤누 국립연구소및 텍사스인스트루먼트(TI)사부터 연구결과가 보고되어 있다. 미국 알곤누 국립연구소의 예는 기판으로서 SrTiO3단결정을 사용하고 있기 때문에 양산성이 떨어진다. 또 TI사의 예는 고온 스퍼터링에 의해 퇴적한 SRO 막상에, 졸-겔법을 사용하여 PZT막을 퇴적하고있다. 그러나 인가전압을 3V로 할 때의 잔류분극이 14.3μC/cm2와 같이 적고, PZT 막의 미구조 제어도 충분치가 않다.
상기 TI사의 예는 SRO 막을 고온 스퍼터링으로 퇴적하고 있다. 스퍼터링 시에 기판을 가열하면, 결정배향한 다결정막을 얻을 수 있지만, 감압중의 성막이 되므로 산소결함을 일으키기 쉬워서 결정성의 점에서 문제가 있다.
기판이 대구경이 되면, 기판 전면을 균일하게 가열하기가 곤란해서, 전면에 걸쳐서 양질의 SRO 막을 형성하기가 곤란 할 것이 예상된다.
SRO는 도전성 산화물이지만, 저항치가 350 μΩ㎝ 이면, Pt 저항치 11μΩ㎝ 와 비교하면 약간 높아서, Si 나 W에 플러그를 형성할 때에 밀착층으로서 사용하는Ti1-XAlXN 과 오믹 콘택(ohmic contact)를 취하기 어렵다. 따라서 저항치를 낮추는 것이 요망된다.
본 발명의 목적은 양산에 적합한 페로브스카이트형 산화물막을 포함하는 전자장치 또는 그 제조방법을 제공하는 것이다.
도1은 본 발병의 실시예에 의한 강유전체 커패시터의 단면도.
도2는 실시예에 의한 강유전체 커패시터의 리크전류의 전압 의존성을 나타내는 그래프.
도3은 실시예에 의한 강유전체 커패시터의 피로특성을 나타내는 그래프.
도4는 실시예에 의한 강유전체 커패시터의 피로시험 전후의 히스테리시스 특성을 나타내는 그래프.
도5는 본 발명의 다른 실시예에 의한 강유전체 커패시터 단면도.
도6은 도5의 실시예에 의한 강유전체 커패시터의 피로특성을 나타내는 그래프.
도7은 도5의 실시예에 의한 강유전체 커패시터의 인프린트 시험후의 히스테리시스 특성을 나타내는 그래프.
도8은 강유전체 메모리의 단면도.
도9는 강유전체 메모리의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 실리콘 기판
2 SiO2막
3 Ti 막
4 하부 Pt 막
5 하부 SRO 막
6 PZT 막
6a PLZT 막
7 상부 SRO 막
8 상부 Pt 막
본 발명의 하나의 관점에 의하면, 주표면을 갖는 하지기판(下地基板)의 상기 주표면상에 적극적인 기판 가열을 행하지 않고 스퍼터링에 의해 아모르퍼스(amorphous)의 SrRuO3막을 형성하는 공정과, 상기 아모르퍼스 SrRuO3막을 SrRuO3이 결정화하는 온도에서 가열처리하여 그 SrRuO3막을 다결정화하는 공정과, 다결정화한 상기 SrRuO3막 상에 졸-겔법으로 Pb(Zr,Ti)O3막을 형성하는 공정과, 상기 Pb(Zr,Ti)O3막을 Pb(Zr,Ti)O3막이 결정화하는 온도에서 가열처리하여 상기 Pb(Zr,Ti)O3막을 다결정화하는 공정을 갖는 PZT 박막을 포함한 적층구조의 제작방법이 제공된다.
Pb(Zr,Ti)O3막 상에 상부 전극을 형성하면, SrRuO3/Pb(Zr,Ti)O3/상부 전극이 적층된 강유전체 커패시터를 얻을 수 있다. SrRuO3막의 성막시에 기판 가열을 하지 않으므로 산소 결함을 제어하기 쉽다. 또 대구경의 기판의 사용에 적합하고, 양산성이 우수하다.
본 발명의 다른 관점에 의하면, SiO2가 표출한 주표면을 갖는 하지기판과, 상기 하지기판의 주표면상에 형성되고 상기 주표면과 상층과의 접착력을 높이기 위한 접착층과, 상기 접착층 상에 형성된 Pt 막과, 상기 Pt 막 상에 형성된 하부 SrRuO3막과, 상기 하부 SrRuO3막 상에 형성된 Pb(Zr,Ti)O3막과, 상기 Pb(Zr,Ti)O3막 상에 형성된 상부 SrRuO3막을 갖는 전자장치를 제공하는 것이다.
Pt 막이 확산 방지층으로서 작용하여, SrRuO3과SiO2와의 상호반응이 억제된다.
본 발명의 또 다른 관점에 의하면, 제1 온도의 하지 표면상에 감압 분위기 하에서 페로브스카이트형의 제1 도전성 산화물막을 형성하는 공정과, 상기 제1 온도보다 높은 제2 온도, 또한 산소를 함유한 산화성 분위기 중에서 상기 제1 도전성 산화물막을 열처리하는 공정을 갖는 전자장치의 제조방법이 제공된다.
감압 분위기 하에서의 페로브스카이트형 도전성 산화물막의 성막에 의해 산소 결손이 생겨도, 그 후의 보다 고온, 산소를 함유한 산화 분위기 중에서의 열처리에 의해 산소결손은 감소한다.
본 발명의 또 다른 관점에 의하면, Ru를 함유한 페로브스카이트형 도전상 산화물로 형성된 하부 전극과, 상기 하부 전극 상에 화학양론 조성을 갖는 Pb를 함유한 페로브스카이트형 유전체 산화물로 형성된 제1 유전체막과, 상기 제1 유전체막 상에 과잉 Pb를 함유한 상기 페로브스카이트형 유전체 산화물로 형성된 제2 유전체막과, 상기 제2 유전체막 상에 Ru를 함유한 페로브스카이트형 도전성 산화물로 형성된 상부 전극을 갖는 커패시터가 제공된다.
실시예
도1은 본 발명의 실시예에 의한 방법으로 제작한 강유전체 커패시터의 단면도를 나타낸다. 이 강유전체 커패시터 제작 방법을 설명한다.
예를들면, 실리콘 기판(1)의 표면을 열산화하여 SiO2막(2)을 형성한다. SiO2 막(2) 상에 Ti 타깃(target)을 Ar 분위기 중에서 스퍼터링 함으로써 두께 약 10nm~ 20nm의 Ti 막(3)을 형성한다. Ti 막(3) 상에, Pt 타깃을 Ar 분위기 중에서 스퍼터링 함으로써 두께 약 80nm ~ 90nm의 Pt 막(4)을 형성한다.
하부 Pt 막(4) 상에, RF 마그네트론 스퍼터링에 의해 두께 5nm~100nm, 바람직하게는 두께 약 80nm~90nm의 하부 SRO 막(5)을 형성한다. SRO 막(5)의 형성은, 예를들면 용량 20 리터 정도의 스퍼터링 장치를 사용하고, 스퍼터 가스로서 Ar, 타깃으로서 Sr1,2RuO3(SRO) 소결체를 사용하여, 인가 RF 전력을 120 W, Ar 유량을 30sccm, 가스압을 10 mTorr 로하여 행한다.
타깃 SRO의 조성 Sr1,2RuO3(SRO)은 화학양론 조성 Sr1Ru1O3와 비교하여, Sr 리치(rich)의 조성(과잉의 Sr을 함유하는 조성)이다. 현재의 스퍼터링 기술에서는 정확히 화학양론 조성의 SRO 막을 작성하기는 용이하지 않다. SRO내 Ru가 리치하게 되면, Ru의 확산이 생기기 쉬워져서 근방의 절연막의 절연성이 열화하기 쉽다. Sr 리치의 조성으로 함으로써 Ru의 확산을 저감할 수 있다. 단, 중요한 것은 Ru 리치의 SRO 막의 형성을 피하는 것이며, 형성되는 SRO 막은 화학양론 조성이어도 좋다. 기술의 진보에 따라 정확히 화학양론 조성의 SRO 막을 작성할 수 있게 될 경우는, 의도적으로 화학양론 조성의 SRO 막을 형성하여도 좋다.
스퍼터링에서는, 기판의 적극적인 가열은 행하지 않는다. 그러나, 성막중의 기판 온도는 플라즈마에 쬐어짐으로써, 약 100℃ 정도로 될 것으로 사료된다. 또 기판 홀더에 냉각수를 흘려서 적극적으로 냉각하여 기판온도를 실온 정도로 유지하여두어도 좋다. 다른 냉각수단을 사용하여도 좋다.
적극적인 기판 가열을 행하지 않고 성막한 SRO 막은 아모르퍼스 상태가 된다. 아모르퍼스의 SRO 막을 산소를 함유한 산화성 분위기 중에서, 예를들면 램프 어닐링등으로 열처리하여 결정화시킨다. 이 열처리는, 예를들면 용적 20 리터 정도의 어닐링 장치내에 산소를 5 리터/분 정도 흘리고, 승온속도 1℃/초로 600℃ 까지 승온하고, 600℃의 온도를 30 분간 유지하고, 30 분에 걸쳐서 200℃ 까지 강온시키고, 그 후 자연 냉각 함으로써 행한다.
이 열처리에 의해 아모르퍼스의 SRO 막을 다결정화 할 수 있다. 승온온도, 승온상태의 유지시간은 이 예에 한정되지 않는다. 예를들면 100℃/초의 승온온도에서 600℃까지 승온하고, 600℃의 온도를 2 분간 유지하여도 좋다. 어닐링 온도도 600℃에 한정되지 않는다.
다결정화한 SRO 막(5) 상에 졸-겔법으로 두께 약 300nm의 PZT 막(6)을 형성한다. 우선, Pb와 Zr와 Ti의 몰 조성비가 110:52:48 이 되도록 조정된 유기 금속 화합물(졸-겔 용액)을 준비한다. PZT의 화학양론 조성에 비해 Pb 리치의 조성이다. Pb 리치의 PZT는 후술하는 바와같이, 파이로클로어(pyrochlore)상의 발생을 억제하고, 테트라고날(tetragonal)상의 페로브스카이트을 형성하는데 유효하다.
이 유기 금속 화합물을 SRO 막(5) 상에 스핀 도포한다. 예를들면, 회전수 500rpm으로 3초간, 그 후 회전수를 2000rpm 으로 하여 15 초간 스핀 도포한다. 기판온도 470℃에서 5분간 열처리를 행하여 유기 금속 열분해을 행한다. 이 스핀 도포와 열분해를 6회 반복함으로써, 결정화 후의 PZT 막의 막 두께가 300nm 정도가 되는 PZT 막이 얻어진다.
스핀 도포와 열분해를 반복하여 얻어진 PZT 막을 산소를 함유한 산화성 분위기 중에서, 예를들면 램프 어닐링 등에 의해 열처리하여 결정화 시킨다. 이 열처리는, 예를들면 용적 20 리터 정도의 어닐링 장치내에 산소를 5리터/분 정도 흘리고, 승온속도 1℃/초로 650℃까지 승온하고 650℃ 온도를 30분간 유지하고, 30분에 걸쳐서 200℃까지 강온시키고, 그 후 자연냉각 함으로써 행한다.
이 열처리로 다결정 PZT 막(6)을 얻을 수 있다. 승온온도, 승온상태의 유지시간은 이 예에 한정되지 않는다. 예를들면 100℃/초, 2 분간으로 설정하여도 좋다.
다결정화한 PZT 막(6) 상에 두께 5nm~100nm, 바람직하게는 두께 약 80~90nm 의 상부 SRO 막(7)과 두께 약 80~90nm 의 상부 Pt 막(8)을 스퍼터링에 의해 형성한다. 이들 스퍼터링의 조건은 각각 하부 SRO 막(5)및 하부 Pt 막(4)의 형성시의 스퍼터링 조건과 동일하다. 또한 이 스퍼터링에 의한 성막은 직경 500㎛의 관통공이 형성된 마스크를 통해서 행한다. 따라서, 직경 약 500㎛의 원형의 영역 상에만 상부 SRO 막(7)과 상부 Pt 막(8)이 형성된다.
상부 Pt 막(8)의 형성 후, 상부 SRO 막(7)의 결정화를 위한 열처리를 행한다. 이 열처리는 하부 SRO 막(5)의 결정화시의 열처리와 동일한 조건으로 행한다.
상부 SRO 막(7), 상부 Pt 막(8) 및 그 주변을 레지스트 패턴으로 덮고, PZT 막(6)을 불산을 사용하여 에칭하여, 하부 SRO 막(5)의 일부를 노출시킨다. 이렇게하여 SRO/PZT/SRO 구조의 강유전체 커패시터가 얻어진다.
상기 실시예에는, SRO 막(5, 7)의 스퍼터링에 의한 성막시에 적극적인 기판 가열은 행하지 않는다. SRO 막(5, 7)은 그 후의 결정화 열처리에 의해 결정화한다.
또 스퍼터링 장치내에 대구경의 기판을 균일하게 가열하기는 곤란하다. 이것에 반하여, 성막후에 램프 어닐링 등에 의해 기판을 균일하게 가열하는 것은 비교적 용이하다. 이 때문에, 상기 실시예는 대구경의 기판을 사용한 제조에 적합하고, 양산성이 우수하다. 또한 램프 어닐링 대신에 전기로를 사용하여 가열하여도 좋다.
도1에 나타낸 Ti 막(3)은 SiO2막(2)과 하부 Pt 막(4)과의 밀착성을 높이기 위한 층이다. 또 하부 Pt 막(4)은 하부 SRO 막(5)과 SiO2막(2)과의 상호 반응을 방지하기 위한 확산층으로서 작용한다.
상기 실시예로 얻어진 PZT 막(6)의 결정성을 X선 회절에 의해 평가하였던 바, 파우더 패턴과 동등한 결과가 얻어지고, 랜덤 배향으로 되어있음을 알았다. 또 PZT 막(6)의 표면을 원자간력 현미경으로 관찰하였던 바, 일부 로젯트(rosette)가 관찰되므로 200nm 정도의 큰 입자와 50nm 정도의 작은 입자가 혼재한 미구조를 갖는 것을 알았다. 작은 입자는 파이로클로어(pyrochlore)상으로 사료된다.
도2는 도1에 나타낸 커패시터의 리크전류의 전압 의존성을 나타낸다. 횡축은 전압을 단위 V로 표시하며, 종측은 리크전류를 단위 A/㎠로 표시한다. 인가 전압 5V 일 때의 리크전류가 10-6A/㎠ 이하로서 양호한 특성이 얻어졌다. 또한 0 ~ -4V 범위이 전류는 전압인가 전에 축적되어 있던 전하의 방전에 의한 것이다.
이 커패시터 PZT 막의 전기분극은 인가전압이 10V 정도 영역에서 거의 포화하였다. 분극반전특성(QSW-V 특성)을 평가하였던 바, 포화분극의 90%에 달하는 전압(V90)은 약 3.5V 로서 비교적 저전압이었다.
도3은 도1에 나타낸 커패시터의 피로시험 결과을 나타낸다. 피로시험은 커패시터에 파고치 5V의 전압을 인가하고, 그 극성을 10kHz에서 반전시켜서 행하였다. 도3의 횡축은 인가 펄스의 회수(0V부터 +5V 또는 -5V로 변화시키고 다시 0V로 복귀시키는 동작을 1회로 함)를 표시하며, 종측은 전기분극을 단위 μC/㎠로 표시한다. 도면 중의 기호 ● 및 □는 각각 +5V 및 -5V를 인가한 때의 전기 분극을 나타낸다.
도3에 나타낸 바와같이, 인가 펄스 회수를 1×108회로 하여도, 전기분극의 크기는 거의 저하하지 않았다. 이 평가 결과로부터, 인가 펄스 회수를 1×1012회로 하여도 충분한 크기의 전기분극을 나타낼 것으로 기대할 수 있다.
도4는 전압분극 반전회수를 1×100회로 한 피로시험의 전후에 있어서의 히스테리시스 특성을 나타낸다. 횡축은 인가전압을 단위 V로 표시하며, 종축은 전기분극을 단위 μC/㎠로 표시한다. 피로시험 전후에 있어서의 측정점은 거의 중첩되어 있었으며, 히스테리 특성에 유위차는 발견되지 않았다. 이와 같이 분극반전에 따른 피로특성이 우수한 PZT 막은 강유전체 메모리로에 대한 응용이 기대된다.
상기 실시예에서는 PZT 막의 결정화를 위한 열처리 온도를 650℃로 하였다. 이 열처리온도가 너무 낮으면 결정화하기 어렵게 되고, 너무 높으면 Pb의 증발이 현저해지기 때문에, 열처리 온도를 500~1200℃로 하는 것이 바람직하다. 또 열처리 온도를 650℃로 한 경우에는, 온도 650℃ 유지시간을 약2분 이상, 바람직하게는 약 30분으로 하는 것이 요망된다. 열처리 온도를 1200℃로 한 경우에는 승온 후 즉시 강온시켜도 충분한 결정화를 행할 수 있었다.
상기 실시예에서는 PZT 막의 열처리온도 650℃는 SRO의 열처리 온도 600℃보다도 높다. 따라서 SRO도 동시에 열처리 시킨다. SRO막의 형성에 이어서 PZT 막을 형성하고, 그 후에 이들의 적층을 동시에 산소를 함유한 산화성 분위기 중에서 열처리하는 것도 가능할 것이다.
상기 실시예에서는 PZT의 결정화시의 승온속도를 1℃/초 또는 100℃/초로 하였다. 이 승온속도를 너무 빨리하면 2차상의 석출이 관찰되어 리크전류가 커지는 일이 있었다. 이 때문에 승온속도를 바람직하게는 300℃/초 이하, 보다 바람직하게는 100℃/초 이하로 하는 것이 좋다. 또한 승온속도의 하한은 생산성의 관점에서 결정된다. 예를들면 약(1/6)℃/초 이다.
또 상기 실시예에는 졸-겔법에 의한 PZT 원료액을 도포후의 열분해 온도를 470℃로 하였다. 열분해 온도를 낮게 하면 막질이 불균일하게 되고, 높게 하면 PZT 막이 결정화해 버려서 우선배향의 제어가 하기 어려워진다. 이 때문에 열분해 온도를 200~500℃로 하는 것이 바람직하다. 또 열분해시간이 60분을 초과하면, 그 이상의 열분해를 행하여도 막질에 거의 변화가 발견되지 않았다.
상기 실시예에 있어서는 SRO 막을 우선 적극적 가열을 행하지 않는 스퍼터링에 의해 형성하고, 그 후에 산화성 분위기 중에서 기판을 가열함으로써 결정화를 행하였다. 이 산화성 분위기 중의 열처리가 산소 결손을 충분히 보장할 수 있는 것이면, 스퍼터링 시에 기판을 적극적으로 가열할 수도 있다.
상기 실시예에서도 기판은 플라즈마에 쬐어짐으로써 약 100℃ 정도로 가열되어지는 것으로 생각할 수 있다. 이하 SRO 막 성막용의 스퍼터링에 있어서 기판을 가열하는 실시예를 설명한다.
상기 실시예와 동일한 공정으로, 실리콘 기판 상에 하부 Pt 막(4)까지를 형성한다. 하부 Pt 막(4) 상에 고온 RF 마그네트론 스퍼터링에 의해 두께 5nm~100nm의 하부 SRO 막(5)을 형성한다. 이 스퍼터링 조건은 예를들면 스퍼터 가스로서 Ar, 타깃으로서 SRO의 소결체(Sr 리치의 조성)를 사용하여, 인가 RF 전력을 120 W, Ar 가스 유량을 30sccm, 가스압을 10 mTorr, 기판온도를 600℃로 설정하여 행한다.
기판 가열을 행하면서 성막한 SRO 막은 결정질로 된다. 단 결정성은 충분히 높다고는 말할 수 없다. 고온 스퍼터링에 의해 형성한 SRO 막을 산소를 함유한 산화성 분위기 중에서 예를들면 램프 어닐링 등으로 열처리하고 또한 결정화를 진행시킨다. 이 열처리는 상기 실시예와 동일하게 예를들면 승온속도 100℃/초로 650℃까지 승온하고 650℃의 온도를 2분간 유지한다. 이 열처리에 의해 SRO 막의 결정성을 개선할 수 있다.
결정성을 개선한 하부 SRO 막(5) 상에 졸-겔법으로 두께 약 300nm의 PZT 막(6)을 형성한다. PZT 막(6)의 형성은 우선 Pb와 Zr와 Ti를 몰 조성비 110:52:48 으로 함유한 Pb 리치의 유기 금속 화합물을 준비하고 하부 SRO 막 상에 스핀 도포한다. 예를들면 회전수 500 rpm으로 3초간, 그 후 회전수를 2000 rpm으로 증가시켜 15초간 스핀 도포한다. 기판온도 470℃에서 5분간 열처리하고 유기금속의 열분해를 한다. 이 스핀 도포와 열분해를 6회 반복 함으로써 결정화 후의 PZT 막의 두께가 약 300nm가 되는 PZT 막이 얻어졌다.
스핀 도포와 열분해를 반복하여 얻어진 PZT 막을 산소를 함유한 산화성 분위기 중에서, 예를들면 램프 어닐링 등에 의해 열처리하여 결정화시킨다. 이 열처리는, 예를들면 100℃/초로 650℃까지 승온하고 650℃의 온도를 2분간 유지함으로써 행한다. 이 열처리에 의해 다결정 PZT 막(6)을 얻을 수 있다.
다결정화한 PZT 막(6) 상에, 두께 5nm~100nm의 상부 SRO 막(7), 두께 80nm~90nm의 상부 Pt 막(8)을 스퍼터링에 의해 형성한다. 이들 스퍼터링의 조건은 하부 SRO 막(5) 및 하부 Pt 막(4)의 스퍼터링 조건과 동일하다. 스퍼터링에 의한 성막은 직경 500㎛ 관통공이 형성된 마스크를 통하여 행한다. 따라서 직경 약 500㎛의 원형의 영역 상에 만 상부 SRO 막(7)과 상부 Pt 막(8)이 형성된다.
그 후 상부 SRO 막(7)의 결정화를 위한 열처리를 행한다. 이 열처리는 하부 SRO 막(5)의 결정화를 위한 열처리와 동일한 조건에서 행할 수 있다.
상부 SRO 막(7), 상부 Pt 막(8) 및 그 주변을 레지스트 패턴으로 덮고, PZT 막(6)을 불산을 사용하여 에칭해서 하부 SRO 막(5)의 일부를 노출시킨다. 이렇게 하여 SRO/PZT/SRO 적층구조의 강유전체 커패시터가 얻어진다.
본 실시예에서는 SRO 막(5, 7)은 스퍼터링 시에 기판 가열을 행해서 성막한다. SRO 막(5, 7)은 그 후의 열처리에 의해 결정성이 개선된다. 또한 결정성 개선의 열처리는 램프 어닐링에 한하지 않고 전기로를 사용해도 좋다.
본 실시예에 의해 얻어진 PZT 막의 결정성을 X선 분석으로 평가하였던 바, (111)면에 강하게 배향하고 있는 것을 알았다. 성막 후 열처리를 행하지 않았던 SRO 막 상에 형성된 PZT 막도 (111)면에 배향은 하고 있으나, SRO 막의 결정성이 좋지 않다. (111)면의 강도는 열처리한 경우의 피크보다도 약했다.
열처리를 행한 SRO 막 및 열처리를 행하지 않았던 SRO 막 상에 형성한 PZT 막의 히스테리시스루프를 측정하였다. 열처리를 행한 SRO 상의 PZT를 사용한 커패시터 쪽이 열처리를 행하지 않은 SRO 상의 PZT를 사용한 커패시터 보다도 잔류분극이 커졌다. 하지 기판인 SRO 막의 결정성의 개선에 의해, PZT 결정성이 좋아진 것으로 사료된다.
본 실시예에 의해 작성한 커패시터에 대하여, 피로특성, 리크전류 특성을 조사하였다. 어느 특성에도 문제는 없었다.
상술한 실시예에서는 커패시터의 유전체막과 그 상하의 전극을 모두 페로브스카이트형 산화물로 형성함으로써 양호한 결과가 얻어지는 것으로 사료된다. 인접하는 2개의 층을 함께 페로브스카이트형 산화물로 형성한 때에도, 정도는 낮아지지만 동일한 양호한 결과를 기대할 수 있다.
FeRAM에는 피로 특성, 리크전류 특성과 함께 인프린트 특성이 우수할 것이 요구된다. PZT는 반드시 인프린트 특성이 우수하지는 않다.
인프린트 특성을 향상하기 위하여 기대되는 강유전체 재료로는 티탄산 지르콘산 란탄납(Pb,La)(Zr,Ti)O3(약칭 PLZT)가 있다. 그러나 Pt/PLZT/Pt의 적층구조를 갖는 강유전체 커패시터에 있어서는, 인가하는 반복 펄스가 105회 정도가 되면 잔류분극치가 저하하는 막피로가 생겨서 신뢰성면에서 충분하다고는 말할 수 없다.
도5는 본 발명의 다른 실시예에 의한 PLZT 강유전체 커패시터의 단면도를 나타낸다. 기판(1)은 예를들면 p 형 Si로 형성되고, 그 표면에는 MOS 트랜지스터 등의 반도체 소자가 형성되어 있다.
절연막(2)은 SiO2로형성된 필드 산화막, 층간 산화막 등의 절연막이다. 절연막(2) 상에 밀착층(3a)로서 TiOX막이 형성되어 있다. 밀착층(3a) 상에는 하부 Pt 막(4), 하부 SRO 막(5)이 형성되어 있다.
밀착층(3a)은 절연막(2)과 하부 Pt 막(4) 이상의 적층구조를 강한 접착력으로 결합하기 위한 층이고, 하부 Pt 막(4)은 하부 SRO 막(5)과 절연막(2) 사이의 화학반응을 저지하는 베리어 층으로써 기능한다. 또 하부 Pt 막(4)은 낮은 저항치를 가지며, 하부 전극의 저항치를 저감하는 역할도 수행한다. 또한 SRO 와 SiO2가 반응하면 규산 스트론튬을 형성하여 절연막의 절연성을 저하시켜 버린다.
하부 SRO 막(5) 상에 PLZT 막(6a)이 형성되고, 그 위에 다시 상부 SRO 막(7) 과 상부 Pt 막(8)이 형성된다 이렇게 하여 SRO/PLZT/SRO 적층구조의 강유전체 커패시터가 형성된다.
이하 이 PLZT 강유전체 커패시터의 작성방법을 설명한다.
Si 기판(1)의 표면 상에 두께 수 100nm의 필드 산화막(2)을 형성한 후 필요에 따라서 MOS 트랜지스터, 층간 절연막, 배선을 형성한다. 여기에서는 간단하게 필드 산화막만이 형성되어 있는 것으로 한다. SiO2막(2) 상에 리액티브 스퍼터링에 의해 두께 10nm~20nm의 TiOX막(3a)를 형성하고, 그 위에 두께 약 100nm의 Pt 막(4)을 스퍼터링에 의해 형성한다. 하부 Pt 막(4) 상에 두께 100nm의 SRO 막(5)을 스퍼터링에 의해 형성한다.
이 스퍼터링은 적극적 기판 가열을 행하지 않고, 실온상태에서 방치한 기판 상에서 행한다. 이와 같은 조건에 의한 SRO 막(5)은 아모르퍼스상이 된다. 이 아모르퍼스 SRO 막(5)을 램프 어닐링에 의해 승온속도 1℃/초로 600℃까지 가열하고, 600℃ 어닐링 온도를 30분간 유지하여 결정화 어닐링을 행한다. 이 열처리에 의해 아모르퍼스상의 SRO 막(5)은 결정상 SRO 막으로 된다. 그 후 기판을 강온한다.
SRO 막(5) 상에 PLZT의 유기금속 졸-겔 용액을 도포하여 PLZT 막(6a)을 작성한다. PLZT의 졸-겔 용액으로는 Pb:La:Zr:Ti의 몰 조성비가 110.5:1.5:45:55의 과잉 Pb(+La)를 함유한 용액과 화학양론 조성의 용액을 사용하였다. 이 PLZT 막(6a)의 작성에 있어서 4종류의 다른 방법을 사용해서 그 결과를 고찰하였다.
제1방법은 종래의 졸-겔법에 의한 것으로, SRO 막(5) 상에 과잉의 Pb를 함유한 졸-겔 PLZT를 적하, 스핀 도포를 행하고, 이 막을 건조, 열분해한다. 이 조작을 수회 반복하여 소망하는 막 두께의 PLZT 막을 얻는다. 소망하는 막 두께의 PLZT 막을 얻은 후에 PLZT 막 전체를 결정화하는 어닐링 처리를 행한다.
제2방법은 과잉 Pb를 함유한 PLZT 용액을 적하하여, 스핀 도포를 행한다. 스핀 도포한 막을 건조, 열분해한 후, 다음 PLZT 층을 작성하기 전에 RTA에 의한 PLZT 층의 결정화 어닐링을 행한다. 이 조작을 수회 반복하여 소망하는 막 두께의 PLZT 막(6a)을 얻는다.
제3방법은 처음의 PLZT 층에는 화학양론 조성 PLZT 졸-겔 용액을 적하, 스핀 도포를 행하고, 이 막을 전조, 열분해한다. 제2층째 이후는 과잉 Pb를 함유한 PLZT 졸-겔 용액을 적하, 스핀 도포를 행하고, 이 막을 건조, 열분해한다. 이 조작을 수회 반복하여 소망하는 막 두께의 PLZT 막을 얻는다. 최후에 PLZT 막 전체의 결정화 어닐링을 행한다.
제4방법은 제1층째는 화학양론 조성의 졸-겔 PLZT 용액을 적하, 스핀 도포를 행하고, 스핀 도포한 막을 건조, 열분해한다. 그 후, 다음 PLZT 층을 도포하기 전에 RTA에 의해 결정화 어닐링을 행한다. 제2층째 이후는 과잉 Pb를 함유하는 PLZT 졸-겔 용액을 사용한다. PLZT 용액을 적하하여, 스핀 도포를 행한 후, 스핀 도포한 막을 건조, 열분해한다. 그 후 각 층에 대해서 결정화 어닐링을 행한다.
이상의 4가지 방법으로 성막한 PLZT 막 상에, 상부 SRO 막(7)을 작성하고, 다시 그 위에 상부 Pt 막(8)을 작성한다. 상부 SRO 막(7), 상부 Pt 막(8)의 작성은 하부 SRO 막, 하부 Pt 막 작성과 동일한 방법으로 행한다. 단 SRO 막(7) 과 Pt 막(8)의 퇴적 순서가 반대이기 때문에 SRO 막(7), Pt 막(8)을 작성한 후 SRO 막(7)을 위한 결정화 어닐링을 행한다. 이렇게하여 SRO/PLZT/SRO 적층구조를 갖는 강유전체 커패시터를 형성한다.
Si 웨이퍼 상에 상술한 방법으로 작성한 PLZT 강유전체 커패시터에 대하여 X선 회절을 행하였다. SRO 막 상에 성막한 어떠한 PLZT 막도 랜덤 배향(배향 없음)을 나타내며, 파우더 패턴과 거의 동일한 패턴이었다. 또 주사형 전자 현미경(SEM)으로 관찰하면 한꺼번에 결정화한 PLZT 막은 200nm 정도의 입자로 형성되어 있었다. 각 층 마다 결정화한 PLZT 막은 150nm 정도의 입자로 형성되어 있었다.
도6은 도5에 나타낸 커패시터의 피로시험 결과를 나타낸다. 피로시험은 커패시터에 파고치 5V의 전압을 인가하고, 그 극성을 10kHz로 반전시켜서 행하였다. 도6의 횡축은 인가 펄스의 회수(0V부터 +5V 또는 -5V를 경유하여 0V로 복귀하는 동작을 1회로 함)를 표시하며, 종측은 전기분극을 단위 μC/㎠로 표시한다. 도면 중의 기호 흑색 동그라미 및 백색 동그라미는 각각 +5V 및 -5V를 인가한 때의 전기 분극을 나타낸다.
도6에 나타낸 바와같이, 인가 펄스 회수를 1×108회로 하여도, 전기분극의 크기는 거의 저하하지 않았다. 이 측정 결과로부터 인가 펄스 회수를 1×1012회로 하여도 충분한 크기의 전기분극을 나타낼 것이 기대된다. 피로시험 전후에도 히스테리시스는 변화하지 않았다.
도7은 도5에 나타낸 커패시터 인프린트 특성의 측정결과를 나타낸다. 또한 참고로 PLZT 막을 사용한 커패시터와 함께 PZT 막을 사용한 커패시터에 대해서도 인프린트 시험을 하였다. 인프린트 시험은 정 극성 또는 부 극성의 전압을 인가하여 분극을 발생시킨 체로 150℃에서 20 시간 유지함으로써 행하였다. 인프린트 시험전후의 히스테리시스를 측정하였다.
도7에서 횡축은 히스테리시스 측정에서의 인가전압을 단위 V로 나타내고, 종축은 분극을 단위 μC/㎠로 나타낸다. 도 중, 흑색 동그라미는 PLZT 막을 사용한 커패시터에 대한 측정결과를 나타낸다. 정 극성전압을 인가한 경우나 부 극성전압을 인가한 경우나 측정결과의 차이는 거의 없으며, 플롯(plot)은 일치하고 있다.
△는 PZT 막을 사용한 커패시터에 부 극성의 전압을 인가하여 인프린트 시험을 행한 후의 히스테리시스 특성을 나타내고, □는 PZT 막을 사용한 커패시터에 정 극성의 전압을 인가하여 인프린트 시험을 행한 후의 히스테리시스 측정의 결과를 나타낸다.
PZT 막을 사용한 커패시터에는, 분명히 인프린트 특성이 나타나지만, PLZT 믹을 사용한 커패시터는 인프린트 시험에 대하여 거의 변화를 나타내지 않는다. 인프린트 특성은 4가지 방법으로 작성한 PLZT 커패시터의 어느 것에도 공통이었다.
또한 작성한 PLZT 커패시터에 대하여 리크전류 측정을 행하였다. 리크전류는 커패시터에 +5V 또는 -5V 전압을 인가하여 양 전극간에 흐르는 전류를 측정하였다. 리크측정의 결과를 하기 표에 나타낸다.
샘 플 +5V/-5V (A ㎝-2)
1234 8.2×10-7/2.6×10-66.5×10-7/9.5×10-75.8×10-7/6.2×10-73.2×10-7/4.5×10-7
양 극성에서의 리크전류의 합을 샘플의 리크전류로서 고찰한다. 측정 결과부터 명백한 바와 같이 리크전류는 샘플 1,2,3,4의 순으로 적아지는 것을 알수 있다. 즉 전 PLZT층에 대하여 1회의 결정화용 열처리를 행한 경우에 비해서, 각 층을 형성하고 열분해한 후 결정화용 열처리를 행한 경우에 리크전류는 감소한다. 또한 제1층째의 PLZT 층을 화학양론 조성을 갖는 졸-겔 PLZT 용액을 사용하여 작성한 경우가, 제1층째부터 Pb 리치의 비화학양론 조성의 졸-겔 PLZT 용액을 사용한 경우에 비해서 리크전류는 감소한다. 초기층에 화학양론 조성의 졸-겔 PLZT 용액을 사용한 경우의 효과는 열처리의 효과보다 크다.
또 단면 투과형 전자현미경(TEM)의 관찰을 행하였다. 초기층에 화학양론 조성의 용액을 사용한 PLZT 막은 하부 전극과의 계면이 아주 명확하였다. Pb가 하부 전극측에 확산하고 있지 않기 때문이라고 사료된다.
과잉의 Pb를 함유한 동일 조성의 용액을 사용하여 초기층으로부터 최종층까지 작성한 PLZT 막과 하부 전극의 계면은 명확하지 않고, 계면 부근에 2차상이 형성되어 있는 것을 알수 있다. 2차상의 두께는 거의 10nm~20nm 두께를 갖는것으로 사료된다.
이들 결과로부터 계면에 2차상이 형성되면, 리크전류 특성의 저하에 관여하는 것으로 사료된다.
또 PLZT 층을 복수층 적층하는 경우에, 각층을 작성할 때마다 결정화용 열처리를 행할 때, 보다 미세한 조직을 갖는 PLZT 막이 형성되고, 리크 전류특성이 좋아지는 것으로 사료된다.
또한 PLZT 막 전체를 화학양론 조성의 졸-겔 PLZT 용액을 사용하여 작성하면, PLZT 막으로부터 Pb가 쉽게 빠지기 쉽고, Pb가 감소하면 분극특성 피로특성이 악화한다.
PLZT의 결정화 어닐링 열처리 온도에 대하여 고찰하였다. 500℃ 보다 낮은 온도에서는 PLZT가 결정화하지 않으며 또한 결정화하였다 하더라도 아주 결정성이 나쁘다. 1200℃를 초과한 온도에서는 Pb의 증발이 현저하여서 화학양론 조성을 유지할 수 없게 된다.
결정화 어닐링에서의 승온 후의 온도상태 유지시간에 대하여 고찰하였다. 결정성이 좋은 PLZT를 얻기 위해서는 500℃ 정도의 저온에서는 300분 정도의 유지시간이 필요했지만, 1200℃ 정도의 고온에서는 승온만으로 충분하였다.
과잉 Pb 양에 대하여 고찰하였다. 과잉 Pb 양이 0.1%를 하화한 경우에는, Pb 결손형 파이로클로어상이 생성하였다. 파이로클로어상이 발생하면 강유전 특성이 열화한다. 과잉 Pb 양이 25 몰%인 경우, 2차상으로서 PbO가 석출하였다. 과잉 Pb 양은 0.1 몰%~30 몰% 범위에서 선택하는 것이 바람직하다.
사용하는 용액 농도로는 0.1 wt% 미만의 경우, 막 두께를 얻기가 곤란하였다. 용액 농도가 25 wt% 경우에는, 미세하고 균질한 표면조직을 얻기가 곤란하였다. 용액농도가 0.1 wt%~40 wt% 범위에서 선택하는 것이 바람직할 것이다.
이들 결과는 강유전체막으로서 PLZT를 사용한 경우의 것이지만 PZT를 사용한 경우에도 동일한 결과를 얻어질 것으로 기대된다.
페로브스카이트형 도전성 산화물로서 SRO를 사용하는 경우를 설명했으나, SRO 외에 BaRuO3, Sr1-xRExCoO3, Sr1-xRExTiO3(RE는 La, Sm, Nd로부터 선택되는 적어도 1종)등의 다른 페로브스카이트형 도전성 산화물을 사용할 수도 있다.
페로브스카이트형 강유전체산화물로서 PZT, PLZT를 사용하는 경우를 설명했으나, 다른 페로브스카이트형 절연성 산화물을 사용할 수도 있다. 강유전체로서는 Sr-Bi-Ta계 산화물(예를 들어 SrBi2Ta2O3: Y1)이나 Sr-Bi-Ti계 산화물을 사용할 수도 있다. DRAM용의 고유전체로는 BaxSr1-xTiO3(BSTO)나 SrTiO3(STO)가 사용된다.
또 페로브스카이트형 도전성 산화물과 조합하여 사용하는 금속 전극으로는 Pt에 한정되지 않고, Ru, Ir등의 금속, IrO2등의 도전성 금속 산화물, Ti등의 도전성 금속 질화물, WSi, TiSi등의 도전성 금속 규화물도 사용할 수 있다.
페로브스카이트형 도전성 산화물의 성막 방법으로 RF 마그네트론 스퍼터링을 사용하는 경우를 설명했으나, DC 스퍼터링에 의해서 성막해도 좋다.
도8, 도9는 상술한 강유전체 커패시터를 사용하여 작성하는 강유전체 메모리셀의 구성을 개략적으로 나타낸다. 도8에서, p형 Si기판(11)의 표면에 선택적으로 필드 산화막(12)이 형성되고, 활성영역이 획정되어 있다. 활성영역내에 게이트 산화막(13), 게이트 전극(14)의 적층에 의해서 절연 게이트 전극이 형성되고, 그 양측에 소스 영역(15), 드레인 영역(16)이 이온 주입에 의해서 작성되어 있다.
이와 같이 해서 형성된 MOS 트랜지스터를 덮어서 층간 절연막(17)이 형성되어 있다. 이 층간 절연막(17)상에 하부 전극(18), 강유전체층(19), 상부 전극(20)의 적층으로 되는 강유전체 커패시터가 형성되어 있다. 강유전체 커패시터를 덮어서 다른 층간 절연막(21)이 형성되어 있다. 층간 절연막(21, 17)을 관통하여 접속공이 형성되고, 접속공을 매립하여 전극(23, 24)이 형성되어 있다.
전극(23,24)은 예를 들어 Al로 형성된다. 전극(23, 24)을 덮어서 패시베이션막(26)이 플라즈마 여기 CVD로 작성한 질화 실리콘막등으로 형성된다. 강유전체 커패시터(18, 19, 20)는 상술한 실시예에 의한 강유전체 커패시터로 형성할 수 있다.
도8은 강유전체 커패시터의 상부 전극상에 MOS 트랜지스터와 접속하는 배선을 형성한 구성을 나타내었으나, MOS 트랜지스터와 접속하는 배선을 강유전체 커패시터의 하부 전극에 접속해도 좋다.
도9는 강유전체 커패시터의 하부 전극에 MOS 트랜지스터와 접속하는 배선을 형성한 구성례를 나타낸다. p형 Si기판(11)의 표면에 필드 산화막(12), 게이트 산화막(13), 절연 게이트 전극(14), 소스 영역(15), 드레인 영역(16)이 형성되어 있는 점은 도8의 구성과 동일하다.
단 게이트 전극(14)은 다결정 실리콘층(14a)과 실리사이드층(15b)의 적층으로 형성되어 있다. 층간 절연막(17)이 MOS 트랜지스터를 덮어서 형성되어 있다. 드레인 영역(16)에 도달하는 접속공이 층간 절연막(17)을 관통하여 형성되고, 접속공을 매립하여 다결정 Si의 접속 플러그(25)가 형성되어 있다. 플러그(25) 및 층간 절연막(17) 상에 하부 전극(18), 강유전층(19), 상부 전극(20)으로 되는 강유전체 커패시터가 형성되어 있다.
강유전체 커패시터를 덮어서 다른 층간 절연막(17)이 형성되어 있다. 층간 절연막(21, 17)을 관통하여 접속공이 형성되고, 접속공을 매립하여 배선(23)이 형성되어 있다. 배선(23)을 덮어서 패시베이션막(25)이 형성되어 있다. 플러그는 다결정 Si 외에 W등으로 형성하여도 좋다. 배선은 Al, W, Cu등으로 형성할 수 있다.
또 FeRAM의 구성은 도8, 도9의 예에 한정되지 않는다. 또 강유전체 커패시터를 사용한 FeRAM외에 고유전체층을 사용한 DRAM을 작성할 수도 있다. 또한 각종 반도체 장치에 사용할 수 있을 뿐만 아니라 다른 용도로 사용할 수도 있다. 예를 들어 잉크젯 프린터의 헤드에 사용할 수 있다. 이 경우에 장기간의 사용에 의해서도 경시적인 특성의 열화가 생기기 어려운 효과를 기대할 수 있다.
이상 실시예에 따라서 본 발명을 설명했으나, 본 발명은 이들에 제한되는 것은 아니다. 예를 들어 각종 변경, 개량, 조합등이 가능함은 당업자에게는 자명할 것이다.
이상 설명한 바와 같이 본 발명에 의하면, 2단계 공정에 의해서 양질의 페로브스카이트형 도전성 산화물을 형성할 수 있다. 또 특성이 우수한 페로브스카이트형 유전체 산화물막을 형성할 수 있다. 적극적인 기판 가열을 행하는 일이 없이 SrRuO3막을 형성하는 경우에 SrRuO3막을 전극으로서 사용하고, 그 위에 (Pb, La)(La, Ti)O3막을 형성한 적층 구조의 양산성을 높일 수 있다.

Claims (32)

  1. (a) 제1 온도의 하지 표면 상에, 감압 분위기 하에서 페로브스카이트형의 제1 도전성 산화물막을 형성하는 공정과,
    (b) 상기 제1 온도보다 높은 제2 온도와 산소를 함유한 산화성 분위기 중에서 상기 제1 도전성 산화물막의 열처리를 행하는 공정을 갖는 전자장치의 제조방법.
  2. 제1항에 있어서,
    상기 공정(a)이 아모르퍼스상의 상기 제 1 도전성 산화물막을 형성하고, 상기 공정(b)이 상기 아모르퍼스상의 제1 도전성 산화물막을 결정화 시키는 전자장치의 제조방법.
  3. 제1항에 있어서,
    상기 공정(a)이 결정상의 상기 제1 도전성 산화물막을 형성하고, 상기 공정(b)이 상기 제1 도전성 산화물막의 결정성을 개선하는 전자장치의 제조방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 도전성 산화물막이 화학양론 조성 또는 Sr 과잉의 조성을 갖는 SrRuO3(SRO)로 형성되어 있는 전자장치의 제조방법.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    (x) 상기 제1 도전성 산화물막 상에 페로브스카이트형의 산화물 유전체막을 형성하는 공정을 더 갖는 전자장치의 제조방법.
  6. 제5항에 있어서,
    상기 공정(x)이,
    (c) 상기 공정(b)후에, 상기 제1 도전성 산화물막 상에 페로브스카이트형의 산화물 유전체막을 형성하는 공정과,
    (d) 제3 온도와 산소를 함유한 산화성 분위기 중에서 상기 산화물 유전체막 및 상기 제1 도전성 산화물막의 열처리를 행하는 공정를 포함한 전자장치의 제조방법.
  7. 제5항에 있어서,
    상기 공정(x)이 상기 공정(a)후, 그리고 상기 공정(b) 전에 상기 제1 도전성 산화물막 상에 페로브스카이트형의 산화물 유전체막을 형성하는 공정을 갖고,
    상기 공정(b)이 상기 제1 도전성 산화물막과 상기 산화물 유전체막의 열처리를 행하는 전자장치의 제조방법.
  8. 제5항 내지 제7항 중 어느 한 항에 있어서,
    (e) 상기 산화물 유전체막 상에, 제4 온도 및 감압 분위기하에서 페로브스카이트형의 제2 도전성 산화물막을 형성하는 공정과,
    (f) 상기 제4 온도보다 높은 제5 온도와 산소를 함유한 산화성 분위기 중에서 상기 제2 도전성 산화물막의 열처리를 행하는 공정을 더 갖는 전자장치의 제조방법.
  9. 제8항에 있어서,
    상기 공정(e)이 아모르퍼스상의 상기 제2 도전성 산화물막을 형성하고, 상기 공정(f)이 상기 아모르퍼스상의 제2 도전성 산화물막을 결정화 시키는 전자장치의 제조방법.
  10. 제8항에 있어서,
    상기 공정(e)이 결정상의 상기 제2 도전성 산화물막을 형성하고, 상기 공정(f)이 상기 제2 도전성 산화물막의 결정성을 개선하는 전자장치의 제조방법.
  11. 제8항 내지 제10항 중 어느 한 항에 있어서,
    (g) 상기 제2 도전성 산화물막 상에, 금속, 도전성 금속산화물, 도전성 금속질화물, 도전성 금속규화물, 이들의 조합으로부터 선택된 적어도 1개로 형성된 도전막을 형성하는 공정을 더 갖는 전자장치의 제조방법.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 하지가 반도체 소자를 형성한 반도체 기판 상에 절연막을 구비한 것인 전자장치의 제조방법.
  13. (a) 페로브스카이트형 산화물 유전체막 상에, 제1 온도 및 감압 분위기하에서 페로브스카이트형 도전성 산화물막을 형성하는 공정과,
    (b) 상기 제1 온도보다 높은 제2 온도와 산소를 함유한 산화성 분위기 중에서 상기 도전성 산화물막의 열처리를 행하는 공정을 갖는 전자장치의 제조방법.
  14. 제13항에 있어서,
    상기 공정(a)이 아모르퍼스상의 상기 도전성 산화물막을 형성하고, 상기 공정(b)이 상기 아모르퍼스상의 제2 도전성 산화물막을 결정화 시키는 전자장치의 제조방법.
  15. 제13항에 있어서,
    상기 공정(a)이 결정상의 상기 도전성 산화물막을 형성하고, 상기 공정(b)이 상기 도전성 산화물막의 결정성을 개선하는 전자장치의 제조방법.
  16. 제13항 내지 제15항 중 어느 한 항에 있어서,
    (c) 상기 도전성 산화물막 상에, 금속, 도전성 금속산화물, 도전성 금속질화물, 도전성 금속규화물, 이들의 조합으로부터 선택된 적어도 1개로 형성된 도전막을 형성하는 공정을 더 갖는 전자장치의 제조방법.
  17. 제16항에 있어서,
    상기 공정(c)이 상기 공정(a)과 상기 공정(b) 사이에서 행하여지는 전자장치의 제조방법.
  18. 주표면을 갖는 하지 기판의 상기 주표면 상에, 적극적인 기판 가열을 행하는 일이 없이, 스퍼터링에 의해 아모르퍼스의 SrRuO3막을 형성하는 공정과,
    상기 아모르퍼스의 SrRuO3막을 SrRuO3가 결정화하는 온도에서 열처리하고 상기 SrRuO3막을 다결정화하는 공정과,
    다결정화한 상기 SrRuO3막 상에, 졸-겔법에 의해 Pb(Zr,Ti)O3막을 형성하는 공정과,
    상기 Pb(Zr,Ti)O3막을 Pb(Zr,Ti)O3이 결정화하는 온도에서 열처리하고 상기 Pb(Zr,Ti)O3막을 다결정화하는 공정을 갖는 PZT 박막을 포함하는 적층구조 제작방법.
  19. 제18항에 있어서,
    상기 Pb(Zr,Ti)O3막 상에, 적극적인 기판 가열을 행하는 일이 없이, 스퍼터링에 의해 아모르퍼스의 다른 SrRuO3막을 형성하는 공정과,
    상기 다른 SrRuO3막을 SrRuO3막이 결정화하는 온도에서 열처리하고 상기 다른 SrRuO3막을 다결정화하는 공정을 더 포함하는 PZT 박막을 포함한 적층구조 제작방법.
  20. 제19항에 있어서,
    상기 Pb(Zr,Ti)O3막을 다결정화하는 공정 및 상기 다른 SrRuO3막을 다결정화하는 공정에 있어서,
    산소 함유 분위기 중에서 열처리 하는 PZT 박막을 포함한 적층구조 제작방법.
  21. SiO2가 표출된 주표면을 갖는 하지 기판과,
    상기 하지 기판의 주표면 상에 형성되고, 상기 주표면과 상층과의 접착력을 높이기 위한 접착층과,
    상기 접착층 상에 형성된 Pt 막과,
    상기 Pt 막 상에 형성된 하부 SrRuO3막과,
    상기 하부 SrRuO3막 상에 형성된 Pb(Zr,Ti)O3막과,
    상기 Pb(Zr,Ti)O3막 상에 형성된 상부 SrRuO3막을 갖는 전자장치.
  22. 제21항에 있어서,
    상기 하지 기판이 반도체 소자를 형성하고, 표면에 SiO2막이 형성된 반도체 기판인 전자장치.
  23. Ru를 함유한 페로브스카이트형 도전성 산화물로 형성된 하부 전극과,
    상기 하부 전극 상에 화학양론 조성을 갖는 Pb를 함유한 페로브스카이트형 유전체 산화물로 형성된 제1 유전체막과,
    상기 제1 유전체막 상에 과잉 Pb를 함유한 상기 페로브스카이트형 유전체 산화물로 형성된 제2 유전체막과,
    상기 제2 유전체막 상에 Ru를 함유한 페로브스카이트형 도전성 산화물로 형성된 상부 전극을 갖는 커패시터.
  24. (a) 주표면을 갖는 하지 기판의 상기 주표면 상에, 적극적인 기판 가열을 행하는 일이 없이, 스퍼터링법에 의해 아모르퍼스의 SrRuO3막을 형성하는 공정과,
    (b) 상기 아모르퍼스의 SrRuO3막을 SrRuO3막이 결정화하는 온도에서 열처리하고 상기 SrRuO3막을 다결정화하는 공정과,
    (x) 다결정화한 상기 SrRuO3막 상에, 졸-겔법에 의해 (Pb,La)(Zr,Ti)O3막을 형성하는 공정을 갖는 PLZT 막을 포함한 전자장치의 제조방법.
  25. 제24항에 있어서,
    상기 공정(x)이 졸-겔 용액을 도포, 열분해 할 때마다 결정화 어닐링을 행하는 서브 공정을 동일 조성의 용액에 대하여 수회 반복하는 PLZT 막을 포함한 전자장치의 제조방법.
  26. 제24항에 있어서,
    상기 공정(x)이 초기층에는 화학양론 조성의 졸-겔 용액을 사용하고, 이어지는 층에는 과잉의 납을 함유한 졸-겔 용액을 사용하여 도포, 열분해를 행하는 서브 공정과, 모든 층의 도포 열분해가 종료한 후, 결정화 어닐링을 행하는 서브 공정을 포함한 PLZT 막을 포함한 전자장치의 제조방법.
  27. 제26항에 있어서,
    상기 초기층의 두께는 결정화 후 1nm~100nm 범위인 PLZT 막을 포함한 전자장치의 제조방법.
  28. 제24항에 있어서,
    상기 공정(x)이 초기층에 대하여 화학양론 조성의 졸-겔 용액을 도포, 열분해한 후, 결정화하는 서브 공정과, 그 후 과잉의 납을 함유한 층을 도포, 열분해 할 때 마다 결정화 어닐링을 행하는 서브 공정을 포함한 PLZT 막을 포함한 전자장치의 제조방법.
  29. 제28항에 있어서,
    초기층의 두께는 결정화 후 1nm~100nm 범위 내인 PLZT 막을 포함한 전자장치의 제조방법.
  30. 제24항에 있어서,
    상기 (Pb,La)(Zr,Ti)O3막 상에, 적극적인 기판 가열을 행하는 일이 없이, 스퍼터링법에 의해 아모르퍼스의 다른 SrRuO3막을 형성하는 공정과,
    상기 다른 SrRuO3막을 SrRuO3막이 결정화하는 온도에서 열처리하고 상기 다른 SrRuO3막을 다결정화하는 공정을 더 포함하는 PLZT 막을 포함한 전자장치의 제조방법.
  31. 제30에 있어서,
    상기 (Pb,La)(Zr,Ti)O3막을 형성하는 공정 및 상기 다른 SrRuO3막을 다결정화하는 공정이, 산소 함유 분위기 중에서 열처리 하는 공정을 포함한 PLZT 막을 포함한 전자장치의 제조방법.
  32. SiO2가 표출된 주표면을 갖는 하지 기판과,
    상기 하지 기판의 주표면 상에 형성되고, 상기 주표면과 상층과의 접착력을 높이기 위한 접착층과,
    상기 접착층 상에 형성된 Pt 막과,
    상기 Pt 막 상에 형성된 하부 SrRuO3막과,
    상기 하부 SrRuO3막 상에 형성된 (Pb,La)(Zr,Ti)O3막과,
    상기 (Pb,La)(Zr,Ti)O3막 상에 형성된 상부 SrRuO3막을 갖는 강유전체 커패시터를 갖는 전자장치.
KR10-1998-0044312A 1997-10-22 1998-10-22 페로브스카이트형산화물막을포함한전자장치와그제조방법및강유전체커패시터 KR100329533B1 (ko)

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