JP4017209B2 - 半導体記憶素子およびその形成方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶素子、および半導体記憶素子の形成方法に関する。
【０００２】
【従来の技術】
強誘電体を用いた半導体記憶素子の一例として、ＭＦＭＩＳ型の電界効果トランジスタ（ＦＥＴ）が文献：「ISSC95Feb.1995 Single-Transistor Ferroelectoric Memory Cell T.Nakamura et.al」に開示されている。この素子は、上側から順に、上部電極膜（金属膜）、強誘電体膜、下部電極膜（金属膜）、ゲート絶縁膜、および半導体基板（シリコン基板）を具えた構造の半導体記憶素子である。以下に、ＦＥＴをＮチャネル型として、この素子の動作を説明する。ＦＥＴの上部電極膜（コントロールゲートともいう。）に、強誘電体を分極反転するのに十分な正のゲート電圧Ｖを一旦印加した後、再びゲート電圧を０にする。このようにゲート電圧を印加すると、強誘電体の残留分極により下部電極膜（フローティングゲートともいう。）に電荷が発生し、そのためチャネル部に反転層が形成され、よってＦＥＴはオン（ｏｎ）状態となる。逆に、上部電極膜に負のゲート電圧−Ｖを一旦印加した後、再びゲート電圧を０にする。このとき、強誘電体は正のゲート電圧を印加した場合とは逆方向に分極反転するため、強誘電体の残留分極によりチャネル部に反転層が形成されず、よってＦＥＴはオフ（ｏｆｆ）状態となる。従って、ゲート電圧が０のときに、ＦＥＴを選択的にｏｎ状態またはｏｆｆ状態にできるため、ＦＥＴのソース・ドレイン間の電流を検出することにより、一旦メモリされたデータの読み出しを行なうことができる。
【０００３】
【発明が解決しようとする課題】
しかしながら、このような構造の素子では、強誘電体膜とゲート絶縁膜とで容量が直列に接続した積層コンデンサーを構成している。強誘電体膜の比誘電率はゲート絶縁膜の比誘電率よりも大きいので、強誘電体膜による容量がゲート絶縁膜による容量よりも大きくなり、従って、強誘電体膜に十分な電界がかからなくなるおそれがある。強誘電体膜に十分な電界がかからないと、強誘電体の分極や分極反転が十分ではなくなり、従ってこの半導体記憶素子に対する情報の書き込みや、情報の読み取りが十分に行えないこととなる。強誘電体膜に十分な電界を与える目的で、上部電極膜に印加するゲート電圧を大きくすると、ゲート絶縁膜に電界がかかりすぎて、ゲート絶縁膜が絶縁破壊を起こすおそれがある。また、強誘電体膜に対して分極反転させることを繰り返しおこなっていくうちに、分極量が減少するという膜疲労が強誘電体膜に生じる。この膜疲労の発生は強誘電体膜に発生している酸素空孔が原因であると考えられている。
【０００４】
従って、低いゲート電圧で情報の書き込みおよび読み取りを行なえる電界効果トランジスタ（ＦＥＴ）から成る半導体記憶素子の出現が望まれていた。また、このような半導体記憶素子を簡易に形成する方法の出現が望まれていた。さらに、強誘電体膜の疲労を抑制することのできる半導体記憶素子の出現が望まれていた。
【０００５】
【課題を解決するための手段】
そこで、この出願に係る発明者は、上部電極膜へ印加するゲート電圧を大きくしなくても、情報の書き込みおよび読み取りが十分に行なえるようなＭＦＭＩＳ型のＦＥＴを形成することが出来るかどうかの検討を始めたところ、次のような３つの知られた事実関係を上手に組み合わせれば、比誘電率および残留分極値の小さい強誘電体膜を具えたＭＦＭＩＳ型のＦＥＴを形成することができ、よってこのＦＥＴを半導体記憶素子として用いることが出来るという結論に達した。
【０００６】
▲１▼低いゲート電圧で十分な電界を強誘電体膜にかけるためには、強誘電体膜の比誘電率を小さくすれば良いこと。
【０００７】
▲２▼低いゲート電圧で十分な電界を強誘電体膜にかけるためには、強誘電体膜の残留分極値を小さくすれば良いこと。
【０００８】
▲３▼チタン酸ビスマス膜（以下、ＢＩＴ膜と称する場合がある。）は、結晶の配向により比誘電率および残留分極値が大きく変化し、特にＢＩＴ膜を構成するチタン酸ビスマス（以下、ＢＩＴと称する場合がある。）のｃ軸が電極の表面に対して垂直に配向している場合、比誘電率および残留分極値が小さくなること。
【０００９】
したがって、ＢＩＴのｃ軸が電極の表面に対して垂直に配向した膜（以下、ｃ軸配向のＢＩＴ膜ともいう。）を強誘電体膜として用いることが考えられる。
【００１０】
また、この出願に係る発明者は、このＢＩＴ膜の構成を工夫することにより、膜表面を平坦にできることも確認した。まず、ＢＩＴの化学量論組成に対してＢｉの組成比率が多くなっているＢＩＴからなる膜（以下、ＢｉリッチのＢＩＴ膜と称することがある。）、すなわちｃ軸配向のＢＩＴ膜を下層膜として下部電極膜上に設けておく。化学量論組成のＢＩＴを含んでなる膜を、下部電極膜上にそのまま設けたものはｃ軸配向のＢＩＴ膜とはならない。しかし、上述の下層膜、すなわちｃ軸配向のＢｉリッチのＢＩＴ膜の上に、化学量論組成のＢＩＴを含んでなる上層膜を設けると、膜全体がｃ軸配向のＢＩＴ膜となる。また、化学量論組成のＢＩＴを含んでなる膜は、ＢｉリッチのＢＩＴ膜と比較して平坦に形成することができる。このため、ｃ軸配向で、しかも表面が平坦なＢＩＴ膜を強誘電体膜として得ることができる。ＢＩＴ膜の表面が平坦であると、このＢＩＴ膜を設けた後のＦＥＴの形成工程、具体的にはリソグラフィ工程でのパターンニングが容易で正確になる。また、ＢＩＴ膜に凹凸が少なくなると、ＦＥＴを動作させるときにＢＩＴ膜の薄い部分にのみ電界集中が起こるのを防ぐこともできる。
【００１１】
このため、この発明の半導体記憶素子によれば、上側から順に、上部電極膜、強誘電体膜、下部電極膜、ゲート絶縁膜、および半導体基板を具えた構成の電界効果トランジスタを少なくとも具えた半導体記憶素子において、
前記強誘電体膜を、次の１）〜３）で構成される膜としたことを特徴とする。
１）ＢＩＴ膜である。
２）この膜を構成するＢＩＴのｃ軸が、下部電極膜の上側表面に対して実質的に垂直に配向している（ｃ軸配向のＢＩＴ膜である）。
３）ＢＩＴの化学量論組成に対してビスマス（Ｂｉ）の組成比率が多くなっているＢＩＴを含む下層膜と、化学量論組成のＢＩＴを含む単層または複数の層の上層膜との積層膜で構成されるＢＩＴ膜である。
【００１２】
この発明の半導体記憶素子によれば、強誘電体膜をＢＩＴ膜で構成してあって、このＢＩＴ膜を構成するチタン酸ビスマスのｃ軸が下部電極膜の上側表面に対して実質的に垂直に配向しているので、強誘電体膜の比誘電率および残留分極値が小さくなる。従って、低いゲート電圧で、十分な電界を強誘電体膜にかけることが可能になり、このため、低いゲート電圧で情報の書き込みおよび読み取りが可能となる。なお、ＢＩＴは化学量論組成のとき、Ｂｉ4 Ｔｉ3 Ｏ12と表される。
【００１３】
また、このＢＩＴ膜は、ＢｉリッチのＢＩＴ膜と、化学量論組成のＢＩＴを含む単層または複数の層の上層膜との積層膜で構成されるＢＩＴ膜である。このため、表面が平坦なＢＩＴ膜とすることができる。したがって、これら下層膜と上層膜とで構成されるＢＩＴ膜とすることにより、ｃ軸配向であって、しかも平坦な膜とすることができる。なお、上層膜は、膜厚等を考慮して、単層および複数の層のいずれか好適なものとすることができる。
【００１４】
次に、この発明の第１の半導体記憶素子の形成方法によれば、上述の半導体記憶素子を形成するに当たり、次のａ）およびｂ）の工程を含むことを特徴とする。
【００１５】
ａ）チタン（Ｔｉ）源およびビスマス（Ｂｉ）源を溶解していて、ＢＩＴの化学量論組成から定まるＴｉに対するＢｉのモル比率より、Ｂｉのモル比率が多くなっている有機溶剤溶液から成る第１塗布液を用いて前記下層膜を形成する。
【００１６】
ｂ）Ｔｉ源およびＢｉ源を溶解していて、化学量論組成から定まるモル比率のＢＩＴの有機溶剤溶液から成る第２塗布液を用いて、この第２塗布液を、下層膜上に、塗布した後に焼成することを１回または複数回繰り返すことにより、前記上層膜を形成する。
【００１７】
次に、この発明の第２の半導体記憶素子の形成方法によれば、半導体基板にゲート絶縁膜、および下部電極膜を順次に形成してなる下地上に、強誘電体膜および上部電極膜を順次に形成して半導体記憶素子を形成するに当たり、
前記強誘電体膜の形成は、次のイ）およびロ）の工程を含むことを特徴とする。
【００１８】
イ）チタン源およびビスマス源を溶解していて、チタン酸ビスマスの化学量論組成から定まるチタンに対するビスマスのモル比率より、ビスマスのモル比率が多くなっている有機溶剤溶液から成る第１塗布液を用いて下層膜を形成する。
【００１９】
ロ）チタン源およびビスマス源を溶解していて、化学量論組成から定まるモル比率のチタン酸ビスマスの有機溶剤溶液から成る第２塗布液を用いて、該第２塗布液を、前記下層膜上に、塗布した後に焼成することを１回または複数回繰り返すことにより、上層膜を形成する。
【００２０】
上述のこの発明の第１および第２の半導体記憶素子の形成方法において、前記下層膜を形成することにより、下層膜およびこの上に形成する上層膜を、ｃ軸配向のＢＩＴ膜とすることができる。また、上述の上層膜は、化学量論組成から定まるモル比率のＢＩＴの有機溶剤溶液から成る第２塗布液を用いて下層膜の上に形成するため、ｃ軸配向でしかも平坦なＢＩＴ膜を形成することができる。
【００２１】
ここで有機溶剤溶液とは、溶媒を有機溶剤とする溶液のことである。また、Ｔｉ源およびＢｉ源として、有機溶剤に可溶な任意好適なＴｉ化合物およびＢｉ化合物を用い得る。
【００２２】
このようなこの発明の第１および第２の半導体記憶素子の形成方法によれば、ＢＩＴ膜であって、この膜を構成するＢＩＴのｃ軸が下部電極膜の上側表面に対して実質的に垂直に配向しているものを強誘電体膜とするＦＥＴを含んで成る半導体記憶素子を簡易に形成することができる。すなわち、低いゲート電圧で、十分な電界を強誘電体膜にかけることが可能なＭＦＭＩＳ型のＦＥＴを含んで成る半導体記憶素子を簡易に形成することができる。その上、ＢＩＴ膜の表面を平坦に形成することができるため、その後のＦＥＴの形成工程も容易で正確に行うことができ、強誘電体膜であるＢＩＴ膜の一部に電界集中が生じるのを防ぐことができる。
【００２３】
また、この発明に係る発明者は、鋭意研究を重ねた結果、ｃ軸配向のＢｉリッチのＢＩＴ膜を含む下層膜と、化学量論組成のＢＩＴを含む上層膜とで構成される強誘電体膜より若干平坦性は劣るが、ｃ軸配向で、半導体素子に十分用いることのできる強誘電体膜をＢｉリッチのＢＩＴ膜で形成できることを見いだした。ＢｉリッチのＢＩＴ膜で強誘電体膜を形成することができれば、工程数は減少して、より容易な製造が可能となる。
【００２４】
このため、この発明の半導体記憶素子によれば、上側から順に、上部電極膜、強誘電体膜、下部電極膜、ゲート絶縁膜、および半導体基板を具えた構成の電界効果トランジスタを少なくとも具えていて、上記強誘電体膜を、次の１）〜３）で構成される膜としたことを特徴とする。
１）ＢＩＴ膜である。
２）この膜を構成するＢＩＴのｃ軸が前記下部電極膜の上側表面に対して実質的に垂直に配向している。
３）ＢＩＴの化学量論組成から定まるＴｉに対するＢｉのモル比率よりＢｉの組成比率が多くなっているＢｉＴを含む単層または複数の層で構成される膜である。
【００２５】
この発明の半導体記憶素子によれば、強誘電体膜をＢＩＴ膜で構成してあって、このＢＩＴ膜を構成するＢＩＴのｃ軸が下部電極膜の上側表面に対して実質的に垂直に配向しているので、強誘電体膜の比誘電率および残留分極値が小さくなる。したがって低いゲート電圧で、十分な電界を強誘電体膜にかけることが可能になり、このため、低いゲート電圧で情報の書き込みおよび読み取りが可能となる。なお、ＢＩＴは化学量論組成のとき、Ｂｉ4 Ｔｉ3 Ｏ12と表される。
【００２６】
また、このＢＩＴ膜は、ＢｉリッチのＢＩＴ膜を含む、単層または複数の層で構成されるＢＩＴ膜である。この膜は、ＢｉリッチのＢＩＴ膜を含む下層膜と化学量論組成のＢＩＴ膜を含む上層膜とで構成される膜よりは、平坦性は若干低いが、半導体記憶素子の強誘電体膜として用いることのできる程度に表面が平坦な膜となる。したがって、強誘電体膜をこれら単層あるいは複数の層で構成されるＢＩＴ膜とすることにより、ｃ軸配向であって、しかも平坦な膜とすることができる。なお、強誘電体膜として用いるのに膜厚等を考慮して、単層または複数の層のいずれか好適なものとすることができる。
【００２７】
また、好ましくは半導体記憶素子において、下部電極膜をＰｔ（白金）膜とするのがよい。
【００２８】
下部電極膜にＰｔを用いることによって、半導体記憶素子の形成工程における、例えば酸素雰囲気中の高温処理などに耐え得る、すなわち耐熱性および耐酸化性に優れた電極にすることができる。
【００２９】
また、好ましくは、下部電極膜を、上側がＲｕＯ2 （酸化ルテニウム）膜、下側がＲｕ（ルテニウム）膜の２層で構成される膜とするのがよい。
【００３０】
このＲｕＯ2 膜は導電性酸化膜として強誘電体膜に接するため、強誘電体膜に欠乏しやすい酸素を補って、膜疲労を抑制し、強誘電体膜の疲労特性を向上させることができると考えられる。また、この２層による膜を用いると、半導体記憶素子を形成するときに、下部電極膜以外の膜と同時に一括してエッチング加工することができる。
【００３１】
また、好ましくは、下部電極膜を、上側がＲｕＯ2 （酸化ルテニウム）膜、下側がＲｕ（ルテニウム）膜の２層で構成される膜としたとき、下部電極膜とチタン酸ビスマス膜との間に、化学量論組成のチタン酸ビスマスを含んでなる平坦化用の膜を更に設けるのがよい。
【００３２】
この化学量論組成のＢＩＴを含んでなる膜によって、ＲｕＯ2 膜とＲｕ膜とで構成される下部電極膜の表面を平坦にすることができる。したがって下部電極膜の上側に設ける強誘電体膜をより平坦に形成することができる。
【００３３】
また、好ましくは、下部電極膜を、上側がＲｕＯ2 （酸化ルテニウム）膜、下側がＲｕ（ルテニウム）膜の２層で構成される膜としたとき、前記下部電極膜と前記チタン酸ビスマス膜との間に、チタン酸ビスマスの化学量論組成に対してチタンの組成比率が多くなっているチタン酸ビスマスを含んでなる、平坦化用の膜を更に設けるのがよい。
【００３４】
この膜によって、下部電極膜の表面を平坦にすることができて、その上に設ける強誘電体膜をより平坦に形成することができる。また、この平坦化用の膜をＴｉの組成比率が多くなっているＢＩＴを含んでなる膜としたために、強誘電体膜のリーク電流を下げる効果を期待することができる。
【００３５】
次に、上述した、上側から順に、上部電極膜、強誘電体膜、下部電極膜、ゲート絶縁膜、および半導体基板を具えた構成の電界効果トランジスタを少なくとも具えた半導体記憶素子の、強誘電体膜を、チタン酸ビスマス膜であって、この膜を構成するチタン酸ビスマスのｃ軸が前記下部電極膜の上側表面に対して実質的に垂直に配向していて、チタン酸ビスマスの化学量論組成から定まるチタンに対するビスマスのモル比率よりビスマスの組成比率が多くなっているチタン酸ビスマスを含む単層または複数の層で構成される当該チタン酸ビスマス膜とする半導体記憶素子を形成する方法は、チタン源およびビスマス源を溶解していて、前記チタン酸ビスマスの化学量論組成から定まるチタンに対するモル比率より、ビスマスのモル比率が多くなっている有機溶剤溶液からなる塗布液を用いて、該塗布液を、前記下部電極膜上に塗布した後に焼成することを１回または複数回繰り返すことにより、前記チタン酸ビスマス膜を形成する工程を含むのがよい。
【００３６】
また、半導体基板にゲート絶縁膜、および下部電極膜を順次に形成してなる下地上に、強誘電体膜および上部電極膜を順次に形成して半導体記憶素子を形成する方法のうち、強誘電体膜を形成する方法は、チタン源およびビスマス源を溶解していて、チタン酸ビスマスの化学量論組成から定まるチタンに対するモル比率より、ビスマスのモル比率が多くなっている有機溶剤溶液からなる塗布液を用いて、該塗布液を、前記下部電極膜上に塗布した後に焼成することを１回または複数回繰り返すことにより、前記チタン酸ビスマス膜を形成する工程を含むのがよい。
【００３７】
このような半導体素子の形成方法によれば、ＢＩＴ膜であって、この膜を構成するＢＩＴのｃ軸が下部電極膜の上側表面に対して実質的に垂直に配向している膜を強誘電体膜を工程数をより少なくすることができる。このため上記のような強誘電体膜を有するＦＥＴを含んでなる半導体記憶素子を容易に形成することができる。すなわち、低いゲート電極で、十分な電界を強誘電体膜にかけることが可能なＭＦＭＩＳ型のＦＥＴを含んでなる半導体記憶素子を簡易に形成することができる。その上、ＢＩＴ膜の表面を平坦に形成することができるため、その後の形成工程も容易で正確に行うことができ、ＢＩＴ膜の一部に電界集中が生じるのを防ぐことができる。
【００３８】
また、好ましくは、半導体記憶素子において、下部電極膜を、上側がＩｒＯ2 （酸化イリジウム）膜、下側がＩｒ（イリジウム）膜の２層で構成される膜とするのがよい。
【００３９】
このＩｒＯ2 膜は導電性酸化膜として強誘電体膜に接するため、ＲｕＯ2 膜と同様に強誘電体膜に欠乏しやすい酸素を膜に補って、膜疲労を抑制して疲労特性を向上させることができると考えられる。また、この２層による膜を用いると、半導体記憶素子を形成するときに、下部電極膜以外の膜と同時に一括してエッチング加工することができる。さらにこの２層の膜で構成される電極膜を用いることによって、半導体記憶素子の形成工程における、例えば高温の酸素雰囲気中の処理などに耐え得る、すなわち耐熱性に優れた電極（膜）が得られる。また、強誘電体膜と電極との間の相互拡散を防ぐ、すなわちバリア性に優れた電極が得られる。
【００４０】
また、好ましくは、半導体記憶素子において、下部電極膜を、上側がＩｒＯ2 （酸化イリジウム）膜、下側がＩｒ（イリジウム）膜の２層で構成される膜としたとき、上部電極膜を、ＩｒＯ2 （酸化イリジウム）膜とするのがよい。
【００４１】
これにより、強誘電体膜を挟む上下の電極は同じ材料（ＩｒＯ2 ）の電極となるため強誘電体ヒステリシスには、両電極間の仕事関数差による影響がなくなる。
【００４２】
また、半導体記憶素子において、下部電極膜を、上側がＩｒＯ2 （酸化イリジウム）膜、下側がＩｒ（イリジウム）膜の２層で構成される膜としたとき、下部電極膜と前記チタン酸ビスマス膜との間に、化学量論組成のチタン酸ビスマスを含んでなる平坦化用の膜、あるいは、チタン酸ビスマスの化学量論組成に対してチタンの組成比率が多くなっているチタン酸ビスマスを含んでなる、平坦化用の膜を更に設けてもよい。
【００４３】
これらの平坦化用の膜を設けることにより下部電極膜の表面を平坦にすることができる。したがって下部電極膜の上側に設ける強誘電体膜をより平坦に形成することができる。
【００４４】
また、このようなＩｒＯ2 膜とＩｒ膜とからなる下部電極膜の上に形成する強誘電体膜は、Ｂｉリッチの塗布液を用いて得られるＢＩＴを含む下層膜と化学量論組成のＢＩＴを含んで得られる上層膜とで構成される膜としてもよいし、ＢｉリッチのＢＩＴ膜の単層または複数の層で構成される膜としてもよい。
【００４５】
【発明の実施の形態】
以下、図面を参照してこの出願の発明の実施の形態について説明する。以下の説明中で挙げる使用材料およびその量、処理時間、処理温度、膜厚などの数値的条件は、これら発明の範囲内の好適例にすぎない。従って、これらの発明は、これら条件にのみ限定されるものではない。また、図において、断面を示すハッチング等は一部分を除き省略してある。
【００４６】
＜第１の実施の形態＞
図１〜図４は、ＭＦＭＩＳ型のＦＥＴを含んで成る半導体記憶素子の、第１の実施の形態における、製造工程を示す概略的な断面図（ただし、切り口の図）である。なお、ここでは半導体記憶素子の活性領域に相当する部分のみを示している。
【００４７】
ＭＦＭＩＳ型のＦＥＴを含んで成る半導体記憶素子を形成する場合、先ず、ｎ型のシリコン基板（以下、ｎ−Ｓｉ基板と称する場合がある。）１０の所定領域に、公知の技術を用いてＳｉＯ2 から成るフィールド酸化膜を形成する（図示せず）。フィールド酸化膜が設けられていないｎ−Ｓｉ基板１０の表面を通して、ｐ型不純物をイオン注入する。ｐ型不純物には、これに限らないがボロン（Ｂ）を用いることが出来る。その後、高温熱処理によりｐ型不純物を拡散し、ｐ型ウェル層１２を形成する。次に、ｐ型ウェル層１２上に、ＳｉＯ2 から成るゲート絶縁膜（ゲート酸化膜）１４を、例えば、熱酸化により、厚さ６０Å程度に形成する。熱酸化には、これに限らないが急速加熱装置（以下、ＲＴＡと称する場合がある。）を用いることが出来る。次に、フィールド酸化膜およびゲート絶縁膜１４上に、多結晶Ｓｉ膜１６を、ＳｉＨ4 （モノシラン）ガスおよびＰＨ3 （ホスフィン）ガスを用いた減圧ＣＶＤ法により、厚さ２０００Å程度形成した後、８５０℃の温度でリンを４×１０20イオンｃｍ-3程度拡散させて、多結晶Ｓｉ膜１６の導電性を得る。次に、この多結晶Ｓｉ膜１６上に、スパッタ法により、厚さ１０００Å程度のＰｔ膜を形成し、これを下部電極膜１８とする（図１の（Ａ））。
【００４８】
次に、下部電極膜１８上に、ＢＩＴ膜から成る強誘電体膜２０を形成する。この場合、まず、Ｔｉ源およびＢｉ源を溶解していて、ＢＩＴの化学量論組成から定まるＴｉに対するＢｉのモル比率より、Ｂｉのモル比率が多くなっている有機溶剤溶液を用意する。ＢＩＴの化学量論組成から定まるＢｉとＴｉとのモル比率は、Ｂｉ：Ｔｉ＝４：３である。このため、有機溶剤溶液中のＢｉとＴｉのモル比率が、例えばＢｉ：Ｔｉ＝４．４：３のものはここでの有機溶剤溶液として適当である。また、このモル比率の範囲をＢｉ：Ｔｉ＝４．０８：３〜４．８：３程度とすると、ｃ軸に配向したＢＩＴ膜が得られる。また、ｃ軸配向の、より好ましいＢＩＴ膜を得るには、モル比率の範囲をＢｉ：Ｔｉ＝４．２４：３〜４．６：３とするのが良い。このような溶液は、（株）高純度化学研究所などから、「有機金属分解法（ＭＯＤ法と称する場合がある。）によるチタン酸ビスマス（ＢＩＴ）形成用の溶液」として所望のＢｉおよびＴｉモル比率で購入することが出来る。
【００４９】
そして、この溶液を第１塗布液として用いて、下部電極膜１８上にスピンコートする。そのため、この第１塗布液を、下部電極膜１８上に滴下し、その直後に、ｎ−Ｓｉ基板１０を５００ｒｐｍで１０秒間、さらに２５００ｒｐｍで３０秒間回転させて塗布膜を形成する。その後、塗布膜から溶剤をとばすために、４５０℃で１５分間仮焼成し、さらにＲＴＡを用いて乾燥酸素中、８５０℃で３分間熱処理（本焼成）して結晶化させ、例えば厚さ６００ÅのＢＩＴ膜、すなわち下層膜２０ａを形成する（図１の（Ｂ））。下層膜２０ａは、この膜を構成するＢＩＴのｃ軸が下部電極膜１８の上側表面に対して実質的に垂直に配向しているもの、すなわちｃ軸に配向したＢＩＴ膜である。また、この膜は、ＢＩＴの化学量論組成に対してＢｉの組成比率が多くなっているＢＩＴを含んでなる。なお、仮焼成後の膜を、通常の電気炉を用いて乾燥酸素中、８５０℃で３０分間熱処理しても同様に、ｃ軸に配向したＢＩＴ膜を形成することができる。
【００５０】
次に、Ｔｉ源およびＢｉ源を溶解していて、化学量論組成から定まるモル比率のＢＩＴの有機溶剤溶液から成る第２塗布液を用意する。そして、この第２塗布液を下層膜２０ａ上にスピンコートする。そのためこの第２塗布液を下層膜２０ａ上に滴下してｎ−Ｓｉ基板１０を５００ｒｐｍで１０秒間、さらに２５００ｒｐｍで３０秒間回転させて塗布膜を形成し、４５０℃で１５分間仮焼成した後、ＲＴＡを用いて８５０℃で３分間本焼成を行い、１層目の上層膜２０ｂ1 を形成する（図１の（Ｃ））。この、第２塗布液による塗布膜の形成から、仮焼成、本焼成に至る処理を更に３回、トータル４回行い、２層目、３層目、および４層目の上層膜２０ｂ2 、２０ｂ3 、および２０ｂ4 を形成する。これにより、膜厚３０００Å程度のＢＩＴ膜、すなわち上層膜２０ｂを形成する（図１の（Ｄ））。この下層膜２０ａと上層膜２０ｂとを合わせて、強誘電体膜２０と称する。以下の図で、膜２０ｂ1 、２０ｂ2 、２０ｂ3 、および２０ｂ4 を、上層膜２０ｂのみで省略して示す（図２の（Ａ））。
【００５１】
次に、強誘電体膜２０上に、Ｒｕ膜から成る上部電極膜２２を形成する（図２の（Ｂ））。この場合、強誘電体膜２０上に、スパッタ法により、例えば厚さ２０００Åの上部電極膜２２を形成する。
【００５２】
次に、上部電極膜２２上に、これらの膜２０ａ、２０ｂおよび２２のパターンニング用のマスクとするために、ＳｉＯ2 膜２４を形成（図２の（Ｃ））した後、レジストを塗布し、フォトリソグラフィ技術を用いて、所望のＦＥＴサイズのレジストパターンを形成する（図示せず）。そして、このレジストパターンをマスクとして、ＳｉＯ2 膜２４に対してエッチング処理を行い、不要部分を除去することにより、パターンニング用のマスク２４ｘを得る。その後このパターンニング用のマスク２４ｘに合わせて、下層膜２０ａ、上層膜２０ｂ、および上部電極膜２２の不要部分を、エッチング処理により除去する（図３の（Ａ））。この場合、これらの膜２０ａ、２０ｂ、および２２の不要部分を、エッチングガスとして塩素系またはフッ素系のガスを用いたドライエッチングにより、除去する。エッチングには、これに限らないが反応性イオンエッチング装置（以下、ＲＩＥ装置と称する場合がある。）を用いることが出来る。特に、マグネトロン型のＲＩＥ装置を用いた場合、エッチング速度が向上する。なお、図中、２０ａｘはエッチング済の、残存した下層膜、２０ｂｘはエッチング済の、残存した上層膜、２０ｘはエッチング済の、残存した強誘電体膜、２２ｘはエッチング済の、残存した上部電極膜をそれぞれ示している。
【００５３】
次に、エッチング済の膜である２０ａｘ、２０ｂｘ、２２ｘをマスクとして、、イオンミリングによりＰｔ膜からなる下部電極膜１８の不要部分を除去し、所望の形状にパターンニングする（図３の（Ｂ））。図中、１８ｘはパターンニング済の、残存した下部電極膜を示す。また、このとき、パターンニング用のマスク２４ｘはエッチングにより削られて薄くなっている。
【００５４】
次に、これらの膜１８ｘ、２０ａｘ、２０ｂｘ、２２ｘをマスクとして、ゲート絶縁膜１４および多結晶Ｓｉ膜１６の不要部分を、ＲＩＥ装置を用いて、塩素系またはフッ素系のガスによるドライエッチングを行い、除去する。このとき、パターンニング用のマスク２４ｘは、完全に除去される（図３の（Ｃ））。図中、１４ｘはエッチング済の、残存したゲート絶縁膜、１６ｘはエッチング済の、残存した多結晶Ｓｉ膜である。
【００５５】
次に、この素子全体を低温ＣＶＤ酸化膜（以下、ＬＴＯと称する場合がある。）で覆う（図示せず）。そして、このＬＴＯを異方性エッチングして、ＳｉＯ2 から成るサイドウォール２６を形成する（図４の（Ａ））。異方性エッチングには、これに限らないがＲＩＥ装置を用いることが出来る。
【００５６】
次に、ｎ型不純物をイオン注入してソース２８ａおよびドレイン２８ｂを形成する（図４の（Ｂ））。ｎ型不純物には、これに限らないがヒ素（Ａｓ）またはアンチモン（Ｓｂ）を用いることが出来る。
【００５７】
次に、この素子全体を層間絶縁膜で覆う（図示せず）。そして、公知の技術を用いて、ソース２６およびドレイン２８を露出させるコンタクトホール３０を形成する。図中、３２はコンタクトホール３０の形成後に残留した層間絶縁膜である。その後、コンタクトホール３０には選択タングステン（Ｗ）ＣＶＤ法により、Ｗ埋め込み層３４を形成する。最後に、必要に応じて、金属配線を形成する。ここでは、アルミニウム（Ａｌ）を全面にスパッタ法により形成（図示せず）した後、フォトリソグラフィ、ＲＩＥ装置を用いたエッチングを行い、Ａｌ配線３６を形成する（図４の（Ｃ））。以上のようにして、ＭＦＭＩＳ型のＦＥＴから成る半導体記憶素子を形成する。
【００５８】
このようにして形成した半導体記憶素子は、上側から順に、上部電極膜、強誘電体膜、下部電極膜、ゲート絶縁膜、および半導体基板を具えた構成のＦＥＴ（ここではＭＦＭＩＳ型のＦＥＴ）から成るものであり、その強誘電体膜を、ｃ軸に配向したＢＩＴ膜としたものである。ｃ軸に配向したＢＩＴ膜の比誘電率および残留分極値が小さいため、この素子を動作させた場合、低いゲート電圧で十分な電界が、ＢＩＴ膜から成る強誘電体膜にかかる。その結果、低いゲート電圧で情報の書き込みおよび読み取り等の安定した動作が可能となる。
【００５９】
ここで、有機溶剤溶液中のＢｉとＴｉの比率が、Ｂｉ：Ｔｉ＝４．４：３のものを塗布液として用いて、上述のスピンコート法で形成したＢＩＴ膜のヒステリシス特性を調べた。ただし、ヒステリシス特性測定用の試料として、ｐ型のＳｉ基板に、熱酸化により厚さ２０００ÅのＳｉＯ2 膜を形成し、さらにこのＳｉＯ2 膜上に、スパッタ法により厚さ６００ÅのＰｔ膜を形成したものを下地とし、この下地上にＢＩＴ膜を形成し、さらにこのＢＩＴ膜上に厚さ２０００Åのルテニウム（Ｒｕ）膜を形成したものを用いた。ヒステリシス特性は、Ｐｔ膜およびＲｕ膜を電極とし、ソーヤタワー回路を用いる周知の技術を用いて測定した。ＰｔとＲｕとの間の仕事関数の差を考慮し、実質的な残留分極値を求めると、約１．８（μＣ／ｃｍ2 ）であった。また、比誘電率は６７、抗電界は約１２（ｋＶ／ｃｍ）であった。強誘電体膜として、一般的に用いられているチタン酸鉛（ＰＺＴ）の誘電率は８７５であり、残留分極値は２５．４（μＣ／ｃｍ2 ）であり、抗電界は５７．５（ｋＶ／ｃｍ）である（１９９５年春季応用物理学会講演予稿集第２分冊30p-D-16，ｐ４９２参照）ことから、有機溶剤溶液中のＢｉとＴｉのモル比率が、Ｂｉ：Ｔｉ＝４．４：３のものを塗布液として用いて形成したＢＩＴ膜、すなわちｃ軸に配向したＢＩＴ膜の比誘電率、残留分極値、および抗電界はいずれも十分低いことが理解できる。従って、このＢＩＴ膜を用いたＦＥＴから成る半導体記憶素子の強誘電体膜として用いた場合には、低いゲート電圧で、十分な電界を強誘電体膜にかけることが可能になる。さらに、抗電界が小さいことから、ヒステリシス特性を飽和させるために要するゲート電圧が低くなり、ゲート酸化膜破壊が起こりにくなる。
【００６０】
また、この第１の実施の形態の方法で形成した強誘電体膜２０の表面の平坦さを確認するため、下地上に強誘電体膜２０を形成したものを第１試料とし、また、下地上にＢｉリッチのＢＩＴ膜のみからなる強誘電体膜を形成したものを第２試料として、これら第１および第２試料の表面を、走査型電子顕微鏡（ＳＥＭ）を用いて、２万倍の倍率で写真を撮り、これらを比較した。この結果、この発明に係る第１試料が、第２試料に比べて明らかに平坦であることが確認できた。
【００６１】
図５は、第１試料（図５の（Ａ））および第２試料（図５の（Ｂ））の断面のモデル図である。第１試料は、第２試料と比較して表面が平坦である。このため、この発明の半導体記憶素子の形成方法によって形成された強誘電体膜２０を用いた半導体記憶素子は、その動作時に強誘電体膜の一部に電界集中が起こりにくいことが理解できる。
【００６２】
＜第２の実施の形態＞
第２の実施の形態は、基本的には第１の実施の形態と同様であるが、下部電極膜１８を、上側がＲｕＯ2 （酸化ルテニウム）膜、下側がＲｕ（ルテニウム）膜の２層で構成される膜としてある。
【００６３】
図６の（Ａ）および（Ｂ）は、第２の実施の形態の半導体記憶素子の構成および形成方法を説明するための概略的な断面図（ただし、切り口の図）であり、半導体記憶素子の形成工程の一部を示してある。
【００６４】
多結晶Ｓｉ膜１６を形成する工程までは第１の実施の形態と同様である。その後、多結晶Ｓｉ膜１６上に、スパッタ法により、例えば厚さ５００ÅのＲｕ膜１８ａを形成し、さらにこのＲｕ膜上に、スパッタ法により、例えば厚さ１０００ÅのＲｕＯ2 膜１８ｂを形成する。次に、ＲｕＯ2 膜１８ｂ上に強誘電体膜２０および上部電極膜２２を、第１の実施の形態と同様の方法で順次に形成する（図６の（Ａ））。このように、強誘電体膜２０に酸化膜（ＲｕＯ2 膜１８ｂ）が接しているため、強誘電体膜に酸素を供給して、膜の酸素空孔を補うことができる。この結果、膜疲労を抑制して疲労特性を向上させることができる。また、多結晶Ｓｉ膜１６上にＲｕＯ2 膜を直接形成せずにＲｕ膜１８ａを間に設けるのは、多結晶Ｓｉ膜の酸化を防ぐと共に、多結晶Ｓｉ膜１６とＲｕＯ2 膜との密着性を向上させるためである。
【００６５】
ここで、Ｒｕ膜１８ａおよびＲｕＯ2 膜１８ｂは、第１の実施の形態におけるＰｔ膜のようにイオンミリングで加工する必要がなく、上部電極膜２２、強誘電体膜２０、多結晶Ｓｉ膜１６、およびゲート絶縁膜１４と同様に、塩素系またはフッ素系のエッチングガスを用いてドライエッチングを行うことができる。よって、これらすべての膜１４、１６、１８ａ、１８ｂ、２０（２０ａ、２０ｂ）、２２の膜をすべて同時に、一括してドライエッチングを行う（図６の（Ｂ））。このため、工程が簡易になる。また、イオンミリングでパターンニングする工程を含む方法に比べて微細なパターンを形成することが可能になるため、素子の微細化も期待できる。図中、１８ａｘは残存したＲｕ膜、１８ｂｘは残存したＲｕＯ2 膜を示す。
【００６６】
その他の製造工程や効果等においては、第１の実施の形態と同様であるため、詳細な説明を省略する。
【００６７】
＜第３の実施の形態＞
第３の実施の形態は、第２の実施の形態と同様に、下部電極膜１８を、上側がＲｕＯ2 膜１８ｂ、下側がＲｕ膜１８ａの２層で構成される膜としてあり、この下部電極膜１８と、強誘電体膜２０との間に、化学量論組成のチタン酸ビスマスを含んでなる平坦化用の膜を更に設けてある。これは、Ｒｕ膜およびＲｕＯ2 膜とで構成される下部電極膜は、Ｐｔで構成する下部電極膜と比較すると、実質的に問題がない程度であるが、表面が粗いため、これを緩和する目的で設けるものである。
【００６８】
図７の（Ａ）および（Ｂ）は、第３、および後述する第４の実施の形態の半導体記憶素子の構成および形成方法を説明するための概略的な断面図（ただし、切り口の図）であり、半導体記憶素子の形成工程の一部を示してある。
【００６９】
ここでは、第２の実施の形態に示したようにＲｕ膜１８ａとＲｕＯ2 膜１８ｂとで構成される下部電極膜１８を形成した後、化学量論組成から定まるモル比率のＢＩＴの有機溶剤溶液から成る塗布液を、下部電極膜１８上に塗布し、焼成する。このことにより、ｃ軸には配向していないが、平坦なＢＩＴ膜が形成される。これを平坦化用の膜１９とする。その後、Ｂｉ組成比率の多いＢＩＴを焼成してｃ軸配向のＢＩＴ膜を形成した後、化学量論組成のＢＩＴ膜を１層あるいは数層形成する。ここでは、第１の実施の形態と同様に化学量論組成のＢＩＴ膜を４層形成し、強誘電体膜２０を得た。その後、強誘電体膜２０上に上部電極膜２２を形成する（図７の（Ａ））。次に、第２の実施の形態と同様に、フォトリソグラフィ、ドライエッチングにより、上部電極膜２２、強誘電体膜２０（２０ａ、２０ｂ）、平坦化用の膜１９、下部電極膜１８（１８ａ、１８ｂ）、多結晶Ｓｉ膜１６、およびゲート絶縁膜１４を、すべて同時にパターンニングする（図７の（Ｂ））。図中、１９ｘは、パターンニング済の平坦化用の膜を示す。
【００７０】
このため、下部電極膜１８をＲｕ膜とＲｕＯ2 膜とで構成した場合の、強誘電体膜２０を更に平坦に形成することができる。
【００７１】
その他の製造工程や効果等においては、第１および第２の実施の形態と同様であるため、詳細な説明を省略する。
【００７２】
＜第４の実施の形態＞
第４の実施の形態は、第３の実施の形態の平坦化用の膜１９（１９ｘ）を、ＢＩＴの化学量論組成に対してＴｉの組成比率が多くなっているＢＩＴを含む膜としたものである（以下、この膜をＴｉリッチのＢＩＴ膜ともいう。）。
【００７３】
ここでは、第２および第３の実施の形態に示したようにＲｕ膜１８ａとＲｕＯ2 膜１８ｂとからなる下部電極膜１８を形成した後、Ｔｉ源およびＢｉ源を溶解していて、ＢＩＴの化学量論組成から定まるＢｉに対するＴｉのモル比率より、Ｔｉのモル比率が多くなっている有機溶剤溶液から成る塗布液を、下部電極膜１８上に塗布し、焼成する。このことにより、ｃ軸には配向していないが、平坦なＢＩＴ膜である、平坦化用の膜１９が形成される。その後、Ｂｉ組成比率の多いＢＩＴを焼成してｃ軸配向のＢＩＴ膜を形成した後、化学量論組成のＢＩＴ膜を１層あるいは数層形成する。ここでは、第１の実施の形態と同様に化学量論組成のＢＩＴ膜を４層形成し、強誘電体膜２０を得た。そして、強誘電体膜２０上に上部電極膜２２を形成し（図７の（Ａ））、第２の実施の形態と同様に、フォトリソグラフィ、ドライエッチングにより、上部電極膜２２、強誘電体膜２０（２０ａ、２０ｂ）、平坦化用の膜１９、下部電極膜１８（１８ａ、１８ｂ）、多結晶Ｓｉ膜１６、およびゲート絶縁膜１４を、すべて同時にパターンニングする。
【００７４】
このため、第３の実施の形態と同様に、下部電極膜１８をＲｕ膜とＲｕＯ2 膜とで構成した場合の、強誘電体膜２０を更に平坦に形成することができる。また、この平坦化用の膜をＴｉリッチのＢＩＴ膜としたことにより、強誘電体膜のリーク電流を下げる効果を期待することができる。
【００７５】
その他の製造工程や効果等においては、第１、第２および第３の実施の形態と同様であるため、詳細な説明を省略する。
【００７６】
＜第５の実施の形態＞
第５の実施の形態は、第１の実施の形態のＢＩＴ膜から成る強誘電体膜を、ＢＩＴの化学量論組成に対してＢｉの組成比率が多くなっているＢＩＴを含む複数の層で構成されるＢＩＴ膜とする例につき、図を参照して説明する。図８は、第５の実施の形態の説明における、主要な半導体記憶素子の形成工程の一部の工程を示す概略的な図であり、各工程段階での断面の切り口で示してある。
【００７７】
まず、第１の実施の形態と同様にして、ｎ−Ｓｉ基板１０上に順に、ｐ型ウェル層１２、ゲート絶縁膜１４、多結晶Ｓｉ膜１６、下部電極膜１８まで形成する（図８の（Ａ））。
【００７８】
その後、下部電極膜１８上にＢＩＴを含んでなる強誘電体膜を形成する。この場合、まず、Ｔｉ源およびＢｉ源を溶解していて、ＢＩＴの化学量論組成から定まるＴｉに対するＢｉのモル比率より、Ｂｉのモル比率が多くなっている有機溶剤を用意する。ＢＩＴの化学量論組成から定まるＢｉとＴｉのモル比率はＢｉ：Ｔｉ＝４：３である。この例では、有機溶剤溶液中のＢｉとＴｉのモル比率が、例えばＢｉ：Ｔｉ＝４．４：３である溶液を用いる。また、このモル比率の範囲をＢｉ：Ｔｉ＝４．０８：３〜４．８：３程度とするとｃ軸配向の膜が得られる。この範囲のなかでもＢｉ：Ｔｉ＝４．２４：３〜４．６：３であるのが好ましい。さらに最適であるのはＢｉ：Ｔｉ＝４．４：３である場合である。このような有機溶剤溶液を用いるとｃ軸に配向した強誘電体膜として用いて好適な膜が得られる。また、このような溶液は、（株）高純度化学研究所などから「有機金属分解法（ＭＯＤ法）によるチタン酸ビスマス（ＢＩＴ）形成用の溶液」として所望のＢｉおよびＴｉモル比率で購入することができる。
【００７９】
そして、この溶液を塗布液として用いて、下部電極膜１８上にスピンコートする。塗布液を、下部電極膜１８上に滴下し、その直後にｎ−Ｓｉ基板１０を５００ｒｐｍで１０秒間、さらに２５００ｒｐｍで３０秒間回転させて、塗布膜を形成する。その後、塗布膜から溶剤をとばすために４５０℃で１５分間仮焼成し、さらにＲＴＡを用いて乾燥酸素中、８５０℃で３分間熱処理（本焼成）して結晶化させて、例えば厚さ６００ÅのＢＩＴ膜を形成する。この膜を１層目の膜３０ａとする（図８（Ｂ））。この膜３０ａは、この膜３０ａを構成するＢＩＴのｃ軸が下部電極膜１８の上側表面に対して実質的に垂直に配向しているもの、すなわちｃ軸に配向したＢＩＴ膜である。また、この膜３０ａはＢＩＴの化学量論組成に対してＢｉの組成比率が多くなっているＢＩＴを含んでなる。なお、仮焼成後の膜を、通常の電気炉を用いて乾燥酸素中、８５０℃で３０分間熱処理を行っても同様に、ｃ軸に配向したＢＩＴ膜を形成することができる。
【００８０】
次に上記の塗布液をさらに１層目の膜３０ａ上に滴下してｎ−Ｓｉ基板１０を５００ｒｐｍで１０秒間、さらに２５００ｒｐｍで３０秒間回転させて塗布膜を形成し、４５０℃で１５分間仮焼成した後、ＲＴＡを用いて８５０℃で３分間本焼成を行い、１層目の膜３０ａ上に２層目の膜３０ｂを形成する。同様に、塗布液による塗布膜の形成から仮焼成、本焼成に至る一連の処理をさらに３回行って、３層目、４層目および５層目の膜（３０ｃ、３０ｄおよび３０ｅ）を形成する。これにより、膜厚３０００Å程度のＢＩＴ膜３０を含んでなる、強誘電体膜が得られる（図８（Ｃ））。
【００８１】
その後の工程（強誘電体膜３０上に上部電極膜を形成してから、Ａｌ配線を形成するまで）は第１の実施の形態と同様であるので、ここでは説明を省略する。
【００８２】
この結果、上述したようにしてもＭＦＭＩＳ型のＦＥＴを含んでなる半導体記憶素子を形成することができる。
【００８３】
このような半導体記憶素子は上から順に、上部電極膜、強誘電体膜、下部電極膜、ゲート絶縁膜、および半導体基板を具えた構成のＦＥＴ（ここではＭＦＭＩＳ型のＦＥＴ）を含んでなるものであり、その強誘電体膜をｃ軸に配向したＢＩＴ膜としたものである。ｃ軸に配向したＢＩＴ膜の比誘電率および残留分極値が小さいため、この素子を動作させた場合、低いゲート電圧で十分な電界が、ＢＩＴ膜からなる強誘電体膜にかかる。その結果、低いゲート電圧で情報の書き込みおよび読み取り等の安定した動作が可能となる。
【００８４】
また、有機溶剤溶液中のＢｉとＴｉの比率がＢｉ：Ｔｉ＝４．４：３のものを塗布液として用いたが、この比率がＢｉ：Ｔｉ＝４．０８：３〜４．８：３の範囲であるとき、ｃ軸に配向した膜が得られる。また、この比率がＢｉ：Ｔｉ＝４．２４：３〜４．６：３の範囲にあるとき、実質的にｃ軸に配向した膜で、強誘電体膜として用いて好適である膜が得られる。Ｂｉ：Ｔｉ＝４．６：３〜４．８：３では、強誘電体膜として用いることはできるが、ｃ軸の強度は飽和しているということがＸＲＤ（X-Ray Diffraction method) による分析の結果から確認されている。また、この結果からＢｉ：Ｔｉ＝４．４：３である塗布液を用いて形成される膜が、この素子の強誘電体膜として用いて最適である。
【００８５】
また、この第５の実施の形態の方法で形成した強誘電体膜の表面は、第１の実施の形態の方法で形成した膜と比べると、その平坦性は若干低いが、強誘電体膜として用いるのに何の支障も来さない程度である。また、この実施の形態のように、Ｂｉリッチの塗布液を用いて形成する一種類の膜で強誘電体膜を構成することができるために、製造工程がより簡易となって、素子の形成が容易となる。
【００８６】
また、基本的には第５の実施の形態と同様であるが、下部電極膜１８を、上側がＲｕＯ2 （酸化ルテニウム）膜、下側がＲｕ（ルテニウム）膜の２層で構成される膜としてあってもよい。強誘電体膜を形成する工程およびこの強誘電体膜による効果は第５の実施の形態と同様で、その他の工程および効果は第２の実施の形態と同様であるため、ここでは説明を省略する。
【００８７】
また、下部電極膜１８を、上側がＲｕＯ2 膜、下側がＲｕ膜の２層で構成される膜としてあり、この下部電極膜１８と、強誘電体膜２０との間に、化学量論組成のチタン酸ビスマスを含んでなる平坦化用の膜を更に設けてあってもよい。
【００８８】
また、上記平坦化用の膜を、ＢＩＴの化学量論組成に対してＴｉの組成比率が多くなっているＢＩＴを含んでなる膜としてもよい（以下、この膜をＴｉリッチのＢＩＴ膜ともいう。）。
【００８９】
＜第６の実施の形態＞
第６の実施の形態は、基本的には第１の実施の形態と同様であるが、下部電極膜１８を、上側がＩｒＯ2 （酸化イリジウム）膜、下側がＩｒ（イリジウム）膜の２層で構成される膜としてある。
【００９０】
図９の（Ａ）および（Ｂ）は、第６の実施の形態の半導体記憶素子の構成および形成方法を説明するための概略的な断面図（ただし、切り口の図）であり、半導体記憶素子の形成工程の一部を示してある。
【００９１】
多結晶Ｓｉ膜１６を形成する工程までは第１の実施の形態と同様である。その後、多結晶Ｓｉ膜１６上に、スパッタ法により、例えば厚さ１０００ÅのＩｒ膜１８ｃを形成し、さらにこのＩｒ膜１８ｃ上に、酸素およびアルゴンを含有する雰囲気中で反応性スパッタ法により、例えば厚さ１０００ÅのＩｒＯ2 膜１８ｄを形成する。次に、ＩｒＯ2 膜１８ｄ上に強誘電体膜２０を第１の実施の形態と同様の方法で形成する。続いて強誘電体膜２０上に上部電極膜２２としてここではＩｒＯ2 膜２２ａをスパッタ法を用いて２０００Åの厚さに形成する（図９の（Ａ））。このように、強誘電体膜２０に酸化膜（ＩｒＯ2 膜１８ｄ）が接しているため、強誘電体膜に欠乏しやすい酸素を膜に供給して、膜疲労を抑制することができる。この結果強誘電体膜の疲労特性を向上させることができる。また、多結晶Ｓｉ膜１６上にＩｒＯ2 膜を直接形成せずにＩｒ膜１８ｃを間に設けるのは、多結晶Ｓｉ膜の酸化を防ぐと共に、多結晶Ｓｉ膜１６とＩｒＯ2 膜１８ｄとの密着性を向上させるためである。また、これらのＩｒＯ2 膜１８ｄとＩｒ膜１８ｃとからなる下部電極膜１８は、優れた耐熱性を有している。すなわちこの下部電極膜１８は、例えば強誘電体膜を形成するときのような高温の酸素雰囲気中において安定である。また、下部電極膜１８は強誘電体膜と電極との間の相互拡散を防ぐ特性、すなわち優れたバリア性も有している。また、上部電極膜２２としてＩｒＯ2 膜を用いると、強誘電体を挟む上下の電極は、同じ材料の電極となるため強誘電体ヒステリシスには、両電極間の仕事関数差による影響がなくなる。
【００９２】
さらに、Ｉｒ膜１８ｃおよびＩｒＯ2 膜１８ｄは、第２の実施の形態と同様にして、上部電極膜２２としてのＩｒＯ2 膜２２ａ、強誘電体膜２０、多結晶Ｓｉ膜１６、およびゲート絶縁膜１４とともに、塩素系またはフッ素系のエッチングガスを用いてドライエッチングを行うことができる。よって、これらすべての膜１４、１６、１８ｃ、１８ｄ、２０（２０ａ、２０ｂ）、２２ａの膜をすべて同時に、一括してドライエッチングを行う（図９の（Ｂ））。このため、工程が簡易になる。また、イオンミリングでパターンニングする工程を含む方法に比べて微細なパターンを形成することが可能になるため、素子の微細化も期待できる。図中、１８ｃｘは残存したＩｒ膜、１８ｄｘは残存したＩｒＯ2 膜、および２２ａｘは残存したＩｒＯ2 膜を示す。
【００９３】
その他の製造工程や効果等においては、第１の実施の形態と同様であるため、詳細な説明を省略する。
【００９４】
また、この下部電極膜１８と、強誘電体膜２０との間に、化学量論組成のチタン酸ビスマスを含んでなる平坦化用の膜を更に設けてあってもよいし、この平坦化用の膜を、ＴｉリッチのＢＩＴ膜としてもよい。
【００９５】
また、強誘電体膜２０は、この例ではＢｉリッチの塗布液を用いて得られる下層膜と化学量論組成のＢＩＴから得られる上層膜との合成膜としているが、Ｂｉリッチの塗布液によって得られる膜の単層膜または積層膜としてもよい。
【００９６】
この発明は、例示の形態にのみ限定されるものではないことは明らかである。例えば、上述の第１、第２、第３、第４、第５および第６の実施の形態ではいずれもＭＦＭＩＳ型のＦＥＴで半導体記憶素子を構成しているが、強誘電体膜としてＢＩＴ膜を用いるのが好適な半導体記憶素子であれば、ＭＦＭＩＳ型のものに限らない。
【００９７】
例えば変形例として、この発明をＭＦＩＳ（Metal Ferroelectric Insulator Semiconductor)型のＦＥＴに適用することができる。第１の実施の形態と同様にしてｎ−Ｓｉ基板１０の上側にゲート絶縁膜１４まで（ｎ−Ｓｉ基板１０、ｐ型ウェル層１２およびゲート絶縁膜１４）形成した後、このゲート絶縁膜１４上にＢＩＴ膜４０を強誘電体膜として形成する。ＢＩＴ膜４０は第１の実施の形態のように、Ｂｉリッチの塗布液を用いて得られる下層膜と、化学量論組成のＢＩＴから得られる上層膜との合成膜としてもよいし、第５の実施の形態のようにＢｉリッチの塗布液から得られる膜としてもよい。この後、電極膜４２を形成する（図１０）。この電極膜４２には、第１〜第５の実施の形態の上部電極膜に用いたＲｕ系や、Ｉｒ、ＩｒＯ2 、ＲｅおよびＲｅＯ2 を用いることができる。これによって、上から順に、電極膜、強誘電体膜、ゲート絶縁膜および半導体基板を具えたＭＦＩＳ型のＦＥＴを形成することができる。なお、ゲート絶縁膜１４には、誘電率の高いＴａ2 Ｏ5 やＺｒＯ2 やＣｅＯ2 などを用いることができる。
【００９８】
また上述の各実施の形態では、有機溶剤溶液中のＢｉとＴｉの比率が、Ｂｉ：Ｔｉ＝４．４：３のものを塗布液として用いてＢＩＴ膜を形成した場合について示したが、ＢｉとＴｉの比率が、Ｂｉ：Ｔｉ＝４．０８：３〜４．６：３の範囲のものを塗布液として用いた場合にも、同様に、ｃ軸に配向したＢＩＴ膜が得られることを確認した。また、ここでは、Ｐｔ膜またはＲｕＯ2 膜（Ｒｕ膜とＲｕＯ2 膜）との積層膜上にＢＩＴ膜を形成した場合について示したが、その他、ＩｒＯ2 膜、Ｓｉ膜、およびＳｉＯ2 膜上にＢＩＴ膜を形成した場合にも、同様に、ｃ軸に配向したＢＩＴ膜が得られることを確認した。また、有機溶剤溶液中のＢｉとＴｉの比率が、Ｂｉ：Ｔｉ＝４．２４：３〜４．６：３の範囲のものを塗布液として用いて形成したＢＩＴ膜の比誘電率、残留分極値、および抗電界も十分低いことを確認した。
【００９９】
【発明の効果】
上述した説明からも明らかなように、この発明の半導体記憶素子によれば、上側から順に、上部電極膜、強誘電体膜、下部電極膜、ゲート絶縁膜、および半導体基板を具えた構成の電界効果トランジスタを少なくとも具えた半導体記憶素子において、強誘電体膜を、ｃ軸配向のＢＩＴ膜であって、Ｂｉリッチの下層膜と、化学量論組成のＢＩＴからなる単層または複数の層の上層膜との積層膜で構成されるＢＩＴ膜とした。このため、強誘電体膜の比誘電率および残留分極値が小さくなる。従って、低いゲート電圧で、十分な電界を強誘電体膜にかけることが可能になる。その結果、低いゲート電圧で情報の書き込みおよび読み取り等の安定した動作が可能となる。また、表面が平坦なＢＩＴ膜とすることができるため、その後の形成工程を容易で正確に行うことができる。また、強誘電体膜は平坦であるので電界が均等にかかって、電界集中を防ぐことができる。また、強誘電体膜に接してＲｕＯ2 膜やＩｒＯ2 膜等の酸化膜を設けることによって強誘電体膜の疲労特性の改善を図ることができる。
【０１００】
また、この発明の半導体記憶素子の形成方法によれば、上述の半導体記憶素子を形成するに当たり、または、半導体基板にゲート絶縁膜、および下部電極膜を順次に形成してなる下地上に、強誘電体膜および上部電極膜を順次に形成して半導体記憶素子を形成するに当たり、強誘電体膜を次のような工程を含んで形成する。まず、Ｔｉ源およびＢｉ源を溶解していて、ＢＩＴの化学量論組成から定まるＴｉに対するＢｉのモル比率より、Ｂｉのモル比率が多くなっている有機溶剤溶液から成る第１塗布液を用いて下層膜を形成する。次に、Ｔｉ源およびＢｉ源を溶解していて、化学量論組成から定まるモル比率のＢＩＴの有機溶剤溶液から成る第２塗布液を用いて、この第２塗布液を、下層膜上に、塗布した後に焼成することを１回または複数回繰り返すことにより、上層膜を形成する。このため、ＢＩＴ膜であって、この膜を構成するＢＩＴのｃ軸が下部電極膜の上側表面に対して実質的に垂直に配向しているものを強誘電体膜とするＦＥＴを含んで成る半導体記憶素子を簡易に形成することができる。すなわち、低いゲート電圧で、十分な電界を強誘電体膜にかけることが可能なＭＦＭＩＳ型のＦＥＴを含んで成る半導体記憶素子を簡易に形成することができる。その上、ＢＩＴ膜の表面を平坦に形成することができるため、その後のＦＥＴの形成工程も容易で正確に行うことができる。また、ＢＩＴ膜は平坦であるために、膜の一部に電界集中が生じるのを防ぐことができる。
【０１０１】
また、強誘電体膜を、次のような工程を含んで形成する。まずＴｉ源およびＢｉ源を溶解していて、ＢＩＴの化学量論組成から定まるＴｉに対するＢｉのモル比率より、Ｂｉのモル比率が多くなっている有機溶剤溶液からなる塗布液を用いて、この塗布液を、下部電極膜上に塗布した後に焼成することを１回または複数回繰り返すことによりｃ軸配向のＢＩＴ膜を形成する。このため、より容易に強誘電体膜を形成することができる。したがって、このような強誘電体膜を有するＦＥＴを含んでなる半導体記憶素子を、より簡易に形成することができる。
【図面の簡単な説明】
【図１】（Ａ）〜（Ｄ）は、第１の実施の形態の説明に供する半導体記憶素子の製造工程を示す概略的な断面図である。
【図２】（Ａ）〜（Ｃ）は、図１に続く、第１の実施の形態の説明に供する半導体記憶素子の製造工程を示す概略的な断面図である。
【図３】（Ａ）〜（Ｃ）は、図２に続く、第１の実施の形態の説明に供する半導体記憶素子の製造工程を示す概略的な断面図である。
【図４】（Ａ）〜（Ｃ）は、図３に続く、第１の実施の形態の説明に供する半導体記憶素子の製造工程を示す概略的な断面図である。
【図５】（Ａ）および（Ｂ）は、第１の実施の形態の強誘電体膜の表面の平坦さを説明するためのモデル図である。
【図６】（Ａ）および（Ｂ）は、第２の実施の形態の説明に供する概略的な断面図である。
【図７】（Ａ）および（Ｂ）は、第３および第４の実施の形態の説明に供する概略的な断面図である。
【図８】（Ａ）〜（Ｃ）は、第５の実施の形態の説明に供する概略的な断面図である。
【図９】（Ａ）および（Ｂ）は、第６の実施の形態の説明に供する概略的な断面図である。
【図１０】この発明の変形例の説明に供する概略的な断面図である。
【符号の説明】
１０：ｎ−Ｓｉ基板
１２：ｐ型ウェル層
１４：ゲート絶縁膜
１４ｘ：（残存した）ゲート絶縁膜
１６：多結晶Ｓｉ膜
１６ｘ：（残存した）多結晶Ｓｉ膜
１８：下部電極膜
１８ｘ：（残存した）下部電極膜
１８ａ：Ｒｕ膜
１８ｂ：ＲｕＯ2 膜
１８ｃ：Ｉｒ膜
１８ｄ：ＩｒＯ2 膜
１９：平坦化用の膜
１９ｘ：（残存した）平坦化用の膜
２０：強誘電体膜
２０ｘ：（残存した）強誘電体膜
２０ａ：下層膜
２０ａｘ：（残存した）下層膜
２０ｂ：上層膜
２０ｂｘ：（残存した）上層膜
２２：上部電極膜
２２ａ：ＩｒＯ2 膜
２２ｘ：（残存した）上部電極膜
２４：ＳｉＯ2 膜
２４ｘ：パターンニング用のマスク
３０，４０：ＢＩＴ膜、強誘電体膜
４２：電極膜
【発明の属する技術分野】
この発明は、半導体記憶素子、および半導体記憶素子の形成方法に関する。
【０００２】
【従来の技術】
強誘電体を用いた半導体記憶素子の一例として、ＭＦＭＩＳ型の電界効果トランジスタ（ＦＥＴ）が文献：「ISSC95Feb.1995 Single-Transistor Ferroelectoric Memory Cell T.Nakamura et.al」に開示されている。この素子は、上側から順に、上部電極膜（金属膜）、強誘電体膜、下部電極膜（金属膜）、ゲート絶縁膜、および半導体基板（シリコン基板）を具えた構造の半導体記憶素子である。以下に、ＦＥＴをＮチャネル型として、この素子の動作を説明する。ＦＥＴの上部電極膜（コントロールゲートともいう。）に、強誘電体を分極反転するのに十分な正のゲート電圧Ｖを一旦印加した後、再びゲート電圧を０にする。このようにゲート電圧を印加すると、強誘電体の残留分極により下部電極膜（フローティングゲートともいう。）に電荷が発生し、そのためチャネル部に反転層が形成され、よってＦＥＴはオン（ｏｎ）状態となる。逆に、上部電極膜に負のゲート電圧−Ｖを一旦印加した後、再びゲート電圧を０にする。このとき、強誘電体は正のゲート電圧を印加した場合とは逆方向に分極反転するため、強誘電体の残留分極によりチャネル部に反転層が形成されず、よってＦＥＴはオフ（ｏｆｆ）状態となる。従って、ゲート電圧が０のときに、ＦＥＴを選択的にｏｎ状態またはｏｆｆ状態にできるため、ＦＥＴのソース・ドレイン間の電流を検出することにより、一旦メモリされたデータの読み出しを行なうことができる。
【０００３】
【発明が解決しようとする課題】
しかしながら、このような構造の素子では、強誘電体膜とゲート絶縁膜とで容量が直列に接続した積層コンデンサーを構成している。強誘電体膜の比誘電率はゲート絶縁膜の比誘電率よりも大きいので、強誘電体膜による容量がゲート絶縁膜による容量よりも大きくなり、従って、強誘電体膜に十分な電界がかからなくなるおそれがある。強誘電体膜に十分な電界がかからないと、強誘電体の分極や分極反転が十分ではなくなり、従ってこの半導体記憶素子に対する情報の書き込みや、情報の読み取りが十分に行えないこととなる。強誘電体膜に十分な電界を与える目的で、上部電極膜に印加するゲート電圧を大きくすると、ゲート絶縁膜に電界がかかりすぎて、ゲート絶縁膜が絶縁破壊を起こすおそれがある。また、強誘電体膜に対して分極反転させることを繰り返しおこなっていくうちに、分極量が減少するという膜疲労が強誘電体膜に生じる。この膜疲労の発生は強誘電体膜に発生している酸素空孔が原因であると考えられている。
【０００４】
従って、低いゲート電圧で情報の書き込みおよび読み取りを行なえる電界効果トランジスタ（ＦＥＴ）から成る半導体記憶素子の出現が望まれていた。また、このような半導体記憶素子を簡易に形成する方法の出現が望まれていた。さらに、強誘電体膜の疲労を抑制することのできる半導体記憶素子の出現が望まれていた。
【０００５】
【課題を解決するための手段】
そこで、この出願に係る発明者は、上部電極膜へ印加するゲート電圧を大きくしなくても、情報の書き込みおよび読み取りが十分に行なえるようなＭＦＭＩＳ型のＦＥＴを形成することが出来るかどうかの検討を始めたところ、次のような３つの知られた事実関係を上手に組み合わせれば、比誘電率および残留分極値の小さい強誘電体膜を具えたＭＦＭＩＳ型のＦＥＴを形成することができ、よってこのＦＥＴを半導体記憶素子として用いることが出来るという結論に達した。
【０００６】
▲１▼低いゲート電圧で十分な電界を強誘電体膜にかけるためには、強誘電体膜の比誘電率を小さくすれば良いこと。
【０００７】
▲２▼低いゲート電圧で十分な電界を強誘電体膜にかけるためには、強誘電体膜の残留分極値を小さくすれば良いこと。
【０００８】
▲３▼チタン酸ビスマス膜（以下、ＢＩＴ膜と称する場合がある。）は、結晶の配向により比誘電率および残留分極値が大きく変化し、特にＢＩＴ膜を構成するチタン酸ビスマス（以下、ＢＩＴと称する場合がある。）のｃ軸が電極の表面に対して垂直に配向している場合、比誘電率および残留分極値が小さくなること。
【０００９】
したがって、ＢＩＴのｃ軸が電極の表面に対して垂直に配向した膜（以下、ｃ軸配向のＢＩＴ膜ともいう。）を強誘電体膜として用いることが考えられる。
【００１０】
また、この出願に係る発明者は、このＢＩＴ膜の構成を工夫することにより、膜表面を平坦にできることも確認した。まず、ＢＩＴの化学量論組成に対してＢｉの組成比率が多くなっているＢＩＴからなる膜（以下、ＢｉリッチのＢＩＴ膜と称することがある。）、すなわちｃ軸配向のＢＩＴ膜を下層膜として下部電極膜上に設けておく。化学量論組成のＢＩＴを含んでなる膜を、下部電極膜上にそのまま設けたものはｃ軸配向のＢＩＴ膜とはならない。しかし、上述の下層膜、すなわちｃ軸配向のＢｉリッチのＢＩＴ膜の上に、化学量論組成のＢＩＴを含んでなる上層膜を設けると、膜全体がｃ軸配向のＢＩＴ膜となる。また、化学量論組成のＢＩＴを含んでなる膜は、ＢｉリッチのＢＩＴ膜と比較して平坦に形成することができる。このため、ｃ軸配向で、しかも表面が平坦なＢＩＴ膜を強誘電体膜として得ることができる。ＢＩＴ膜の表面が平坦であると、このＢＩＴ膜を設けた後のＦＥＴの形成工程、具体的にはリソグラフィ工程でのパターンニングが容易で正確になる。また、ＢＩＴ膜に凹凸が少なくなると、ＦＥＴを動作させるときにＢＩＴ膜の薄い部分にのみ電界集中が起こるのを防ぐこともできる。
【００１１】
このため、この発明の半導体記憶素子によれば、上側から順に、上部電極膜、強誘電体膜、下部電極膜、ゲート絶縁膜、および半導体基板を具えた構成の電界効果トランジスタを少なくとも具えた半導体記憶素子において、
前記強誘電体膜を、次の１）〜３）で構成される膜としたことを特徴とする。
１）ＢＩＴ膜である。
２）この膜を構成するＢＩＴのｃ軸が、下部電極膜の上側表面に対して実質的に垂直に配向している（ｃ軸配向のＢＩＴ膜である）。
３）ＢＩＴの化学量論組成に対してビスマス（Ｂｉ）の組成比率が多くなっているＢＩＴを含む下層膜と、化学量論組成のＢＩＴを含む単層または複数の層の上層膜との積層膜で構成されるＢＩＴ膜である。
【００１２】
この発明の半導体記憶素子によれば、強誘電体膜をＢＩＴ膜で構成してあって、このＢＩＴ膜を構成するチタン酸ビスマスのｃ軸が下部電極膜の上側表面に対して実質的に垂直に配向しているので、強誘電体膜の比誘電率および残留分極値が小さくなる。従って、低いゲート電圧で、十分な電界を強誘電体膜にかけることが可能になり、このため、低いゲート電圧で情報の書き込みおよび読み取りが可能となる。なお、ＢＩＴは化学量論組成のとき、Ｂｉ4 Ｔｉ3 Ｏ12と表される。
【００１３】
また、このＢＩＴ膜は、ＢｉリッチのＢＩＴ膜と、化学量論組成のＢＩＴを含む単層または複数の層の上層膜との積層膜で構成されるＢＩＴ膜である。このため、表面が平坦なＢＩＴ膜とすることができる。したがって、これら下層膜と上層膜とで構成されるＢＩＴ膜とすることにより、ｃ軸配向であって、しかも平坦な膜とすることができる。なお、上層膜は、膜厚等を考慮して、単層および複数の層のいずれか好適なものとすることができる。
【００１４】
次に、この発明の第１の半導体記憶素子の形成方法によれば、上述の半導体記憶素子を形成するに当たり、次のａ）およびｂ）の工程を含むことを特徴とする。
【００１５】
ａ）チタン（Ｔｉ）源およびビスマス（Ｂｉ）源を溶解していて、ＢＩＴの化学量論組成から定まるＴｉに対するＢｉのモル比率より、Ｂｉのモル比率が多くなっている有機溶剤溶液から成る第１塗布液を用いて前記下層膜を形成する。
【００１６】
ｂ）Ｔｉ源およびＢｉ源を溶解していて、化学量論組成から定まるモル比率のＢＩＴの有機溶剤溶液から成る第２塗布液を用いて、この第２塗布液を、下層膜上に、塗布した後に焼成することを１回または複数回繰り返すことにより、前記上層膜を形成する。
【００１７】
次に、この発明の第２の半導体記憶素子の形成方法によれば、半導体基板にゲート絶縁膜、および下部電極膜を順次に形成してなる下地上に、強誘電体膜および上部電極膜を順次に形成して半導体記憶素子を形成するに当たり、
前記強誘電体膜の形成は、次のイ）およびロ）の工程を含むことを特徴とする。
【００１８】
イ）チタン源およびビスマス源を溶解していて、チタン酸ビスマスの化学量論組成から定まるチタンに対するビスマスのモル比率より、ビスマスのモル比率が多くなっている有機溶剤溶液から成る第１塗布液を用いて下層膜を形成する。
【００１９】
ロ）チタン源およびビスマス源を溶解していて、化学量論組成から定まるモル比率のチタン酸ビスマスの有機溶剤溶液から成る第２塗布液を用いて、該第２塗布液を、前記下層膜上に、塗布した後に焼成することを１回または複数回繰り返すことにより、上層膜を形成する。
【００２０】
上述のこの発明の第１および第２の半導体記憶素子の形成方法において、前記下層膜を形成することにより、下層膜およびこの上に形成する上層膜を、ｃ軸配向のＢＩＴ膜とすることができる。また、上述の上層膜は、化学量論組成から定まるモル比率のＢＩＴの有機溶剤溶液から成る第２塗布液を用いて下層膜の上に形成するため、ｃ軸配向でしかも平坦なＢＩＴ膜を形成することができる。
【００２１】
ここで有機溶剤溶液とは、溶媒を有機溶剤とする溶液のことである。また、Ｔｉ源およびＢｉ源として、有機溶剤に可溶な任意好適なＴｉ化合物およびＢｉ化合物を用い得る。
【００２２】
このようなこの発明の第１および第２の半導体記憶素子の形成方法によれば、ＢＩＴ膜であって、この膜を構成するＢＩＴのｃ軸が下部電極膜の上側表面に対して実質的に垂直に配向しているものを強誘電体膜とするＦＥＴを含んで成る半導体記憶素子を簡易に形成することができる。すなわち、低いゲート電圧で、十分な電界を強誘電体膜にかけることが可能なＭＦＭＩＳ型のＦＥＴを含んで成る半導体記憶素子を簡易に形成することができる。その上、ＢＩＴ膜の表面を平坦に形成することができるため、その後のＦＥＴの形成工程も容易で正確に行うことができ、強誘電体膜であるＢＩＴ膜の一部に電界集中が生じるのを防ぐことができる。
【００２３】
また、この発明に係る発明者は、鋭意研究を重ねた結果、ｃ軸配向のＢｉリッチのＢＩＴ膜を含む下層膜と、化学量論組成のＢＩＴを含む上層膜とで構成される強誘電体膜より若干平坦性は劣るが、ｃ軸配向で、半導体素子に十分用いることのできる強誘電体膜をＢｉリッチのＢＩＴ膜で形成できることを見いだした。ＢｉリッチのＢＩＴ膜で強誘電体膜を形成することができれば、工程数は減少して、より容易な製造が可能となる。
【００２４】
このため、この発明の半導体記憶素子によれば、上側から順に、上部電極膜、強誘電体膜、下部電極膜、ゲート絶縁膜、および半導体基板を具えた構成の電界効果トランジスタを少なくとも具えていて、上記強誘電体膜を、次の１）〜３）で構成される膜としたことを特徴とする。
１）ＢＩＴ膜である。
２）この膜を構成するＢＩＴのｃ軸が前記下部電極膜の上側表面に対して実質的に垂直に配向している。
３）ＢＩＴの化学量論組成から定まるＴｉに対するＢｉのモル比率よりＢｉの組成比率が多くなっているＢｉＴを含む単層または複数の層で構成される膜である。
【００２５】
この発明の半導体記憶素子によれば、強誘電体膜をＢＩＴ膜で構成してあって、このＢＩＴ膜を構成するＢＩＴのｃ軸が下部電極膜の上側表面に対して実質的に垂直に配向しているので、強誘電体膜の比誘電率および残留分極値が小さくなる。したがって低いゲート電圧で、十分な電界を強誘電体膜にかけることが可能になり、このため、低いゲート電圧で情報の書き込みおよび読み取りが可能となる。なお、ＢＩＴは化学量論組成のとき、Ｂｉ4 Ｔｉ3 Ｏ12と表される。
【００２６】
また、このＢＩＴ膜は、ＢｉリッチのＢＩＴ膜を含む、単層または複数の層で構成されるＢＩＴ膜である。この膜は、ＢｉリッチのＢＩＴ膜を含む下層膜と化学量論組成のＢＩＴ膜を含む上層膜とで構成される膜よりは、平坦性は若干低いが、半導体記憶素子の強誘電体膜として用いることのできる程度に表面が平坦な膜となる。したがって、強誘電体膜をこれら単層あるいは複数の層で構成されるＢＩＴ膜とすることにより、ｃ軸配向であって、しかも平坦な膜とすることができる。なお、強誘電体膜として用いるのに膜厚等を考慮して、単層または複数の層のいずれか好適なものとすることができる。
【００２７】
また、好ましくは半導体記憶素子において、下部電極膜をＰｔ（白金）膜とするのがよい。
【００２８】
下部電極膜にＰｔを用いることによって、半導体記憶素子の形成工程における、例えば酸素雰囲気中の高温処理などに耐え得る、すなわち耐熱性および耐酸化性に優れた電極にすることができる。
【００２９】
また、好ましくは、下部電極膜を、上側がＲｕＯ2 （酸化ルテニウム）膜、下側がＲｕ（ルテニウム）膜の２層で構成される膜とするのがよい。
【００３０】
このＲｕＯ2 膜は導電性酸化膜として強誘電体膜に接するため、強誘電体膜に欠乏しやすい酸素を補って、膜疲労を抑制し、強誘電体膜の疲労特性を向上させることができると考えられる。また、この２層による膜を用いると、半導体記憶素子を形成するときに、下部電極膜以外の膜と同時に一括してエッチング加工することができる。
【００３１】
また、好ましくは、下部電極膜を、上側がＲｕＯ2 （酸化ルテニウム）膜、下側がＲｕ（ルテニウム）膜の２層で構成される膜としたとき、下部電極膜とチタン酸ビスマス膜との間に、化学量論組成のチタン酸ビスマスを含んでなる平坦化用の膜を更に設けるのがよい。
【００３２】
この化学量論組成のＢＩＴを含んでなる膜によって、ＲｕＯ2 膜とＲｕ膜とで構成される下部電極膜の表面を平坦にすることができる。したがって下部電極膜の上側に設ける強誘電体膜をより平坦に形成することができる。
【００３３】
また、好ましくは、下部電極膜を、上側がＲｕＯ2 （酸化ルテニウム）膜、下側がＲｕ（ルテニウム）膜の２層で構成される膜としたとき、前記下部電極膜と前記チタン酸ビスマス膜との間に、チタン酸ビスマスの化学量論組成に対してチタンの組成比率が多くなっているチタン酸ビスマスを含んでなる、平坦化用の膜を更に設けるのがよい。
【００３４】
この膜によって、下部電極膜の表面を平坦にすることができて、その上に設ける強誘電体膜をより平坦に形成することができる。また、この平坦化用の膜をＴｉの組成比率が多くなっているＢＩＴを含んでなる膜としたために、強誘電体膜のリーク電流を下げる効果を期待することができる。
【００３５】
次に、上述した、上側から順に、上部電極膜、強誘電体膜、下部電極膜、ゲート絶縁膜、および半導体基板を具えた構成の電界効果トランジスタを少なくとも具えた半導体記憶素子の、強誘電体膜を、チタン酸ビスマス膜であって、この膜を構成するチタン酸ビスマスのｃ軸が前記下部電極膜の上側表面に対して実質的に垂直に配向していて、チタン酸ビスマスの化学量論組成から定まるチタンに対するビスマスのモル比率よりビスマスの組成比率が多くなっているチタン酸ビスマスを含む単層または複数の層で構成される当該チタン酸ビスマス膜とする半導体記憶素子を形成する方法は、チタン源およびビスマス源を溶解していて、前記チタン酸ビスマスの化学量論組成から定まるチタンに対するモル比率より、ビスマスのモル比率が多くなっている有機溶剤溶液からなる塗布液を用いて、該塗布液を、前記下部電極膜上に塗布した後に焼成することを１回または複数回繰り返すことにより、前記チタン酸ビスマス膜を形成する工程を含むのがよい。
【００３６】
また、半導体基板にゲート絶縁膜、および下部電極膜を順次に形成してなる下地上に、強誘電体膜および上部電極膜を順次に形成して半導体記憶素子を形成する方法のうち、強誘電体膜を形成する方法は、チタン源およびビスマス源を溶解していて、チタン酸ビスマスの化学量論組成から定まるチタンに対するモル比率より、ビスマスのモル比率が多くなっている有機溶剤溶液からなる塗布液を用いて、該塗布液を、前記下部電極膜上に塗布した後に焼成することを１回または複数回繰り返すことにより、前記チタン酸ビスマス膜を形成する工程を含むのがよい。
【００３７】
このような半導体素子の形成方法によれば、ＢＩＴ膜であって、この膜を構成するＢＩＴのｃ軸が下部電極膜の上側表面に対して実質的に垂直に配向している膜を強誘電体膜を工程数をより少なくすることができる。このため上記のような強誘電体膜を有するＦＥＴを含んでなる半導体記憶素子を容易に形成することができる。すなわち、低いゲート電極で、十分な電界を強誘電体膜にかけることが可能なＭＦＭＩＳ型のＦＥＴを含んでなる半導体記憶素子を簡易に形成することができる。その上、ＢＩＴ膜の表面を平坦に形成することができるため、その後の形成工程も容易で正確に行うことができ、ＢＩＴ膜の一部に電界集中が生じるのを防ぐことができる。
【００３８】
また、好ましくは、半導体記憶素子において、下部電極膜を、上側がＩｒＯ2 （酸化イリジウム）膜、下側がＩｒ（イリジウム）膜の２層で構成される膜とするのがよい。
【００３９】
このＩｒＯ2 膜は導電性酸化膜として強誘電体膜に接するため、ＲｕＯ2 膜と同様に強誘電体膜に欠乏しやすい酸素を膜に補って、膜疲労を抑制して疲労特性を向上させることができると考えられる。また、この２層による膜を用いると、半導体記憶素子を形成するときに、下部電極膜以外の膜と同時に一括してエッチング加工することができる。さらにこの２層の膜で構成される電極膜を用いることによって、半導体記憶素子の形成工程における、例えば高温の酸素雰囲気中の処理などに耐え得る、すなわち耐熱性に優れた電極（膜）が得られる。また、強誘電体膜と電極との間の相互拡散を防ぐ、すなわちバリア性に優れた電極が得られる。
【００４０】
また、好ましくは、半導体記憶素子において、下部電極膜を、上側がＩｒＯ2 （酸化イリジウム）膜、下側がＩｒ（イリジウム）膜の２層で構成される膜としたとき、上部電極膜を、ＩｒＯ2 （酸化イリジウム）膜とするのがよい。
【００４１】
これにより、強誘電体膜を挟む上下の電極は同じ材料（ＩｒＯ2 ）の電極となるため強誘電体ヒステリシスには、両電極間の仕事関数差による影響がなくなる。
【００４２】
また、半導体記憶素子において、下部電極膜を、上側がＩｒＯ2 （酸化イリジウム）膜、下側がＩｒ（イリジウム）膜の２層で構成される膜としたとき、下部電極膜と前記チタン酸ビスマス膜との間に、化学量論組成のチタン酸ビスマスを含んでなる平坦化用の膜、あるいは、チタン酸ビスマスの化学量論組成に対してチタンの組成比率が多くなっているチタン酸ビスマスを含んでなる、平坦化用の膜を更に設けてもよい。
【００４３】
これらの平坦化用の膜を設けることにより下部電極膜の表面を平坦にすることができる。したがって下部電極膜の上側に設ける強誘電体膜をより平坦に形成することができる。
【００４４】
また、このようなＩｒＯ2 膜とＩｒ膜とからなる下部電極膜の上に形成する強誘電体膜は、Ｂｉリッチの塗布液を用いて得られるＢＩＴを含む下層膜と化学量論組成のＢＩＴを含んで得られる上層膜とで構成される膜としてもよいし、ＢｉリッチのＢＩＴ膜の単層または複数の層で構成される膜としてもよい。
【００４５】
【発明の実施の形態】
以下、図面を参照してこの出願の発明の実施の形態について説明する。以下の説明中で挙げる使用材料およびその量、処理時間、処理温度、膜厚などの数値的条件は、これら発明の範囲内の好適例にすぎない。従って、これらの発明は、これら条件にのみ限定されるものではない。また、図において、断面を示すハッチング等は一部分を除き省略してある。
【００４６】
＜第１の実施の形態＞
図１〜図４は、ＭＦＭＩＳ型のＦＥＴを含んで成る半導体記憶素子の、第１の実施の形態における、製造工程を示す概略的な断面図（ただし、切り口の図）である。なお、ここでは半導体記憶素子の活性領域に相当する部分のみを示している。
【００４７】
ＭＦＭＩＳ型のＦＥＴを含んで成る半導体記憶素子を形成する場合、先ず、ｎ型のシリコン基板（以下、ｎ−Ｓｉ基板と称する場合がある。）１０の所定領域に、公知の技術を用いてＳｉＯ2 から成るフィールド酸化膜を形成する（図示せず）。フィールド酸化膜が設けられていないｎ−Ｓｉ基板１０の表面を通して、ｐ型不純物をイオン注入する。ｐ型不純物には、これに限らないがボロン（Ｂ）を用いることが出来る。その後、高温熱処理によりｐ型不純物を拡散し、ｐ型ウェル層１２を形成する。次に、ｐ型ウェル層１２上に、ＳｉＯ2 から成るゲート絶縁膜（ゲート酸化膜）１４を、例えば、熱酸化により、厚さ６０Å程度に形成する。熱酸化には、これに限らないが急速加熱装置（以下、ＲＴＡと称する場合がある。）を用いることが出来る。次に、フィールド酸化膜およびゲート絶縁膜１４上に、多結晶Ｓｉ膜１６を、ＳｉＨ4 （モノシラン）ガスおよびＰＨ3 （ホスフィン）ガスを用いた減圧ＣＶＤ法により、厚さ２０００Å程度形成した後、８５０℃の温度でリンを４×１０20イオンｃｍ-3程度拡散させて、多結晶Ｓｉ膜１６の導電性を得る。次に、この多結晶Ｓｉ膜１６上に、スパッタ法により、厚さ１０００Å程度のＰｔ膜を形成し、これを下部電極膜１８とする（図１の（Ａ））。
【００４８】
次に、下部電極膜１８上に、ＢＩＴ膜から成る強誘電体膜２０を形成する。この場合、まず、Ｔｉ源およびＢｉ源を溶解していて、ＢＩＴの化学量論組成から定まるＴｉに対するＢｉのモル比率より、Ｂｉのモル比率が多くなっている有機溶剤溶液を用意する。ＢＩＴの化学量論組成から定まるＢｉとＴｉとのモル比率は、Ｂｉ：Ｔｉ＝４：３である。このため、有機溶剤溶液中のＢｉとＴｉのモル比率が、例えばＢｉ：Ｔｉ＝４．４：３のものはここでの有機溶剤溶液として適当である。また、このモル比率の範囲をＢｉ：Ｔｉ＝４．０８：３〜４．８：３程度とすると、ｃ軸に配向したＢＩＴ膜が得られる。また、ｃ軸配向の、より好ましいＢＩＴ膜を得るには、モル比率の範囲をＢｉ：Ｔｉ＝４．２４：３〜４．６：３とするのが良い。このような溶液は、（株）高純度化学研究所などから、「有機金属分解法（ＭＯＤ法と称する場合がある。）によるチタン酸ビスマス（ＢＩＴ）形成用の溶液」として所望のＢｉおよびＴｉモル比率で購入することが出来る。
【００４９】
そして、この溶液を第１塗布液として用いて、下部電極膜１８上にスピンコートする。そのため、この第１塗布液を、下部電極膜１８上に滴下し、その直後に、ｎ−Ｓｉ基板１０を５００ｒｐｍで１０秒間、さらに２５００ｒｐｍで３０秒間回転させて塗布膜を形成する。その後、塗布膜から溶剤をとばすために、４５０℃で１５分間仮焼成し、さらにＲＴＡを用いて乾燥酸素中、８５０℃で３分間熱処理（本焼成）して結晶化させ、例えば厚さ６００ÅのＢＩＴ膜、すなわち下層膜２０ａを形成する（図１の（Ｂ））。下層膜２０ａは、この膜を構成するＢＩＴのｃ軸が下部電極膜１８の上側表面に対して実質的に垂直に配向しているもの、すなわちｃ軸に配向したＢＩＴ膜である。また、この膜は、ＢＩＴの化学量論組成に対してＢｉの組成比率が多くなっているＢＩＴを含んでなる。なお、仮焼成後の膜を、通常の電気炉を用いて乾燥酸素中、８５０℃で３０分間熱処理しても同様に、ｃ軸に配向したＢＩＴ膜を形成することができる。
【００５０】
次に、Ｔｉ源およびＢｉ源を溶解していて、化学量論組成から定まるモル比率のＢＩＴの有機溶剤溶液から成る第２塗布液を用意する。そして、この第２塗布液を下層膜２０ａ上にスピンコートする。そのためこの第２塗布液を下層膜２０ａ上に滴下してｎ−Ｓｉ基板１０を５００ｒｐｍで１０秒間、さらに２５００ｒｐｍで３０秒間回転させて塗布膜を形成し、４５０℃で１５分間仮焼成した後、ＲＴＡを用いて８５０℃で３分間本焼成を行い、１層目の上層膜２０ｂ1 を形成する（図１の（Ｃ））。この、第２塗布液による塗布膜の形成から、仮焼成、本焼成に至る処理を更に３回、トータル４回行い、２層目、３層目、および４層目の上層膜２０ｂ2 、２０ｂ3 、および２０ｂ4 を形成する。これにより、膜厚３０００Å程度のＢＩＴ膜、すなわち上層膜２０ｂを形成する（図１の（Ｄ））。この下層膜２０ａと上層膜２０ｂとを合わせて、強誘電体膜２０と称する。以下の図で、膜２０ｂ1 、２０ｂ2 、２０ｂ3 、および２０ｂ4 を、上層膜２０ｂのみで省略して示す（図２の（Ａ））。
【００５１】
次に、強誘電体膜２０上に、Ｒｕ膜から成る上部電極膜２２を形成する（図２の（Ｂ））。この場合、強誘電体膜２０上に、スパッタ法により、例えば厚さ２０００Åの上部電極膜２２を形成する。
【００５２】
次に、上部電極膜２２上に、これらの膜２０ａ、２０ｂおよび２２のパターンニング用のマスクとするために、ＳｉＯ2 膜２４を形成（図２の（Ｃ））した後、レジストを塗布し、フォトリソグラフィ技術を用いて、所望のＦＥＴサイズのレジストパターンを形成する（図示せず）。そして、このレジストパターンをマスクとして、ＳｉＯ2 膜２４に対してエッチング処理を行い、不要部分を除去することにより、パターンニング用のマスク２４ｘを得る。その後このパターンニング用のマスク２４ｘに合わせて、下層膜２０ａ、上層膜２０ｂ、および上部電極膜２２の不要部分を、エッチング処理により除去する（図３の（Ａ））。この場合、これらの膜２０ａ、２０ｂ、および２２の不要部分を、エッチングガスとして塩素系またはフッ素系のガスを用いたドライエッチングにより、除去する。エッチングには、これに限らないが反応性イオンエッチング装置（以下、ＲＩＥ装置と称する場合がある。）を用いることが出来る。特に、マグネトロン型のＲＩＥ装置を用いた場合、エッチング速度が向上する。なお、図中、２０ａｘはエッチング済の、残存した下層膜、２０ｂｘはエッチング済の、残存した上層膜、２０ｘはエッチング済の、残存した強誘電体膜、２２ｘはエッチング済の、残存した上部電極膜をそれぞれ示している。
【００５３】
次に、エッチング済の膜である２０ａｘ、２０ｂｘ、２２ｘをマスクとして、、イオンミリングによりＰｔ膜からなる下部電極膜１８の不要部分を除去し、所望の形状にパターンニングする（図３の（Ｂ））。図中、１８ｘはパターンニング済の、残存した下部電極膜を示す。また、このとき、パターンニング用のマスク２４ｘはエッチングにより削られて薄くなっている。
【００５４】
次に、これらの膜１８ｘ、２０ａｘ、２０ｂｘ、２２ｘをマスクとして、ゲート絶縁膜１４および多結晶Ｓｉ膜１６の不要部分を、ＲＩＥ装置を用いて、塩素系またはフッ素系のガスによるドライエッチングを行い、除去する。このとき、パターンニング用のマスク２４ｘは、完全に除去される（図３の（Ｃ））。図中、１４ｘはエッチング済の、残存したゲート絶縁膜、１６ｘはエッチング済の、残存した多結晶Ｓｉ膜である。
【００５５】
次に、この素子全体を低温ＣＶＤ酸化膜（以下、ＬＴＯと称する場合がある。）で覆う（図示せず）。そして、このＬＴＯを異方性エッチングして、ＳｉＯ2 から成るサイドウォール２６を形成する（図４の（Ａ））。異方性エッチングには、これに限らないがＲＩＥ装置を用いることが出来る。
【００５６】
次に、ｎ型不純物をイオン注入してソース２８ａおよびドレイン２８ｂを形成する（図４の（Ｂ））。ｎ型不純物には、これに限らないがヒ素（Ａｓ）またはアンチモン（Ｓｂ）を用いることが出来る。
【００５７】
次に、この素子全体を層間絶縁膜で覆う（図示せず）。そして、公知の技術を用いて、ソース２６およびドレイン２８を露出させるコンタクトホール３０を形成する。図中、３２はコンタクトホール３０の形成後に残留した層間絶縁膜である。その後、コンタクトホール３０には選択タングステン（Ｗ）ＣＶＤ法により、Ｗ埋め込み層３４を形成する。最後に、必要に応じて、金属配線を形成する。ここでは、アルミニウム（Ａｌ）を全面にスパッタ法により形成（図示せず）した後、フォトリソグラフィ、ＲＩＥ装置を用いたエッチングを行い、Ａｌ配線３６を形成する（図４の（Ｃ））。以上のようにして、ＭＦＭＩＳ型のＦＥＴから成る半導体記憶素子を形成する。
【００５８】
このようにして形成した半導体記憶素子は、上側から順に、上部電極膜、強誘電体膜、下部電極膜、ゲート絶縁膜、および半導体基板を具えた構成のＦＥＴ（ここではＭＦＭＩＳ型のＦＥＴ）から成るものであり、その強誘電体膜を、ｃ軸に配向したＢＩＴ膜としたものである。ｃ軸に配向したＢＩＴ膜の比誘電率および残留分極値が小さいため、この素子を動作させた場合、低いゲート電圧で十分な電界が、ＢＩＴ膜から成る強誘電体膜にかかる。その結果、低いゲート電圧で情報の書き込みおよび読み取り等の安定した動作が可能となる。
【００５９】
ここで、有機溶剤溶液中のＢｉとＴｉの比率が、Ｂｉ：Ｔｉ＝４．４：３のものを塗布液として用いて、上述のスピンコート法で形成したＢＩＴ膜のヒステリシス特性を調べた。ただし、ヒステリシス特性測定用の試料として、ｐ型のＳｉ基板に、熱酸化により厚さ２０００ÅのＳｉＯ2 膜を形成し、さらにこのＳｉＯ2 膜上に、スパッタ法により厚さ６００ÅのＰｔ膜を形成したものを下地とし、この下地上にＢＩＴ膜を形成し、さらにこのＢＩＴ膜上に厚さ２０００Åのルテニウム（Ｒｕ）膜を形成したものを用いた。ヒステリシス特性は、Ｐｔ膜およびＲｕ膜を電極とし、ソーヤタワー回路を用いる周知の技術を用いて測定した。ＰｔとＲｕとの間の仕事関数の差を考慮し、実質的な残留分極値を求めると、約１．８（μＣ／ｃｍ2 ）であった。また、比誘電率は６７、抗電界は約１２（ｋＶ／ｃｍ）であった。強誘電体膜として、一般的に用いられているチタン酸鉛（ＰＺＴ）の誘電率は８７５であり、残留分極値は２５．４（μＣ／ｃｍ2 ）であり、抗電界は５７．５（ｋＶ／ｃｍ）である（１９９５年春季応用物理学会講演予稿集第２分冊30p-D-16，ｐ４９２参照）ことから、有機溶剤溶液中のＢｉとＴｉのモル比率が、Ｂｉ：Ｔｉ＝４．４：３のものを塗布液として用いて形成したＢＩＴ膜、すなわちｃ軸に配向したＢＩＴ膜の比誘電率、残留分極値、および抗電界はいずれも十分低いことが理解できる。従って、このＢＩＴ膜を用いたＦＥＴから成る半導体記憶素子の強誘電体膜として用いた場合には、低いゲート電圧で、十分な電界を強誘電体膜にかけることが可能になる。さらに、抗電界が小さいことから、ヒステリシス特性を飽和させるために要するゲート電圧が低くなり、ゲート酸化膜破壊が起こりにくなる。
【００６０】
また、この第１の実施の形態の方法で形成した強誘電体膜２０の表面の平坦さを確認するため、下地上に強誘電体膜２０を形成したものを第１試料とし、また、下地上にＢｉリッチのＢＩＴ膜のみからなる強誘電体膜を形成したものを第２試料として、これら第１および第２試料の表面を、走査型電子顕微鏡（ＳＥＭ）を用いて、２万倍の倍率で写真を撮り、これらを比較した。この結果、この発明に係る第１試料が、第２試料に比べて明らかに平坦であることが確認できた。
【００６１】
図５は、第１試料（図５の（Ａ））および第２試料（図５の（Ｂ））の断面のモデル図である。第１試料は、第２試料と比較して表面が平坦である。このため、この発明の半導体記憶素子の形成方法によって形成された強誘電体膜２０を用いた半導体記憶素子は、その動作時に強誘電体膜の一部に電界集中が起こりにくいことが理解できる。
【００６２】
＜第２の実施の形態＞
第２の実施の形態は、基本的には第１の実施の形態と同様であるが、下部電極膜１８を、上側がＲｕＯ2 （酸化ルテニウム）膜、下側がＲｕ（ルテニウム）膜の２層で構成される膜としてある。
【００６３】
図６の（Ａ）および（Ｂ）は、第２の実施の形態の半導体記憶素子の構成および形成方法を説明するための概略的な断面図（ただし、切り口の図）であり、半導体記憶素子の形成工程の一部を示してある。
【００６４】
多結晶Ｓｉ膜１６を形成する工程までは第１の実施の形態と同様である。その後、多結晶Ｓｉ膜１６上に、スパッタ法により、例えば厚さ５００ÅのＲｕ膜１８ａを形成し、さらにこのＲｕ膜上に、スパッタ法により、例えば厚さ１０００ÅのＲｕＯ2 膜１８ｂを形成する。次に、ＲｕＯ2 膜１８ｂ上に強誘電体膜２０および上部電極膜２２を、第１の実施の形態と同様の方法で順次に形成する（図６の（Ａ））。このように、強誘電体膜２０に酸化膜（ＲｕＯ2 膜１８ｂ）が接しているため、強誘電体膜に酸素を供給して、膜の酸素空孔を補うことができる。この結果、膜疲労を抑制して疲労特性を向上させることができる。また、多結晶Ｓｉ膜１６上にＲｕＯ2 膜を直接形成せずにＲｕ膜１８ａを間に設けるのは、多結晶Ｓｉ膜の酸化を防ぐと共に、多結晶Ｓｉ膜１６とＲｕＯ2 膜との密着性を向上させるためである。
【００６５】
ここで、Ｒｕ膜１８ａおよびＲｕＯ2 膜１８ｂは、第１の実施の形態におけるＰｔ膜のようにイオンミリングで加工する必要がなく、上部電極膜２２、強誘電体膜２０、多結晶Ｓｉ膜１６、およびゲート絶縁膜１４と同様に、塩素系またはフッ素系のエッチングガスを用いてドライエッチングを行うことができる。よって、これらすべての膜１４、１６、１８ａ、１８ｂ、２０（２０ａ、２０ｂ）、２２の膜をすべて同時に、一括してドライエッチングを行う（図６の（Ｂ））。このため、工程が簡易になる。また、イオンミリングでパターンニングする工程を含む方法に比べて微細なパターンを形成することが可能になるため、素子の微細化も期待できる。図中、１８ａｘは残存したＲｕ膜、１８ｂｘは残存したＲｕＯ2 膜を示す。
【００６６】
その他の製造工程や効果等においては、第１の実施の形態と同様であるため、詳細な説明を省略する。
【００６７】
＜第３の実施の形態＞
第３の実施の形態は、第２の実施の形態と同様に、下部電極膜１８を、上側がＲｕＯ2 膜１８ｂ、下側がＲｕ膜１８ａの２層で構成される膜としてあり、この下部電極膜１８と、強誘電体膜２０との間に、化学量論組成のチタン酸ビスマスを含んでなる平坦化用の膜を更に設けてある。これは、Ｒｕ膜およびＲｕＯ2 膜とで構成される下部電極膜は、Ｐｔで構成する下部電極膜と比較すると、実質的に問題がない程度であるが、表面が粗いため、これを緩和する目的で設けるものである。
【００６８】
図７の（Ａ）および（Ｂ）は、第３、および後述する第４の実施の形態の半導体記憶素子の構成および形成方法を説明するための概略的な断面図（ただし、切り口の図）であり、半導体記憶素子の形成工程の一部を示してある。
【００６９】
ここでは、第２の実施の形態に示したようにＲｕ膜１８ａとＲｕＯ2 膜１８ｂとで構成される下部電極膜１８を形成した後、化学量論組成から定まるモル比率のＢＩＴの有機溶剤溶液から成る塗布液を、下部電極膜１８上に塗布し、焼成する。このことにより、ｃ軸には配向していないが、平坦なＢＩＴ膜が形成される。これを平坦化用の膜１９とする。その後、Ｂｉ組成比率の多いＢＩＴを焼成してｃ軸配向のＢＩＴ膜を形成した後、化学量論組成のＢＩＴ膜を１層あるいは数層形成する。ここでは、第１の実施の形態と同様に化学量論組成のＢＩＴ膜を４層形成し、強誘電体膜２０を得た。その後、強誘電体膜２０上に上部電極膜２２を形成する（図７の（Ａ））。次に、第２の実施の形態と同様に、フォトリソグラフィ、ドライエッチングにより、上部電極膜２２、強誘電体膜２０（２０ａ、２０ｂ）、平坦化用の膜１９、下部電極膜１８（１８ａ、１８ｂ）、多結晶Ｓｉ膜１６、およびゲート絶縁膜１４を、すべて同時にパターンニングする（図７の（Ｂ））。図中、１９ｘは、パターンニング済の平坦化用の膜を示す。
【００７０】
このため、下部電極膜１８をＲｕ膜とＲｕＯ2 膜とで構成した場合の、強誘電体膜２０を更に平坦に形成することができる。
【００７１】
その他の製造工程や効果等においては、第１および第２の実施の形態と同様であるため、詳細な説明を省略する。
【００７２】
＜第４の実施の形態＞
第４の実施の形態は、第３の実施の形態の平坦化用の膜１９（１９ｘ）を、ＢＩＴの化学量論組成に対してＴｉの組成比率が多くなっているＢＩＴを含む膜としたものである（以下、この膜をＴｉリッチのＢＩＴ膜ともいう。）。
【００７３】
ここでは、第２および第３の実施の形態に示したようにＲｕ膜１８ａとＲｕＯ2 膜１８ｂとからなる下部電極膜１８を形成した後、Ｔｉ源およびＢｉ源を溶解していて、ＢＩＴの化学量論組成から定まるＢｉに対するＴｉのモル比率より、Ｔｉのモル比率が多くなっている有機溶剤溶液から成る塗布液を、下部電極膜１８上に塗布し、焼成する。このことにより、ｃ軸には配向していないが、平坦なＢＩＴ膜である、平坦化用の膜１９が形成される。その後、Ｂｉ組成比率の多いＢＩＴを焼成してｃ軸配向のＢＩＴ膜を形成した後、化学量論組成のＢＩＴ膜を１層あるいは数層形成する。ここでは、第１の実施の形態と同様に化学量論組成のＢＩＴ膜を４層形成し、強誘電体膜２０を得た。そして、強誘電体膜２０上に上部電極膜２２を形成し（図７の（Ａ））、第２の実施の形態と同様に、フォトリソグラフィ、ドライエッチングにより、上部電極膜２２、強誘電体膜２０（２０ａ、２０ｂ）、平坦化用の膜１９、下部電極膜１８（１８ａ、１８ｂ）、多結晶Ｓｉ膜１６、およびゲート絶縁膜１４を、すべて同時にパターンニングする。
【００７４】
このため、第３の実施の形態と同様に、下部電極膜１８をＲｕ膜とＲｕＯ2 膜とで構成した場合の、強誘電体膜２０を更に平坦に形成することができる。また、この平坦化用の膜をＴｉリッチのＢＩＴ膜としたことにより、強誘電体膜のリーク電流を下げる効果を期待することができる。
【００７５】
その他の製造工程や効果等においては、第１、第２および第３の実施の形態と同様であるため、詳細な説明を省略する。
【００７６】
＜第５の実施の形態＞
第５の実施の形態は、第１の実施の形態のＢＩＴ膜から成る強誘電体膜を、ＢＩＴの化学量論組成に対してＢｉの組成比率が多くなっているＢＩＴを含む複数の層で構成されるＢＩＴ膜とする例につき、図を参照して説明する。図８は、第５の実施の形態の説明における、主要な半導体記憶素子の形成工程の一部の工程を示す概略的な図であり、各工程段階での断面の切り口で示してある。
【００７７】
まず、第１の実施の形態と同様にして、ｎ−Ｓｉ基板１０上に順に、ｐ型ウェル層１２、ゲート絶縁膜１４、多結晶Ｓｉ膜１６、下部電極膜１８まで形成する（図８の（Ａ））。
【００７８】
その後、下部電極膜１８上にＢＩＴを含んでなる強誘電体膜を形成する。この場合、まず、Ｔｉ源およびＢｉ源を溶解していて、ＢＩＴの化学量論組成から定まるＴｉに対するＢｉのモル比率より、Ｂｉのモル比率が多くなっている有機溶剤を用意する。ＢＩＴの化学量論組成から定まるＢｉとＴｉのモル比率はＢｉ：Ｔｉ＝４：３である。この例では、有機溶剤溶液中のＢｉとＴｉのモル比率が、例えばＢｉ：Ｔｉ＝４．４：３である溶液を用いる。また、このモル比率の範囲をＢｉ：Ｔｉ＝４．０８：３〜４．８：３程度とするとｃ軸配向の膜が得られる。この範囲のなかでもＢｉ：Ｔｉ＝４．２４：３〜４．６：３であるのが好ましい。さらに最適であるのはＢｉ：Ｔｉ＝４．４：３である場合である。このような有機溶剤溶液を用いるとｃ軸に配向した強誘電体膜として用いて好適な膜が得られる。また、このような溶液は、（株）高純度化学研究所などから「有機金属分解法（ＭＯＤ法）によるチタン酸ビスマス（ＢＩＴ）形成用の溶液」として所望のＢｉおよびＴｉモル比率で購入することができる。
【００７９】
そして、この溶液を塗布液として用いて、下部電極膜１８上にスピンコートする。塗布液を、下部電極膜１８上に滴下し、その直後にｎ−Ｓｉ基板１０を５００ｒｐｍで１０秒間、さらに２５００ｒｐｍで３０秒間回転させて、塗布膜を形成する。その後、塗布膜から溶剤をとばすために４５０℃で１５分間仮焼成し、さらにＲＴＡを用いて乾燥酸素中、８５０℃で３分間熱処理（本焼成）して結晶化させて、例えば厚さ６００ÅのＢＩＴ膜を形成する。この膜を１層目の膜３０ａとする（図８（Ｂ））。この膜３０ａは、この膜３０ａを構成するＢＩＴのｃ軸が下部電極膜１８の上側表面に対して実質的に垂直に配向しているもの、すなわちｃ軸に配向したＢＩＴ膜である。また、この膜３０ａはＢＩＴの化学量論組成に対してＢｉの組成比率が多くなっているＢＩＴを含んでなる。なお、仮焼成後の膜を、通常の電気炉を用いて乾燥酸素中、８５０℃で３０分間熱処理を行っても同様に、ｃ軸に配向したＢＩＴ膜を形成することができる。
【００８０】
次に上記の塗布液をさらに１層目の膜３０ａ上に滴下してｎ−Ｓｉ基板１０を５００ｒｐｍで１０秒間、さらに２５００ｒｐｍで３０秒間回転させて塗布膜を形成し、４５０℃で１５分間仮焼成した後、ＲＴＡを用いて８５０℃で３分間本焼成を行い、１層目の膜３０ａ上に２層目の膜３０ｂを形成する。同様に、塗布液による塗布膜の形成から仮焼成、本焼成に至る一連の処理をさらに３回行って、３層目、４層目および５層目の膜（３０ｃ、３０ｄおよび３０ｅ）を形成する。これにより、膜厚３０００Å程度のＢＩＴ膜３０を含んでなる、強誘電体膜が得られる（図８（Ｃ））。
【００８１】
その後の工程（強誘電体膜３０上に上部電極膜を形成してから、Ａｌ配線を形成するまで）は第１の実施の形態と同様であるので、ここでは説明を省略する。
【００８２】
この結果、上述したようにしてもＭＦＭＩＳ型のＦＥＴを含んでなる半導体記憶素子を形成することができる。
【００８３】
このような半導体記憶素子は上から順に、上部電極膜、強誘電体膜、下部電極膜、ゲート絶縁膜、および半導体基板を具えた構成のＦＥＴ（ここではＭＦＭＩＳ型のＦＥＴ）を含んでなるものであり、その強誘電体膜をｃ軸に配向したＢＩＴ膜としたものである。ｃ軸に配向したＢＩＴ膜の比誘電率および残留分極値が小さいため、この素子を動作させた場合、低いゲート電圧で十分な電界が、ＢＩＴ膜からなる強誘電体膜にかかる。その結果、低いゲート電圧で情報の書き込みおよび読み取り等の安定した動作が可能となる。
【００８４】
また、有機溶剤溶液中のＢｉとＴｉの比率がＢｉ：Ｔｉ＝４．４：３のものを塗布液として用いたが、この比率がＢｉ：Ｔｉ＝４．０８：３〜４．８：３の範囲であるとき、ｃ軸に配向した膜が得られる。また、この比率がＢｉ：Ｔｉ＝４．２４：３〜４．６：３の範囲にあるとき、実質的にｃ軸に配向した膜で、強誘電体膜として用いて好適である膜が得られる。Ｂｉ：Ｔｉ＝４．６：３〜４．８：３では、強誘電体膜として用いることはできるが、ｃ軸の強度は飽和しているということがＸＲＤ（X-Ray Diffraction method) による分析の結果から確認されている。また、この結果からＢｉ：Ｔｉ＝４．４：３である塗布液を用いて形成される膜が、この素子の強誘電体膜として用いて最適である。
【００８５】
また、この第５の実施の形態の方法で形成した強誘電体膜の表面は、第１の実施の形態の方法で形成した膜と比べると、その平坦性は若干低いが、強誘電体膜として用いるのに何の支障も来さない程度である。また、この実施の形態のように、Ｂｉリッチの塗布液を用いて形成する一種類の膜で強誘電体膜を構成することができるために、製造工程がより簡易となって、素子の形成が容易となる。
【００８６】
また、基本的には第５の実施の形態と同様であるが、下部電極膜１８を、上側がＲｕＯ2 （酸化ルテニウム）膜、下側がＲｕ（ルテニウム）膜の２層で構成される膜としてあってもよい。強誘電体膜を形成する工程およびこの強誘電体膜による効果は第５の実施の形態と同様で、その他の工程および効果は第２の実施の形態と同様であるため、ここでは説明を省略する。
【００８７】
また、下部電極膜１８を、上側がＲｕＯ2 膜、下側がＲｕ膜の２層で構成される膜としてあり、この下部電極膜１８と、強誘電体膜２０との間に、化学量論組成のチタン酸ビスマスを含んでなる平坦化用の膜を更に設けてあってもよい。
【００８８】
また、上記平坦化用の膜を、ＢＩＴの化学量論組成に対してＴｉの組成比率が多くなっているＢＩＴを含んでなる膜としてもよい（以下、この膜をＴｉリッチのＢＩＴ膜ともいう。）。
【００８９】
＜第６の実施の形態＞
第６の実施の形態は、基本的には第１の実施の形態と同様であるが、下部電極膜１８を、上側がＩｒＯ2 （酸化イリジウム）膜、下側がＩｒ（イリジウム）膜の２層で構成される膜としてある。
【００９０】
図９の（Ａ）および（Ｂ）は、第６の実施の形態の半導体記憶素子の構成および形成方法を説明するための概略的な断面図（ただし、切り口の図）であり、半導体記憶素子の形成工程の一部を示してある。
【００９１】
多結晶Ｓｉ膜１６を形成する工程までは第１の実施の形態と同様である。その後、多結晶Ｓｉ膜１６上に、スパッタ法により、例えば厚さ１０００ÅのＩｒ膜１８ｃを形成し、さらにこのＩｒ膜１８ｃ上に、酸素およびアルゴンを含有する雰囲気中で反応性スパッタ法により、例えば厚さ１０００ÅのＩｒＯ2 膜１８ｄを形成する。次に、ＩｒＯ2 膜１８ｄ上に強誘電体膜２０を第１の実施の形態と同様の方法で形成する。続いて強誘電体膜２０上に上部電極膜２２としてここではＩｒＯ2 膜２２ａをスパッタ法を用いて２０００Åの厚さに形成する（図９の（Ａ））。このように、強誘電体膜２０に酸化膜（ＩｒＯ2 膜１８ｄ）が接しているため、強誘電体膜に欠乏しやすい酸素を膜に供給して、膜疲労を抑制することができる。この結果強誘電体膜の疲労特性を向上させることができる。また、多結晶Ｓｉ膜１６上にＩｒＯ2 膜を直接形成せずにＩｒ膜１８ｃを間に設けるのは、多結晶Ｓｉ膜の酸化を防ぐと共に、多結晶Ｓｉ膜１６とＩｒＯ2 膜１８ｄとの密着性を向上させるためである。また、これらのＩｒＯ2 膜１８ｄとＩｒ膜１８ｃとからなる下部電極膜１８は、優れた耐熱性を有している。すなわちこの下部電極膜１８は、例えば強誘電体膜を形成するときのような高温の酸素雰囲気中において安定である。また、下部電極膜１８は強誘電体膜と電極との間の相互拡散を防ぐ特性、すなわち優れたバリア性も有している。また、上部電極膜２２としてＩｒＯ2 膜を用いると、強誘電体を挟む上下の電極は、同じ材料の電極となるため強誘電体ヒステリシスには、両電極間の仕事関数差による影響がなくなる。
【００９２】
さらに、Ｉｒ膜１８ｃおよびＩｒＯ2 膜１８ｄは、第２の実施の形態と同様にして、上部電極膜２２としてのＩｒＯ2 膜２２ａ、強誘電体膜２０、多結晶Ｓｉ膜１６、およびゲート絶縁膜１４とともに、塩素系またはフッ素系のエッチングガスを用いてドライエッチングを行うことができる。よって、これらすべての膜１４、１６、１８ｃ、１８ｄ、２０（２０ａ、２０ｂ）、２２ａの膜をすべて同時に、一括してドライエッチングを行う（図９の（Ｂ））。このため、工程が簡易になる。また、イオンミリングでパターンニングする工程を含む方法に比べて微細なパターンを形成することが可能になるため、素子の微細化も期待できる。図中、１８ｃｘは残存したＩｒ膜、１８ｄｘは残存したＩｒＯ2 膜、および２２ａｘは残存したＩｒＯ2 膜を示す。
【００９３】
その他の製造工程や効果等においては、第１の実施の形態と同様であるため、詳細な説明を省略する。
【００９４】
また、この下部電極膜１８と、強誘電体膜２０との間に、化学量論組成のチタン酸ビスマスを含んでなる平坦化用の膜を更に設けてあってもよいし、この平坦化用の膜を、ＴｉリッチのＢＩＴ膜としてもよい。
【００９５】
また、強誘電体膜２０は、この例ではＢｉリッチの塗布液を用いて得られる下層膜と化学量論組成のＢＩＴから得られる上層膜との合成膜としているが、Ｂｉリッチの塗布液によって得られる膜の単層膜または積層膜としてもよい。
【００９６】
この発明は、例示の形態にのみ限定されるものではないことは明らかである。例えば、上述の第１、第２、第３、第４、第５および第６の実施の形態ではいずれもＭＦＭＩＳ型のＦＥＴで半導体記憶素子を構成しているが、強誘電体膜としてＢＩＴ膜を用いるのが好適な半導体記憶素子であれば、ＭＦＭＩＳ型のものに限らない。
【００９７】
例えば変形例として、この発明をＭＦＩＳ（Metal Ferroelectric Insulator Semiconductor)型のＦＥＴに適用することができる。第１の実施の形態と同様にしてｎ−Ｓｉ基板１０の上側にゲート絶縁膜１４まで（ｎ−Ｓｉ基板１０、ｐ型ウェル層１２およびゲート絶縁膜１４）形成した後、このゲート絶縁膜１４上にＢＩＴ膜４０を強誘電体膜として形成する。ＢＩＴ膜４０は第１の実施の形態のように、Ｂｉリッチの塗布液を用いて得られる下層膜と、化学量論組成のＢＩＴから得られる上層膜との合成膜としてもよいし、第５の実施の形態のようにＢｉリッチの塗布液から得られる膜としてもよい。この後、電極膜４２を形成する（図１０）。この電極膜４２には、第１〜第５の実施の形態の上部電極膜に用いたＲｕ系や、Ｉｒ、ＩｒＯ2 、ＲｅおよびＲｅＯ2 を用いることができる。これによって、上から順に、電極膜、強誘電体膜、ゲート絶縁膜および半導体基板を具えたＭＦＩＳ型のＦＥＴを形成することができる。なお、ゲート絶縁膜１４には、誘電率の高いＴａ2 Ｏ5 やＺｒＯ2 やＣｅＯ2 などを用いることができる。
【００９８】
また上述の各実施の形態では、有機溶剤溶液中のＢｉとＴｉの比率が、Ｂｉ：Ｔｉ＝４．４：３のものを塗布液として用いてＢＩＴ膜を形成した場合について示したが、ＢｉとＴｉの比率が、Ｂｉ：Ｔｉ＝４．０８：３〜４．６：３の範囲のものを塗布液として用いた場合にも、同様に、ｃ軸に配向したＢＩＴ膜が得られることを確認した。また、ここでは、Ｐｔ膜またはＲｕＯ2 膜（Ｒｕ膜とＲｕＯ2 膜）との積層膜上にＢＩＴ膜を形成した場合について示したが、その他、ＩｒＯ2 膜、Ｓｉ膜、およびＳｉＯ2 膜上にＢＩＴ膜を形成した場合にも、同様に、ｃ軸に配向したＢＩＴ膜が得られることを確認した。また、有機溶剤溶液中のＢｉとＴｉの比率が、Ｂｉ：Ｔｉ＝４．２４：３〜４．６：３の範囲のものを塗布液として用いて形成したＢＩＴ膜の比誘電率、残留分極値、および抗電界も十分低いことを確認した。
【００９９】
【発明の効果】
上述した説明からも明らかなように、この発明の半導体記憶素子によれば、上側から順に、上部電極膜、強誘電体膜、下部電極膜、ゲート絶縁膜、および半導体基板を具えた構成の電界効果トランジスタを少なくとも具えた半導体記憶素子において、強誘電体膜を、ｃ軸配向のＢＩＴ膜であって、Ｂｉリッチの下層膜と、化学量論組成のＢＩＴからなる単層または複数の層の上層膜との積層膜で構成されるＢＩＴ膜とした。このため、強誘電体膜の比誘電率および残留分極値が小さくなる。従って、低いゲート電圧で、十分な電界を強誘電体膜にかけることが可能になる。その結果、低いゲート電圧で情報の書き込みおよび読み取り等の安定した動作が可能となる。また、表面が平坦なＢＩＴ膜とすることができるため、その後の形成工程を容易で正確に行うことができる。また、強誘電体膜は平坦であるので電界が均等にかかって、電界集中を防ぐことができる。また、強誘電体膜に接してＲｕＯ2 膜やＩｒＯ2 膜等の酸化膜を設けることによって強誘電体膜の疲労特性の改善を図ることができる。
【０１００】
また、この発明の半導体記憶素子の形成方法によれば、上述の半導体記憶素子を形成するに当たり、または、半導体基板にゲート絶縁膜、および下部電極膜を順次に形成してなる下地上に、強誘電体膜および上部電極膜を順次に形成して半導体記憶素子を形成するに当たり、強誘電体膜を次のような工程を含んで形成する。まず、Ｔｉ源およびＢｉ源を溶解していて、ＢＩＴの化学量論組成から定まるＴｉに対するＢｉのモル比率より、Ｂｉのモル比率が多くなっている有機溶剤溶液から成る第１塗布液を用いて下層膜を形成する。次に、Ｔｉ源およびＢｉ源を溶解していて、化学量論組成から定まるモル比率のＢＩＴの有機溶剤溶液から成る第２塗布液を用いて、この第２塗布液を、下層膜上に、塗布した後に焼成することを１回または複数回繰り返すことにより、上層膜を形成する。このため、ＢＩＴ膜であって、この膜を構成するＢＩＴのｃ軸が下部電極膜の上側表面に対して実質的に垂直に配向しているものを強誘電体膜とするＦＥＴを含んで成る半導体記憶素子を簡易に形成することができる。すなわち、低いゲート電圧で、十分な電界を強誘電体膜にかけることが可能なＭＦＭＩＳ型のＦＥＴを含んで成る半導体記憶素子を簡易に形成することができる。その上、ＢＩＴ膜の表面を平坦に形成することができるため、その後のＦＥＴの形成工程も容易で正確に行うことができる。また、ＢＩＴ膜は平坦であるために、膜の一部に電界集中が生じるのを防ぐことができる。
【０１０１】
また、強誘電体膜を、次のような工程を含んで形成する。まずＴｉ源およびＢｉ源を溶解していて、ＢＩＴの化学量論組成から定まるＴｉに対するＢｉのモル比率より、Ｂｉのモル比率が多くなっている有機溶剤溶液からなる塗布液を用いて、この塗布液を、下部電極膜上に塗布した後に焼成することを１回または複数回繰り返すことによりｃ軸配向のＢＩＴ膜を形成する。このため、より容易に強誘電体膜を形成することができる。したがって、このような強誘電体膜を有するＦＥＴを含んでなる半導体記憶素子を、より簡易に形成することができる。
【図面の簡単な説明】
【図１】（Ａ）〜（Ｄ）は、第１の実施の形態の説明に供する半導体記憶素子の製造工程を示す概略的な断面図である。
【図２】（Ａ）〜（Ｃ）は、図１に続く、第１の実施の形態の説明に供する半導体記憶素子の製造工程を示す概略的な断面図である。
【図３】（Ａ）〜（Ｃ）は、図２に続く、第１の実施の形態の説明に供する半導体記憶素子の製造工程を示す概略的な断面図である。
【図４】（Ａ）〜（Ｃ）は、図３に続く、第１の実施の形態の説明に供する半導体記憶素子の製造工程を示す概略的な断面図である。
【図５】（Ａ）および（Ｂ）は、第１の実施の形態の強誘電体膜の表面の平坦さを説明するためのモデル図である。
【図６】（Ａ）および（Ｂ）は、第２の実施の形態の説明に供する概略的な断面図である。
【図７】（Ａ）および（Ｂ）は、第３および第４の実施の形態の説明に供する概略的な断面図である。
【図８】（Ａ）〜（Ｃ）は、第５の実施の形態の説明に供する概略的な断面図である。
【図９】（Ａ）および（Ｂ）は、第６の実施の形態の説明に供する概略的な断面図である。
【図１０】この発明の変形例の説明に供する概略的な断面図である。
【符号の説明】
１０：ｎ−Ｓｉ基板
１２：ｐ型ウェル層
１４：ゲート絶縁膜
１４ｘ：（残存した）ゲート絶縁膜
１６：多結晶Ｓｉ膜
１６ｘ：（残存した）多結晶Ｓｉ膜
１８：下部電極膜
１８ｘ：（残存した）下部電極膜
１８ａ：Ｒｕ膜
１８ｂ：ＲｕＯ2 膜
１８ｃ：Ｉｒ膜
１８ｄ：ＩｒＯ2 膜
１９：平坦化用の膜
１９ｘ：（残存した）平坦化用の膜
２０：強誘電体膜
２０ｘ：（残存した）強誘電体膜
２０ａ：下層膜
２０ａｘ：（残存した）下層膜
２０ｂ：上層膜
２０ｂｘ：（残存した）上層膜
２２：上部電極膜
２２ａ：ＩｒＯ2 膜
２２ｘ：（残存した）上部電極膜
２４：ＳｉＯ2 膜
２４ｘ：パターンニング用のマスク
３０，４０：ＢＩＴ膜、強誘電体膜
４２：電極膜
Claims (22)
- 上側から順に、上部電極膜、強誘電体膜、下部電極膜、ゲート絶縁膜、および半導体基板を具えた構成の電界効果トランジスタを少なくとも具えた半導体記憶素子において、
前記強誘電体膜を、
１）チタン酸ビスマス膜であって、
２）該膜を構成するチタン酸ビスマスのｃ軸が前記下部電極膜の上側表面に対して実質的に垂直に配向していて、
３）チタン酸ビスマスの化学量論組成に対してビスマスの組成比率が多くなっているチタン酸ビスマスを含む下層膜と、化学量論組成のチタン酸ビスマスを含む単層または複数の層の上層膜との積層膜で構成される当該チタン酸ビスマス膜とした
ことを特徴とする半導体記憶素子。 - 請求項１に記載の半導体記憶素子において、
前記下部電極膜をＰｔ（白金）膜とした
ことを特徴とする半導体記憶素子。 - 請求項１に記載の半導体記憶素子において、
前記下部電極膜を、上側がＲｕＯ2 （酸化ルテニウム）膜、下側がＲｕ（ルテニウム）膜の２層で構成される膜とした
ことを特徴とする半導体記憶素子。 - 請求項１に記載の半導体記憶素子において、
前記下部電極膜を、上側がＲｕＯ2 （酸化ルテニウム）膜、下側がＲｕ（ルテニウム）膜の２層で構成される膜としたとき、
前記下部電極膜と前記チタン酸ビスマス膜との間に、化学量論組成のチタン酸ビスマスを含有してなる平坦化用の膜を更に設けた
ことを特徴とする半導体記憶素子。 - 請求項１に記載の半導体記憶素子において、
前記下部電極膜を、上側がＲｕＯ2 （酸化ルテニウム）膜、下側がＲｕ（ルテニウム）膜の２層で構成される膜としたとき、
前記下部電極膜と前記チタン酸ビスマス膜との間に、チタン酸ビスマスの化学量論組成に対してチタンの組成比率が多くなっているチタン酸ビスマスを含有してなる、平坦化用の膜を更に設けた
ことを特徴とする半導体記憶素子。 - 請求項１に記載の半導体記憶素子を形成するに当たり、
ａ）チタン源およびビスマス源を溶解していて、チタン酸ビスマスの化学量論組成から定まるチタンに対するビスマスのモル比率より、ビスマスのモル比率が多くなっている有機溶剤溶液から成る第１塗布液を用いて前記下層膜を形成する工程と、
ｂ）チタン源およびビスマス源を溶解していて、化学量論組成から定まるモル比率のチタン酸ビスマスの有機溶剤溶液から成る第２塗布液を用いて、該第２塗布液を、前記下層膜上に、塗布した後に焼成することを１回または複数回繰り返すことにより、前記上層膜を形成する工程と
を含むことを特徴とする半導体記憶素子の形成方法。 - 半導体基板にゲート絶縁膜、および下部電極膜を順次に形成してなる下地上に、強誘電体膜および上部電極膜を順次に形成して半導体記憶素子を形成するに当たり、
前記強誘電体膜の形成は、
イ）チタン源およびビスマス源を溶解していて、チタン酸ビスマスの化学量論組成から定まるチタンに対するビスマスのモル比率より、ビスマスのモル比率が多くなっている有機溶剤溶液から成る第１塗布液を用いて下層膜を形成する工程と、
ロ）チタン源およびビスマス源を溶解していて、化学量論組成から定まるモル比率のチタン酸ビスマスの有機溶剤溶液から成る第２塗布液を用いて、該第２塗布液を、前記下層膜上に、塗布した後に焼成することを１回または複数回繰り返すことにより、上層膜を形成する工程と
を含むことを特徴とする半導体記憶素子の形成方法。 - 上側から順に、上部電極膜、強誘電体膜、下部電極膜、ゲート絶縁膜、および半導体基板を具えた構成の電界効果トランジスタを少なくとも具えた半導体記憶素子において、
前記強誘電体膜を、
１）チタン酸ビスマス膜であって、
２）該膜を構成するチタン酸ビスマスのｃ軸が前記下部電極膜の上側表面に対して実質的に垂直に配向していて、
３）チタン酸ビスマスの化学量論組成から定まるチタンに対するビスマスのモル比率よりビスマスの組成比率が多くなっているチタン酸ビスマスを含む単層または複数の層で構成される当該チタン酸ビスマス膜とした
ことを特徴とする半導体記憶素子。 - 請求項８に記載の半導体記憶素子において、
前記下部電極膜をＰｔ（白金）膜とした
ことを特徴とする半導体記憶素子。 - 請求項８に記載の半導体記憶素子において、
前記下部電極膜を、上側がＲｕＯ2 （酸化ルテニウム）膜、下側がＲｕ（ルテニウム）膜の２層で構成される膜とした
ことを特徴とする半導体記憶素子。 - 請求項８に記載の半導体記憶素子において、
前記下部電極膜を、上側がＲｕＯ2 （酸化ルテニウム）膜、下側がＲｕ（ルテニウム）膜の２層で構成される膜としたとき、
前記下部電極膜と前記チタン酸ビスマス膜との間に、化学量論組成のチタン酸ビスマスを含有してなる平坦化用の膜を更に設けた
ことを特徴とする半導体記憶素子。 - 請求項８に記載の半導体記憶素子において、
前記下部電極膜を、上側がＲｕＯ2 （酸化ルテニウム）膜、下側がＲｕ（ルテニウム）膜の２層で構成される膜としたとき、
前記下部電極膜と前記チタン酸ビスマス膜との間に、チタン酸ビスマスの化学量論組成に対してチタンの組成比率が多くなっているチタン酸ビスマスを含有してなる、平坦化用の膜を更に設けた
ことを特徴とする半導体記憶素子。 - 請求項８に記載の半導体記憶素子を形成するに当たり、
チタン源およびビスマス源を溶解していて、前記チタン酸ビスマスの化学量論組成から定まるチタンに対するモル比率より、ビスマスのモル比率が多くなっている有機溶剤溶液からなる塗布液を用いて、該塗布液を、前記下部電極膜上に塗布した後に焼成することを１回または複数回繰り返すことにより、前記チタン酸ビスマス膜を形成する工程を含む
ことを特徴とする半導体記憶素子の形成方法。 - 半導体基板にゲート絶縁膜、および下部電極膜を順次に形成してなる下地上に、強誘電体膜および上部電極膜を順次に形成して半導体記憶素子を形成するに当たり、
前記強誘電体膜の形成は、
チタン源およびビスマス源を溶解していて、チタン酸ビスマスの化学量論組成から定まるチタンに対するモル比率より、ビスマスのモル比率が多くなっている有機溶剤溶液からなる塗布液を用いて、該塗布液を、前記下部電極膜上に塗布した後に焼成することを１回または複数回繰り返すことにより、前記チタン酸ビスマス膜を形成する工程を含む
ことを特徴とする半導体記憶素子の形成方法。 - 請求項１に記載の半導体記憶素子において、
前記下部電極膜を、上側がＩｒＯ2 （酸化イリジウム）膜、下側がＩｒ（イリジウム）膜の２層で構成される膜とした
ことを特徴とする半導体記憶素子。 - 請求項１に記載の半導体記憶素子において、
前記下部電極膜を、上側がＩｒＯ2 （酸化イリジウム）膜、下側がＩｒ（イリジウム）膜の２層で構成される膜としたとき、前記上部電極膜を、ＩｒＯ2 （酸化イリジウム）膜とした
ことを特徴とする半導体記憶素子。 - 請求項１に記載の半導体記憶素子において、
前記下部電極膜を、上側がＩｒＯ2 （酸化イリジウム）膜、下側がＩｒ（イリジウム）膜の２層で構成される膜としたとき、前記下部電極膜と前記チタン酸ビスマス膜との間に、化学量論組成のチタン酸ビスマスを含有してなる平坦化用の膜を更に設けた
ことを特徴とする半導体記憶素子。 - 請求項１に記載の半導体記憶素子において、
前記下部電極膜を、上側がＩｒＯ2 （酸化イリジウム）膜、下側がＩｒ（イリジウム）膜の２層で構成される膜としたとき、前記下部電極膜と前記チタン酸ビスマス膜との間に、チタン酸ビスマスの化学量論組成に対してチタンの組成比率が多くなっているチタン酸ビスマスを含有してなる、平坦化用の膜を更に設けたことを特徴とする半導体記憶素子。 - 請求項８に記載の半導体記憶素子において、
前記下部電極膜を、上側がＩｒＯ2 （酸化イリジウム）膜、下側がＩｒ（イリジウム）膜の２層で構成される膜とした
ことを特徴とする半導体記憶素子。 - 請求項８に記載の半導体記憶素子において、
前記下部電極膜を、上側がＩｒＯ2 （酸化イリジウム）膜、下側がＩｒ（イリジウム）膜の２層で構成される膜としたとき、前記上部電極膜を、ＩｒＯ2 （酸化イリジウム）膜とした
ことを特徴とする半導体記憶素子。 - 請求項８に記載の半導体記憶素子において、
前記下部電極膜を、上側がＩｒＯ2 （酸化イリジウム）膜、下側がＩｒ（イリジウム）膜の２層で構成される膜としたとき、前記下部電極膜と前記チタン酸ビスマス膜との間に、化学量論組成のチタン酸ビスマスを含有してなる平坦化用の膜を更に設けた
ことを特徴とする半導体記憶素子。 - 請求項８に記載の半導体記憶素子において、
前記下部電極膜を、上側がＩｒＯ2 （酸化イリジウム）膜、下側がＩｒ（イリジウム）膜の２層で構成される膜としたとき、前記下部電極膜と前記チタン酸ビスマス膜との間に、チタン酸ビスマスの化学量論組成に対してチタンの組成比率が多くなっているチタン酸ビスマスを含有してなる、平坦化用の膜を更に設けたことを特徴とする半導体記憶素子。
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