WO2004053991A1 - 強誘電体キャパシタ及びその製造方法 - Google Patents

強誘電体キャパシタ及びその製造方法 Download PDF

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WO2004053991A1 PCT/JP2003/015809 JP0315809W WO2004053991A1 WO 2004053991 A1 WO2004053991 A1 WO 2004053991A1 JP 0315809 W JP0315809 W JP 0315809W WO 2004053991 A1 WO2004053991 A1 WO 2004053991A1
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ferroelectric
upper electrode
ferroelectric film
ferroelectric capacitor
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Jeffrey Scott Cross
Mineharu Tsukada
John David Baniecki
Kenji Nomura
Igor Stolichnov
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Fujitsu Limited
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    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
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    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer

Definitions

  • the present invention relates to a ferroelectric capacitor and a method of manufacturing the same.
  • the present invention relates to a ferroelectric capacitor suitable for a ferroelectric nonvolatile memory (FRAM (registered trademark of Ramtron International)) and the like, and a method of manufacturing the same.
  • FRAM ferroelectric nonvolatile memory
  • Volatile memories such as dynamic random access memory (DRAM) and static random access memory (SRAM) are used for the main memory of a computer. Volatile memory can retain data only while power is supplied, and stored data is lost when power is stopped.
  • a ferroelectric random access memory using a ferroelectric film hereinafter, it is called “Fe RAM.”.
  • FeRAM FeRAM has the advantages of low power consumption and high integration.
  • a ferroelectric capacitor (hereinafter, also referred to as “FeCap”) having a ferroelectric film 203 sandwiched between two electrodes 202 and 204 is also used. ) 205 are provided.
  • the FeCap 205 is formed, for example, above the semiconductor substrate 201 via an insulating film or the like (not shown). This Fe Cap 205 constitutes the functional center of FeRAM. Also, Fe Cap is sometimes used for sensors.
  • the two electrodes 202 and 204 sandwiching the ferroelectric thin film 203 are also called an upper electrode and a lower electrode, respectively.
  • the ferroelectric film 203 is mainly Pb (Z r, T i) ⁇ 3 (hereinafter, also referred to as "PZT";.), (B i, La) 4 T i 3 0 12, S r ⁇ i 2 T a 2 O 9 or the like is used.
  • PZT Z r, T i
  • a Pt film is mainly used as the upper electrode.
  • an upper electrode made of a laminated film of a SrRuO 3 film and a Pt film, La, S r) Co 3 film or Ir 2 film Research is also being carried out on those made of various conductive oxide films.
  • Fe Cap In order to increase the storage density of such Fe RAM, it is necessary that the characteristics of Fe Cap are stable.
  • One of the important characteristics of F e Cap is the polarization characteristics. This polarization characteristic is reduced by, for example, fatigue of the ferroelectric film. This fatigue is caused by applying a switching electric field to the ferroelectric film many times. At present, it is required to withstand 10 12 switching electric field applications, but in the future, it will be required to withstand 10 15 switching electric field applications. FeCa P is also required to have low leakage current.
  • Patent Documents 4 and 5 and Non-Patent Document 1 to 3 combinations has been studied with an upper electrode made of a ferroelectric film and I R_ ⁇ 2 consisting of P ZT (Patent Documents 4 and 5 and Non-Patent Document 1 to 3), sufficient characteristics are obtained Nevertheless, further improvement in characteristics is demanded. Further, in the methods described in Patent Documents 4 and 5, the surface of the ferroelectric film must be removed after crystallization of the ferroelectric film, so that the manufacturing process is complicated.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2001-127262
  • Patent Document 2 Japanese Patent Application Laid-Open No. 2000-260954
  • Patent Document 3 U.S. Pat.No. 5,270,298
  • Patent Document 4 JP-A-10-341010
  • Patent Document 5 U.S. Pat.No. 6,472,229
  • Non-Patent Document 1 T. Nakamura, et al., Jpn.J. Appl. Phys. 33, 5207 (1994)
  • Non-Patent Document 2 K. Kushida-Abdelg afar, et al, J. Apl. ., 85 1069 (1994)
  • Non-Patent Document 3 T. Sakoda, et al., Jpn. J. Appl. Phys., 40 2911 (2001) Disclosure of the invention
  • the present invention has been made in view of such a problem, and an object of the present invention is to provide a ferroelectric capacitor having a simple structure and capable of obtaining high fatigue characteristics, and a method for manufacturing the same.
  • a ferroelectric capacitor according to the present invention includes: a lower electrode; a ferroelectric film formed on the lower electrode; and an upper electrode formed on the ferroelectric film and made of a conductive compound. You. Further, in the present invention, the cation constituting the conductive compound is also present in the ferroelectric film.
  • a ferroelectric film is formed on the lower electrode.
  • an upper electrode made of a conductive compound is formed on the ferroelectric film.
  • cations constituting the conductive compound are diffused into the ferroelectric film by annealing.
  • the ferroelectric film also contains a cation of the conductive compound constituting the upper electrode, the leakage current increases.
  • the higher the leakage current the better the fatigue characteristics. Therefore, in the present invention, good fatigue characteristics can be obtained.
  • FIGS. 1A to 1G are sectional views showing a method of manufacturing a ferroelectric capacitor according to an embodiment of the present invention in the order of steps.
  • FIG. 2 is a graph showing the result of measuring the leak current for 100 seconds.
  • FIG. 3 is a graph showing the result of measuring the leak current for 100 seconds.
  • FIG. 4 is a graph showing the result of measurement of polarization under a low voltage.
  • FIG. 5 is a graph showing the results of measurement of polarization retention.
  • FIG. 6 is a graph showing the results of measuring the fatigue characteristics.
  • FIG. 7 is a graph showing the results of SIMS for Ir.
  • FIG. 8 is a graph showing the results of SIMS for each element.
  • FIG. 9A is a cross-sectional view showing the structure of the first sample
  • FIG. 9B is a graph showing the distribution of the Ir concentration in the first sample.
  • FIG. 10A is a diagram showing a transmission electron micrograph of a cross section of the first sample
  • FIG. 10B is a graph showing the Ir concentration at each point in FIG. 1OA.
  • FIG. 11 is a diagram showing an example of an applied voltage when measuring polarization retention.
  • FIG. 12A is a diagram showing an AFM photograph of the surface of the PZT film of the first sample
  • FIG. 12B is a diagram showing the degree of surface unevenness in a cross section taken along line I-I in FIG. 12A
  • FIG. 13A is a diagram showing an AFM photograph of the surface of the PZT film of the second sample
  • FIG. 13B is a diagram showing the surface irregularities in a cross section taken along line II-II in FIG. 13A. It is a graph showing a degree.
  • FIG. 14 is a cross-sectional view showing the overall configuration of the ferroelectric memory.
  • FIG. 15 is a cross-sectional view showing the configuration of the ferroelectric capacitor.
  • FIG. 16A and FIG. 16B are cross-sectional views showing changes in the shape of the PZT film in the embodiment of the present invention.
  • FIGS. 1A to 1G are cross-sectional views illustrating a method of manufacturing a ferroelectric capacitor according to an embodiment of the present invention in the order of steps.
  • a semiconductor substrate 11 such as a silicon substrate
  • An element isolation region 12 is formed by I (shallow trench isolation). Next, in the element active region defined by the element isolation region 12,
  • a MOS transistor 14 is formed by forming a gate insulating film 17, a gate electrode 18, a silicide layer 19, a low-concentration diffusion layer 15, a sidewall 20, and a high-concentration diffusion layer 16 on the surface of the well 13. .
  • Each MOS transistor 14 is formed with two high-concentration diffusion layers 16 for source and drain. Let the M ⁇ S Trangis share between 14 evenings.
  • a silicon oxynitride film 21 is formed on the entire surface so as to cover the MOS transistor 14, and a silicon oxide film 22 is further formed on the entire surface by, for example, an organic CVD method.
  • the silicon oxynitride film 21 is formed to prevent the gate insulating film 17 and the like from deteriorating with hydrogen when the silicon oxide film 22 is formed.
  • contact holes that reach between the high-concentration diffusion layers 16 are formed in the silicon oxide film 22 and the silicon oxynitride film 21 to open the plug contact portions.
  • a W film is buried by, for example, a CVD method, and then CMP (chemical mechanical polishing) is performed. Then, the W plug 24 is formed by flattening.
  • the entire surface I r film 25 a, I R_ ⁇ y film (I r oxide film) 25 b, PZT films 26 and I r O x film 27 is sequentially formed (1 rather x ⁇ 2, l ⁇ y ⁇ 2).
  • the amount of Pb is made excessive with respect to the amounts of Zr and Ti. That is, when the amounts of Pb, Zr, and Ti are represented as [Pb], [Zr], and [Ti], respectively, the inequality [Pb] / ([Zr] + [Ti])> Make sure 1 holds.
  • I r film 2 5 a, I rO x JK25 b by processing the PZT film 26 and the I r O x film 27, I r the O x film 27 as an upper electrode, the I r films 25 a and I R_ ⁇ x film 25 b and the lower electrode, a ferroelectric capacitor of a stack structure PZT film 26 is sandwiched between them.
  • I r film 25 a, I R_ ⁇ x film 25 b, collectively P ZT film 26 and I R_ ⁇ x film 27 is etched.
  • the PZT film 26 is formed in an amorphous state at room temperature by, for example, a sputtering method. In this state, Figure 16
  • the flatness of the surface of the PZT film 26 is relatively high. And the above Anil As a result, the PZT film 26 is crystallized, and as shown in FIG. 16A, minute grooves 26a are formed on the surface along the crystal grain boundaries, and the flatness is reduced. Accordingly, the composition of the PZT film varies in the plane and in the film thickness direction. Using this effect, the composition of a ferroelectric capacitor having a film thickness operating at a low voltage can be controlled so as to obtain a desired polarization characteristic.
  • an alumina protective film 28 covering the ferroelectric capacitor is formed on the entire surface.
  • the alumina protective film 28 is formed by, for example, a CVD method.
  • an interlayer insulating film 29 is formed on the entire surface, it is planarized by CMP.
  • the interlayer insulating film 29 for example, a silicon oxide film is formed using an HDP (High Density Plasma) CVD apparatus. Further, a TEOS oxide film may be formed as the interlayer insulating film 29.
  • the remaining film thickness after the CMP is, for example, 300 nm on the upper electrode 27.
  • the W connected to the high-concentration diffusion layer 16 shared by the two MOS transistors 14 is formed on the interlayer insulating film 29 and the alumina protective film 28.
  • a contact hole reaching plug 24 is formed.
  • a W film is buried by, for example, a CVD method, and is planarized by CMP (chemical mechanical polishing).
  • CMP chemical mechanical polishing
  • a W oxidation preventing film (not shown) is formed on the entire surface.
  • a SiON film can be used, and its thickness is, for example, about 10 Onm.
  • a contact hole reaching the IrO x film 27 as an upper electrode is formed in the W oxidation preventing film and the interlayer insulating film 29.
  • an anneal for recovering damage due to etching is applied.
  • the Ani le for example 550 ° C in may be a furnace Aniru 0 2 atmosphere, the time is for example for 60 minutes. After this annealing, the W oxidation preventing film is removed by an etch pack.
  • a glue film, a wiring material film, and a glue film are sequentially deposited.
  • the lower glue film for example, a SiON film can be used, and its thickness is, for example, about 10 Onm.
  • a laminated film of a TiN film having a thickness of 70 nm and a Ti film having a thickness of 5 nm may be formed.
  • an A1-Cu alloy film having a thickness of 400 nm may be formed as the wire material film, and a TiN film having a thickness of 30 nm may be formed as the upper glue film, for example.
  • a laminated film with a 60 nm Ti film may be formed.
  • an antireflection film is formed on the upper glue film by coating, and a resist is further applied.
  • the resist film is processed so as to match the wiring pattern, and the anti-reflection film, the upper glue film, the wiring material film, and the lower glue film are etched using the processed resist film as a mask.
  • a SiON film can be used as the antireflection film, and its thickness is, for example, about 30 nm.
  • a cover film composed of, for example, a TEOS oxide film and a SiN film is formed to complete a ferroelectric memory having a ferroelectric capacity.
  • the leakage current in the ferroelectric capacity is relatively acceptable as long as it does not adversely affect other ferroelectric characteristics.
  • the improvement in the fatigue characteristics is achieved when the leakage current increases to some To close. Therefore, rather than become a preferable state as leakage current is high, if fatigue property sufficient that the desired one, it is not necessary to increase the leakage current more than that.
  • the upper electrode does not have to be composed of a single conductive compound film.
  • it may be composed of a ferroelectric film on the formed I r C ⁇ . 4 film and the product layer film composed of the I R_ ⁇ 2 film formed thereon.
  • I 1:. ⁇ 1 thickness of 4 films and 1 R_ ⁇ 2 film is a example if each 5 0 nm, 1 5 0 nm to 2 0 0 nm approximately, in limited to Absent.
  • the materials of the ferroelectric film and the upper electrode are not particularly limited.
  • a conductive oxide film such as an Ir oxide film or a Ba oxide film can be used. At this time, it is desirable that these compositions deviate from the compositions represented by stoichiometry.
  • the ferroelectric film for example, Pb (Z r, T i) 0 3 film, (Ba, S r) T it 0 3 film or (B i, La) is used 4 T i 3 0 12 film or the like it can.
  • the upper electrode contains a total of 10% by mass or less of cations and impurities such as Pb and Sr. When the cation and / or the impurity are contained in an appropriate amount, the effect obtained by the present invention is further enhanced.
  • P t film may be composed of I r film or I and rO y film.
  • first sample is an upper electrode made of I Roi. 4 film (a mixture of I and rO 2 film and I r film)? 13 is too much? It is a FeCap having a film and diffusing Ir in the upper electrode into the PZT film during the manufacturing process.
  • second sample is F e C ap having an upper electrode made of I r 0 2 film and a P ZT film Pb amount is one counterweight and Z r amount and T i weight.
  • the thickness of each of the upper electrodes was 20 On m.
  • an amorphous film formed at room temperature was crystallized by annealing.
  • an IrO x film was formed after performing RTA at about 580 ° C. on the amorphous PZT film, and then crystallization was performed.
  • the amorphous PZT film was subjected to RTA at a high temperature of about
  • the leak current of the first sample was significantly higher than that of the second sample. From this, it is considered that the first sample has improved fatigue characteristics.
  • the Pb content in the PZT film is different between the graph shown in FIG. 2 and the graph shown in FIG. 3, and the Dalaf shown in FIG. 2 has a higher Pb content by about 2 to 3%.
  • the polarization of the first sample was higher than that of the second sample.
  • the applied voltage was about 1.5 V to 2.0 V
  • the difference between the first sample and the second sample was large.
  • the polarization change with respect to the applied voltage was smaller in the first sample. This indicates that the first sample has better operation stability with respect to applied voltage fluctuation.
  • Okina indicates the results obtained when a positive voltage was applied to the upper electrode of the first sample
  • Kouen indicates the results obtained when a negative voltage was applied to the upper electrode of the first sample.
  • ⁇ indicates the result obtained when a positive voltage was applied to the upper electrode of the second sample
  • ⁇ indicates the result obtained when a negative voltage was applied to the upper electrode of the second sample. The results obtained are shown.
  • the normalized polarization (polarization retention) of the first sample was higher than that of the second sample.
  • the dashed line in FIG. 5 shows the result obtained when a positive voltage was applied to the upper electrode of the first sample, and the broken line shows the result when a negative voltage was applied to the upper electrode of the first sample.
  • the solid line shows the result obtained when a positive voltage was applied to the upper electrode of the second sample, and the two-dot chain line shows the result obtained when a negative voltage was applied to the upper electrode of the second sample.
  • FIG. 7 shows that Ir is present in the PZT film also in the second sample, but this is not due to the diffusion of Ir, but as described above, It is thought that this is because the PZT film has fine grooves along the grain boundaries of the PZT, and the upper electrode has entered this groove.
  • Fig. 8 shows the details of the results of S IMS (secondary ion mass spectrometry) performed on the first sample. As shown in FIG. 8, diffusion of Ir into the PZT film and fluctuation of the amount of Ir in the PZT film were confirmed.
  • the first sample is provided with a lower electrode 51 made of a Pt film, a PZT film 52 containing excess Pb, and an upper electrode 53 made of an IrO film. It is assumed that annealing is performed after the formation of the I r O x film. In such a first sample, the composition deviated from the stoichiometric composition during annealing. I]: From the film? 1 r diffuses into the two films, and as shown in FIG.
  • Ir gathers at the interface with the upper electrode 53 in the PZT film 52 and at the crystal grain boundaries 54 in the PZT film 52, and Ir The concentration is higher than in the crystal grains. As a result, the leakage current increases and the fatigue characteristics are improved.
  • the distribution of the Ir concentration as shown in FIG. 9B can be obtained by, for example, SIMS.
  • the second sample there is no excess Pb in the P ZT film.
  • the upper electrode is formed from I R_ ⁇ 2 film, I r does not diffuse into the PZT film. Therefore, the leakage current does not increase and the fatigue characteristics do not improve.
  • FIG. 10A is a diagram showing a transmission electron micrograph of a cross section of the first sample.
  • Fig. 1 is a graph showing the Ir concentration at each point in OA. The graph shown in FIG.
  • FIG. 12A is an AFM photograph of the surface of the PZT film of the first sample
  • FIG. 12B shows the degree of surface irregularities in a cross section taken along line II in FIG. 12A. It is a graph.
  • FIG. 13A is a diagram showing an AFM photograph of the surface of the PZT film of the second sample
  • FIG. 13B is a diagram showing the degree of surface unevenness in a cross section taken along line II-II in FIG. 13A.
  • FIG. As can be seen by comparing FIGS. 12A and 128 with FIGS. 13A and 13B, the first sample has smaller surface irregularities than the second sample.
  • FIG. 14 is a cross-sectional view showing the overall configuration of the ferroelectric memory.
  • An element isolation insulating film 102 is selectively formed on a surface of a semiconductor substrate 101.
  • a MOS transistor 103 is formed in a region defined by the element isolation insulating film 102.
  • the M ⁇ S transistor 103 includes a low-concentration diffusion layer 104, a high-concentration diffusion layer 105, a titanium silicide film 106, a gate insulating film 107, a gate electrode 108, a tungsten silicide film 109, and a sidewall 110.
  • a silicon oxynitride film 128 covering the element isolation insulating film 102 and the MOS transistor 103 is formed, and a silicon oxide film 111 is formed thereon as an interlayer insulating film.
  • a lower electrode 112 is selectively formed on the silicon oxide film 111, and a ferroelectric film 113 and an upper electrode 114 are sequentially stacked thereon.
  • the ferroelectric film 113 is made of, for example, a PZT film containing excess Pb
  • the upper electrode 114 is made of, for example, an IrO ⁇ A film.
  • part of the Ir in the IrO ⁇ 4 film is diffused into the ferroelectric film 113 by annealing.
  • the ferroelectric film 113 is smaller than the lower electrode 112, and the upper electrode 114 is smaller than the ferroelectric film 113.
  • the lower electrode 111, the ferroelectric film 113, and the upper electrode 114 constitute a ferroelectric capacitor.
  • a film 115 surrounding the ferroelectric capacitor is formed.
  • a silicon oxide film 116 is formed as an interlayer insulating film covering the ferroelectric capacitor and the like.
  • a hole reaching the lower electrode 112 is formed in the silicon oxide film 116 and the film 115. Further, holes reaching the titanium silicide film 109 of the MOS transistor 103 are formed in the silicon oxide films 116 and 111. In these holes, a tungsten stainless film 117 is buried. In addition, holes reaching the upper electrode 114 are also formed in the silicon oxide film 116 and the film 115. Then, a wiring layer 118 contacting the tungsten film 117 is formed on the silicon oxide film 116. Part of the wiring layer 118 also contacts the upper electrode 114 via a hole reaching the upper electrode 114. Therefore, the upper electrode 114 and the high-concentration diffusion layer 105 of the MOS transistor 103 are connected via this portion of the wiring layer 118. On the silicon oxide film 116, a silicon oxide film 119 is formed as an interlayer insulating film covering the wiring layer 118.
  • a hole reaching the wiring layer 118 is formed in the silicon oxide film 119, and a tungsten film 120 is buried in the hole. Then, on the silicon oxide film 119, a wiring layer 121 that is in contact with the tungsten film 120 is formed. On the silicon oxide film 119, a silicon oxide film 122 is formed as an interlayer insulating film covering the wiring layer 121.
  • a hole reaching the wiring layer 122 is formed in the silicon oxide film 122, and a tungsten film 123 is buried in the hole. Then, a wiring layer 124 that is in contact with the tungsten film 123 is formed on the silicon oxide film 122. Further, on the silicon oxide film 122, a pad silicon oxide film 125 and a pad silicon nitride film 126 covering the wiring layer 124 are sequentially formed. Then, a sealing film 127 made of, for example, polyimide is formed on the pad silicon nitride film 126.
  • Patent Document 4 Although a graph showing the result of SIMS as if 1r is present in the ⁇ -cho is described, in the method described in Patent Document 4, P is formed before forming the upper electrode. Since the portion where excess Pb is present in the ZT film is intentionally removed, Ir diffusion as in the present invention cannot occur, and only an error unique to SIMS appears. Industrial applicability

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Abstract

半導体基板（１１）上にＭＯＳトランジスタ（１４）を形成し、更にＷプラグ（２４）の埋込までの工程を行った後、全面にＩｒ膜（２５ａ）、ＩｒＯｘ膜（２５ｂ）、ＰＺＴ膜（２６）及びＩｒＯｘ膜（２７）を順次形成する。このとき、ＰＺＴ膜（２６）の組成に関し、Ｐｂ量をＺｒ量及びＴｉ量に対して過剰にする。次に、Ｉｒ膜（２５ａ）、ＩｒＯｘ膜（２５ｂ）、ＰＺＴ膜（２６）及びＩｒＯｘ膜（２７）を加工した後、アニールを行うことにより、ＩｒＯｘ膜（２７）の形成時等にＰＺＴ膜（２６）に生じた損傷を回復させると共に、ＩｒＯｘ膜（２７）中のＩｒをＰＺＴ膜（２６）中に拡散させる。この結果、ＰＺＴ膜（２６）中に拡散したＩｒは、ＩｒＯｘ膜（２７）とＰＺＴ膜（２６）との界面及びＰＺＴ膜（２６）中の結晶粒界に集合し、これらにおけるＩｒ濃度が結晶粒内よりも高くなる。

Description

明細書
強誘電体キャパシ夕及びその製造方法 技術分野
本発明は、 強誘電体不揮発性メモリ （FRAM (ラムトロンインタ一ナショナル社の 登録商標） ） 等に好適な強誘電体キャパシタ及びその製造方法に関する。 背景技術
コンピュータの主記憶装置には、 ダイナミックランダムアクセスメモリ （DRAM) 及びスタティックランダムアクセスメモリ （SRAM) 等の揮発性メモリが使用されて いる。 揮発性メモリは、 電源が供給されている期間のみデータを保持することができ、 電源の供給が停止されると記憶されているデータは消失してしまう。 これに対して、 自 由に書換えが可能で、 かつ、 電源の供給を停止してもデータが消失しない不揮発性メモ リとして、 近時、 強誘電体膜を用いた強誘電体ランダムアクセスメモリ （以下、 「Fe RAM」 という。 ） が注目されている。 FeRAMは、 不揮発性メモリであることに加 えて、 電力消費量が少なく、 高集積化が可能であるという長所を有する。
従来の FeRAMには、 図 15に示すような、 2つの電極 202及び 204間に強誘 電体膜 203が挟まれて構成された強誘電体キャパシタ （以下、 「F e C a p」 ともい う。 ） 205が設けられている。 FeCap 205は、 例えば半導体基板 201の上方 に絶縁膜等 （図示せず） を介して形成されている。 この Fe Cap 205は、 FeRA Mの機能上の中心部を構成する。 また、 Fe Capは、 センサに用いられることもある 。 強誘電体薄膜 203を挟む 2つの電極 202及び 204は、 夫々上部電極、 下部電極 ともよばれる。
強誘電体膜及び電極の材料については、 多くの研究がなされており、 種々のものが提 案されている。 強誘電体膜 203には、 主に Pb (Z r, T i ) 〇3 (以下、 「PZT 」 ともいう。 ；） 、 （B i， La) 4T i 3012、 S r Β i 2 T a 2 O 9等が用いられている また、 上部電極としては、 P t膜からなるものが主に用いられているが、 S rRuO 3膜と P t膜との積層膜からなるもの、 （La, S r) C o〇3膜又は I r〇2膜のよう な導電性酸化膜からなるもの等についても研究が行われている。
このような F e RAMの記憶密度の向上には、 F e C a pの特性が安定していること が必要とされる。 F e C a pの重要な特性の一つとして、 分極特性が挙げられる。 この 分極特性は、 例えば強誘電体膜の疲労により低下する。 この疲労は、 強誘電体膜に多数 回にわたりスイッチング電界を印加することにより生じる。 現在では、 1012回のスィ ッチング電界の印加に対して耐性があることが要求されているが、 将来的には、 1015 回のスイッチング電界の印加に対する耐性が要求されると考えられる。 また、 FeCa Pには、 リーク電流が低いことも要求される。
しかしながら、 S rRu〇3膜と P t膜との積層膜からなる上部電極が用いられた場 合、 S r Ru〇3膜自体は電極として機能しないため、 P t膜との積層構造を採用する ことが必要とされる。 このため、 P t膜のみから構成される上部電極と比較すると、 製 造工程数が多く、 製造時間が長くなる。
また、 （La, S r) Co〇3膜又は I r 02膜のような導電性酸化膜からなる上部電 極が用いられた場合、 疲労が生じにくくなるという報告がなされているが、 その機構は 解明されておらず、 実際に疲労が生じにくくなるかどうかは判明されていない。
更に、 P ZTからなる強誘電体膜と I r〇2からなる上部電極との組み合わせも検討 されているが （特許文献 4及び 5並びに非特許文献 1〜 3) 、 十分な特性は得られてお らず、 更なる特性の向上が要望されている。 更に、 特許文献 4及び 5に記載の方法では 、 強誘電体膜を結晶化させた後に、 その表層を除去する必要があるため、 製造工程が煩 雑なものとなっている。
(特許文献 1) 特開 2001— 127262号公報
(特許文献 2) 特開 2000— 260954号公報
(特許文献 3 ) 米国特許第 5270298号明細書
(特許文献 4) 特開平 10— 341010号公報
(特許文献 5 ) 米国特許第 6472229号明細書
(非特許文献 1) T. Nakamura, et al., Jpn. J. Appl. Phys. 33, 5207 (1994) (非特許文献 2) K. Kushida-Abdelg afar, et al, J. Ap l. Phys. , 85 1069 (19
99)
(非特許文献 3) T. Sakoda, et al., Jpn. J. Appl. Phys., 40 2911 (2001) 発明の開示
本発明は、 かかる問題点に鑑みてなされたものであって、 構造が簡素であると共に、 高い疲労特性を得ることができる強誘電体キャパシ夕及びその製造方法を提供すること を目的とする。
本願発明者は、 鋭意検討の結果、 以下に示す発明の諸態様に想到した。
本願の発明に係る強誘電体キャパシ夕は、 下部電極と、 前記下部電極上に形成された 強誘電体膜と、 前記強誘電体膜上に形成され導電性化合物からなる上部電極と、 を有す る。 そして、 本発明においては、 前記導電性化合物を構成するカチオンが前記強誘電体 膜中にも存在する。
本発明に係る強誘電体キャパシ夕の製造方法では、 先ず、 下部電極上に強誘電体膜を 形成する。 次に、 前記強誘電体膜上に導電性化合物からなる上部電極を形成する。 そし て、 ァニールにより、 前記導電性化合物を構成するカチオンを前記強誘電体膜中に拡散 させる。
本発明においては、 強誘電体膜中にも上部電極を構成する導電性化合物のカチオンが 含まれるため、 リーク電流が高くなる。 一般に、 導電性化合物からなる電極を備えた強 誘電体キャパシタでは、 リーク電流が高くなるほど、 疲労特性が向上することが知られ ている。 従って、 本発明においては、 良好な疲労特性が得られる。 図面の簡単な説明
図 1 A乃至図 1 Gは、 本発明の実施形態に係る強誘電体キャパシ夕の製造方法を工程 順に示す断面図である。
図 2は、 1 0 0秒間のリーク電流の測定を行った結果を示すグラフである。
図 3は、 同じく、 1 0 0秒間のリーク電流の測定を行った結果を示すグラフである。 図 4は、 低電圧下での分極の測定を行った結果を示すグラフである。
図 5は、 分極リテンションの測定を行った結果を示すグラフである。
図 6は、 疲労特性の測定を行った結果を示すグラフである。
図 7は、 I rについての S I M Sの結果を示すグラフである。
図 8は、 各元素についての S I M Sの結果を示すグラフである。 図 9 Aは、 第 1の試料の構造を示す断面図であり、 図 9Bは、 第 1の試料中の I r濃 度の分布を示すグラフである。
図 10 Aは、 第 1の試料の断面の透過型電子顕微鏡写真を示す図であり、 図 10Bは 、 図 1 OA中の各点における I r濃度を示すグラフである。
図 11は、 分極リテンションを測定する際の印加電圧の例を示す図である。
図 12 Aは、 第 1の試料の P ZT膜の表面の A FM写真を示す図であり、 図 12Bは 、 図 12 A中の線分 I一 Iに沿った断面における表面の凹凸の程度を示すグラフである 図 13Aは、 第 2の試料の P ZT膜の表面の AFM写真を示す図であり、 図 13Bは 、 図 13 A中の線分 I I一 I Iに沿った断面における表面の凹凸の程度を示すグラフで ある。
図 14は、 強誘電体メモリの全体的な構成を示す断面図である。
図 15は、 強誘電体キャパシ夕の構成を示す断面図である。
図 16 A及び図 16 Bは、 本発明の実施形態における P Z T膜の形状の変化を示す断 面図である。 発明を実施するための最良の形態
以下、 本発明の実施形態に係る強誘電体キヤパシ夕及びその製造方法について添付の 図面を参照して具体的に説明する。 但し、 ここでは、 便宜上、 強誘電体キャパシ夕の構 造については、 その製造方法と共に説明する。 本実施形態では、 強誘電体キャパシ夕を 含む強誘電体メモリを製造する。 図 1A乃至図 1Gは、 本発明の実施形態に係る強誘電 体キャパシ夕の製造方法を工程順に示す断面図である。
先ず、 図 1Aに示すように、 シリコン基板等の半導体基板 11の表面に、 例えば ST
I (shallow trench isolation) により素子分離領域 12を形成する。 次いで、 素子分 離領域 12により区画された素子活性領域において、 半導体基板 11の表面にゥエル 1
3を形成する。 続いて、 ゲート絶縁膜 17、 ゲート電極 18、 シリサイド層 19、 低濃 度拡散層 15、 サイドウオール 20及び高濃度拡散層 16をゥエル 13の表面に形成す ることにより、 MOSトランジスタ 14を形成する。 なお、 各 MOSトランジスタ 14 には、 ソース及びドレイン用に 2個の高濃度拡散層 16を形成するが、 その一方は、 2 個の M〇S卜ランジス夕 14間で共有させる。
次に、 全面にシリコン酸窒化膜 21を、 MOSトランジスタ 14を覆うようにして形 成し、 更に全面にシリコン酸化膜 22を、 例えば有機 CVD法により形成する。 シリコ ン酸窒化膜 21は、 シリコン酸化膜 22を形成する際のゲ一ト絶縁膜 17等の水素劣化 を防止するために形成されている。 その後、 各高濃度拡散層 16間で到達するコンタク トホールをシリコン酸化膜 22及びシリコン酸窒化膜 21に形成することにより、 ブラ グコンタクト部を開口する。 そして、 コンタクトホール内に、 グルー膜 23として、 5 Onmの T i N膜及び 30 nmの T i膜からなる積層膜を形成した後、 例えば CVD法 により W膜を埋め込み、 CMP (化学機械的研磨） を行って平坦化することにより、 W プラグ 24を形成する。
次いで、 図 1 Bに示すように、 全面に I r膜 25 a、 I r〇y膜 （I r酸化膜） 25 b、 PZT膜 26及び I r Ox膜 27を順次形成する （1く x<2、 l<y<2) 。 こ のとき、 PZT膜 26の組成に関し、 P b量を Z r量及び T i量に対して過剰にする。 即ち、 Pb量、 Z r量、 T i量を、 夫々 [Pb] 、 [Z r] 、 [T i] と表したとき、 不等式 [Pb] / ( [Z r] + [T i] ) >1が成り立つようにする。
続いて、 図 1 Cに示すように、 パターニング及びエッチング技術を用いて、 I r膜 2 5 a、 I rOxJK25 b、 P Z T膜 26及び I r Ox膜 27を加工することにより、 I r Ox膜 27を上部電極とし、 I r膜 25 a及び I r〇x膜 25 bを下部電極とし、 これら の間に PZT膜 26が挟まれたスタック構造の強誘電体キャパシタを形成する。 なお、 この加工では、 例えばプラズマ TEOS (tetraethyl orthosi 1 icate) 膜及び T i N膜 の積層膜 （図示せず） をハードマスクとして使用し、 I r膜 25 a、 I r〇x膜 25 b 、 P ZT膜 26及び I r〇x膜 27を一括してエッチングする。
次いで、 ァニ一ルを行うことにより、 I r Ox膜 27の形成時等に PZT膜 26に生 じた損傷を回復させると共に、 I 1：03^膜27中の1 rを PZT膜 26中に拡散させる
。 この結果、 PZT膜 26中に拡散した I rは、 I r Ox膜 27と P ZT膜 26との界 面及び PZT膜 26中の結晶粒界に集合し、 これらにおける I r濃度が結晶粒内よりも 高くなる。 本実施形態では、 図 1 Bに示す工程において、 PZT膜26を、 例えば、 ス パッタリング法により常温でアモルファス状態として形成する。 この状態では、 図 16
Aに示すように、 P ZT膜 26の表面の平坦度は比較的高い。 そして、 上述のァニール により、 PZT膜 26が結晶化すると共に、 図 16 Βに示すように、 その結晶粒界に沿 つて表面に微小な溝 26 aが形成され、 平坦度が低下する。 また、 これに伴って、 PZ T膜の組成は、 その面内及び膜厚方向で変動することとなる。 この効果を用いて低電圧 で動作する膜厚を有する強誘電体キャパシ夕についても、 所望の分極特性を得るように 組成を制御することができる。
次に、 図 1Dに示すように、 強誘電体キャパシタを覆うアルミナ保護膜 28を全面に 形成する。 アルミナ保護膜 28は、 例えば CVD法により形成する。
次いで、 図 1 Eに示すように、 全面に層間絶縁膜 29を成膜した後、 これを CMPに より平坦化する。 層間絶縁膜 29としては、 例えば HDP (High Density Plasma) C VD装置を使用してシリコン酸化膜を成膜する。 また、 層間絶縁膜 29として TE OS 酸化膜を成膜してもよい。 CMP後の残し膜厚は、 例えば上部電極 27上で 300 nm とする。
続いて、 図 1 Fに示すように、 パターニング及びエッチング技術を用いて、 層間絶縁 膜 29及びアルミナ保護膜 28に、 2個の MOSトランジスタ 14により共有された高 濃度拡散層 16に接続された Wプラグ 24まで到達するコンタクトホールを形成する。 次に、 このコンタクトホール内にグルー膜 30として、 例えば 50 nmの T i N膜を形 成した後、 例えば CVD法により W膜を埋め込み、 CMP (化学機械的研磨） を行って 平坦化することにより、 Wプラグ 31を形成する。 その後、 例えば 350°CでN2プラ ズマに層間絶縁膜 29及び Wプラグ 31の表面を晒す。 このプラズマ処理の時間は、 例 えば 120秒間である。
いで、 全面に W酸化防止膜 （図示せず） を形成する。 W酸化防止膜としては、 例え ば S i ON膜を使用することができ、 その厚さは例えば 10 Onm程度である。 そして 、 パ夕一ニング及びエッチング技術を用いて、 図 1Gに示すように、 W酸化防止膜及び 層間絶縁膜 29に、 上部電極たる I r Ox膜 27まで到達するコンタクトホールを形成 する。 続いて、 エッチングによる損傷を回復させるためのァニールを施す。 このァニー ルは、 例えば 550°Cで 02雰囲気の炉内ァニールとしてもよく、 その時間は例えば 6 0分間である。 このァニールの後、 W酸化防止膜をエッチパックにより除去する。 次に、 グルー膜、 配線材料膜及びグルー膜を順次堆積する。 下層のグルー膜としては
、 例えば厚さが 70 nmの T i N膜と 5 nmの T i膜との積層膜を形成してもよく、 配 線材料膜としては、 例えば厚さが 4 0 0 n mの A 1—C u合金膜を形成してもよく、 上 層のグルー膜としては、 例えば厚さが 3 0 n mの T i N膜と 6 0 n mの T i膜との積層 膜を形成してもよい。
次いで、 上層のグルー膜上に反射防止膜を塗布により形成し、 更にレジストを塗布す る。 続いて、 レジスト膜を配線パターンに整合するように加工し、 加工後のレジスト膜 をマスクとして、 反射防止膜、 上層のグルー膜、 配線材料膜及び下層のグルー膜をエツ チングする。 反射防止膜としては、 例えば S i O N膜を使用することができ、 その厚さ は例えば 3 0 n m程度である。 このようなエッチングにより、 図 1 Gに示すように、 グ ルー膜 3 2、 配線 3 3及びグルー膜 3 4が形成される。
その後、 更に、 層間絶縁膜の形成、 コンタクトプラグの形成及び下から第 2層目以降 の配線の形成等を行う。 そして、 例えば T E O S酸化膜及び S i N膜からなるカバー膜 を形成して強誘電体キャパシ夕を有する強誘電体メモリを完成させる。
このように、 本実施形態においては、 P Z T膜 2 6中の P b量を過剰にすると共に、 ァニールにより、 組成が化学量論組成 （I r〇2) からずれた I 1" 03；膜2 7中の1 rを P Z T膜 2 6中に拡散させている。 この結果、 P Z T膜 2 6中に導電パスが生成され、 P t膜を上部電極とする F e C a pと比較すると、 リーク電流が上昇する。 一般に、 導 電性酸化膜からなる電極及び P Z T膜等の強誘電体膜を備えた強誘電体キャパシ夕では 、 リーク電流が高いほど、 疲労が生じにくいことが知られている。 従って、 本実施形態 によれば、 良好な疲労特性が得られるといえる。 なお、 強誘電体キャパシ夕におけるリ —ク電流は他の強誘電体特性に悪影響を及ぼさない範囲で比較的許容されるが、 疲労特 性の向上はある程度リーク電流が高くなつたところで飽和状態に漸近する。 このため、 リーク電流が高いほど好ましい状態になるのではなく、 疲労特性が所望のものとなって いれば、 それ以上にリーク電流を高くする必要はない。
なお、 上部電極は、 1層の導電性化合物膜から構成されていなくてもよい。 例えば、 強誘電体膜上に形成された I r C^. 4膜とその上に形成された I r〇2膜とからなる積 層膜から構成されていてもよい。 このとき、 I 1：〇1. 4膜及び1 r〇2膜の厚さは、 例 えば夫々 5 0 n m、 1 5 0 n m乃至 2 0 0 n m程度であるが、 これらに限定されるもの ではない。
また、 強誘電体膜及ぴ上部電極の材料は特に限定されるものではない。 上部電極とし ては、 例えば I r酸化膜又は B a酸化膜等の導電性酸化膜を用いることができる。 この とき、 これらの組成は、 化学量論により表される組成からずれていることが望ましい。 強誘電体膜としては、 例えば Pb (Z r， T i) 03膜、 （Ba， S r) T i 03膜又は (B i, La) 4T i 3012膜等を用いることができる。 但し、 Pb (Z r, T i) 03 膜を用いる場合には、 Pbが過剰となっている必要があり、 （Ba， S r) T i〇3膜 を用いる場合には、 B aが過剰となっている必要があり、 （B i， La) 4T i 3012 膜を用いる場合には、 B iが過剰となっている必要がある。 また、 上部電極には、 Pb 及び S r等のカチオンや不純物が総計で 10質量％以下含有されていることが好ましい 。 カチオン及び/又は不純物が適量含有されていることにより、 本発明により得られる 効果がより高くなる。
更に、 下部電極の材料も特に限定されるものではなく、 P t膜、 I r膜又は I rOy 膜等から構成されていてもよい。
次に、 本願発明者が実際に行った種々の実験の結果について説明する。 ここでは、 2 つの試料について実験を行った。 一方の試料 （第 1の試料） は、 I rOi.4膜 （I rO 2膜と I r膜との混合物） からなる上部電極と、 ？13が過剰な？∑丁膜とを有し、 製造 工程中に上部電極中の I rを P ZT膜中に拡散させた F e C a pである。 他方の試料 （ 第 2の試料） は、 I r 02膜からなる上部電極と、 Pb量が Z r量及び T i量と釣り合 つている P ZT膜とを有する F e C a pである。 上部電極の厚さは、 いずれも 20 On mとした。
なお、 第 1及び第 2の試料の PZT膜の形成に当たっては、 図 1A乃至図 1Gに示す 実施形態と同様に、 常温で形成したアモルファス状態の膜をァニールにより結晶化させ た。 但し、 第 1の試料では、 アモルファス状態の PZT膜に 580°C程度の RTAを施 した後に I rOx膜を形成し、 その後、 結晶化ァニールを行った。 一方、 第 2の試料で は、 アモルファス状態の PZT膜に 725で程度の高温下で RTAを施した後に I rO
2膜を形成し、 その後、 ァニールを行った。 このため、 後述のように、 RTA後におい て、 第 1の試料では、 PZT膜がほとんど結晶化されておらず、 その表面は比較的平坦 であったが、 第 2の試料では、 RTAによって PZT膜が結晶化されており、 その表面 には結晶粒界に沿った微小な溝が形成され、 第 1の試料よりも粗くなっていた。 また、
I r〇2膜の形成時には、 溝の内側に I r02膜が入り込んでいた。 先ず、 X線回折による解析を行った結果について説明する。 P Z Tの結晶構造はべ口 ブスカイト構造であり、 その結晶系は正方晶系である。 そして、 第 1の試料について、 a軸の長さに対する c軸の長さの比 （c / a ) を求めたところ、 1 . 0 0 3 6であった 。 これに対し、 第 2の試料における比 （c / a ) は 1 . 0 0 8であった。 この結果、 I rの P Z T膜中への拡散は、 比 （c Z a ) を低下させるものと考えられる。 なお、 キュ リー温度はいずれも 3 2 51であった。
次に、 1 0 0秒間のリーク電流の測定を行った結果について説明する。 図 2及び図 3 に示すように、 第 1の試料のリーク電流は、 第 2の試料のそれと比較すると、 大幅に高 かった。 このことから、 第 1の試料では、 疲労特性が向上していると考えられる。 なお 、 図 2に示すグラフと図 3に示すグラフとでは、 P Z T膜中の P b含有量が異なってお り、 図 2に示すダラフの方が 2〜 3 %程度 P b含有量が高い。
次に、 低電圧下での分極の測定を行った結果について説明する。 図 4に示すように、 第 1の試料の分極は、 第 2の試料のそれと比較すると、 高かった。 また、 特に、 印加電 圧が 1 . 5 V乃至 2 . 0 V程度であると、 第 1の試料と第 2の試料との差が大きかった 。 更に、 実際に使用される電圧 （3 V程度） では、 第 1の試料の方が、 印加電圧の変動 に対する分極の変化が小さかった。 このことは、 印加電圧の変動に対する動作の安定性 について、 第 1の試料の方が良好であることを示している。 なお、 図 4中の翁は第 1の 試料の上部電極に正の電圧を印加したときに得られた結果を示し、 園は第 1の試料の上 部電極に負の電圧を印加したときに得られた結果を示し、 〇は第 2の試料の上部電極に 正の電圧を印加したときに得られた結果を示し、 口は第 2の試料の上部電極に負の電圧 を印加したときに得られた結果を示す。
次に、 分極リテンションの測定を行った結果について説明する。 図 5に示すように、 第 1の試料の規格化された分極 （分極リテンション） は、 第 2の試料のそれよりも高か つた。 なお、 図 5中の 1点鎖線は第 1の試料の上部電極に正の電圧を印加したときに得 られた結果を示し、 破線は第 1の試料の上部電極に負の電圧を印加したときに得られた 結果を示し、 実線は第 2の試料の上部電極に正の電圧を印加したときに得られた結果を 示し、 2点鎖線は第 2の試料の上部電極に負の電圧を印加したときに得られた結果を示 す。
次に、 疲労特性の測定を行った結果について説明する。 この測定では、 図 1 1に示す ように、 上部電極及び下部電極間に、 正負のパルスを繰り返し印加し、 パルス間隔 （時 間： て） と分極との関係を調べた。 ての値は、 15 On秒及び 1秒とし、 電圧印加時間 t lは 15 On秒とした。 この結果、 図 6に示すように、 第 2の試料では、 反転回数が 108回を超えると疲労が生じて分極量が低下したのに対し、 第 1の試料では、 1012 回を超える反転回数でも疲労が生じなかった。
次に、 S IMS (二次イオン質量分析） を行った結果について説明する。 図 7に示す ように、 第 1の試料の方が、 PZT膜の表面からの深さがより深くまで、 I rが拡散し ていた。 なお、 図 7では、 第 2の試料でも I rが P ZT膜中に存在することが示されて いるが、 これは、 I rの拡散によるものではなく、 上述のように、 第 2の試料では、 P ZT膜に P ZTの粒界に沿った微小な溝が存在し、 ここに上部電極が入り込んでいるた めであると考えられる。
また、 図 8に、 第 1の試料に対して S I MS (二次イオン質量分析） を行った結果の 詳細を示す。 図 8に示すように、 I rの PZT膜中への拡散及び PZT膜中での I r量 の変動が確認された。
次に、 第 1の試料及び第 2の試料のリ一ク特性の相違について、 図 9 A及び図 9 Bを 用いて説明する。 ここでは、 図 9Aに示すように、 第 1の試料には、 P t膜からなる下 部電極 51、 P bが過剰な P Z T膜 52及び I r O 膜からなる上部電極 53が設けら れ、 I r Ox膜の形成後にァニールが行われているものとする。 このような第 1の試料 では、 ァニールの際に、 組成が化学量論組成からずれた I ]：€^膜から？2丁膜へ1 r が拡散し、 図 9 Bに示すように、 P ZT膜 52中の上部電極 53との界面及び PZT膜 52中の結晶粒界 54に I rが集まり、 これらにおける I r濃度が結晶粒内と比較して 高くなる。 この結果、 リーク電流が上昇すると共に、 疲労特性が向上する。 なお、 図 9 Bに示すような I r濃度の分布は、 例えば S IMSにより取得することができる。 これに対し、 第 2の試料では、 P ZT膜中に過剰な Pbが存在せず、 また、 上部電極 が I r〇2膜から形成されているため、 I rが PZT膜中に拡散しない。 このため、 リ —ク電流は上昇せず、 疲労特性は向上しない。
図 10 Aは、 第 1の試料の断面の透過型電子顕微鏡写真を示す図であり、 図 10Bは
、 図 1 OA中の各点における I r濃度を示すグラフである。 図 10Bに示すグラフは、
TEM-EDX (エネルギー分散型 X線装置） を用いた測定により得られたものである 。 図 1 OA及び図 1 OBに示すように、 結晶粒内では、 上部電極 （I rOx膜） から P ZT膜への I rの拡散は測定不能な程度であつたのに対し、 結晶粒界には、 上部電極か ら I rが PZT膜へ拡散していることが確認された。 なお、 測定限界以下の I r濃度の 値は信頼性に欠けており、 図 10Bでは、 深さが深くなるほど粒内の I r濃度が上昇し ているが、 このことは測定誤差の範囲内である。
次に、 原子間力顕微鏡 （AFM： Atomic Force Microscope) を用いて PZT膜の表 面を観察した結果について説明する。 図 12Aは、 第 1の試料の PZT膜の表面の AF M写真を示す図であり、 図 12Bは、 図 12 A中の線分 I— Iに沿った断面における表 面の凹凸の程度を示すグラフである。 図 13Aは、 第 2の試料の P ZT膜の表面の AF M写真を示す図であり、 図 13Bは、 図 13 A中の線分 I I一 I Iに沿った断面におけ る表面の凹凸の程度を示すグラフである。 図 12 A及び図 128と図13 A及び図 13 Bとを比較すると判るように、 第 1の試料の方が第 2の試料よりも表面の凹凸が小さい 。 これは、 第 1の試料の作製に当たっては、 PZT膜をアモルファス状態で形成した後 に結晶化させているのに対し、 第 2の試料の作製に当たっては、 ？2丁膜を1^0〇¥0 法により結晶化させた状態で形成しているからである。 なお、 図 12A及び図 13Aに 示す AFM写真は、 P ZT膜を形成した後で上部電極を形成する前に撮影したものであ る。
次に、 上述の実施形態を採用した強誘電体メモリの全体的な構成について説明する。 図 14は、 強誘電体メモリの全体的な構成を示す断面図である。
半導体基板 101の表面に選択的に素子分離絶縁膜 102が形成されている。 素子分 離絶縁膜 102により区画された領域内に MOSトランジスタ 103が形成されている 。 M〇Sトランジスタ 103には、 低濃度拡散層 104、 高濃度拡散層 105、 チタン シリサイド膜 106、 ゲート絶縁膜 107、 ゲート電極 108、 タングステンシリサイ ド膜 109及びサイドウオール 110が設けられている。 そして、 素子分離絶縁膜 10 2及び MOSトランジスタ 103を覆うシリコン酸窒化膜 128が形成され、 その上に 層間絶縁膜としてシリコン酸化膜 111が形成されている。
シリコン酸化膜 111上に、 選択的に下部電極 112が形成されており、 その上に強 誘電体膜 113及び上部電極 1 14が順次積層されている。 強誘電体膜 113は、 例え ば Pbが過剰な PZT膜からなり、 上部電極 114は、 例えば I rO^ A膜からなる。 また、 I r O ^ 4膜中の一部の I rが、 ァニールにより強誘電体膜 1 1 3中に拡散して いる。 平面視では、 下部電極 1 1 2よりも強誘電体膜 1 1 3が小さく、 強誘電体膜 1 1 3よりも上部電極 1 1 4が小さくなつている。 下部電極 1 1 2、 強誘電体膜 1 1 3及び 上部電極 1 1 4から強誘電体キャパシ夕が構成されている。 この強誘電体キャパシタを 包み込む膜 1 1 5が形成されている。 更に、 この強誘電体キャパシタ等を覆う層間絶縁 膜としてシリコン酸化膜 1 1 6が形成されている。
シリコン酸化膜 1 1 6及び膜 1 1 5には、 下部電極 1 1 2まで到達する孔が形成され ている。 また、 シリコン酸化膜 1 1 6及び 1 1 1には、 M O Sトランジスタ 1 0 3のチ タンシリサイド膜 1 0 9まで到達する孔が形成されている。 これらの孔内には、 タンダ ステン膜 1 1 7が埋め込まれている。 また、 シリコン酸化膜 1 1 6及び膜 1 1 5には、 上部電極 1 1 4まで到達する孔も形成されている。 そして、 シリコン酸化膜 1 1 6上に タングステン膜 1 1 7と接触する配線層 1 1 8が形成されている。 この配線層 1 1 8の 一部は、 上部電極 1 1 4まで到達する孔を介して上部電極 1 1 4にも接触している。 従 つて、 配線層 1 1 8のこの部分を介して上部電極 1 1 4と MO S卜ランジスタ 1 0 3の 高濃度拡散層 1 0 5とが接続されている。 シリコン酸化膜 1 1 6上には、 配線層 1 1 8 を覆う層間絶縁膜としてシリコン酸化膜 1 1 9が形成されている。
シリコン酸化膜 1 1 9には、 配線層 1 1 8まで到達する孔が形成されており、 この孔 内にタングステン膜 1 2 0が埋め込まれている。 そして、 シリコン酸化膜 1 1 9上に夕 ングステン膜 1 2 0に接触する配線層 1 2 1が形成されている。 また、 シリコン酸化膜 1 1 9上には、 配線層 1 2 1を覆う層間絶縁膜としてシリコン酸化膜 1 2 2が形成され ている。
シリコン酸化膜 1 2 2には、 配線層 1 2 1まで到達する孔が形成されており、 この孔 内にタングステン膜 1 2 3が埋め込まれている。 そして、 シリコン酸化膜 1 2 2上にタ ングステン膜 1 2 3に接触する配線層 1 2 4が形成されている。 また、 シリコン酸化膜 1 2 2上には、 配線層 1 2 4を覆うパッドシリコン酸化膜 1 2 5及びパッドシリコン窒 化膜 1 2 6が順次形成されている。 そして、 パッドシリコン窒化膜 1 2 6上に、 例えば ポリイミド製の封止膜 1 2 7が形成されている。
なお、 特許文献 4には、 ？∑丁中に1 rが存在するかのような S I M Sの結果を示す グラフが記載されているが、 特許文献 4に記載の方法では、 上部電極を形成する前に P Z T膜の過剰 P bが存在する部分を意図的に除去しているため、 本発明で生じるような I rの拡散は生じえず、 S I M S特有の誤差が現れているに過ぎない。 産業上の利用可能性
以上詳述したように、 本発明によれば、 良好な疲労特性を得ることができる。 これは 、 一般に、 導電性化合物からなる電極を備えた強誘電体キャパシ夕では、 リーク電流が 高くなるほど、 疲労特性が向上することが知られており、 本発明においては、 強誘電体 膜中にも上部電極を構成する導電性化合物のカチオンが含まれるため、 リーク電流が高 くなるからである。

Claims

請求の範囲
1. 下部電極と、
前記下部電極上に形成された強誘電体膜と、
前記強誘電体膜上に形成され導電性化合物からなる上部電極と、
を有し、
前記導電性化合物を構成するカチオンが前記強誘電体膜中にも存在することを特徴と する強誘電体キャパシタ。
2. 前記強誘電体膜中の結晶粒界における前記カチオンの濃度は、 前記強誘電体膜中 の結晶粒内よりも高いことを特徴とする請求項 1に記載の強誘電体キャパシタ。
3. 前記強誘電体膜中の前記カチオンの濃度は、 前記上部電極から離間するほど低く なっていることを特徴とする請求項 1に記載の強誘電体キャパシタ。
4. 前記強誘電体膜は、 過剰な Pbを含有する Pb (Z r, T i ) 〇3からなること を特徴とする請求項 1に記載の強誘電体キャパシタ。
5. 前記強誘電体膜は、 過剰な B aを含有する （Ba, S r) T i〇3からなること を特徴とする請求項 1に記載の強誘電体キャパシタ。
6. 前記強誘電体膜は、 過剰な B iを含有する （B i, La) 4T i 3〇12からなる ことを特徴とする請求項 1に記載の強誘電体キャパシ夕。
7. 前記上部電極は、 I r酸化膜又は B a酸化膜からなることを特徴とする請求項 1 に記載の強誘電体キャパシ夕。
8. 前記導電性化合物の組成は、 化学量論で表される組成からずれていることを特徴 とする請求項 1に記載の強誘電体キャパシタ。
9. 前記強誘電体膜の組成は、 前記強誘電体膜の面内で変動していることを特徴とす る請求項 1に記載の強誘電体キャパシタ。
10. 前記強誘電体膜の組成は、 前記強誘電体膜の面内及び膜厚方向で変動している ことを特徴とする請求項 1に記載の強誘電体キャパシ夕。
11. 前記上部電極は、 10質量％以下のカチオン及び 又は不純物を含有している ことを特徴とする請求項 1に記載の強誘電体キヤパシ夕。
12. 前記強誘電体膜の表面には、 その結晶粒界に沿って深さが実質的に均一な溝が 形成されていることを特徴とする請求項 1に記載の強誘電体キャパシタ。
13. 下部電極上に強誘電体膜を形成する工程と、
前記強誘電体膜上に導電性化合物からなる上部電極を形成する工程と、
ァニールにより、 前記導電性化合物を構成するカチオンを前記強誘電体膜中に拡散さ せる工程と、
を有することを特徴とする強誘電体キャパシ夕の製造方法。
14. 前記ァニールにより、 前記強誘電体膜中の結晶粒界における前記カチオンの濃 度を、 前記強誘電体膜中の結晶粒内よりも高くすることを特徴とする請求項 13に記載. の強誘電体キャパシタの製造方法。
15. 前記ァニールにより、 前記強誘電体膜中の前記カチオンの濃度を、 前記上部電 極から離間するほど低くすることを特徴とする請求項 13に記載の強誘電体キャパシ夕 の製造方法。
16. 前記強誘電体膜の材料として、 過剰な Pbを含有する Pb (Z r, T i) 03 を用いることを特徵とする請求項 13に記載の強誘電体キャパシ夕の製造方法。
17. 前記強誘電体膜の材料として、 過剰な B aを含有する （B a， S r) T i 03 を用いることを特徴とする請求項 13に記載の強誘電体キャパシ夕の製造方法。
18. 前記強誘電体膜の材料として、 過剰な B iを含有する （B i， La) 4T i 3〇 12を用いることを特徴とする請求項 13に記載の強誘電体キャパシ夕の製造方法。
19. 前記上部電極として、 I r酸化膜又は B a酸化膜を形成することを特徴とする 請求項 13に記載の強誘電体キャパシタの製造方法。
20. 前記上部電極の材料として、 化学量論で表される組成からずれている組成の導 電性化合物を用いることを特徴とする請求項 13に記載の強誘電体キャパシ夕の製造方 法。
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