KR20050084813A - 강유전체 커패시터 및 그 제조 방법 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims description 42
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 238000000137 annealing Methods 0.000 claims abstract description 18
- 239000000203 mixture Substances 0.000 claims abstract description 17
- 150000001875 compounds Chemical class 0.000 claims description 15
- 150000001768 cations Chemical class 0.000 claims description 13
- 239000000463 material Substances 0.000 claims description 10
- 229910052746 lanthanum Inorganic materials 0.000 claims description 7
- 229910052719 titanium Inorganic materials 0.000 claims description 6
- 229910052726 zirconium Inorganic materials 0.000 claims description 6
- 229910052797 bismuth Inorganic materials 0.000 claims description 5
- 239000012535 impurity Substances 0.000 claims description 3
- 239000000758 substrate Substances 0.000 abstract description 6
- VRIVJOXICYMTAG-IYEMJOQQSA-L iron(ii) gluconate Chemical compound [Fe+2].OC[C@@H](O)[C@@H](O)[C@H](O)[C@@H](O)C([O-])=O.OC[C@@H](O)[C@@H](O)[C@H](O)[C@@H](O)C([O-])=O VRIVJOXICYMTAG-IYEMJOQQSA-L 0.000 abstract description 5
- 239000004065 semiconductor Substances 0.000 abstract description 5
- 239000013078 crystal Substances 0.000 abstract description 4
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 239000012141 concentrate Substances 0.000 abstract 1
- 239000010408 film Substances 0.000 description 256
- 229910052814 silicon oxide Inorganic materials 0.000 description 23
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 21
- 239000010410 layer Substances 0.000 description 21
- 238000009792 diffusion process Methods 0.000 description 14
- 230000010287 polarization Effects 0.000 description 14
- 239000010936 titanium Substances 0.000 description 14
- 239000003292 glue Substances 0.000 description 11
- 239000011229 interlayer Substances 0.000 description 11
- 230000015654 memory Effects 0.000 description 11
- 238000000034 method Methods 0.000 description 9
- 238000001004 secondary ion mass spectrometry Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 238000002955 isolation Methods 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 239000003963 antioxidant agent Substances 0.000 description 4
- 230000003078 antioxidant effect Effects 0.000 description 4
- 230000014759 maintenance of location Effects 0.000 description 4
- 238000005259 measurement Methods 0.000 description 4
- 229910004121 SrRuO Inorganic materials 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 239000012528 membrane Substances 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 229910018921 CoO 3 Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000002425 crystallisation Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 229910052745 lead Inorganic materials 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910021341 titanium silicide Inorganic materials 0.000 description 2
- 229910018182 Al—Cu Inorganic materials 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 238000002441 X-ray diffraction Methods 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- RKTYLMNFRDHKIL-UHFFFAOYSA-N copper;5,10,15,20-tetraphenylporphyrin-22,24-diide Chemical group [Cu+2].C1=CC(C(=C2C=CC([N-]2)=C(C=2C=CC=CC=2)C=2C=CC(N=2)=C(C=2C=CC=CC=2)C2=CC=C3[N-]2)C=2C=CC=CC=2)=NC1=C3C1=CC=CC=C1 RKTYLMNFRDHKIL-UHFFFAOYSA-N 0.000 description 1
- 239000013039 cover film Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
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- Materials Engineering (AREA)
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Abstract
반도체 기판(11) 상에 MOS 트랜지스터(14)를 형성하고, 또한 W 플러그(24)의 매립까지의 공정을 실행한 후, 전면에 Ir막(25a), IrOx막(25b), PZT막(26) 및 IrOx막(27)을 순차적으로 형성한다. 이 때, PZT막(26)의 조성에 관해, Pb량을 Zr량 및 Ti량에 대하여 과잉으로 한다. 이어서, Ir막(25a), IrOx막(25b), PZT막(26) 및 IrOx막(27)을 가공한 후에 어닐링을 실시함으로써, IrOx막(27)의 형성시 등에 PZT막(26)에 생긴 손상을 회복시키는 동시에, IrOx막(27) 중의 Ir를 PZT막(26) 속으로 확산시킨다. 이 결과, PZT막(26) 중에 확산된 Ir는 IrOx막(27)과 PZT막(26)과의 계면 및 PZT막(26) 중의 결정립계에 집합하여, 이들에 있어서의 Ir 농도가 결정립 내보다도 높아진다.
Description
본 발명은 강유전체 불휘발성 메모리[FRAM(람트론인터내셔날사의 등록상표)] 등에 적합한 강유전체 커패시터 및 그 제조 방법에 관한 것이다.
컴퓨터의 주기억 장치에는 다이내믹 랜덤 액세스 메모리(DRAM) 및 스태틱 랜덤 액세스 메모리(SRAM) 등의 휘발성 메모리가 사용되고 있다. 휘발성 메모리는 전원이 공급되고 있는 기간만 데이터를 유지할 수 있고, 전원의 공급이 정지되면 기억되어 있는 데이터는 소실되어 버린다. 이에 대하여, 자유롭게 다시 쓰기가 가능하고, 또한 전원의 공급을 정지하더라도 데이터가 소실되지 않는 불휘발성 메모리로서, 최근에는 강유전체막을 이용한 강유전체 랜덤 액세스 메모리(이하, 「FeRAM」이라 함)가 주목받고 있다. FeRAM은 불휘발성 메모리인데다가, 전력 소비량이 적고, 고집적화가 가능하다고 하는 장점을 갖는다.
종래의 FeRAM에는 도 15에 도시한 바와 같은, 2개의 전극(202, 204) 사이에 강유전체막(203)이 끼워져 구성된 강유전체 커패시터(이하, 「FeCap」라고도 함)(205)가 설치되어 있다. FeCap(205)는, 예컨대 반도체 기판(201)의 상측에 절연막 등(도시하지 않음)에 의해 형성되어 있다. 이 FeCap(205)는 FeRAM의 기능상의 중심부를 구성한다. 또한, FeCap는 센서에 이용되는 경우도 있다. 강유전체 박막(203)을 사이에 끼우는 2개의 전극(202, 204)은 각각 상부 전극, 하부 전극이라고도 불린다.
강유전체막 및 전극의 재료에 대해서는 많은 연구가 이루어지고 있으며, 여러 가지 것이 제안되어 있다. 강유전체막(203)에는 주로 Pb(Zr, Ti)O3(이하, 「PZT」이라고도 함), (Bi, La)4Ti3O12, SrBi2Ta2O9 등이 이용되고 있다.
또, 상부 전극으로는 Pt막으로 이루어지는 것이 주로 이용되고 있는데, SrRuO3막과 Pt막과의 적층막으로 이루어지는 것, (La, Sr)CoO3막 또는 IrO2막과 같은 도전성 산화막으로 이루어지는 것 등에 관해서도 연구가 이루어지고 있다.
이러한 FeRAM의 기억 밀도의 향상에는, FeCap의 특성이 안정적일 필요가 있다. FeCap의 중요한 특성의 하나로서 분극 특성을 들 수 있다. 이 분극 특성은, 예컨대 강유전체막의 피로에 의해 저하된다. 이 피로는 강유전체막에 여러 번에 걸쳐 스위칭 전계를 인가함으로써 생긴다. 현재는 1012회의 스위칭 전계의 인가에 대하여 내성이 있을 것이 요구되고 있지만, 앞으로는, 1015회의 스위칭 전계의 인가에 대한 내성이 요구된다고 생각된다. 또한, FeCap에는 누설 전류가 낮을 것도 요구된다.
그러나, SrRuO3막과 Pt막의 적층막으로 이루어지는 상부 전극이 이용된 경우, SrRuO3막 자체는 전극으로서 기능하지 않기 때문에, Pt막과의 적층 구조를 채용할 필요가 있다. 이 때문에, Pt막만으로 구성되는 상부 전극과 비교하면, 제조 공정수가 많아, 제조 시간이 길어진다.
또한, (La, Sr)CoO3막 또는 IrO2막과 같은 도전성 산화막으로 이루어지는 상부 전극이 이용된 경우, 피로가 생기기 어렵게 된다고 하는 보고가 있었지만, 그 기구는 해명되지 못하고 있으며, 실제로 피로가 생기기 어렵게 되는지 어떤지는 판명되고 있지 않다.
더욱이, PZT로 이루어지는 강유전체막과 IrO2로 이루어지는 상부 전극과의 조합도 검토되고 있지만(특허문헌4 및 5와 비특허문헌1 내지 3), 충분한 특성은 얻지 못하여, 특성의 향상이 한층 더 요망되고 있다. 더욱이, 특허문헌4 및 5에 기재한 방법에서는 강유전체막을 결정화시킨 후에, 그 표층을 제거해야 하기 때문에, 제조 공정이 번잡한 것으로 되고 있다.
(특허문헌1) 일본 특허 공개 2001-127262호 공보
(특허문헌2) 일본 특허 공개 2000-260954호 공보
(특허문헌3) 미국 특허 제5270298호 명세서
(특허문헌4) 일본 특허 공개 평10-341010호 공보
(특허문헌5) 미국 특허 제6472229호 명세서
(비특허문헌1) T. Nakamura, et al., Jpn. J. Appl. Phys. 33, 5207(1994)
(비특허문헌2) K. Kushida-Abdelghafar, et al, J. Appl. Phys., 85 1069(1999)
(비특허문헌3) T. Sakoda, et al., Jpn. J. Appl. Phys., 40 2911(2001)
도 1a 내지 도 1g는 본 발명의 실시예에 따른 강유전체 커패시터의 제조 방법을 공정순으로 도시하는 단면도이다.
도 2는 100초 동안의 누설 전류를 측정한 결과를 나타내는 그래프이다.
도 3은 마찬가지로, 100초 동안의 누설 전류를 측정한 결과를 나타내는 그래프이다.
도 4는 저전압하에서의 분극을 측정한 결과를 나타내는 그래프이다.
도 5는 분극 리텐션을 측정한 결과를 나타내는 그래프이다.
도 6은 피로 특성을 측정한 결과를 나타내는 그래프이다.
도 7은 Ir에 대한 SIMS의 결과를 나타내는 그래프이다.
도 8은 각 원소에 관한 SIMS의 결과를 나타내는 그래프이다.
도 9a는 제1 시료의 구조를 도시하는 단면도이고, 도 9b는 제1 시료 중의 Ir 농도의 분포를 나타내는 그래프이다.
도 10a는 제1 시료의 단면의 투과형 전자현미경 사진을 도시한 도면이고, 도 10b는 도 10a 중의 각 점에 있어서의 Ir 농도를 나타내는 그래프이다.
도 11은 분극 리텐션을 측정할 때의 인가 전압의 예를 나타내는 도면이다.
도 12a는 제1 시료의 PZT막 표면의 AFM 사진을 도시한 도면이고, 도 12b는 도 12a 중의 선분 I-I을 따른 단면에 있어서의 표면의 요철 정도를 나타내는 그래프이다.
도 13a는 제2 시료의 PZT막 표면의 AFM 사진을 도시한 도면이고, 도 13b는 도 13a 중의 선분 II-II을 따른 단면에 있어서의 표면의 요철 정도를 나타내는 그래프이다.
도 14는 강유전체 메모리의 전체적인 구성을 도시하는 단면도이다.
도 15는 강유전체 커패시터의 구성을 도시하는 단면도이다.
도 16a 및 도 16b는 본 발명의 실시예에 있어서의 PZT막의 형상 변화를 도시하는 단면도이다.
본 발명은 이러한 문제점을 감안하여 이루어진 것으로, 구조가 간소한 동시에, 높은 피로 특성을 얻을 수 있는 강유전체 커패시터 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본원 발명자는 예의 검토한 결과, 이하에 나타내는 발명의 여러 가지 형태에 생각이 이르렀다.
본원 발명에 따른 강유전체 커패시터는 하부 전극과, 이 하부 전극 상에 형성된 강유전체막과, 이 강유전체막 상에 형성되어 도전성 화합물로 이루어지는 상부 전극을 구비한다. 그리고, 본 발명에서는, 상기 도전성 화합물을 구성하는 양이온이 상기 강유전체막 중에도 존재한다.
본 발명에 따른 강유전체 커패시터의 제조 방법에서는, 우선 하부 전극 상에 강유전체막을 형성한다. 이어서, 상기 강유전체막 상에 도전성 화합물로 이루어지는 상부 전극을 형성한다. 그리고, 상기 도전성 화합물을 구성하는 양이온을 어닐링에 의해 상기 강유전체막 중에 확산시킨다.
본 발명에서는, 강유전체막 중에도 상부 전극을 구성하는 도전성 화합물의 양이온이 포함되기 때문에, 누설 전류가 높아진다. 일반적으로, 도전성 화합물로 이루어지는 전극을 구비하는 강유전체 커패시터에서는, 누설 전류가 높아질수록 피로 특성이 향상되는 것이 알려져 있다. 따라서, 본 발명에서는 양호한 피로 특성을 얻을 수 있다.
이하, 본 발명의 실시예에 따른 강유전체 커패시터 및 그 제조 방법에 관해서 첨부 도면을 참조하여 구체적으로 설명한다. 단, 여기서는 편의상, 강유전체 커패시터의 구조에 대해서는 그 제조 방법과 함께 설명한다. 본 실시예에서는, 강유전체 커패시터를 포함하는 강유전체 메모리를 제조한다. 도 1a 내지 도 1g는 본 발명의 실시예에 따른 강유전체 커패시터의 제조 방법을 공정순으로 도시하는 단면도이다.
우선, 도 1a에 도시한 바와 같이, 실리콘 기판 등의 반도체 기판(11)의 표면에, 예컨대 STI(shallow trench isolation)에 의해 소자 분리 영역(12)을 형성한다. 이어서, 소자 분리 영역(12)에 의해 구획된 소자 활성 영역에 있어서, 반도체 기판(11)의 표면에 웰(13)을 형성한다. 이어서, 게이트 절연막(17), 게이트 전극(18), 실리사이드층(19), 저농도 확산층(15), 측벽(20) 및 고농도 확산층(16)을 웰(13)의 표면에 형성함으로써, MOS 트랜지스터(14)를 형성한다. 또, 각 MOS 트랜지스터(14)에는 소스 및 드레인용으로 2개의 고농도 확산층(16)을 형성하는데, 그 한 쪽을 2개의 MOS 트랜지스터(14) 사이에 공유시킨다.
이어서, 전면에 실리콘산질화막(21)을, MOS 트랜지스터(14)를 덮는 식으로 형성하고, 더욱이 전면에 실리콘산화막(22)을, 예컨대 유기 CVD법에 의해 형성한다. 실리콘산질화막(21)은 실리콘산화막(22)을 형성할 때의 게이트 절연막(17) 등의 수소 열화를 방지하기 위해서 형성되고 있다. 그 후, 각 고농도 확산층(16) 사이에 도달하는 컨택트 홀을 실리콘산화막(22) 및 실리콘산질화막(21)에 형성함으로써, 플러그 컨택트부를 개구한다. 그리고, 컨택트 홀 내에 글루막(23)으로서, 50 nm의 TiN막 및 30 nm의 Ti막으로 이루어지는 적층막을 형성한 후, 예컨대 CVD법에 의해 W막을 매립하고, CMP(화학 기계적 연마)를 행하여 평탄화함으로써, W 플러그(24)를 형성한다.
계속해서, 도 1b에 도시한 바와 같이, 전면에 Ir막(25a), IrOy막(Ir 산화막)(25b), PZT막(26) 및 IrOx막(27)을 순차적으로 형성한다(1<x<2, 1<y<2). 이 때, PZT막(26)의 조성에 관해, Pb량을 Zr량 및 Ti량에 대하여 과잉으로 한다. 즉, Pb량, Zr량, Ti량을, 각각 [Pb], [Zr], [Ti]로 나타내었을 때, 부등식 [Pb]/([Zr]+[Ti])>1이 성립하도록 한다.
이어서, 도 1c에 도시한 바와 같이, 패터닝 및 에칭 기술을 이용하여, Ir막(25a), IrOx막(25b), PZT막(26) 및 IrOx막(27)을 가공함으로써, IrOx막(27)을 상부 전극으로 하고, Ir막(25a) 및 IrOx막(25b)을 하부 전극으로 하며, 이들 사이에 PZT막(26)이 끼워진 스택 구조의 강유전체 커패시터를 형성한다. 한편, 이 가공에서는 예컨대 플라즈마 TEOS(tetraethyl orthosilicate)막 및 TiN막의 적층막(도시하지 않음)을 하드 마스크로 사용하여, Ir막(25a), IrOx막(25b), PZT막(26) 및 IrOx막(27)을 일괄적으로 에칭한다.
계속해서, 어닐링을 행함으로써, IrOx막(27)의 형성시 등에 PZT막(26)에 생긴 손상을 회복시키는 동시에, IrOx막(27) 중의 Ir를 PZT막(26) 중으로 확산시킨다. 이 결과, PZT막(26) 중에 확산된 Ir는 IrOx막(27)과 PZT막(26)의 계면 및 PZT막(26) 중의 결정립계에 집합하여, 이들에 있어서의 Ir 농도가 결정립 내보다도 높아진다. 본 실시예에서는, 도 1b에 도시하는 공정에 있어서, PZT막(26)을 예컨대, 스퍼터링법에 의해 상온에서 비정질 상태로 하여 형성한다. 이 상태에서는 도 16a에 도시한 바와 같이, PZT막(26)의 표면의 평탄도는 비교적 높다. 그리고, 전술한 어닐링에 의해, PZT막(26)이 결정화하는 동시에, 도 16b에 도시한 바와 같이, 그 결정립계를 따라서 표면에 미소한 홈(26a)이 형성되어, 평탄도가 저하된다. 또한, 이에 따라 PZT막의 조성은 그 면내 및 막 두께 방향에서 변동하게 된다. 이 효과를 이용하여 저전압으로 동작하는 막 두께를 갖는 강유전체 커패시터에 대해서도 원하는 분극 특성을 얻도록 조성을 제어할 수 있다.
이어서, 도 1d에 도시한 바와 같이, 강유전체 커패시터를 덮는 알루미나 보호막(28)을 전면에 형성한다. 알루미나 보호막(28)은, 예컨대 CVD법에 의해 형성된다.
이어서, 도 1e에 도시한 바와 같이, 전면에 층간 절연막(29)을 성막한 후, 이것을 CMP에 의해 평탄화한다. 층간 절연막(29)으로는, 예컨대 HDP(High Density Plasma) CVD 장치를 사용하여 실리콘산화막을 성막한다. 또한, 층간 절연막(29)으로서 TEOS 산화막을 성막하더라도 좋다. CMP 후의 남겨지는 막 두께는, 예컨대 상부 전극(27) 상에서 300 nm으로 한다.
이어서, 도 1f에 도시한 바와 같이, 패터닝 및 에칭 기술을 이용하여, 층간 절연막(29) 및 알루미나 보호막(28)에 2개의 MOS 트랜지스터(14)에 의해 공유된 고농도 확산층(16)에 접속된 W 플러그(24)까지 도달하는 컨택트 홀을 형성한다. 다음에, 이 컨택트 홀 내에 글루막(30)으로서, 예컨대 50 nm의 TiN막을 형성한 후, 예컨대 CVD법에 의해 W막을 매립하고, CMP(화학기계적연마)를 행하여 평탄화함으로써, W 플러그(31)를 형성한다. 그 후, 예컨대 350℃에서 N2 플라즈마에 층간 절연막(29) 및 W 플러그(31)의 표면을 노출한다. 이 플라즈마 처리 시간은, 예컨대 120초간이다.
계속해서, 전면에 W 산화방지막(도시하지 않음)을 형성한다. W 산화방지막으로는, 예컨대 SiON막을 사용할 수 있으며, 그 두께는 예컨대 100 nm 정도이다. 그리고, 패터닝 및 에칭 기술을 이용하여, 도 1g에 도시한 바와 같이, W 산화방지막 및 층간 절연막(29)에 상부 전극인 IrOx막(27)까지 도달하는 컨택트 홀을 형성한다. 이어서, 에칭에 의한 손상을 회복시키기 위한 어닐링을 실시한다. 이 어닐링은, 예컨대 550℃에서 O2 분위기의 노(爐)내 어닐링이라도 좋으며, 그 시간은 예컨대 60분간이다. 이 어닐링을 한 후, W 산화방지막을 에치백에 의해 제거한다.
이어서, 글루막, 배선재료막 및 글루막을 순차적으로 퇴적한다. 하층의 글루막으로는 예컨대 두께가 70 nm인 TiN막과 5 nm인 Ti막과의 적층막을 형성하더라도 좋고, 배선재료막으로서는, 예컨대 두께가 400 nm인 Al-Cu 합금막을 형성하더라도 좋으며, 상층의 글루막으로서는, 예컨대 두께가 30 nm인 TiN막과 두께가 60 nm인 Ti막의 적층막을 형성하더라도 좋다.
이어서, 상층의 글루막 상에 반사방지막을 도포에 의해 형성하고, 또한 레지스트를 도포한다. 이어서, 레지스트막을 배선 패턴에 정합하도록 가공하고, 가공후의 레지스트막을 마스크로 하여, 반사방지막, 상층의 글루막, 배선재료막 및 하층의 글루막을 에칭한다. 반사방지막으로는, 예컨대 SiON막을 사용할 수 있으며, 그 두께는 예컨대 30 nm 정도이다. 이러한 에칭에 의해, 도 1g에 도시한 바와 같이, 글루막(32), 배선(33) 및 글루막(34)이 형성된다.
그 후, 또한 층간 절연막의 형성, 컨택트 플러그의 형성 및 아래로부터 제2층번째 이후의 배선의 형성 등을 한다. 그리고, 예컨대 TEOS 산화막 및 SiN막으로 이루어지는 커버막을 형성하여 강유전체 커패시터를 구비하는 강유전체 메모리를 완성시킨다.
이와 같이, 본 실시예에서는, PZT막(26) 중의 Pb량을 과잉으로 하는 동시에, 어닐링에 의해 조성이 화학양론 조성(IrO2)에서 벗어난 IrOx막(27) 중의 Ir를 PZT막(26) 중에 확산시키고 있다. 이 결과, PZT막(26) 중에 도전 경로가 생성되어, Pt막을 상부 전극으로 하는 FeCap와 비교하면, 누설 전류가 상승한다. 일반적으로, 도전성 산화막으로 이루어지는 전극 및 PZT막 등의 강유전체막을 갖춘 강유전체 커패시터에서는 누설 전류가 높을수록 피로가 생기기 어려운 것이 알려져 있다. 따라서, 본 실시예에 따르면, 양호한 피로 특성을 얻을 수 있다고 할 수 있다. 한편, 강유전체 커패시터에 있어서의 누설 전류는 다른 강유전체 특성에 악영향을 미치지 않는 범위에서 비교적 허용되지만, 피로 특성의 향상은 어느 정도 누설 전류가 높아진 데에서 바로 포화 상태로 점근(漸近)한다. 이 때문에, 누설 전류가 높을수록 바람직한 상태가 되는 것은 아니며, 피로 특성이 원하는 것으로 되어 있으면, 그 이상으로 누설 전류를 높게 할 필요는 없다.
한편, 상부 전극은 1층의 도전성 화합물막으로 구성되어 있지 않더라도 좋다. 예컨대, 강유전체막 상에 형성된 IrO1.4막과 그 위에 형성된 IrO2막으로 이루어지는 적층막으로 구성되어 있더라도 좋다. 이 때, IrO1.4막 및 IrO2막의 두께는 예컨대 각각 50 nm, 150 nm 내지 200 nm 정도이지만, 이들로만 한정되는 것은 아니다.
또한, 강유전체막 및 상부 전극의 재료는 특별히 한정되는 것은 아니다. 상부 전극으로는, 예컨대 Ir 산화막 또는 Ba 산화막 등의 도전성 산화막을 이용할 수 있다. 이 때, 이들 조성은 화학양론에 의해 나타내어지는 조성으로부터 벗어나 있는 것이 바람직하다. 강유전체막으로는, 예컨대 Pb(Zr, Ti)O3막, (Ba, Sr)TiO3막 또는 (Bi, La)4Ti3O12막 등을 이용할 수 있다. 단, Pb(Zr, Ti)O3막을 이용하는 경우에는 Pb가 과잉으로 되어 있을 필요가 있고, (Ba,Sr)TiO3막을 이용하는 경우에는 Ba가 과잉으로 되어 있을 필요가 있으며, (Bi,La)4Ti3O12막을 이용하는 경우에는 Bi가 과잉으로 되어 있을 필요가 있다. 또한, 상부 전극에는 Pb 및 Sr 등의 양이온이나 불순물이 총계로 10 질량% 이하 함유되어 있는 것이 바람직하다. 양이온 및/또는 불순물이 적정량 함유되어 있음으로 인해, 본 발명에 의해 얻어지는 효과가 보다 높아진다.
또한, 하부 전극의 재료도 특별히 한정되는 것은 아니며, Pt막, Ir막 또는 IrOy막 등으로 구성되어 있더라도 좋다.
다음에, 본원 발명자가 실제로 행한 여러 가지 실험의 결과에 관해서 설명한다. 여기서는, 2개의 시료에 대해서 실험을 했다. 한 쪽의 시료(제1 시료)는 IrO1.4막(IrO2막과 Ir막의 혼합물)으로 이루어지는 상부 전극과, Pb이 과잉인 PZT막을 지니고, 제조 공정 중에 상부 전극 중의 Ir를 PZT막 중에 확산시킨 FeCap이다. 다른 쪽의 시료(제2 시료)는 IrO2막으로 이루어지는 상부 전극과, Pb량이 Zr량 및 Ti량과 균형이 잡혀 있는 PZT막을 갖는 FeCap이다. 상부 전극의 두께는 모두 200 nm로 했다.
한편, 제1 및 제2 시료의 PZT막을 형성하는 데 있어서는, 도 1a 내지 도 1g에 도시하는 실시예와 마찬가지로, 상온에서 형성한 비정질 상태의 막을 어닐링에 의해 결정화시켰다. 단, 제1 시료에서는, 비정질 상태의 PZT막에 580℃ 정도의 RTA를 실시한 후에 IrOx막을 형성하고, 그 후에 결정화 어닐링을 실시했다. 한편, 제2 시료에서는, 비정질 상태의 PZT막에 725℃ 정도의 고온하에서 RTA를 실시한 후에 IrO2막을 형성하고, 그 후에 어닐링을 실시했다. 이 때문에, 후술하는 바와 같이, RTA 후에 있어서, 제1 시료에서는 PZT막이 거의 결정화되어 있지 않고 그 표면은 비교적 평탄하지만, 제2 시료에서는 RTA에 의해서 PZT막이 결정화되어 있고 그 표면에는 결정립계를 따른 미소한 홈이 형성되어, 제1 시료보다도 거칠게 되고 있었다. 또한, IrO2막의 형성시에는 홈의 내측에 IrO2막이 들어가 있었다.
우선, X선 회절로 해석한 결과에 관해서 설명한다. PZT의 결정 구조는 페로브스카이트 구조이며, 그 결정계는 정방정계이다. 그리고, 제1 시료에 관해, a축의 길이에 대한 c축의 길이의 비(c/a)를 구한 바, 1.0036이었다. 이에 대해, 제2 시료에 있어서의 비(c/a)는 1.008이었다. 이 결과, Ir의 PZT막 속으로의 확산은 비(c/a)를 저하시키는 것으로 생각된다. 한편, 큐리 온도는 모두 325℃이었다.
이어서, 100초 동안의 누설 전류 측정을 한 결과에 관해서 설명한다. 도 2 및 도 3에 도시한 바와 같이, 제1 시료의 누설 전류는 제2 시료의 그것과 비교하면, 대폭 높았다. 이로부터, 제1 시료에서는 피로 특성이 향상되고 있다고 생각된다. 한편, 도 2에 도시하는 그래프와 도 3에 도시하는 그래프에서는 PZT막 중의 Pb 함유량이 달라, 도 2에 도시하는 그래프 쪽이 2 내지 3% 정도 Pb 함유량이 높다.
다음에, 저전압하에서의 분극을 측정한 결과에 관해서 설명한다. 도 4에 도시한 바와 같이, 제1 시료의 분극은 제2 시료의 그것과 비해 높았다. 또한, 특히 인가 전압이 1.5 V 내지 2.0 V 정도이면, 제1 시료와 제2 시료의 차가 컸다. 더욱이, 실제로 사용되는 전압(3 V 정도)에서는, 제1 시료 쪽이 인가 전압의 변동에 대한 분극의 변화가 작았다. 이것은 인가 전압의 변동에 대한 동작의 안정성에 대해, 제1 시료 쪽이 양호하다는 것을 나타내고 있다. 한편, 도 4 중의 ●는 제1 시료의 상부 전극에 플러스 전압을 인가했을 때에 얻어진 결과를 나타내고, ■는 제1 시료의 상부 전극에 마이너스 전압을 인가했을 때에 얻어진 결과를 나타내고, ○는 제2 시료의 상부 전극에 플러스 전압을 인가했을 때에 얻어진 결과를 나타내고, □는 제2 시료의 상부 전극에 마이너스 전압을 인가했을 때에 얻어진 결과를 나타낸다.
이어서, 분극 리텐션을 측정한 결과에 관해서 설명한다. 도 5에 도시한 바와 같이, 제1 시료의 규격화된 분극(분극 리텐션)은 제2 시료의 그것보다도 높았다. 한편, 도 5 중의 1점 쇄선은 제1 시료의 상부 전극에 플러스 전압을 인가했을 때에 얻어진 결과를 나타내고, 파선은 제1 시료의 상부 전극에 마이너스 전압을 인가했을 때에 얻어진 결과를 나타내며, 실선은 제2 시료의 상부 전극에 플러스 전압을 인가했을 때에 얻어진 결과를 나타내고, 2점 쇄선은 제2 시료의 상부 전극에 마이너스 전압을 인가했을 때에 얻어진 결과를 나타낸다.
다음에, 피로 특성을 측정한 결과에 관해서 설명한다. 이 측정에서는, 도 11에 도시한 바와 같이, 상부 전극 및 하부 전극 사이에 플러스/마이너스 펄스를 반복해서 인가하여, 펄스 간격(시간 : τ)과 분극과의 관계를 조사했다. τ의 값은 150n초 및 1초로 하고, 전압 인가 시간(t1)은 150n초로 했다. 이 결과, 도 6에 도시한 바와 같이, 제2 시료에서는, 반전 횟수가 108회를 넘으면 피로가 생겨 분극량이 저하된 데 대하여, 제1 시료에서는 1012회를 넘는 반전 횟수라도 피로가 생기지 않았다.
이어서, SIMS(이차 이온 질량 분석)을 행한 결과에 관해서 설명한다. 도 7에 도시한 바와 같이, 제1 시료 쪽이 PZT막의 표면으로부터의 깊이가 보다 깊게 Ir이 확산되고 있었다. 한편, 도 7에서는, 제2 시료에서도 Ir가 PZT막 중에 존재하는 것이 나타내어져 있지만, 이것은 Ir의 확산에 의한 것이 아니라, 상술한 바와 같이, 제2 시료에서는 PZT막에 PZT의 입계에 따른 미소한 홈이 존재하여, 여기에 상부 전극이 들어가 있기 때문이라고 생각된다.
또한, 도 8에 제1 시료에 대하여 SIMS(이차 이온 질량 분석)을 행한 결과를 상세하게 나타낸다. 도 8에 도시한 바와 같이, Ir의 PZT막 속으로의 확산 및 PZT막 속에서의 Ir량의 변동이 확인되었다.
이어서, 제1 시료 및 제2 시료의 누설 특성의 차이에 관해서, 도 9a 및 도 9b를 이용하여 설명한다. 여기서는, 도 9a에 도시한 바와 같이, 제1 시료에는 Pt막으로 이루어지는 하부 전극(51), Pb가 과잉인 PZT막(52) 및 IrOx막으로 이루어지는 상부 전극(53)이 형성되고, IrOx막의 형성후에 어닐링이 이루어지고 있는 것으로 한다. 이러한 제1 시료에서는, 어닐링을 할 때에 조성이 화학양론 조성에서 벗어난 IrOx막으로부터 PZT막으로 Ir가 확산되고, 도 9b에 도시한 바와 같이, PZT막(52) 중의 상부 전극(53)과의 계면 및 PZT막(52) 중의 결정립계(54)에 Ir가 모여, 이들에 있어서의 Ir 농도가 결정립 내와 비교하여 높아진다. 이 결과, 누설 전류가 상승하는 동시에, 피로 특성이 향상된다. 한편, 도 9b에 도시한 바와 같은 Ir 농도의 분포는, 예컨대 SIMS에 의해 취득할 수 있다.
이에 대하여, 제2 시료에서는, PZT막 중에 과잉의 Pb가 존재하지 않고, 또한 상부 전극이 IrO2막으로 형성되고 있기 때문에, Ir가 PZT막 중에 확산되지 않는다. 이 때문에, 누설 전류는 상승하지 않고, 피로 특성은 향상되지 않는다.
도 10a는 제1 시료의 단면의 투과형 전자현미경 사진을 도시한 도면이며, 도 10b는 도 10a 중의 각 점에 있어서의 Ir 농도를 나타내는 그래프이다. 도 10b에 도시하는 그래프는 TEM-EDX(에너지 분산형 X선 장치)를 이용한 측정에 의해 얻어진 것이다. 도 10a 및 도 10b에 도시한 바와 같이, 결정립 내에서는 상부 전극(IrOx막)에서 PZT막으로의 Ir의 확산은 측정 불가능한 정도이었던 데 대하여, 결정립계에는, 상부 전극에서 Ir가 PZT막으로 확산되고 있는 것이 확인되었다. 한편, 측정 한계 이하의 Ir 농도의 값은 신뢰성이 부족하며, 도 10b에서는 깊이가 깊어질수록 립 내의 Ir 농도가 상승하고 있지만, 이것은 측정 오차의 범위내이다.
다음에, 원자간력 현미경(AFM : Atomic Force Microscope)을 이용하여 PZT막의 표면을 관찰한 결과에 관해서 설명한다. 도 12a는 제1 시료의 PZT막 표면의 AFM 사진을 나타내는 도면이며, 도 12b는 도 12a 중의 선분 I-I을 따른 단면에 있어서의 표면의 요철 정도를 나타내는 그래프이다. 도 13a는 제2 시료의 PZT막의 표면의 AFM 사진을 나타내는 도면이며, 도 13b는 도 13a 중의 선분 II-II를 따른 단면에 있어서의 표면의 요철 정도를 나타내는 그래프이다. 도 12a 및 도 12b와 도 13a 및 도 13b를 비교하면 알 수 있는 것과 같이, 제1 시료 쪽이 제2 시료보다도 표면의 요철이 작다. 이것은 제1 시료를 제작함에 있어서는, PZT막을 비정질 상태로 형성한 후에 결정화시키고 있는 데 대하여, 제2 시료를 제작함에 있어서는, PZT막을 MOCVD법에 의해 결정화시킨 상태로 형성하고 있기 때문이다. 한편, 도 12a 및 도 13a에 도시하는 AFM 사진은 PZT막을 형성한 후에 상부 전극을 형성하기 전에 촬영한 것이다.
이어서, 전술한 실시예를 채용한 강유전체 메모리의 전체적인 구성에 관해서 설명한다. 도 14는 강유전체 메모리의 전체적인 구성을 도시하는 단면도이다.
반도체 기판(101)의 표면에 선택적으로 소자 분리 절연막(102)이 형성되어 있다. 소자 분리 절연막(102)에 의해 구획된 영역 내에 MOS 트랜지스터(103)가 형성되어 있다. MOS 트랜지스터(103)에는 저농도 확산층(104), 고농도 확산층(105), 티탄실리사이드막(106), 게이트 절연막(107), 게이트 전극(108), 텅스텐실리사이드막(109) 및 측벽(110)이 설치되고 있다. 그리고, 소자 분리 절연막(102) 및 MOS 트랜지스터(103)를 덮는 실리콘산질화막(128)이 형성되고, 그 위에 층간 절연막으로서 실리콘산화막(111)이 형성되고 있다.
실리콘산화막(111) 상에, 선택적으로 하부 전극(112)이 형성되고 있고, 그 위에 강유전체막(113) 및 상부 전극(114)이 순차 적층되고 있다. 강유전체막(113)은 예컨대 Pb가 과잉인 PZT막으로 이루어지고, 상부 전극(114)은 예컨대 IrO1.4막으로 이루어진다. 또, IrO1.4막 중의 일부 Ir가 어닐링에 의해 강유전체막(113) 중에서 확산되고 있다. 평면에서 보면, 하부 전극(112)보다도 강유전체막(113)이 작고, 강유전체막(113)보다도 상부 전극(114)이 작게 되어 있다. 하부 전극(112), 강유전체막(113) 및 상부 전극(114)으로 강유전체 커패시터가 구성되어 있다. 이 강유전체 커패시터를 감싸는 막(115)이 형성되어 있다. 더욱이, 이 강유전체 커패시터 등을 덮는 층간 절연막으로서 실리콘산화막(116)이 형성되어 있다.
실리콘산화막(116) 및 막(115)에는 하부 전극(112)까지 도달하는 구멍이 형성되어 있다. 또한, 실리콘산화막(116, 111)에는 MOS 트랜지스터(103)의 티탄실리사이드막(109)까지 도달하는 구멍이 형성되어 있다. 이들 구멍 내에는 텅스텐막(117)이 매립되어 있다. 또한, 실리콘산화막(116) 및 막(115)에는 상부 전극(114)까지 도달하는 구멍도 형성되어 있다. 그리고, 실리콘산화막(116) 상에 텅스텐막(117)과 접촉하는 배선층(118)이 형성되어 있다. 이 배선층(118)의 일부는 상부 전극(114)까지 도달하는 구멍을 통해 상부 전극(114)에도 접촉하고 있다. 따라서, 배선층(118)의 이 부분을 통해 상부 전극(114)과 MOS 트랜지스터(103)의 고농도 확산층(105)이 접속되어 있다. 실리콘산화막(116) 상에는 배선층(118)을 덮는 층간 절연막으로서 실리콘산화막(119)이 형성되어 있다.
실리콘산화막(119)에는 배선층(118)까지 도달하는 구멍이 형성되어 있고, 이 구멍은 텅스텐막(120)으로 메워지고 있다. 그리고, 실리콘산화막(119 )상에는 텅스텐막(120)에 접촉하는 배선층(121)이 형성되어 있다. 또한, 실리콘산화막(119) 상에는 배선층(121)을 덮는 층간 절연막으로서 실리콘산화막(122)이 형성되어 있다.
실리콘산화막(122)에는 배선층(121)까지 도달하는 구멍이 형성되어 있고, 이 구멍 내에 텅스텐막(123)이 매립되어 있다. 그리고, 실리콘산화막(122) 상에 텅스텐막(123)에 접촉하는 배선층(124)이 형성되어 있다. 또한, 실리콘산화막(122) 상에는 배선층(124)을 덮는 패드 실리콘산화막(125) 및 패드 실리콘질화막(126)이 순차적으로 형성되어 있다. 그리고, 패드 실리콘질화막(126) 상에, 예컨대 폴리이미드로 제조된 밀봉막(127)이 형성되어 있다.
한편, 특허문헌4에는, PZT 중에 Ir가 존재하는지와 같은 SIMS의 결과를 나타내는 그래프가 기재되어 있지만, 특허문헌4에 기재된 방법에서는, 상부 전극을 형성하기 전에 PZT막의 과잉 Pb가 존재하는 부분을 의도적으로 제거하고 있기 때문에, 본 발명에서 발생하는 것과 같은 Ir의 확산은 생길 수 없고, SIMS 특유의 오차가 나타나고 있는 데에 지나지 않는다.
이상 상술한 것과 같이, 본 발명에 따르면, 양호한 피로 특성을 얻을 수 있다. 이것은 일반적으로, 도전성 화합물로 이루어지는 전극을 갖춘 강유전체 커패시터에서는 누설 전류가 높아질수록 피로 특성이 향상되는 것이 알려져 있으며, 본 발명에서는, 강유전체막 중에도 상부 전극을 구성하는 도전성 화합물의 양이온이 포함되므로, 누설 전류가 높아지기 때문이다.
Claims (20)
- 하부 전극과,상기 하부 전극 상에 형성된 강유전체막과,상기 강유전체막 상에 형성되며 도전성 화합물로 이루어지는 상부 전극을 구비하고, 상기 도전성 화합물을 구성하는 양이온이 상기 강유전체막 중에도 존재하는 것을 특징으로 하는 강유전체 커패시터.
- 제1항에 있어서, 상기 강유전체막 중의 결정립계에 있어서의 상기 양이온의 농도는 상기 강유전체막 중의 결정립 내보다도 높은 것을 특징으로 하는 강유전체 커패시터.
- 제1항에 있어서, 상기 강유전체막 중의 상기 양이온의 농도는 상기 상부 전극으로부터 이격될수록 낮아지고 있는 것을 특징으로 하는 강유전체 커패시터.
- 제1항에 있어서, 상기 강유전체막은 과잉의 Pb를 함유하는 Pb(Zr, Ti)O3으로 이루어지는 것을 특징으로 하는 강유전체 커패시터.
- 제1항에 있어서, 상기 강유전체막은 과잉의 Ba를 함유하는 (Ba, Sr)TiO3으로 이루어지는 것을 특징으로 하는 강유전체 커패시터.
- 제1항에 있어서, 상기 강유전체막은 과잉의 Bi를 함유하는 (Bi, La)4Ti3O12로 이루어지는 것을 특징으로 하는 강유전체 커패시터.
- 제1항에 있어서, 상기 상부 전극은 Ir 산화막 또는 Ba 산화막으로 이루어지는 것을 특징으로 하는 강유전체 커패시터.
- 제1항에 있어서, 상기 도전성 화합물의 조성은 화학양론에서 나타내어지는 조성에서 벗어나 있는 것을 특징으로 하는 강유전체 커패시터.
- 제1항에 있어서, 상기 강유전체막의 조성은 상기 강유전체막의 면내에서 변동하고 있는 것을 특징으로 하는 강유전체 커패시터.
- 제1항에 있어서, 상기 강유전체막의 조성은 상기 강유전체막의 면내 및 막 두께 방향에서 변동하고 있는 것을 특징으로 하는 강유전체 커패시터.
- 제1항에 있어서, 상기 상부 전극은 양이온과 불순물 중 어느 하나 또는 양자 모두를 10 질량% 이하로 함유하고 있는 것을 특징으로 하는 강유전체 커패시터.
- 제1항에 있어서, 상기 강유전체막의 표면에는 그 결정립계를 따라서 깊이가 실질적으로 균일한 홈이 형성되어 있는 것을 특징으로 하는 강유전체 커패시터.
- 하부 전극 상에 강유전체막을 형성하는 공정과,상기 강유전체막 상에 도전성 화합물로 이루어지는 상부 전극을 형성하는 공정과,상기 도전성 화합물을 구성하는 양이온을 어닐링에 의해 상기 강유전체막 중에 확산시키는 공정을 포함하는 것을 특징으로 하는 강유전체 커패시터의 제조 방법.
- 제13항에 있어서, 상기 어닐링에 의해 상기 강유전체막 중의 결정립계에 있어서의 상기 양이온의 농도를 상기 강유전체막 중의 결정립내보다도 높게 하는 것을 특징으로 하는 강유전체 커패시터의 제조 방법.
- 제13항에 있어서, 상기 어닐링에 의해 상기 강유전체막 중의 상기 양이온의 농도를 상기 상부 전극으로부터 이격될수록 낮게 하는 것을 특징으로 하는 강유전체 커패시터의 제조 방법.
- 제13항에 있어서, 상기 강유전체막의 재료로서 과잉의 Pb를 함유하는 Pb(Zr, Ti)O3을 이용하는 것을 특징으로 하는 강유전체 커패시터의 제조 방법.
- 제13항에 있어서, 상기 강유전체막의 재료로서 과잉의 Ba를 함유하는 (Ba, Sr)TiO3을 이용하는 것을 특징으로 하는 강유전체 커패시터의 제조 방법.
- 제13항에 있어서, 상기 강유전체막의 재료로서, 과잉의 Bi를 함유하는 (Bi, La)4Ti3O12를 이용하는 것을 특징으로 하는 강유전체 커패시터의 제조 방법.
- 제13항에 있어서, 상기 상부 전극으로서 Ir 산화막 또는 Ba 산화막을 형성하는 것을 특징으로 하는 강유전체 커패시터의 제조 방법.
- 제13항에 있어서, 상기 상부 전극의 재료로서 화학양론에서 나타내어지는 조성에서 벗어나 있는 조성의 도전성 화합물을 이용하는 것을 특징으로 하는 강유전체 커패시터의 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002358535 | 2002-12-10 | ||
| JPJP-P-2002-00358535 | 2002-12-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050084813A true KR20050084813A (ko) | 2005-08-29 |
| KR100718525B1 KR100718525B1 (ko) | 2007-05-16 |
Family
ID=32500904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020057003977A KR100718525B1 (ko) | 2002-12-10 | 2003-12-10 | 강유전체 커패시터 및 그 제조 방법 |
Country Status (7)
| Country | Link |
|---|---|
| EP (1) | EP1571710A1 (ko) |
| JP (1) | JPWO2004053991A1 (ko) |
| KR (1) | KR100718525B1 (ko) |
| CN (1) | CN100369255C (ko) |
| AU (1) | AU2003289309A1 (ko) |
| TW (1) | TWI230972B (ko) |
| WO (1) | WO2004053991A1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101101566B1 (ko) * | 2006-03-30 | 2012-01-02 | 후지쯔 세미컨덕터 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006032562A (ja) * | 2004-07-14 | 2006-02-02 | Matsushita Electric Ind Co Ltd | 容量素子及びその形成方法並びに半導体記憶装置及びその製造方法 |
| JP5140935B2 (ja) * | 2006-03-28 | 2013-02-13 | 富士通セミコンダクター株式会社 | マグネトロンスパッタ成膜装置、及び半導体装置の製造方法 |
| JP4827653B2 (ja) | 2006-08-10 | 2011-11-30 | 富士通セミコンダクター株式会社 | 半導体装置とその製造方法 |
| JP5380784B2 (ja) | 2007-04-12 | 2014-01-08 | ソニー株式会社 | オートフォーカス装置、撮像装置及びオートフォーカス方法 |
| JP2012151292A (ja) | 2011-01-19 | 2012-08-09 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3867283B2 (ja) * | 1997-06-06 | 2007-01-10 | 日本テキサス・インスツルメンツ株式会社 | 強誘電体キャパシタの作製方法及び強誘電体メモリ装置の製造方法 |
| WO2000017929A1 (fr) * | 1998-09-22 | 2000-03-30 | Hitachi, Ltd. | Dispositif ferroelectrique et composant a semi-conducteur |
| JP2002047011A (ja) * | 2000-08-02 | 2002-02-12 | Mitsubishi Materials Corp | 緻密質ペロブスカイト型金属酸化物薄膜の形成方法及び緻密質ペロブスカイト型金属酸化物薄膜 |
| JP2002289811A (ja) * | 2001-03-28 | 2002-10-04 | Toshiba Corp | 強誘電体メモリ及びそのデータ書き込み方法 |
| JP3661850B2 (ja) * | 2001-04-25 | 2005-06-22 | 富士通株式会社 | 半導体装置およびその製造方法 |
| JP2002324895A (ja) * | 2001-04-26 | 2002-11-08 | Sony Corp | 強誘電体メモリ素子およびその製造方法 |
| JP4428500B2 (ja) * | 2001-07-13 | 2010-03-10 | 富士通マイクロエレクトロニクス株式会社 | 容量素子及びその製造方法 |
-
2003
- 2003-12-10 KR KR1020057003977A patent/KR100718525B1/ko not_active IP Right Cessation
- 2003-12-10 TW TW092134821A patent/TWI230972B/zh not_active IP Right Cessation
- 2003-12-10 JP JP2004558463A patent/JPWO2004053991A1/ja active Pending
- 2003-12-10 CN CNB2003801007900A patent/CN100369255C/zh not_active Expired - Fee Related
- 2003-12-10 WO PCT/JP2003/015809 patent/WO2004053991A1/ja active Application Filing
- 2003-12-10 AU AU2003289309A patent/AU2003289309A1/en not_active Abandoned
- 2003-12-10 EP EP03780705A patent/EP1571710A1/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101101566B1 (ko) * | 2006-03-30 | 2012-01-02 | 후지쯔 세미컨덕터 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2004053991A1 (ja) | 2004-06-24 |
| JPWO2004053991A1 (ja) | 2006-04-13 |
| TW200411724A (en) | 2004-07-01 |
| KR100718525B1 (ko) | 2007-05-16 |
| CN100369255C (zh) | 2008-02-13 |
| CN1695247A (zh) | 2005-11-09 |
| AU2003289309A1 (en) | 2004-06-30 |
| EP1571710A1 (en) | 2005-09-07 |
| TWI230972B (en) | 2005-04-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
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| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |