JP2002324895A - 強誘電体メモリ素子およびその製造方法 - Google Patents
強誘電体メモリ素子およびその製造方法Info
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- JP2002324895A JP2002324895A JP2001129469A JP2001129469A JP2002324895A JP 2002324895 A JP2002324895 A JP 2002324895A JP 2001129469 A JP2001129469 A JP 2001129469A JP 2001129469 A JP2001129469 A JP 2001129469A JP 2002324895 A JP2002324895 A JP 2002324895A
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Abstract
(57)【要約】
【課題】 特性のばらつきがない良好な強誘電体メモリ
素子を提供する。 【解決手段】 結晶性金属酸化物で形成される結晶性絶
縁膜１１が下部電極１０ａと他のメモリセルに形成され
る下部電極１０ｂとを電気的に絶縁するとともに、下部
電極１０ａおよび他の下部電極１０ｂとともに平滑面を
形成し、この平滑面の上に強誘電体薄膜１２が形成され
る。結晶性絶縁膜１１が結晶性金属酸化物からなるの
で、結晶性絶縁膜１１と強誘電体薄膜１２との熱膨張率
の差が小さく、さらに、平滑面の上に強誘電体薄膜１２
が形成されるので、結晶性やモフォロジーが均一な状態
で強誘電体薄膜１２を形成することができ、特性のばら
つきのない良好な強誘電体キャパシタを有するクロスポ
イント型強誘電体メモリ素子１を得ることができる。
素子を提供する。 【解決手段】 結晶性金属酸化物で形成される結晶性絶
縁膜１１が下部電極１０ａと他のメモリセルに形成され
る下部電極１０ｂとを電気的に絶縁するとともに、下部
電極１０ａおよび他の下部電極１０ｂとともに平滑面を
形成し、この平滑面の上に強誘電体薄膜１２が形成され
る。結晶性絶縁膜１１が結晶性金属酸化物からなるの
で、結晶性絶縁膜１１と強誘電体薄膜１２との熱膨張率
の差が小さく、さらに、平滑面の上に強誘電体薄膜１２
が形成されるので、結晶性やモフォロジーが均一な状態
で強誘電体薄膜１２を形成することができ、特性のばら
つきのない良好な強誘電体キャパシタを有するクロスポ
イント型強誘電体メモリ素子１を得ることができる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は強誘電体メモリ素子
およびその製造方法に関し、特に複数の強誘電体キャパ
シタを備えたメモリセルを有する強誘電体メモリ素子お
よびその製造方法に関する。
およびその製造方法に関し、特に複数の強誘電体キャパ
シタを備えたメモリセルを有する強誘電体メモリ素子お
よびその製造方法に関する。
【０００２】
【従来の技術】近年、自発分極する性質を有する強誘電
体薄膜を用いた不揮発性半導体メモリである強誘電体メ
モリ（Ferroelectric Random Access Memory、ＦＲＡ
Ｍ）の研究開発が盛んになっている。
体薄膜を用いた不揮発性半導体メモリである強誘電体メ
モリ（Ferroelectric Random Access Memory、ＦＲＡ
Ｍ）の研究開発が盛んになっている。
【０００３】ＦＲＡＭの強誘電体薄膜の材料としては、
チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3、ＰＺ
Ｔ）や、チタン酸ジルコン酸ランタン鉛（（Ｐｂ，Ｌ
ａ）（Ｚｒ，Ｔｉ）Ｏ3、ＰＬＺＴ）などのペロブスカ
イト型構造の強誘電性を有する金属酸化物が主に開発さ
れ、一部は既に実用化されている。
チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3、ＰＺ
Ｔ）や、チタン酸ジルコン酸ランタン鉛（（Ｐｂ，Ｌ
ａ）（Ｚｒ，Ｔｉ）Ｏ3、ＰＬＺＴ）などのペロブスカ
イト型構造の強誘電性を有する金属酸化物が主に開発さ
れ、一部は既に実用化されている。
【０００４】一方、タンタル酸ストロンチウムビスマス
（ＳｒＢｉ2Ｔａ2Ｏ9、ＳＢＴ）などのビスマス層状構
造化合物材料に関しても、繰り返し分極反転後の特性劣
化が見られないという優れた膜疲労特性を有する材料と
して注目され、盛んに実用化のための研究開発がなされ
ている。
（ＳｒＢｉ2Ｔａ2Ｏ9、ＳＢＴ）などのビスマス層状構
造化合物材料に関しても、繰り返し分極反転後の特性劣
化が見られないという優れた膜疲労特性を有する材料と
して注目され、盛んに実用化のための研究開発がなされ
ている。
【０００５】一般に、ＦＲＡＭはひとつのメモリセルが
ひとつのトランジスタとひとつの強誘電体キャパシタと
で構成される１Ｔ１Ｃ型と呼ばれるＤＲＡＭ（Dynamic
Random Access Memory）と同じセル構造を有するため、
形成する電極のライン幅の最小設計寸法をＦとすると、
ＤＲＡＭの理論上の最小セル面積は８Ｆ2となることが
知られている。一方、同じ半導体不揮発性メモリである
フラッシュメモリはひとつのメモリセルがひとつのトラ
ンジスタと複数のキャパシタとで構成されるセル構造を
有し、形成する電極のライン幅の最小設計寸法をＦとし
た場合、最小セル面積４Ｆ2となる。すなわち、同じラ
イン幅で電極を形成する場合、ＦＲＡＭは最小でもフラ
ッシュメモリの２倍のセル面積になってしまう。セル面
積が大きくなると生産コストが高くなる。性能面ではフ
ラッシュメモリに優れているＦＲＡＭは、高集積化とい
う点ではフラッシュメモリにはおよばなかった。
ひとつのトランジスタとひとつの強誘電体キャパシタと
で構成される１Ｔ１Ｃ型と呼ばれるＤＲＡＭ（Dynamic
Random Access Memory）と同じセル構造を有するため、
形成する電極のライン幅の最小設計寸法をＦとすると、
ＤＲＡＭの理論上の最小セル面積は８Ｆ2となることが
知られている。一方、同じ半導体不揮発性メモリである
フラッシュメモリはひとつのメモリセルがひとつのトラ
ンジスタと複数のキャパシタとで構成されるセル構造を
有し、形成する電極のライン幅の最小設計寸法をＦとし
た場合、最小セル面積４Ｆ2となる。すなわち、同じラ
イン幅で電極を形成する場合、ＦＲＡＭは最小でもフラ
ッシュメモリの２倍のセル面積になってしまう。セル面
積が大きくなると生産コストが高くなる。性能面ではフ
ラッシュメモリに優れているＦＲＡＭは、高集積化とい
う点ではフラッシュメモリにはおよばなかった。
【０００６】そのため、近年、ＦＲＡＭにおけるセル面
積を小さくして高集積化を実現する試みがなされてい
る。特開平９−１１６１０７号公報では、トランジスタ
を介してビット線に接続された下部電極に複数の強誘電
体キャパシタを接続することで、フラッシュメモリと同
等の最小セル面積４Ｆ2を可能とするクロスポイント型
強誘電体メモリが提案されている。さらに、特開２００
０−１５６０８９号公報では、クロスポイント型強誘電
体メモリ構造をウェハ基板上に積層することで超高集積
化を実現するマルチスタック型強誘電体メモリ構造が提
案されている。
積を小さくして高集積化を実現する試みがなされてい
る。特開平９−１１６１０７号公報では、トランジスタ
を介してビット線に接続された下部電極に複数の強誘電
体キャパシタを接続することで、フラッシュメモリと同
等の最小セル面積４Ｆ2を可能とするクロスポイント型
強誘電体メモリが提案されている。さらに、特開２００
０−１５６０８９号公報では、クロスポイント型強誘電
体メモリ構造をウェハ基板上に積層することで超高集積
化を実現するマルチスタック型強誘電体メモリ構造が提
案されている。
【０００７】
【発明が解決しようとする課題】しかし、これら複数の
強誘電体キャパシタを有するクロスポイント型強誘電体
メモリ素子やマルチスタック型強誘電体メモリ素子に
は、強誘電体キャパシタの特性がばらついたり、リーク
電流が増大したり、絶縁耐圧が悪化したりするという問
題点があった。
強誘電体キャパシタを有するクロスポイント型強誘電体
メモリ素子やマルチスタック型強誘電体メモリ素子に
は、強誘電体キャパシタの特性がばらついたり、リーク
電流が増大したり、絶縁耐圧が悪化したりするという問
題点があった。
【０００８】クロスポイント型強誘電体メモリ素子は、
強誘電体キャパシタのスイッチであるトランジスタを介
してビット線に接続された下部電極（共通ノード電極）
と、同様にして形成された他の下部電極との間がシリコ
ン酸化膜で分離され、電気的に絶縁されている。この下
部電極とシリコン酸化膜との上に強誘電体薄膜が形成さ
れて、さらに、この強誘電体薄膜上であって強誘電体薄
膜の下層に形成された下部電極の位置に対応して複数の
上部電極（プレート電極）が形成されている。下部電極
間を電気的に絶縁するシリコン酸化膜は強誘電体薄膜を
形成する場合に、下部電極以外の部分の下地層になって
いる。
強誘電体キャパシタのスイッチであるトランジスタを介
してビット線に接続された下部電極（共通ノード電極）
と、同様にして形成された他の下部電極との間がシリコ
ン酸化膜で分離され、電気的に絶縁されている。この下
部電極とシリコン酸化膜との上に強誘電体薄膜が形成さ
れて、さらに、この強誘電体薄膜上であって強誘電体薄
膜の下層に形成された下部電極の位置に対応して複数の
上部電極（プレート電極）が形成されている。下部電極
間を電気的に絶縁するシリコン酸化膜は強誘電体薄膜を
形成する場合に、下部電極以外の部分の下地層になって
いる。
【０００９】このシリコン酸化膜はアモルファス構造で
あって、さらに、シリコン酸化膜上に形成される強誘電
体薄膜との熱膨張率の差が非常に大きい。強誘電体薄膜
はゾル・ゲル法によって形成され、その形成の際に溶液
の乾燥と有機物除去アニール、さらに強誘電体結晶化の
ための熱処理が施される。このとき、シリコン酸化膜上
に形成された強誘電体薄膜は、シリコン酸化膜との熱膨
張率に差があるため、下部電極上に形成された強誘電体
薄膜に比べて結晶化が不十分になる場合がある。
あって、さらに、シリコン酸化膜上に形成される強誘電
体薄膜との熱膨張率の差が非常に大きい。強誘電体薄膜
はゾル・ゲル法によって形成され、その形成の際に溶液
の乾燥と有機物除去アニール、さらに強誘電体結晶化の
ための熱処理が施される。このとき、シリコン酸化膜上
に形成された強誘電体薄膜は、シリコン酸化膜との熱膨
張率に差があるため、下部電極上に形成された強誘電体
薄膜に比べて結晶化が不十分になる場合がある。
【００１０】さらに、強誘電体薄膜の結晶化が不十分で
あると、シリコン酸化膜上への強誘電体薄膜形成後の緻
密性などの表面模様であるモフォロジーが悪くなる。ま
た、ゾル・ゲル法によって形成する強誘電体の熱処理に
よる結晶化の際には、強誘電体とシリコン酸化膜とが熱
によって反応する可能性があり、反応した場合には形成
される強誘電体薄膜にクラックが入ってしまい、キャパ
シタとして所定の容量を保持することができなくなる。
あると、シリコン酸化膜上への強誘電体薄膜形成後の緻
密性などの表面模様であるモフォロジーが悪くなる。ま
た、ゾル・ゲル法によって形成する強誘電体の熱処理に
よる結晶化の際には、強誘電体とシリコン酸化膜とが熱
によって反応する可能性があり、反応した場合には形成
される強誘電体薄膜にクラックが入ってしまい、キャパ
シタとして所定の容量を保持することができなくなる。
【００１１】また、シリコン酸化膜上に形成された強誘
電体薄膜は結晶性が不十分であるため、結晶性が不十分
な領域では強誘電体薄膜がキャパシタとして有効に機能
することができなくなる。このため、強誘電体キャパシ
タとしての本来の理論的容量を確保することができなく
なる。
電体薄膜は結晶性が不十分であるため、結晶性が不十分
な領域では強誘電体薄膜がキャパシタとして有効に機能
することができなくなる。このため、強誘電体キャパシ
タとしての本来の理論的容量を確保することができなく
なる。
【００１２】このように、強誘電体キャパシタを構成す
る強誘電体薄膜の下部電極間を電気的に絶縁する絶縁膜
としてシリコン酸化膜を用いた場合には、その上層に形
成される強誘電体薄膜の結晶化が不十分であったり、モ
フォロジーが悪かったり、クラックが入ったりといった
問題が生じる結果、強誘電体キャパシタの特性がばらつ
いたり、リーク電流が増大したり、絶縁耐圧が悪化した
りするという問題点があった。
る強誘電体薄膜の下部電極間を電気的に絶縁する絶縁膜
としてシリコン酸化膜を用いた場合には、その上層に形
成される強誘電体薄膜の結晶化が不十分であったり、モ
フォロジーが悪かったり、クラックが入ったりといった
問題が生じる結果、強誘電体キャパシタの特性がばらつ
いたり、リーク電流が増大したり、絶縁耐圧が悪化した
りするという問題点があった。
【００１３】本発明はこのような点に鑑みてなされたも
のであり、強誘電体キャパシタの特性のばらつきがない
良好な特性を有する強誘電体メモリ素子を提供すること
を目的とする。
のであり、強誘電体キャパシタの特性のばらつきがない
良好な特性を有する強誘電体メモリ素子を提供すること
を目的とする。
【００１４】
【課題を解決するための手段】本発明によれば、複数の
強誘電体キャパシタを備えたメモリセルを有する強誘電
体メモリ素子において、強誘電体キャパシタのスイッチ
であるトランジスタを介してビット線に接続された下部
電極と、結晶性金属酸化物であって、下部電極を他の下
部電極と電気的に絶縁し、かつ、下部電極および他の下
部電極とともに平滑面を形成する結晶性絶縁膜と、平滑
面の上に形成された強誘電体薄膜と、強誘電体薄膜の上
であって強誘電体薄膜の下層に形成された下部電極の位
置に対応して形成された複数の上部電極とを有すること
を特徴とする強誘電体メモリ素子が提供される。
強誘電体キャパシタを備えたメモリセルを有する強誘電
体メモリ素子において、強誘電体キャパシタのスイッチ
であるトランジスタを介してビット線に接続された下部
電極と、結晶性金属酸化物であって、下部電極を他の下
部電極と電気的に絶縁し、かつ、下部電極および他の下
部電極とともに平滑面を形成する結晶性絶縁膜と、平滑
面の上に形成された強誘電体薄膜と、強誘電体薄膜の上
であって強誘電体薄膜の下層に形成された下部電極の位
置に対応して形成された複数の上部電極とを有すること
を特徴とする強誘電体メモリ素子が提供される。
【００１５】上記構成によれば、結晶性金属酸化物で形
成される結晶性絶縁膜が下部電極と他の下部電極とを電
気的に絶縁するとともに、下部電極および他の下部電極
とともに平滑面を形成し、この平滑面の上に強誘電体薄
膜が形成される。結晶性絶縁膜が結晶性の金属酸化物か
らなるので、結晶性絶縁膜と強誘電体薄膜との熱膨張率
の差が小さくなる。
成される結晶性絶縁膜が下部電極と他の下部電極とを電
気的に絶縁するとともに、下部電極および他の下部電極
とともに平滑面を形成し、この平滑面の上に強誘電体薄
膜が形成される。結晶性絶縁膜が結晶性の金属酸化物か
らなるので、結晶性絶縁膜と強誘電体薄膜との熱膨張率
の差が小さくなる。
【００１６】さらに、平滑面の上に強誘電体薄膜が形成
されるので、強誘電体薄膜が均一に形成される。
されるので、強誘電体薄膜が均一に形成される。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は本発明の実施の形態に係る
クロスポイント型強誘電体メモリ素子が有するメモリセ
ルの概略の断面図である。
を参照して説明する。図１は本発明の実施の形態に係る
クロスポイント型強誘電体メモリ素子が有するメモリセ
ルの概略の断面図である。
【００１８】クロスポイント型強誘電体メモリ素子１
は、ウェハ基板２と、ウェハ基板２へのイオン注入によ
り形成されたソース・ドレイン領域３ａ、３ｂ、３ｃ
と、トランジスタのゲート電極４ａ、４ｂと、ソース・
ドレイン領域３ｂと接続されたポリシリコンプラグ５
と、ポリシリコンプラグ５に接続されてトランジスタの
スイッチ作用によってキャパシタの蓄積データを出力す
るビット線６と、シリコン酸化膜からなる絶縁層７と、
トランジスタのソース・ドレイン領域３ａに接続された
ポリシリコンプラグ８と、ポリシリコンプラグ８をエッ
チバックした後形成された窒化チタン（ＴｉＮ）膜から
なるバリアメタル９と、絶縁層７およびバリアメタル９
の上に形成され、ゲート電極４ａとソース・ドレイン領
域３ａおよび３ｂとからなる、強誘電体キャパシタのス
イッチであるトランジスタを介してビット線６に接続さ
れたイリジウム（Ｉｒ）からなる下部電極１０ａと、下
部電極１０ａを他のメモリセルに形成される下部電極１
０ｂと電気的に絶縁し、かつ、タリウム（Ｔａ）の酸化
物であって下部電極１０ａおよび他の下部電極１０ｂと
ともに平滑面を形成する酸化タリウム（Ｔａ2Ｏ5）から
なる結晶性絶縁膜１１と、下部電極１０ａと他の下部電
極１０ｂと結晶性絶縁膜１１とで形成された平滑面上に
形成されたＳＢＴからなる強誘電体薄膜１２と、強誘電
体薄膜１２上であって強誘電体薄膜１２の下層に形成さ
れた下部電極１０ａの位置に対応して形成されたＩｒか
らなる上部電極１３ａ、１３ｂ、１３ｃ、１３ｄと、同
様に強誘電体薄膜１２上であって強誘電体薄膜１２の下
層に形成された下部電極１０ｂの位置に対応して形成さ
れたＩｒからなる上部電極１３ｅ、１３ｆと、シリコン
酸化膜からなる絶縁層１４とから構成されている。
は、ウェハ基板２と、ウェハ基板２へのイオン注入によ
り形成されたソース・ドレイン領域３ａ、３ｂ、３ｃ
と、トランジスタのゲート電極４ａ、４ｂと、ソース・
ドレイン領域３ｂと接続されたポリシリコンプラグ５
と、ポリシリコンプラグ５に接続されてトランジスタの
スイッチ作用によってキャパシタの蓄積データを出力す
るビット線６と、シリコン酸化膜からなる絶縁層７と、
トランジスタのソース・ドレイン領域３ａに接続された
ポリシリコンプラグ８と、ポリシリコンプラグ８をエッ
チバックした後形成された窒化チタン（ＴｉＮ）膜から
なるバリアメタル９と、絶縁層７およびバリアメタル９
の上に形成され、ゲート電極４ａとソース・ドレイン領
域３ａおよび３ｂとからなる、強誘電体キャパシタのス
イッチであるトランジスタを介してビット線６に接続さ
れたイリジウム（Ｉｒ）からなる下部電極１０ａと、下
部電極１０ａを他のメモリセルに形成される下部電極１
０ｂと電気的に絶縁し、かつ、タリウム（Ｔａ）の酸化
物であって下部電極１０ａおよび他の下部電極１０ｂと
ともに平滑面を形成する酸化タリウム（Ｔａ2Ｏ5）から
なる結晶性絶縁膜１１と、下部電極１０ａと他の下部電
極１０ｂと結晶性絶縁膜１１とで形成された平滑面上に
形成されたＳＢＴからなる強誘電体薄膜１２と、強誘電
体薄膜１２上であって強誘電体薄膜１２の下層に形成さ
れた下部電極１０ａの位置に対応して形成されたＩｒか
らなる上部電極１３ａ、１３ｂ、１３ｃ、１３ｄと、同
様に強誘電体薄膜１２上であって強誘電体薄膜１２の下
層に形成された下部電極１０ｂの位置に対応して形成さ
れたＩｒからなる上部電極１３ｅ、１３ｆと、シリコン
酸化膜からなる絶縁層１４とから構成されている。
【００１９】上記の構成のクロスポイント型強誘電体メ
モリ素子１によれば、下部電極１０ａと強誘電体薄膜１
２と上部電極１３ａ、１３ｂ、１３ｃ、１３ｄとから構
成される強誘電体キャパシタにおいて、下部電極１０ａ
が下部電極１０ｂと結晶性絶縁膜１１によって電気的に
絶縁されている。さらに、結晶性絶縁膜１１は下部電極
１０ａおよび他の下部電極１０ｂとともに平滑面を形成
し、強誘電体薄膜１２の下地層となる。この結晶性絶縁
膜１１は結晶性の金属酸化物から形成されている。これ
により、結晶性絶縁膜１１と強誘電体薄膜１２との熱膨
張率の差は、下部電極１０ａと下部電極１０ｂとを電気
的に絶縁するためにシリコン酸化膜を用いていた従来の
クロスポイント型強誘電体メモリ素子に比べて小さくな
るので、強誘電体薄膜１２の結晶化が不十分になること
を防止する。したがって、結晶性絶縁膜１１上に形成さ
れた強誘電体薄膜１２と、下部電極１０ａおよび下部電
極１０ｂ上に形成された強誘電体薄膜１２との区別なく
均一な強誘電体薄膜１２を形成することができる。
モリ素子１によれば、下部電極１０ａと強誘電体薄膜１
２と上部電極１３ａ、１３ｂ、１３ｃ、１３ｄとから構
成される強誘電体キャパシタにおいて、下部電極１０ａ
が下部電極１０ｂと結晶性絶縁膜１１によって電気的に
絶縁されている。さらに、結晶性絶縁膜１１は下部電極
１０ａおよび他の下部電極１０ｂとともに平滑面を形成
し、強誘電体薄膜１２の下地層となる。この結晶性絶縁
膜１１は結晶性の金属酸化物から形成されている。これ
により、結晶性絶縁膜１１と強誘電体薄膜１２との熱膨
張率の差は、下部電極１０ａと下部電極１０ｂとを電気
的に絶縁するためにシリコン酸化膜を用いていた従来の
クロスポイント型強誘電体メモリ素子に比べて小さくな
るので、強誘電体薄膜１２の結晶化が不十分になること
を防止する。したがって、結晶性絶縁膜１１上に形成さ
れた強誘電体薄膜１２と、下部電極１０ａおよび下部電
極１０ｂ上に形成された強誘電体薄膜１２との区別なく
均一な強誘電体薄膜１２を形成することができる。
【００２０】さらに、強誘電体薄膜が均一に形成される
ので、結晶性絶縁膜１１上への強誘電体薄膜１２の形成
後のモフォロジーがよくなる。また、強誘電体薄膜１２
が、例えば、ゾル・ゲル法によって形成され、その際に
溶液の乾燥と有機物除去アニール、さらに強誘電体結晶
化のための熱処理が施された際、強誘電体薄膜１２と結
晶性絶縁膜１１とは反応しないので、強誘電体薄膜１２
のクラックの発生を防止する。
ので、結晶性絶縁膜１１上への強誘電体薄膜１２の形成
後のモフォロジーがよくなる。また、強誘電体薄膜１２
が、例えば、ゾル・ゲル法によって形成され、その際に
溶液の乾燥と有機物除去アニール、さらに強誘電体結晶
化のための熱処理が施された際、強誘電体薄膜１２と結
晶性絶縁膜１１とは反応しないので、強誘電体薄膜１２
のクラックの発生を防止する。
【００２１】したがって、強誘電体キャパシタの特性の
ばらつき、リーク電流の増大、絶縁耐圧の悪化を防止す
ることができるようになる。また、従来、シリコン酸化
膜上に形成された強誘電体薄膜は、結晶性が不十分であ
る場合には強誘電体キャパシタとしての本来の理論的容
量を確保することができていなかったが、結晶性絶縁膜
１１を用いることにより結晶性および形状が均一な強誘
電体薄膜１２を形成することができるので、クロスポイ
ント型強誘電体メモリ素子１のセル面積を増大させるこ
となく、強誘電体キャパシタの実効的な面積を増加させ
て容量の増大を図ることができる。したがって、読み出
し信号量を増加させることができるようになる。
ばらつき、リーク電流の増大、絶縁耐圧の悪化を防止す
ることができるようになる。また、従来、シリコン酸化
膜上に形成された強誘電体薄膜は、結晶性が不十分であ
る場合には強誘電体キャパシタとしての本来の理論的容
量を確保することができていなかったが、結晶性絶縁膜
１１を用いることにより結晶性および形状が均一な強誘
電体薄膜１２を形成することができるので、クロスポイ
ント型強誘電体メモリ素子１のセル面積を増大させるこ
となく、強誘電体キャパシタの実効的な面積を増加させ
て容量の増大を図ることができる。したがって、読み出
し信号量を増加させることができるようになる。
【００２２】次に、上記の構成のクロスポイント型強誘
電体メモリ素子１の製造方法について説明する。図２か
ら図４はクロスポイント型強誘電体メモリ素子の製造に
おける各工程での概略の断面図である。
電体メモリ素子１の製造方法について説明する。図２か
ら図４はクロスポイント型強誘電体メモリ素子の製造に
おける各工程での概略の断面図である。
【００２３】図２はクロスポイント型強誘電体メモリ素
子の製造におけるバリアメタル形成までを示す図であっ
て、（ａ）はポリシリコン堆積工程、（ｂ）はポリシリ
コンプラグ形成工程、（ｃ）はＴｉＮ膜堆積工程、
（ｄ）はバリアメタル形成工程のクロスポイント型強誘
電体メモリ素子が有するメモリセルの概略の断面図を示
している。
子の製造におけるバリアメタル形成までを示す図であっ
て、（ａ）はポリシリコン堆積工程、（ｂ）はポリシリ
コンプラグ形成工程、（ｃ）はＴｉＮ膜堆積工程、
（ｄ）はバリアメタル形成工程のクロスポイント型強誘
電体メモリ素子が有するメモリセルの概略の断面図を示
している。
【００２４】クロスポイント型強誘電体メモリ素子１の
トランジスタ部分は、ウェハ基板２へのイオン注入によ
りソース・ドレイン領域３ａ、３ｂ、３ｃを形成した
後、ＣＶＤ法によりポリシリコン膜を成長させ、フォト
リソグラフィとエッチングによりゲート電極４ａ、４ｂ
を形成する。次いで、全面にＣＶＤ法によってシリコン
酸化膜を堆積し、このシリコン酸化膜をエッチングによ
ってソース・ドレイン領域３ｂまで開口した後、ＣＶＤ
法によってポリシリコン膜を成長させ、ポリシリコン膜
の表面をＣＭＰ（Chemical Mechanical Polishing）に
よって研磨してポリシリコンプラグ５を形成する。最後
に、このポリシリコンプラグ５に接続されたビット線６
を形成し、さらにＣＶＤ法によってシリコン酸化膜を堆
積して絶縁層７を形成する。ただし、ここでは、ゲート
酸化膜やサイドウォールなどの形成については記載を省
略しているが、クロスポイント型強誘電体メモリ素子１
のトランジスタ部分は、従来広く実用されているＭＯＳ
ＦＥＴ（Metal Oxide Semiconductor Field Effect Tra
nsistor）形成方法によって形成することができる。
トランジスタ部分は、ウェハ基板２へのイオン注入によ
りソース・ドレイン領域３ａ、３ｂ、３ｃを形成した
後、ＣＶＤ法によりポリシリコン膜を成長させ、フォト
リソグラフィとエッチングによりゲート電極４ａ、４ｂ
を形成する。次いで、全面にＣＶＤ法によってシリコン
酸化膜を堆積し、このシリコン酸化膜をエッチングによ
ってソース・ドレイン領域３ｂまで開口した後、ＣＶＤ
法によってポリシリコン膜を成長させ、ポリシリコン膜
の表面をＣＭＰ（Chemical Mechanical Polishing）に
よって研磨してポリシリコンプラグ５を形成する。最後
に、このポリシリコンプラグ５に接続されたビット線６
を形成し、さらにＣＶＤ法によってシリコン酸化膜を堆
積して絶縁層７を形成する。ただし、ここでは、ゲート
酸化膜やサイドウォールなどの形成については記載を省
略しているが、クロスポイント型強誘電体メモリ素子１
のトランジスタ部分は、従来広く実用されているＭＯＳ
ＦＥＴ（Metal Oxide Semiconductor Field Effect Tra
nsistor）形成方法によって形成することができる。
【００２５】クロスポイント型強誘電体メモリ素子１の
トランジスタ部分を形成した後、図２（ａ）に示すよう
に、絶縁層７をエッチングによりトランジスタのソース
・ドレイン領域３ａまで開口してポリシリコン８ａを埋
め込む。次いで、図２（ｂ）に示すように、絶縁層７お
よびポリシリコン８ａの表面をＣＭＰによって平坦化し
てポリシリコンプラグ８を形成する。
トランジスタ部分を形成した後、図２（ａ）に示すよう
に、絶縁層７をエッチングによりトランジスタのソース
・ドレイン領域３ａまで開口してポリシリコン８ａを埋
め込む。次いで、図２（ｂ）に示すように、絶縁層７お
よびポリシリコン８ａの表面をＣＭＰによって平坦化し
てポリシリコンプラグ８を形成する。
【００２６】平坦化したポリシリコンプラグ８部分をエ
ッチバックした後、図２（ｃ）に示すように、ポリシリ
コンプラグ８の上面をバリアメタル９となるＴｉＮ膜９
ａを堆積して埋め込む。最後に、図２（ｄ）に示すよう
に、堆積したＴｉＮ膜９ａをＣＭＰによってさらに平坦
化し、バリアメタル９を形成する。
ッチバックした後、図２（ｃ）に示すように、ポリシリ
コンプラグ８の上面をバリアメタル９となるＴｉＮ膜９
ａを堆積して埋め込む。最後に、図２（ｄ）に示すよう
に、堆積したＴｉＮ膜９ａをＣＭＰによってさらに平坦
化し、バリアメタル９を形成する。
【００２７】図３はクロスポイント型強誘電体メモリ素
子の製造におけるバリアメタル形成後から下部電極形成
までを示す図であって、（ａ）はＴａ2Ｏ5膜形成工程、
（ｂ）はＩｒ膜堆積工程、（ｃ）は下部電極形成工程の
クロスポイント型強誘電体メモリ素子が有するメモリセ
ルの概略の断面図を示している。
子の製造におけるバリアメタル形成後から下部電極形成
までを示す図であって、（ａ）はＴａ2Ｏ5膜形成工程、
（ｂ）はＩｒ膜堆積工程、（ｃ）は下部電極形成工程の
クロスポイント型強誘電体メモリ素子が有するメモリセ
ルの概略の断面図を示している。
【００２８】バリアメタル９の形成後、図３（ａ）に示
すように、バリアメタル９および絶縁層７の表面上にＣ
ＶＤ法によってＴａ2Ｏ5膜１１ａを成膜する。次いで、
図３（ｂ）に示すように、下部電極１０ａおよび下部電
極１０ｂを形成するために、エッチングによってＴａ2
Ｏ5膜１１ａを開口して結晶性絶縁膜１１を形成する。
最後に、図３（ｃ）に示すように、基板全面にＣＶＤ法
によってＩｒ膜を堆積した後、先に形成した結晶性絶縁
膜１１と、形成する下部電極１０ａおよび下部電極１０
ｂとが平滑面を形成するよう、ＣＭＰによって余分なＩ
ｒ膜を削り取る、ダマシン法により下部電極１０ａおよ
び下部電極１０ｂを形成する。
すように、バリアメタル９および絶縁層７の表面上にＣ
ＶＤ法によってＴａ2Ｏ5膜１１ａを成膜する。次いで、
図３（ｂ）に示すように、下部電極１０ａおよび下部電
極１０ｂを形成するために、エッチングによってＴａ2
Ｏ5膜１１ａを開口して結晶性絶縁膜１１を形成する。
最後に、図３（ｃ）に示すように、基板全面にＣＶＤ法
によってＩｒ膜を堆積した後、先に形成した結晶性絶縁
膜１１と、形成する下部電極１０ａおよび下部電極１０
ｂとが平滑面を形成するよう、ＣＭＰによって余分なＩ
ｒ膜を削り取る、ダマシン法により下部電極１０ａおよ
び下部電極１０ｂを形成する。
【００２９】図４はクロスポイント型強誘電体メモリ素
子の製造における下部電極形成後から上部電極形成まで
を示す図であって、（ａ）は強誘電体薄膜形成工程、
（ｂ）はＩｒ膜堆積工程、（ｃ）は上部電極形成工程の
クロスポイント型強誘電体メモリ素子が有するメモリセ
ルの概略の断面図を示している。
子の製造における下部電極形成後から上部電極形成まで
を示す図であって、（ａ）は強誘電体薄膜形成工程、
（ｂ）はＩｒ膜堆積工程、（ｃ）は上部電極形成工程の
クロスポイント型強誘電体メモリ素子が有するメモリセ
ルの概略の断面図を示している。
【００３０】結晶性絶縁膜１１と下部電極１０ａおよび
下部電極１０ｂとの形成後、図４（ａ）に示すように、
結晶性絶縁膜１１と下部電極１０ａおよび下部電極１０
ｂとの上に、ゾル・ゲル法によってＳＢＴからなる強誘
電体薄膜１２を形成する。このとき、下部電極１０ａお
よび下部電極１０ｂとは結晶性絶縁膜１１によって電気
的に絶縁された状態となる。次いで、図４（ｂ）に示す
ように、強誘電体薄膜１２の上にＣＶＤ法によってＩｒ
膜１３を堆積する。最後に、図４（ｃ）に示すように、
エッチングによりＩｒ膜１３を所定の大きさに加工して
上部電極１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅ、１
３ｆをそれぞれ形成する。上部電極１３ａ、１３ｂ、１
３ｃ、１３ｄは、Ｉｒ膜１３の下層に形成されている強
誘電体薄膜１２の下層に形成された下部電極１０ａの位
置に対応して形成される。これにより、下部電極１０ａ
と強誘電体薄膜１２と上部電極１３ａ、１３ｂ、１３
ｃ、１３ｄとから構成される強誘電体キャパシタが形成
される。同様に、上部電極１３ｅ、１３ｆは、Ｉｒ膜１
３の下層に形成されている強誘電体薄膜１２の下層に形
成された下部電極１０ｂの位置に対応して形成される。
これにより、下部電極１０ｂと強誘電体薄膜１２と上部
電極１３ｅ、１３ｆとから構成される強誘電体キャパシ
タが形成される。
下部電極１０ｂとの形成後、図４（ａ）に示すように、
結晶性絶縁膜１１と下部電極１０ａおよび下部電極１０
ｂとの上に、ゾル・ゲル法によってＳＢＴからなる強誘
電体薄膜１２を形成する。このとき、下部電極１０ａお
よび下部電極１０ｂとは結晶性絶縁膜１１によって電気
的に絶縁された状態となる。次いで、図４（ｂ）に示す
ように、強誘電体薄膜１２の上にＣＶＤ法によってＩｒ
膜１３を堆積する。最後に、図４（ｃ）に示すように、
エッチングによりＩｒ膜１３を所定の大きさに加工して
上部電極１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅ、１
３ｆをそれぞれ形成する。上部電極１３ａ、１３ｂ、１
３ｃ、１３ｄは、Ｉｒ膜１３の下層に形成されている強
誘電体薄膜１２の下層に形成された下部電極１０ａの位
置に対応して形成される。これにより、下部電極１０ａ
と強誘電体薄膜１２と上部電極１３ａ、１３ｂ、１３
ｃ、１３ｄとから構成される強誘電体キャパシタが形成
される。同様に、上部電極１３ｅ、１３ｆは、Ｉｒ膜１
３の下層に形成されている強誘電体薄膜１２の下層に形
成された下部電極１０ｂの位置に対応して形成される。
これにより、下部電極１０ｂと強誘電体薄膜１２と上部
電極１３ｅ、１３ｆとから構成される強誘電体キャパシ
タが形成される。
【００３１】上記の方法で製造したクロスポイント型強
誘電体メモリ素子１は、絶縁耐圧やリーク電流、ヒステ
リシス特性が良好で、強誘電体キャパシタ間のばらつき
がなく、半導体不揮発性メモリとして十分な特性を有す
る。
誘電体メモリ素子１は、絶縁耐圧やリーク電流、ヒステ
リシス特性が良好で、強誘電体キャパシタ間のばらつき
がなく、半導体不揮発性メモリとして十分な特性を有す
る。
【００３２】さらに、強誘電体薄膜１２のモフォロジー
を調べたところ、下部電極１０ａおよび下部電極１０ｂ
上の強誘電体薄膜１２、結晶性絶縁膜１１上の強誘電体
薄膜１２とも、穴などは認められず、上記の方法によ
り、緻密な構造を有する強誘電体薄膜１２を形成するこ
とができる。
を調べたところ、下部電極１０ａおよび下部電極１０ｂ
上の強誘電体薄膜１２、結晶性絶縁膜１１上の強誘電体
薄膜１２とも、穴などは認められず、上記の方法によ
り、緻密な構造を有する強誘電体薄膜１２を形成するこ
とができる。
【００３３】なお、上記の説明において、下部電極１０
ａと下部電極１０ｂとの間の結晶性絶縁膜１１の材料に
Ｔａ2Ｏ5を用いたが、この他に、結晶性絶縁膜材料とし
て、Ｔｉ、Ｚｒ、Ａｌ、Ｎｂ、Ｌａ、Ｂｉ、Ｓｒを含む
金属酸化物材料を用いても同様の効果を得ることができ
る。
ａと下部電極１０ｂとの間の結晶性絶縁膜１１の材料に
Ｔａ2Ｏ5を用いたが、この他に、結晶性絶縁膜材料とし
て、Ｔｉ、Ｚｒ、Ａｌ、Ｎｂ、Ｌａ、Ｂｉ、Ｓｒを含む
金属酸化物材料を用いても同様の効果を得ることができ
る。
【００３４】また、上記の説明では強誘電体薄膜１２の
材料にＳＢＴを用いたが、この他に強誘電体薄膜材料と
して、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3、（Ｐｂ，Ｌａ）（Ｚ
ｒ，Ｔｉ）Ｏ3、ＰｂＴｉＯ3、ＢａＴｉＯ3、ＬｉＮｂ
Ｏ3、ＬｉＴａＯ3、ＹＭｎＯ3、ＳｒＢｉ2Ｎｂ2Ｏ9、Ｓ
ｒＢｉ2（Ｔａ，Ｎｂ）2Ｏ9、Ｂｉ4Ｔｉ3Ｏ12、（Ｂ
ｉ，Ｌａ）4Ｔｉ3Ｏ12、Ｂｉ3ＴｉＮｂＯ9、Ｂｉ3Ｔｉ
ＴａＯ9、ＢａＢｉ2Ｔａ2Ｏ9、ＢａＢｉ2Ｎｂ2Ｏ9など
を用いても同様の効果を得ることができる。
材料にＳＢＴを用いたが、この他に強誘電体薄膜材料と
して、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3、（Ｐｂ，Ｌａ）（Ｚ
ｒ，Ｔｉ）Ｏ3、ＰｂＴｉＯ3、ＢａＴｉＯ3、ＬｉＮｂ
Ｏ3、ＬｉＴａＯ3、ＹＭｎＯ3、ＳｒＢｉ2Ｎｂ2Ｏ9、Ｓ
ｒＢｉ2（Ｔａ，Ｎｂ）2Ｏ9、Ｂｉ4Ｔｉ3Ｏ12、（Ｂ
ｉ，Ｌａ）4Ｔｉ3Ｏ12、Ｂｉ3ＴｉＮｂＯ9、Ｂｉ3Ｔｉ
ＴａＯ9、ＢａＢｉ2Ｔａ2Ｏ9、ＢａＢｉ2Ｎｂ2Ｏ9など
を用いても同様の効果を得ることができる。
【００３５】さらに、上記の説明では下部電極１０ａお
よび１０ｂ、上部電極１３ａ、１３ｂ、１３ｃ、１３
ｄ、１３ｅ、１３ｆの材料にＩｒを用いたが、この他に
上部電極材料および下部電極材料として、Ｐｔ、Ｒｕ、
Ｒｈ、Ｒｅ、Ｏｓ、Ｐｄなどを用いても同様の効果を得
ることができる。
よび１０ｂ、上部電極１３ａ、１３ｂ、１３ｃ、１３
ｄ、１３ｅ、１３ｆの材料にＩｒを用いたが、この他に
上部電極材料および下部電極材料として、Ｐｔ、Ｒｕ、
Ｒｈ、Ｒｅ、Ｏｓ、Ｐｄなどを用いても同様の効果を得
ることができる。
【００３６】以上の説明では、複数の強誘電体キャパシ
タを備えたメモリセルを有するクロスポイント型強誘電
体メモリ素子１のひとつのメモリセルを例示したが、ひ
とつのウェハ基板２に上記構成のメモリセルが１または
２以上作製されてクロスポイント型強誘電体メモリ素子
１が形成される。
タを備えたメモリセルを有するクロスポイント型強誘電
体メモリ素子１のひとつのメモリセルを例示したが、ひ
とつのウェハ基板２に上記構成のメモリセルが１または
２以上作製されてクロスポイント型強誘電体メモリ素子
１が形成される。
【００３７】また、以上の説明では、単層のクロスポイ
ント型強誘電体メモリ素子１の場合について述べたが、
本実施の形態は、このクロスポイント型強誘電体メモリ
素子１が有しているメモリセル構造をウェハ基板２の縦
方向に複数層積み上げた積層構造のマルチスタック型強
誘電体メモリ素子が有するメモリセルにも同様に適用す
ることが可能である。
ント型強誘電体メモリ素子１の場合について述べたが、
本実施の形態は、このクロスポイント型強誘電体メモリ
素子１が有しているメモリセル構造をウェハ基板２の縦
方向に複数層積み上げた積層構造のマルチスタック型強
誘電体メモリ素子が有するメモリセルにも同様に適用す
ることが可能である。
【００３８】
【発明の効果】以上説明したように本発明では、結晶性
金属酸化物で形成される結晶性絶縁膜が下部電極と他の
下部電極とを電気的に絶縁するとともに、下部電極およ
び他の下部電極とともに平滑面を形成し、この平滑面の
上に強誘電体薄膜が形成される。これにより、結晶性絶
縁膜が結晶性金属酸化物からなるので、結晶性絶縁膜と
強誘電体薄膜との熱膨張率の差が小さく、さらに、平滑
面の上に強誘電体薄膜が形成されるので、強誘電体薄膜
が均一に形成される。したがって、結晶性の良い強誘電
体薄膜を有する強誘電体キャパシタを得ることができ
る。
金属酸化物で形成される結晶性絶縁膜が下部電極と他の
下部電極とを電気的に絶縁するとともに、下部電極およ
び他の下部電極とともに平滑面を形成し、この平滑面の
上に強誘電体薄膜が形成される。これにより、結晶性絶
縁膜が結晶性金属酸化物からなるので、結晶性絶縁膜と
強誘電体薄膜との熱膨張率の差が小さく、さらに、平滑
面の上に強誘電体薄膜が形成されるので、強誘電体薄膜
が均一に形成される。したがって、結晶性の良い強誘電
体薄膜を有する強誘電体キャパシタを得ることができ
る。
【００３９】さらに、強誘電体薄膜と結晶性絶縁膜とは
反応しないので、強誘電体薄膜のクラックの発生を防止
する。これにより、強誘電体キャパシタの特性のばらつ
き、リーク電流の増大、絶縁耐圧の悪化を防止すること
ができるようになる。
反応しないので、強誘電体薄膜のクラックの発生を防止
する。これにより、強誘電体キャパシタの特性のばらつ
き、リーク電流の増大、絶縁耐圧の悪化を防止すること
ができるようになる。
【００４０】また、結晶性金属酸化物で形成される結晶
性絶縁膜を用いることにより結晶性および形状が均一な
強誘電体薄膜を形成することができるので、強誘電体メ
モリ素子のセル面積を増大させることなく、強誘電体キ
ャパシタの実効的な面積を増加させて容量の増大を図る
ことが可能となり、読み出し信号量を増加させることが
できるので、これらの素子のさらなる高集積化が可能と
なる。
性絶縁膜を用いることにより結晶性および形状が均一な
強誘電体薄膜を形成することができるので、強誘電体メ
モリ素子のセル面積を増大させることなく、強誘電体キ
ャパシタの実効的な面積を増加させて容量の増大を図る
ことが可能となり、読み出し信号量を増加させることが
できるので、これらの素子のさらなる高集積化が可能と
なる。
【図１】本発明の実施の形態に係るクロスポイント型強
誘電体メモリ素子が有するメモリセルの概略の断面図で
ある。
誘電体メモリ素子が有するメモリセルの概略の断面図で
ある。
【図２】クロスポイント型強誘電体メモリ素子の製造に
おけるバリアメタル形成までを示す図であって、（ａ）
はポリシリコン堆積工程、（ｂ）はポリシリコンプラグ
形成工程、（ｃ）はＴｉＮ膜堆積工程、（ｄ）はバリア
メタル形成工程のクロスポイント型強誘電体メモリ素子
が有するメモリセルの概略の断面図を示している。
おけるバリアメタル形成までを示す図であって、（ａ）
はポリシリコン堆積工程、（ｂ）はポリシリコンプラグ
形成工程、（ｃ）はＴｉＮ膜堆積工程、（ｄ）はバリア
メタル形成工程のクロスポイント型強誘電体メモリ素子
が有するメモリセルの概略の断面図を示している。
【図３】クロスポイント型強誘電体メモリ素子の製造に
おけるバリアメタル形成後から下部電極形成までを示す
図であって、（ａ）はＴａ2Ｏ5膜形成工程、（ｂ）はＩ
ｒ膜堆積工程、（ｃ）は下部電極形成工程のクロスポイ
ント型強誘電体メモリ素子が有するメモリセルの概略の
断面図を示している。
おけるバリアメタル形成後から下部電極形成までを示す
図であって、（ａ）はＴａ2Ｏ5膜形成工程、（ｂ）はＩ
ｒ膜堆積工程、（ｃ）は下部電極形成工程のクロスポイ
ント型強誘電体メモリ素子が有するメモリセルの概略の
断面図を示している。
【図４】クロスポイント型強誘電体メモリ素子の製造に
おける下部電極形成後から上部電極形成までを示す図で
あって、（ａ）は強誘電体薄膜形成工程、（ｂ）はＩｒ
膜堆積工程、（ｃ）は上部電極形成工程のクロスポイン
ト型強誘電体メモリ素子が有するメモリセルの概略の断
面図を示している。
おける下部電極形成後から上部電極形成までを示す図で
あって、（ａ）は強誘電体薄膜形成工程、（ｂ）はＩｒ
膜堆積工程、（ｃ）は上部電極形成工程のクロスポイン
ト型強誘電体メモリ素子が有するメモリセルの概略の断
面図を示している。
１……クロスポイント型強誘電体メモリ素子、２……ウ
ェハ基板、３ａ，３ｂ，３ｃ……ソース・ドレイン領
域、４ａ，４ｂ……ゲート電極、５……ポリシリコンプ
ラグ、６……ビット線、７……絶縁層、８……ポリシリ
コンプラグ、９……バリアメタル、１０ａ，１０ｂ……
下部電極、１１……結晶性絶縁膜、１２……強誘電体薄
膜、１３ａ，１３ｂ，１３ｃ，１３ｄ，１３ｅ，１３ｆ
……上部電極、１４……絶縁層。
ェハ基板、３ａ，３ｂ，３ｃ……ソース・ドレイン領
域、４ａ，４ｂ……ゲート電極、５……ポリシリコンプ
ラグ、６……ビット線、７……絶縁層、８……ポリシリ
コンプラグ、９……バリアメタル、１０ａ，１０ｂ……
下部電極、１１……結晶性絶縁膜、１２……強誘電体薄
膜、１３ａ，１３ｂ，１３ｃ，１３ｄ，１３ｅ，１３ｆ
……上部電極、１４……絶縁層。
Claims (10)
- 【請求項１】 複数の強誘電体キャパシタを備えたメモ
リセルを有する強誘電体メモリ素子において、 前記強誘電体キャパシタのスイッチであるトランジスタ
を介してビット線に接続された下部電極と、 結晶性金属酸化物であって、前記下部電極を他の下部電
極と電気的に絶縁し、かつ、前記下部電極および前記他
の下部電極とともに平滑面を形成する結晶性絶縁膜と、 前記平滑面の上に形成された強誘電体薄膜と、 前記強誘電体薄膜の上であって前記強誘電体薄膜の下層
に形成された前記下部電極の位置に対応して形成された
複数の上部電極と、 を有することを特徴とする強誘電体メモリ素子。 - 【請求項２】 前記結晶性絶縁膜は、チタン（Ｔｉ）、
タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、アルミニウ
ム（Ａｌ）、ニオブ（Ｎｂ）、ランタン（Ｌａ）、ビス
マス（Ｂｉ）、ストロンチウム（Ｓｒ）からなる群より
選択される少なくとも１種を含む金属酸化物であること
を特徴とする請求項１記載の強誘電体メモリ素子。 - 【請求項３】 前記強誘電体薄膜は、チタン酸ジルコン
酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）、チタン酸ジルコン酸
ランタン鉛（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3）、チ
タン酸鉛（ＰｂＴｉＯ3）、チタン酸バリウム（ＢａＴ
ｉＯ3）、ニオブ酸リチウム（ＬｉＮｂＯ3）、タンタル
酸リチウム（ＬｉＴａＯ3）、マンガン酸イットリウム
（ＹＭｎＯ3）、タンタル酸ストロンチウムビスマス
（ＳｒＢｉ2Ｔａ2Ｏ9）、ニオブ酸ストロンチウムビス
マス（ＳｒＢｉ2Ｎｂ2Ｏ9）、ニオブ酸タンタル酸スト
ロンチウムビスマス（ＳｒＢｉ2（Ｔａ，Ｎｂ）
2Ｏ9）、チタン酸ビスマス（Ｂｉ4Ｔｉ3Ｏ12）、チタン
酸ランタンビスマス（（Ｂｉ，Ｌａ） 4Ｔｉ3Ｏ12）、ニ
オブ酸ビスマスチタン（Ｂｉ3ＴｉＮｂＯ9）、タンタル
酸ビスマスチタン（Ｂｉ3ＴｉＴａＯ9）、タンタル酸バ
リウムビスマス（ＢａＢｉ2Ｔａ2Ｏ9）、ニオブ酸バリ
ウムビスマス（ＢａＢｉ2ＮｂＯ9）からなる群より少な
くとも１種選択されることを特徴とする請求項１記載の
強誘電体メモリ素子。 - 【請求項４】 前記下部電極は、白金（Ｐｔ）、イリジ
ウム（Ｉｒ）、ルテニウム（Ｒｕ）、ロジウム（Ｒ
ｈ）、レニウム（Ｒｅ）、オスミウム（Ｏｓ）、パラジ
ウム（Ｐｄ）からなる群より選択される少なくとも１種
を含む金属または金属酸化物であることを特徴とする請
求項１記載の強誘電体メモリ素子。 - 【請求項５】 前記上部電極は、白金（Ｐｔ）、イリジ
ウム（Ｉｒ）、ルテニウム（Ｒｕ）、ロジウム（Ｒ
ｈ）、レニウム（Ｒｅ）、オスミウム（Ｏｓ）、パラジ
ウム（Ｐｄ）からなる群より選択される少なくとも１種
を含む金属または金属酸化物であることを特徴とする請
求項１記載の強誘電体メモリ素子。 - 【請求項６】 複数の強誘電体キャパシタを備えるメモ
リセルを有する強誘電体メモリ素子において、 前記強誘電体キャパシタのスイッチであるトランジスタ
を介してビット線に接続された下部電極を形成し、 結晶性金属酸化物であって、前記下部電極を他の下部電
極と電気的に絶縁し、かつ、前記下部電極および前記他
の下部電極とともに平滑面を形成する結晶性絶縁膜を形
成し、 前記平滑面の上に強誘電体薄膜を形成し、 前記強誘電体薄膜の上であって前記強誘電体薄膜の下層
に形成された前記下部電極の位置に対応して複数の上部
電極を形成することを特徴とする強誘電体メモリ素子の
製造方法。 - 【請求項７】 前記結晶性絶縁膜は、チタン（Ｔｉ）、
タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、アルミニウ
ム（Ａｌ）、ニオブ（Ｎｂ）、ランタン（Ｌａ）、ビス
マス（Ｂｉ）、ストロンチウム（Ｓｒ）からなる群より
選択される少なくとも１種を含む金属酸化物であること
を特徴とする請求項６記載の強誘電体メモリ素子の製造
方法。 - 【請求項８】 前記強誘電体薄膜は、チタン酸ジルコン
酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）、チタン酸ジルコン酸
ランタン鉛（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3）、チ
タン酸鉛（ＰｂＴｉＯ3）、チタン酸バリウム（ＢａＴ
ｉＯ3）、ニオブ酸リチウム（ＬｉＮｂＯ3）、タンタル
酸リチウム（ＬｉＴａＯ3）、マンガン酸イットリウム
（ＹＭｎＯ3）、タンタル酸ストロンチウムビスマス
（ＳｒＢｉ2Ｔａ2Ｏ9）、ニオブ酸ストロンチウムビス
マス（ＳｒＢｉ2Ｎｂ2Ｏ9）、ニオブ酸タンタル酸スト
ロンチウムビスマス（ＳｒＢｉ2（Ｔａ，Ｎｂ）
2Ｏ9）、チタン酸ビスマス（Ｂｉ4Ｔｉ3Ｏ12）、チタン
酸ランタンビスマス（（Ｂｉ，Ｌａ） 4Ｔｉ3Ｏ12）、ニ
オブ酸ビスマスチタン（Ｂｉ3ＴｉＮｂＯ9）、タンタル
酸ビスマスチタン（Ｂｉ3ＴｉＴａＯ9）、タンタル酸バ
リウムビスマス（ＢａＢｉ2Ｔａ2Ｏ9）、ニオブ酸バリ
ウムビスマス（ＢａＢｉ2Ｎｂ2Ｏ9）からなる群より少
なくとも１種選択されることを特徴とする請求項６記載
の強誘電体メモリ素子の製造方法。 - 【請求項９】 前記下部電極は、白金（Ｐｔ）、イリジ
ウム（Ｉｒ）、ルテニウム（Ｒｕ）、ロジウム（Ｒ
ｈ）、レニウム（Ｒｅ）、オスミウム（Ｏｓ）、パラジ
ウム（Ｐｄ）からなる群より選択される少なくとも１種
を含む金属または金属酸化物であることを特徴とする請
求項６記載の強誘電体メモリ素子の製造方法。 - 【請求項１０】 前記上部電極は、白金（Ｐｔ）、イリ
ジウム（Ｉｒ）、ルテニウム（Ｒｕ）、ロジウム（Ｒ
ｈ）、レニウム（Ｒｅ）、オスミウム（Ｏｓ）、パラジ
ウム（Ｐｄ）からなる群より選択される少なくとも１種
を含む金属または金属酸化物であることを特徴とする請
求項６記載の強誘電体メモリ素子の製造方法。
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| JP2001129469A JP2002324895A (ja) | 2001-04-26 | 2001-04-26 | 強誘電体メモリ素子およびその製造方法 |
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004053991A1 (ja) * | 2002-12-10 | 2004-06-24 | Fujitsu Limited | 強誘電体キャパシタ及びその製造方法 |
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2001
- 2001-04-26 JP JP2001129469A patent/JP2002324895A/ja active Pending
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