KR100722940B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 발명은 유기금속 기상성장법에 의해 형성된 강유전체막의 표면 모폴로지(morphology)를 개선할 수 있는 반도체 장치의 제조 방법을 제공하는 것을 과제로 한다.
MOCVD에 의해 형성한 강유전체막(32) 위에 설계값보다도 두꺼운 도전막(36)을 형성하고, 이어서, 도전막(36)의 전체면을 이방성 에칭에 의해 에치백했으므로, 도전막(36)의 표면 모폴로지를 개선할 수 있다. 도전막(36)의 표면 모폴로지가 개선되어 평탄화되어 있으므로, 포토리소그래피에 의해 도전막(36)을 패터닝할 때에 노광 입사광이 여러 방향으로 반사되지 않아 설계한 대로의 원하는 패턴을 형성할 수 있다.
유기금속 기상성장법, 강유전체막

Description

반도체 장치의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
도 1은 본 발명의 제 1 실시예에 의한 반도체 장치의 구조를 나타내는 단면도.
도 2는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도.
도 3은 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도.
도 4는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도.
도 5는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도.
도 6은 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도.
도 7은 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도.
도 8은 종래의 반도체 장치의 제조 방법의 문제점을 설명하기 위한 도면.
도 9는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법의 효과를 설 명하기 위한 도면.
도 10은 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도.
도 11은 본 발명의 제 3 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도.
[도면의 주요 부분에 대한 부호의 설명]
10 ; 반도체 기판
12 ; 소자 분리 영역
14 ; 웰(well)
16 ; 게이트 절연막
18 ; 게이트 전극
19 ; 절연막
20 ; 사이드월(side wall) 절연막
22 ; 소스/드레인 확산층
24 ; 트랜지스터
26 ; 층간 절연막
28 ; 실리콘 산화막
30 ; 하부 전극
32 ; 강유전체막
36 ; 상부 전극
37 ; 매립층
38 ; 강유전체 커패시터
40 ; 레지스트층
42 ; 레지스트층
44 ; 레지스트층
46 ; 층간 절연막
50 ; 컨택트 홀(contact hole)
52 ; 도체 플러그
54a, 54b ; 배선
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 유기금속 기상성장법(有機金屬氣相 成長法)에 의해 강유전체막을 형성하는 반도체 장치의 제조 방법에 관한 것이다.
최근, 커패시터의 유전체막으로서 강유전체 재료를 사용하는 것이 주목받고 있다. 이러한 강유전체 커패시터를 사용한 강유전체 메모리(FeRAM:Ferroelectric Random Access Memory)는 고속 동작이 가능한 저소비 전력인 기입/판독 내구성이 우수한 등의 특징을 갖는 불휘발성 메모리로서, 금후의 한층 더한 발전이 전망되고 있다.
이러한 강유전체막의 재료로서 층상 페로브스카이트(perovskites) 구조를 갖는 강유전체 재료나 PZT(티탄산 지르콘산 납(鉛)) 등이 착안되고, 그 성막을 위해 대면적 기판에 단차 피복성이 양호하게 고속으로 강유전체막을 퇴적시킬 수 있는 MOCVD법(유기금속 기상성장법)이 주목받고 있다.
강유전체막을 MOCVD법에 의해 형성한 경우, 그 결정 구조 등에 기인하여 강유전체막 표면에 요철(凹凸)이 형성되고, 거칠어진 표면 모폴로지(morphology)로 된다는 문제가 있었다. 강유전체막 표면에 요철이 형성되면, 그 위에 형성한 도전막 표면에도 요철이 형성된다. 그러한 도전막 위에 레지스트를 도포하고, 광(光)을 조사하여 레지스트를 노광하면 도전막 표면의 요철에 의해 입사광이 난반사(亂反射)되어 패턴을 양호한 정밀도로 형성하는 것이 곤란해진다.
이것에 대하여, 강유전체막 표면의 오목부를 절연막으로 매립하여 표면 모폴로지를 개선하는 시도가 이루어지고 있다(특허문헌 1, 특허문헌 2 참조). 또한, 막 표면의 요철을 평탄화하기 위한 다양한 시도가 이루어지고 있다(특허문헌 4, 특허문헌 5, 특허문헌 6 참조).
[특허문헌 1] 일본국 특허공개 평06-32613호 공보
[특허문헌 2] 일본국 특허공개 2003-282560호 공보
[특허문헌 3] 일본국 특허공개 2002-170938호 공보
[특허문헌 4] 일본국 특허공개 2002-334970호 공보
[특허문헌 5] 일본국 특허공개 2002-203915호 공보
[특허문헌 6] 일본국 특허공개 2000-340767호 공보
[특허문헌 7] 일본국 특허공개 2002-324894호 공보
그러나, 강유전체막 표면의 오목부를 절연막으로 매립하는 방법으로는 충분한 표면 모폴로지의 개선이 이루어지지 않을 뿐만 아니라, 강유전체막 표면에 매립용의 절연막이 남아 강유전체 커패시터의 특성이 열화된다는 문제가 있었다.
또한, 막 표면의 요철을 평탄화하기 위한 종래의 방법에서는 강유전체 커패시터의 도전막 표면의 평탄화에 적용하는 것이 곤란했다.
본 발명의 목적은 유기금속 기상성장법에 의해 형성한 강유전체막 위에 형성된 도전막의 표면 모폴로지를 개선할 수 있는 반도체 장치의 제조 방법을 제공하는 것에 있다.
본 발명의 일 형태에 의한 반도체 장치의 제조 방법은 유기금속 기상성장법에 의해 강유전체막을 형성하는 공정과, 상기 강유전체막 위에 도전막을 형성하는 공정과, 상기 도전막 표면을 에칭함으로써 상기 도전막 표면을 평탄화하는 공정을 갖는 것을 특징으로 한다.
본 발명의 다른 형태에 의한 반도체 장치의 제조 방법은 유기금속 기상성장법에 의해 강유전체막을 형성하는 공정과, 상기 강유전체막 위에 도전막을 형성하는 공정과, 상기 도전막 표면의 오목부를 메우는 매립층을 형성하는 공정과, 상기 매립층 위로부터 에칭함으로써 상기 도전막 표면의 볼록부 정상을 제거하여 상기 도전막 표면을 평탄화하는 공정과, 상기 도전막 표면에 잔존하는 상기 매립층을 제 거하는 공정을 갖는 것을 특징으로 한다.
[제 1 실시예]
본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 도 1 내지 도 9를 사용하여 설명한다. 도 1은 본 실시예에 의한 반도체 장치의 구조를 나타내는 단면도이고, 도 2 내지 도 7은 본 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도이고, 도 8은 종래의 반도체 장치의 제조 방법의 문제점을 설명하기 위한 도면이며, 도 9는 본 실시예에 의한 반도체 장치의 제조 방법의 효과를 설명하기 위한 도면이다.
(반도체 장치)
본 실시예에 의한 반도체 장치의 구조에 대해서 도 1을 사용하여 설명한다.
도 1에 나타낸 바와 같이, 예를 들면, 실리콘으로 이루어지는 반도체 기판(10) 위에는 소자 영역을 획정하는 소자 분리 영역(12)이 형성되어 있다. 소자 분리 영역(12)이 형성된 반도체 기판(10) 내에는 웰(14)이 형성되어 있다.
웰(14)이 형성된 반도체 기판(10) 위에는 게이트 절연막(16)을 통하여 게이트 전극(게이트 배선)(18)이 형성되어 있다. 게이트 전극(18)은, 예를 들면, 폴리실리콘막 위에 텅스텐 실리사이드막 등의 금속 실리사이드막이 적층된 폴리사이드 구조를 갖고 있다. 게이트 전극(18) 위에는 실리콘 산화막으로 이루어지는 절연막(19)이 형성되어 있다. 게이트 전극(18) 및 절연막(19)의 측벽 부분에는 사이드월 절연막(20)이 형성되어 있다.
사이드월 절연막(20)이 형성된 게이트 전극(18)의 양측에는 소스/드레인 확 산층(22)이 형성되어 있다. 이와 같이 하여, 게이트 전극(18)과 소스/드레인 확산층(22)을 갖는 트랜지스터(24)가 구성되어 있다.
트랜지스터(24)가 형성된 반도체 기판(10) 위에는, 예를 들면, 막 두께 700㎚ 내지 800㎚의 실리콘 산화막인 층간 절연막(26)이 형성되어 있다. 층간 절연막(26)의 표면은 평탄화되어 있다.
층간 절연막(26) 위에는, 예를 들면, 막 두께 100㎚의 실리콘 산화막(28)이 형성되어 있다. 평탄화된 층간 절연막(26) 위에 실리콘 산화막(28)이 형성되어 있으므로 실리콘 산화막(28)은 평탄해져 있다.
실리콘 산화막(28) 위에는 강유전체 커패시터(38)의 하부 전극(30)이 형성되어 있다. 하부 전극(30)은, 예를 들면, 막 두께 150㎚ 내지 200㎚의 Pt막에 의해 형성되어 있다.
하부 전극(30) 위에는 강유전체 커패시터(38)의 강유전체막(32)이 형성되어 있다. 강유전체막(32)으로서는, 예를 들면, 막 두께 100㎚ 내지 150㎚의 PbZr1 -xTixO3막(PZT막)이 사용되고 있다.
강유전체막(32) 위에는 강유전체 커패시터(38)의 상부 전극(36)이 형성되어 있다. 상부 전극(36)은, 예를 들면, 막 두께 150㎚ 내지 250㎚의 IrOx막에 의해 형성되어 있다.
이와 같이 하여, 하부 전극(30)과 강유전체막(32)과 상부 전극(36)으로 이루어지는 강유전체 커패시터(38)가 구성되어 있다.
강유전체 커패시터(38) 위에는, 예를 들면, 막 두께 1100㎚의 실리콘 산화막으로 이루어지는 층간 절연막(46)이 형성되어 있다. 층간 절연막(46)의 표면은 평탄화되어 있다.
층간 절연막(46), 실리콘 산화막(28) 및 층간 절연막(26)에는 소스/드레인 확산층(22)에 달하는 컨택트 홀이 형성되고, 컨택트 홀 내에는 텅스텐으로 이루어지는 도체 플러그(52)가 매립되어 있다.
층간 절연막(46)에는 상부 전극(36)에 달하는 컨택트 홀과, 하부 전극(30)에 달하는 컨택트 홀이 형성되어 있다. 층간 절연막(46) 위에는 도체 플러그(52)와 상부 전극(36)을 전기적으로 접속하는 배선(54a)과, 하부 전극(30)에 전기적으로 접속된 배선(54b)이 형성되어 있다.
이와 같이 하여, 트랜지스터(24)의 소스/드레인 확산층(22)과 강유전체 커패시터(38)의 상부 전극(36)이 도체 플러그(52) 및 배선(54a)을 통하여 전기적으로 접속되고, 1개의 트랜지스터(24) 및 1개의 강유전체 커패시터(38)를 갖는 FeRAM의 1T(Transistor)1C(Cell)형 메모리 셀이 구성되어 있다. 이러한 메모리 셀이 FeRAM 칩의 메모리 셀 영역에 배열되어 있다.
(반도체 장치의 제조 방법)
다음에, 본 실시예에 의한 반도체 장치의 제조 방법에 대해서 도 2 내지 도 7을 사용하여 설명한다.
우선, 예를 들면, 실리콘으로 이루어지는 반도체 기판(10)에, 예를 들면, LOCOS(LOCal Oxidation of Silicon)법에 의해 소자 영역을 획정하는 소자 분리 영역(12)을 형성한다.
이어서, 이온 주입법에 의해 도펀트 불순물을 도입함으로써 웰(14)을 형성한다.
이어서, 통상의 트랜지스터의 형성 방법을 이용하여 소자 영역에 게이트 전극(게이트 배선)(18)과 소스/드레인 확산층(22)을 갖는 트랜지스터(24)를 형성한다(도 2의 (a)).
이어서, 전체면에, 예를 들면, 플라즈마 TEOSCVD(Chemical Vapor Deposition)법에 의해, 예를 들면, 막 두께 600㎚의 실리콘 산화막을 퇴적하여 층간 절연막(26)을 형성한다(도 2의 (b)).
이어서, 예를 들면, CMP법에 의해 층간 절연막(26)의 표면을 평탄화한다(도 2의 (c)).
이어서, 전체면에, 예를 들면, 플라즈마 TEOSCVD법에 의해, 예를 들면, 막 두께 100㎚의 실리콘 산화막(28)을 형성한다(도 3의 (a)).
이어서, 전체 면에, 예를 들면, 스퍼터링법 또는 MOCVD법에 의해, 예를 들면, 막 두께 150㎚ 내지 200㎚의 Pt막(30)을 형성한다. 이 Pt막(30)은 강유전체 커패시터(38)의 하부 전극으로 되는 것이다(도 3의 (b)).
이어서, 전체 면에 MOCVD법(유기금속 기상성장법)에 의해 강유전체막(32)을 형성한다. 강유전체막(32)으로서는, 예를 들면, 막 두께 100㎚ 내지 150㎚의 PZT막을 형성한다(도 3의 (b)).
이때의 MOCVD법(유기금속 기상성장법)의 조건으로서는 금속 유기 화합물로 서, 예를 들면, Pb(Dtm)2, Zr(Dmhd)4, Ti(0-Ipr)2(Dtm)2을 사용하고, 반응 압력은, 예를 들면, 5Torr이다.
이어서, 예를 들면, 스퍼터링법 또는 MOCVD법이 의해, 예를 들면, 막 두께 150㎚ 내지 250㎚의 IrOx막으로 이루어지는 도전막(36)을 형성한다(도 3의 (c)).
강유전체막(32)인 PZT막을 MOCVD법에 의해 형성하면 PZT막의 표면에 큰 요철이 형성되고, 거칠어진 표면 모폴로지로 된다. 예를 들면, 막 두께 100㎚ 내지 150㎚의 PZT막의 표면에는 높이 10㎚ 내지 20㎚의 볼록부가 형성된다. 강유전체막(32) 위에 형성된 도전막(36)에도 강유전체막(32)의 표면 모폴로지가 그대로 반영되어 도전막(36) 표면도 거칠어진 표면 모폴로지로 된다(도 3의 (c)).
이대로 거칠어진 표면 모폴로지에 대처하는 처리를 실시하지 않고 반도체 장치의 제조를 계속한 경우에 대해서 도 8을 사용하여 설명한다.
이 도전막(36) 위에 레지스트층(40)을 도포하고, 레지스트층(40)에 소정의 패턴을 노광하면 도전막(36) 표면의 요철에 의해 노광 입사광이 여러 방향으로 반사되어 할레이션(halation)이 발생한다(도 8). 그 때문에, 레지스트층(40)이 설계된 대로의 원하는 패턴으로 노광되지 않아 도전막(36)을 설계한 대로 패터닝할 수 없게 된다.
그래서, 본 실시예에서는, 도 4의 (a)부터 도 4의 (b)에 나타내는 방법에 의해, 도전막(36)의 표면 모폴로지의 개선을 도모하도록 한다.
미리 도전막(36)을 원하는 두께보다도 두껍게 형성해 둔다. 예를 들면, 상 부 전극으로서 막 두께 150㎚ 내지 250㎚의 IrOx막이 필요하면, 그것보다도 20% 정도 두꺼운 막 두께인 30㎚ 내지 50㎚의 IrOx막의 도전막(36)을 형성해 둔다(도 3의 (c)).
이어서, 도전막(36) 전체면을 이방성 에칭이나 플라즈마 에칭, 반응성 이온 에칭, 스퍼터링 에칭 등에 의해 에칭하고, 도전막(36)을 에치백한다(도 4의 (a)). 이때, 도전막(36) 표면의 볼록부 정상이 더욱 많이 에칭 제거된다. 이것에 의해, 도전막(36)의 높이가 10㎚ 내지 20㎚ 있었던 볼록부가 높이 3㎚ 내지 5㎚ 정도로 되어 전체가 평탄화되다(도 4의 (b)).
이때의 스퍼터링 에칭의 조건으로서는 에칭 가스로서, 예를 들면, 염소 가스(Cl2)와 아르곤 가스(Ar)를 사용하고, 소스 파워로서, 예를 들면, 1400W를 인가하며, 바이어스 파워로서, 예를 들면, 800W를 인가한다.
이와 같이 하여, 도전막(36)의 표면 모폴로지가 개선된다.
이어서, 도전막(36) 위에 레지스트층(40)을 도포하고, 레지스트층(40)에 소정의 패턴을 노광하면 도전막(36)의 표면 모폴로지는 개선되어 평탄화되어 있으므로, 노광 입사광이 여러 방향으로 반사되지 않아 설계한 대로의 원하는 패턴으로 노광된다(도 4의 (c)).
이어서, 레지스트층(40)을 현상하여 패터닝하고, 패터닝된 레지스트층(40)을 마스크로서 도전막(36)을 에칭하여 상부 전극(36)을 형성한다(도 5의 (a)).
이어서, 강유전체막(32) 위에 레지스트층(42)을 도포하고, 레지스트층(42)에 소정의 패턴을 노광한다(도 5의 (b)).
이어서, 레지스트층(42)을 현상하여 패터닝하고, 패터닝된 레지스트층(42)을 마스크로서 강유전체막(32)을 패터닝한다(도 5의 (c)).
이어서, 동일한 방법으로 레지스트층(44)을 패터닝하고, 패터닝된 레지스트층(44)을 마스크로서 도전막(30)을 에칭하여 하부 전극(30)을 형성한다(도 6의 (a)).
이어서, 전체 면에, 예를 들면, 플라즈마 TEOSCVD법에 의해, 예를 들면, 막 두께 1500㎚의 실리콘 산화막으로 이루어지는 층간 절연막(46)을 형성한다. 이어서, 예를 들면, CMP법에 의해 층간 절연막(46)의 표면을 평탄화한다(도 6의 (b)).
이어서, 포토리소그래피 및 에칭에 의해 층간 절연막(46), 실리콘 산화막(28) 및 층간 절연막(26)에 소스/드레인 확산층(22)에 달하는 컨택트 홀(50)을 형성한다(도 6의 (c)).
이어서, 전체 면에, 예를 들면, CVD법에 의해 막 두께 500㎚의 텅스텐 막을 형성한다.
이어서, 예를 들면, CMP법에 의해 층간 절연막(46)의 표면이 노출될 때까지 텅스텐 막 및 배리어 금속막을 연마한다. 이와 같이 하여, 컨택트 홀(50) 내에 텅스텐으로 이루어지는 도체 플러그(52)가 매립된다(도 7의 (a)).
이어서, 포토리소그래피 및 드라이 에칭에 의해 층간 절연막(46)에 강유전체 커패시터(38)의 상부 전극(36)에 달하는 컨택트 홀과, 강유전체 커패시터(38)의 하부 전극(30)에 달하는 컨택트 홀을 형성한다.
이어서, 전체 면에, 예를 들면, TiN막, AlCu 합금막, Ti막, TiN막 등을 적층한 도체막을 형성한다. 이어서, 포토리소그래피 및 드라이 에칭에 의해 도체막을 패터닝하여 강유전체 커패시터(38)의 상부 전극(36)과 도체 플러그(52)를 전기적으로 접속하는 배선(54a), 강유전체 커패시터(38)의 하부 전극(30)에 전기적으로 접속된 배선(54b)을 형성한다(도 7의 (b)).
이와 같이, 본 실시예에 의하면, MOCVD에 의해 형성한 강유전체막(32) 위에 설계값보다도 두꺼운 도전막(36)을 형성하고, 이어서, 도전막(36)의 전체 면을 이방성 에칭에 의해 에치백했으므로, 도전막(36)의 표면 모폴로지를 개선할 수 있다. 도전막(36)의 표면 모폴로지가 개선되어 평탄화되어 있으므로, 포토리소그래피에 의해 도전막(36)을 패터닝할 때에 노광 입사광이 여러 방향으로 반사되지 않아 설계한 대로의 원하는 패턴을 형성할 수 있다.
본 실시예에 의한 구체적인 효과에 대해서 도 9를 사용하여 설명한다.
도 9에는 도전막(36) 전체 면을 이방성 에칭에 의해 에치백하고, 이어서, 도전막(3)을 패터닝하여 상부 전극(36)을 형성한 상태(도 5의 (a))의 반도체 장치를 위쪽에서 촬영한 사진이 나타나 있다. 이들 사진에서 상부 전극(36)의 표면 모폴로지의 상태를 알 수 있다.
도 9의 (a), (b), (c)는 도 4의 (a)에서의 도전막(36)의 에칭 시간이 각각 0초, 3초, 6초일 때의 도전막(36)의 표면 모폴로지를 나타낸다. 에칭 시간이 0초인 경우, 즉 에칭하지 않은 경우에는 도전막(36)에 볼록부가 다수 산재하여 있다. 이에 대하여, 에칭 시간이 3초인 경우에는 도전막(36) 표면의 볼록부의 수가 감소하 고 있다. 또한, 에칭 시간이 6초인 경우에는 도전막(36) 표면의 볼록부가 거의 없어져 있다. 이와 같이, 도전막(36) 상면을 충분히 에칭함으로써 도전막(36) 표면의 볼록부가 감소하여 표면 모폴로지가 개선되었다.
또한, 본 실시예에서는 도전막(36)의 표면 모폴로지는 개선되지만, 강유전체막(32)의 표면 모폴로지는 개선되지 않는다. 그 때문에, 강유전체막(32) 위에 레지스트층(42)을 도포하고, 레지스트층(42)에 소정의 패턴을 노광할 때에 노광 입사광이 여러 방향으로 반사되어 설계한 대로의 원하는 패턴으로 노광되지 않을 우려가 있다. 그러나, 도전막(36)과 비교하여 강유전체막(32)의 패턴의 설계값은 미세하지 않으므로 반도체 장치의 성능에의 영향은 적다.
또한, 본 실시예에서는 강유전체막(32)의 패터닝이 필요한 플래너형 셀을 갖는 FeRAM 구조의 반도체 장치의 제조에 적용했지만, 스택형 셀이면 1회의 에칭에 의해 상부 전극(36)과 강유전체막(32)과 하부 전극(30)을 동시에 패터닝하므로, 강유전체막(32)만의 패터닝 공정이 없고, 강유전체막(32)의 표면 모폴로지는 문제가되지 않는다.
[제 2 실시예]
본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 도 10을 사용하여 설명한다. 도 10은 본 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도이다.
본 실시예에 의한 반도체 장치의 제조 방법은 도전막(36)의 표면 모폴로지의 개선을 도모하는 방법이 제 1 실시예와 다르다. 본 실시예에서는, 도 10에 나타내 는 방법에 의해 강유전체막(32)의 표면 모폴로지의 개선을 도모하도록 한다.
본 실시예에서는, 도전막(36)을 형성한 후, 즉시 에치백하는 것이 아니라 우선, 도전막(36) 위에 저점도의 재료, 예를 들면, 1mPa·s 내지 10mPa·s(밀리 파스칼 초)의 재료를 졸겔법, 즉 스핀코팅하는 방법에 의해 도포하여 매립층(37)을 형성한다(도 10의 (a)). 도전막(36)의 오목부가 매립층(37)에 의해 매립되고, 볼록부가 매립층(37)으로부터 노출된다. 매립층(37)의 두께는 도전막(36) 표면의 볼록부의 정상이 약간 노출될 정도, 예를 들면, 5㎚ 내지 25㎚정도의 막 두께로 되도록 형성한다.
매립층(37)을 형성하는 매립 재료로서는, 예를 들면, 레지스트 재료, 레지스트 재료에서 감광제를 제외한 재료, 유전체 재료, 산화실리콘계 재료(SiO2계 피복 형성 도포액) 등이 있다.
이어서, 전체 면을 이방성 에칭, 예를 들면, 스퍼터링 에칭에 의해 에칭하고, 매립층(37)으로부터 노출한 도전막(36) 표면의 볼록부 정상을 제거한다. 이때, 매립층(37)의 상면(上面)도 에칭 제거된다(도 10의 (b)). 이것에 의해, 높이 10㎚ 내지 20㎚ 있었던 상부의 높이가 3㎚ 내지 5㎚ 정도로 되어 전체가 평탄화된다.
이때의 스퍼터링 에칭의 조건으로서는 에칭 가스로서, 예를 들면, 염소 가스(Cl2)와 아르곤 가스(Ar)를 사용하고, 소스 파워로서, 예를 들면, 1400W를 인가하며, 바이어스 파워로서, 예를 들면, 800W를 인가한다.
이어서, 도전막(36) 표면에 잔존하는 매립층(37)을 제거하면 도전막(36)의 평탄화된 전체 면이 노출된다(도 10의 (c)). 매립층(37)을 제거하는 방법으로서는 레지스트 재료, 레지스트 재료에서 감광제를 제외한 재료이면 앗싱법에 의해 제거한다. 산화실리콘계 재료(SiO2계 피복 형성 도포액)이면 반응성 이온 에칭법(예를 들어, 에칭 가스:CF4+Ar+C4F8;파워:1000W)에 의해 제거한다.
이와 같이 하여, 도전막(36)의 표면 모폴로지가 개선된다.
이와 같이, 본 실시예에 의하면, MOCVD에 의해 형성한 강유전체막(32) 위에 형성된 도전막(36) 위에 저점도의 재료를 도포하여 매립층(37)을 형성하고, 이어서, 전체 면을 이방성 에칭하여 도전막(36) 표면의 볼록부 정상을 제거하고, 이어서, 도전막(36) 표면에 잔존하는 매립층(37)을 제거하도록 했으므로, 도전막(36)의 표면 모폴로지를 개선할 수 있다. 도전막(36)의 표면 모폴로지는 개선되어 평탄화되어 있으므로, 포토리소그래피에 의해 패터닝할 때에 노광 입사광이 여러 방향으로 반사되지 않아 설계한 대로의 원하는 패턴을 형성할 수 있다.
[제 3 실시예]
본 발명의 제 3 실시예에 의한 반도체 장치의 제조 방법을 도 11을 사용하여 설명한다. 도 11은 본 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도이다.
본 실시예에 의한 반도체 장치의 제조 방법은 도전막(36)의 표면 모폴로지의 개선을 도모하는 방법이 제 2 실시예와 다르다. 본 실시예에서는, 도 10에 나타내 는 방법에 의해 도전막(36)의 표면 모폴로지의 개선을 도모하도록 한다.
우선, 도전막(36) 위에 저점도의 재료, 예를 들면, 1mPa·s 내지 10mPa·s(밀리 파스칼 초)의 재료를 졸-겔법, 즉 스핀코팅하는 방법에 의해 도포하여 매립층(37)을 형성한다(도 11의 (a)). 도전막(36)의 오목부도 볼록부도 매립층(37)에 의해 매립된다. 매립층(37)의 두께는 도전막(36) 표면의 볼록부도 매립될 정도의 두께, 예를 들면, 8㎚ 내지 18㎚ 정도의 막 두께로 되도록 형성한다.
매립층(37)을 형성하는 매립 재료로서는, 예를 들면, 레지스트 재료, 레지스트 재료에서 감광제를 제외한 재료, 유전체 재료, 산화실리콘계 재료(SiO2계 피복 형성 도포액) 등이 있다.
이어서, 전체 면을 이방성 에칭, 예를 들면, 스퍼터링 에칭에 의해 에칭한다. 우선, 매립층(37)의 전체 면이 에치백되고, 계속해서 매립층(37)으로부터 도전막(36)의 볼록부가 노출되면, 노출된 도전막(36) 표면의 볼록부 정상이 에칭되어 제거된다(도 11의 (b)). 이것에 의해, 높이 10㎚ 내지 20㎚ 있었던 볼록부의 높이가 3㎚ 내지 5㎚ 정도로 되어 전체가 평탄화된다.
이때의 스퍼터링 에칭의 조건으로서는 에칭 가스로서, 예를 들면, 염소 가스(Cl2)와 아르곤 가스(Ar)를 사용하고, 소스 파워로서, 예를 들면, 1400W를 인가하며, 바이어스 파워로서, 예를 들면, 800W를 인가한다.
이어서, 도전막(36) 표면에 잔존하는 매립층(37)을 제거하면 도전막(36)의 평탄화된 전체 면이 노출된다(도 10의 (c)).
이와 같이, 본 실시예에 의하면, MOCVD에 의해 형성한 강유전체막(32) 위에 형성된 도전막(36) 위에 저점도의 재료를 도포하여 매립층(37)을 형성하고, 이어서, 전체 면을 이방성 에칭하여 도전막(36) 표면의 볼록부 정상을 제거하고, 이어서, 도전막(36) 표면에 잔존하는 매립층(37)을 제거하도록 했으므로, 도전막(36)의 표면 모폴로지를 개선할 수 있다. 도전막(36)의 표면 모폴로지는 개선되어 평탄화되어 있으므로, 포토리소그래피에 의해 패터닝할 때에 노광 입사광이 여러 방향으로 반사되지 않아 설계한 대로의 원하는 패턴을 형성할 수 있다.
[변형 실시예]
본 발명은 상기 실시예에 한정되지 않고 다양한 종류의 변형이 가능하다.
예를 들면, 상기 실시예에서는 강유전체막(38)으로서 PZT막을 사용하는 경우를 예로 설명했지만, 강유전체막(38)은 PZT막에 한정되는 것이 아니라 다른 모든 강유전체막을 적절하게 사용할 수 있다. 예를 들면, 강유전체막(38)으로서 Pb1 -xLaxZr1-YTiYO3막(PLZT막), SrBi2(TaxNb1 -x)2O9막, Bi4Ti2O12막 등을 사용할 수도 있다.
또한, 상기 실시예에서는 하부 전극(30)을 Pt막에 의해 구성했지만, 하부 전극(30)을 구성하는 도체막 등의 재료는 이러한 재료에 한정되는 것은 아니다. 예를 들면, Ir막, IrO2막, Ru막, RuO2막, SrRuO(스트론튬루테늄옥사이드)막(SRO막), Pd막, 이들 막의 적층막에 의해 하부 전극(30)을 구성할 수도 있다.
또한, 상기 실시예에서는 상부 전극(36)을 IrOx막에 의해 구성했지만, 상부 전극(36)을 구성하는 도체막 등의 재료는 이러한 재료에 한정되는 것은 아니다. 예를 들면, Ir막, Ru막, RuO2막, SRO막, Pd막, 이들 막의 적층막에 의해 상부 전극(36)을 구성할 수도 있다.
또한, 상기 실시예에서는 층간 절연막을 구성하는 절연막으로서 실리콘 산화막을 형성하는 경우를 예로 설명했지만, 실리콘 산화막 대신에 여러 종류의 절연막을 형성할 수 있다.
또한, 상기 실시예에서는 층간 절연막을 구성하는 절연막의 표면을 평탄화하는 방법으로서 CMP법을 사용하는 경우를 예로 설명했지만, 절연막의 표면을 평탄화하는 방법은 CMP법에 한정되는 것은 아니다. 예를 들면, 에칭에 의해 절연막의 표면을 평탄화할 수도 있다. 에칭 가스로서는, 예를 들면, Ar 가스를 사용할 수 있다.
또한, 상기 실시예에서는 1개의 트랜지스터(24) 및 1개의 강유전체 커패시터(42)를 갖는 1T1C형의 메모리 셀이 형성되어 있는 경우를 예로 설명했지만, 메모리 셀의 구성은 1T1C형에 한정되는 것은 아니다. 메모리 셀의 구성으로서는 1T1C형 이외에, 예를 들면, 2개의 트랜지스터 및 2개의 강유전체 커패시터를 갖는 2T2C형 등의 다양한 구성을 사용할 수 있다.
또한, 상기 실시예에서는 플래너형 셀을 갖는 FeRAM 구조의 반도체 장치에 대해서 설명했지만, 본 발명의 적용 범위는 이것에 한정되는 것은 아니다. 예를 들면, 본 발명은 스택형 셀을 갖고, 게이트 길이가, 예를 들면, 0.18㎛으로 설정된 FeRAM 구조의 반도체 장치에 대해서도 적용할 수 있다.
이상 상술한 바와 같이, 본 발명의 특징을 정리하면 아래와 같이 된다.
(부기 1)
유기금속 기상성장법에 의해 강유전체막을 형성하는 공정과,
상기 강유전체막 위에 도전막을 형성하는 공정과,
상기 도전막 표면을 에칭함으로써 상기 도전막 표면을 평탄화하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 2)
부기 1에 기재된 반도체 장치의 제조 방법에 있어서,
상기 도전막 표면을 평탄화하는 공정에서는 상기 도전막 표면을 이방성 에칭하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 3)
부기 1 또는 부기 2에 기재된 반도체 장치의 제조 방법에 있어서,
상기 도전막 표면을 평탄화하는 공정에서는 상기 도전막 표면을 플라즈마 에칭하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 4)
유기금속 기상성장법에 의해 강유전체막을 형성하는 공정과,
상기 강유전체막 위에 도전막을 형성하는 공정과,
상기 도전막 표면의 오목부를 메우는 매립층을 형성하는 공정과,
상기 매립층 위로부터 에칭함으로써 상기 도전막 표면의 볼록부 정상을 제거하여 상기 도전막 표면을 평탄화하는 공정과,
상기 도전막 표면에 잔존하는 상기 매립층을 제거하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 5)
부기 4에 기재된 반도체 장치의 제조 방법에 있어서,
상기 매립층을 형성하는 공정에서는 상기 도전막 표면의 볼록부가 상기 매립층 위에 노출될 정도의 두께의 상기 매립층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 6)
부기 4에 기재된 반도체 장치의 제조 방법에 있어서,
상기 매립층을 형성하는 공정에서는 상기 도전막 표면의 볼록부가 상기 매립층 내에 매립될 정도의 두께의 상기 매립층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 7)
부기 4 내지 부기 6 중 어느 한 항에 기재된 반도체 장치의 제조 방법에 있어서,
상기 매립층을 형성하는 공정에서는 상기 도전막 표면의 오목부를 매립하는 매립 재료를 스핀코팅법에 의해 도포하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 8)
부기 7에 기재된 반도체 장치의 제조 방법에 있어서,
상기 매립 재료는 레지스트 재료, 유전체 재료 또는 산화실리콘계 재료인 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 9)
부기 4 내지 부기 8 중 어느 한 항에 기재된 반도체 장치의 제조 방법에 있어서,
상기 도전막 표면을 평탄화하는 공정에서는 상기 매립층 위로부터 이방성 에칭하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 10)
부기 1 내지 부기 9 중 어느 한 항에 기재된 반도체 장치의 제조 방법에 있어서,
상기 강유전체막은 PbZr1 - xTixO3막, Pb1 - xLaxZr1 - YTiYO3막, SrBi2(TaxNb1 -x)2O9막 또는 Bi4Ti2O12막인 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 11)
부기 1 내지 10 중 어느 한 항에 기재된 반도체 장치의 제조 방법에 있어서,
상기 도전막은 IrOx막, Ir막, Ru막, RuO2막, SRO막, Pd막 또는 이들 막의 적층막인 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 12)
부기 1 내지 부기 11 중 어느 한 항에 기재된 반도체 장치의 제조 방법에 있어서,
상기 도전막 위에 레지스트층을 형성하는 공정과,
상기 레지스트층을 노광하여 현상함으로써 패터닝하는 공정과,
패터닝된 상기 레지스트층을 마스크로서 상기 도전막을 에칭함으로써 패터닝하는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
본 발명에 의하면, 유기금속 기상성장법에 의해 강유전체막을 형성하는 공정과, 상기 강유전체막 위에 도전막을 형성하는 공정과, 상기 도전막 표면을 에칭함으로써 상기 도전막 표면을 평탄화하는 공정을 갖도록 했으므로, 유기금속 기상성장법에 의해 형성한 강유전체막 위에 형성된 도전막의 표면 모폴로지를 개선할 수 있다.

Claims (10)

  1. 하부 도전막을 형성하는 공정과,
    상기 하부 도전막 위에 유기금속 기상성장법(有機金屬 氣相成長法)에 의해 강유전체막을 형성하는 공정과,
    상기 강유전체막 위에 도전막을 형성하는 공정과,
    상기 도전막 표면을 에칭함으로써 상기 도전막 표면을 평탄화하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 도전막 표면을 평탄화하는 공정에서는 상기 도전막 표면을 이방성 에칭하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 도전막 표면을 평탄화하는 공정에서는 상기 도전막 표면을 플라즈마 에칭하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 유기금속 기상성장법에 의해 강유전체막을 형성하는 공정과,
    상기 강유전체막 위에 도전막을 형성하는 공정과,
    상기 도전막 표면의 오목부를 메우는 매립층을 형성하는 공정과,
    상기 매립층 위로부터 에칭함으로써 상기 도전막 표면의 볼록부 정상을 제거 하여 상기 도전막 표면을 평탄화하는 공정과,
    상기 도전막 표면에 잔존하는 상기 매립층을 제거하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 4 항에 있어서,
    상기 매립층을 형성하는 공정에서는 상기 도전막 표면의 볼록부가 상기 매립층 위에 노출될 정도의 두께의 상기 매립층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 4 항에 있어서,
    상기 매립층을 형성하는 공정에서는 상기 도전막 표면의 볼록부가 상기 매립층 내에 매립될 정도의 두께의 상기 매립층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 4 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 매립층을 형성하는 공정에서는 상기 도전막 표면의 오목부를 매립하는 매립 재료를 스핀코팅(spin coating)법에 의해 도포하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 4 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 도전막 표면을 평탄화하는 공정에서는 상기 매립층 위로부터 이방성 에칭하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 1 항, 제 2 항, 제 4 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 강유전체막은 PbZr1 - xTixO3막, Pb1 - xLaxZr1 - YTiYO3막, SrBi2(TaxNb1 -x)2O9막 또는 Bi4Ti2O12막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 1 항, 제 2 항, 제 4 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 도전막 위에 레지스트층을 형성하는 공정과,
    상기 레지스트층을 노광하여 현상함으로써 패터닝하는 공정과,
    패터닝된 상기 레지스트층을 마스크로서 상기 도전막을 에칭함으로써 패터닝하는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
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