JP2006190809A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】有機金属気相成長法により形成された強誘電体膜の表面モホロジーを改善することができる半導体装置の製造方法を提供する。
【解決手段】ＭＯＣＶＤにより形成した強誘電体膜３２上に設計値よりも厚い導電膜３６を形成し、次いで、導電膜３６の全面を異方性エッチングによりエッチバックしたので、導電膜３６の表面モホロジーを改善することができる。導電膜３６の表面モホロジーが改善され平坦化されているので、フォトリソグラフィーにより導電膜３６をパターニングする際に、露光入射光が色々な方向に反射することなく、設計通りの所望のパターンを形成することができる。
【選択図】図４

Description

本発明は、半導体装置の製造方法に係り、特に、有機金属気相成長法により強誘電体膜を形成する半導体装置の製造方法に関する。
近時、キャパシタの誘電体膜として強誘電体材料を用いることが注目されている。このような強誘電体キャパシタを用いた強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory）は、高速動作が可能である、低消費電力である、書き込み／読み出し耐久性に優れている等の特徴を有する不揮発性メモリであり、今後の更なる発展が見込まれている。
このような強誘電体膜の材料として、層状ペロブスカイト構造を有する強誘電体材料やＰＺＴ（チタン酸ジルコン酸鉛））等が着目され、その成膜のために、大面積基板に段差被覆性良く高速に強誘電体膜を堆積させることができるＭＯＣＶＤ法（有機金属気相成長法）が注目されている。
強誘電体膜をＭＯＣＶＤ法により形成した場合、その結晶構造等に起因して、強誘電体膜表面に凹凸が形成され、荒れた表面モホロジーとなるという問題があった。強誘電体膜表面に凹凸が形成されると、その上に形成した導電膜表面にも凹凸が形成される。そのような導電膜上にレジストを塗布し、光を照射してレジストを露光すると、導電膜表面の凹凸により入射光が乱反射され、パターンを精度よく形成することが困難となる。
これに対して、強誘電体膜表面の凹部を絶縁膜で埋め込んで表面モホロジーを改善する試みがなされている（特許文献１、特許文献２参照）。また、膜表面の凹凸を平坦化するための様々な試みがなされている（特許文献４、特許文献５、特許文献６参照）。
特開平０６−３２６１３号公報 特開２００３−２８２５６０号公報 特開２００２−１７０９３８号公報 特開２００２−３３４９７０号公報 特開２００２−２０３９１５号公報 特開２０００−３４０７６７号公報 特開２００２−３２４８９４号公報
しかしながら、強誘電体膜表面の凹部を絶縁膜で埋め込む方法では、十分な表面モホロジーの改善がなされないだけでなく、強誘電体膜表面に埋め込み用の絶縁膜が残ってしまい、強誘電体キャパシタの特性が劣化するという問題があった。
また、膜表面の凹凸を平坦化するための従来の方法では、強誘電体キャパシタの導電膜表面の平坦化に適用することが困難であった。
本発明の目的は、有機金属気相成長法により形成された強誘電体膜上に形成された導電膜の表面モホロジーを改善することができる半導体装置の製造方法を提供することにある。
本発明の一態様による半導体装置の製造方法は、有機金属気相成長法により強誘電体膜を形成する工程と、前記強誘電体膜上に導電膜を形成する工程と、前記導電膜表面をエッチングすることにより、前記導電膜表面を平坦化する工程とを有することを特徴とする。
本発明の他の態様による半導体装置の製造方法は、有機金属気相成長法により強誘電体膜を形成する工程と、前記強誘電体膜上に導電膜を形成する工程と、前記導電膜表面の凹部を埋める埋め込み層を形成する工程と、前記埋め込み層上からエッチングすることにより、前記導電膜表面の凸部頂上を除去して前記導電膜表面を平坦化する工程と、前記導電膜表面に残存する前記埋め込み層を除去する工程とを有することを特徴とする。
本発明によれば、有機金属気相成長法により強誘電体膜を形成する工程と、前記強誘電体膜上に導電膜を形成する工程と、前記導電膜表面をエッチングすることにより、前記導電膜表面を平坦化する工程とを有するようにしたので、有機金属気相成長法により形成された強誘電体膜上に形成された導電膜の表面モホロジーを改善することができる。
［第１実施形態］
本発明の第１実施形態による半導体装置の製造方法を図１乃至図９を用いて説明する。図１は本実施形態による半導体装置の構造を示す断面図であり、図２乃至図７は本実施形態による半導体装置の製造方法を示す工程断面図であり、図８は従来の半導体装置の製造方法の問題点を説明するための図であり、図９は本実施形態による半導体装置の製造方法の効果を説明するための図である。
（半導体装置）
本実施形態による半導体装置の構造について図１を用いて説明する。
図１に示すように、例えばシリコンよりなる半導体基板１０上には、素子領域を画定する素子分離領域１２が形成されている。素子分離領域１２が形成された半導体基板１０内には、ウェル１４が形成されている。
ウェル１４が形成された半導体基板１０上には、ゲート絶縁膜１６を介してゲート電極（ゲート配線）１８が形成されている。ゲート電極１８は、例えば、ポリシリコン膜上に、タングステンシリサイド膜等の金属シリサイド膜が積層されたポリサイド構造を有している。ゲート電極１８上には、シリコン酸化膜よりなる絶縁膜１９が形成されている。ゲート電極１８及び絶縁膜１９の側壁部分には、サイドウォール絶縁膜２０が形成されている。
サイドウォール絶縁膜２０が形成されたゲート電極１８の両側には、ソース／ドレイン拡散層２２が形成されている。こうして、ゲート電極１８とソース／ドレイン拡散層２２とを有するトランジスタ２４が構成されている。
トランジスタ２４が形成された半導体基板１０上には、例えば膜厚７００〜８００ｎｍのシリコン酸化膜である層間絶縁膜２６が形成されている。層間絶縁膜２６の表面は平坦化されている。
層間絶縁膜２６上には、例えば膜厚１００ｎｍのシリコン酸化膜２８が形成されている。平坦化された層間絶縁膜２６上にシリコン酸化膜２８が形成されているため、シリコン酸化膜２８は平坦となっている。
シリコン酸化膜２８上には、強誘電体キャパシタ３８の下部電極３０が形成されている。下部電極３０は、例えば、膜厚１５０〜２００ｎｍのＰｔ膜により形成されている。
下部電極３０上には、強誘電体キャパシタ３８の強誘電体膜３２が形成されている。強誘電体膜３２としては、例えば膜厚１００〜１５０ｎｍのＰｂＺｒ１−ＸＴｉＸＯ３膜（ＰＺＴ膜）が用いられている。
強誘電体膜３２上には、強誘電体キャパシタ３８の上部電極３６が形成されている。上部電極３６は、例えば膜厚１５０〜２５０ｎｍのＩｒＯＸ膜により形成されている。
こうして、下部電極３０と強誘電体膜３２と上部電極３６とからなる強誘電体キャパシタ３８が構成されている。
強誘電体キャパシタ３８上には、例えば膜厚１１００ｎｍのシリコン酸化膜よりなる層間絶縁膜４６が形成されている。層間絶縁膜４６の表面は、平坦化されている。
層間絶縁膜４６、シリコン酸化膜２８、及び層間絶縁膜２６には、ソース／ドレイン拡散層２２に達するコンタクトホールが形成され、コンタクトホール内には、タングステンよりなる導体プラグ５２が埋め込まれている。
層間絶縁膜４６には、上部電極３６に達するコンタクトホールと、下部電極３０に達するコンタクトホールが形成されている。層間絶縁膜４６上には、導体プラグ５２と上部電極３６とを電気的に接続する配線５４ａと、下部電極３０に電気的に接続された配線５４ｂとが形成されている。
こうして、トランジスタ２４のソース／ドレイン拡散層２２と強誘電体キャパシタ３８の上部電極３６とが、導体プラグ５２及び配線５４ａを介して電気的に接続され、１つのトランジスタ２４及び１つの強誘電体キャパシタ３８とを有するＦｅＲＡＭの１Ｔ(Transistor)１Ｃ(Cell)型メモリセルが構成されている。このようなメモリセルがＦｅＲＡＭチップのメモリセル領域に配列されている。
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法について図２乃至図７を用いて説明する。
まず、例えばシリコンよりなる半導体基板１０に、例えばＬＯＣＯＳ（LOCal Oxidation of Silicon）法により、素子領域を画定する素子分離領域１２を形成する。
次いで、イオン注入法により、ドーパント不純物を導入することにより、ウェル１４を形成する。
次いで、通常のトランジスタの形成方法を用いて、素子領域に、ゲート電極（ゲート配線）１８とソース／ドレイン拡散層２２とを有するトランジスタ２４を形成する（図２（ａ））。
次いで、全面に、例えば、プラズマＴＥＯＳＣＶＤ（Chemical Vapor Deposition）法により、例えば膜厚６００ｎｍのシリコン酸化膜を堆積して、層間絶縁膜２６を形成する（図２（ｂ））。
次いで、例えばＣＭＰ法により、層間絶縁膜２６の表面を平坦化する（図２（ｃ））。
次いで、全面に、例えばプラズマＴＥＯＳＣＶＤ法により、例えば膜厚１００ｎｍのシリコン酸化膜２８を形成する（図３（ａ））。
次いで、全面に、例えばスパッタ法又はＭＯＣＶＤ法により、例えば膜厚１５０〜２００ｎｍのＰｔ膜３０を形成する。このＰｔ膜３０は、強誘電体キャパシタ３８の下部電極となるものである（図３（ｂ））。
次いで、全面に、ＭＯＣＶＤ法（有機金属気相成長法）により、強誘電体膜３２を形成する。強誘電体膜３２としては、例えば膜厚１００〜１５０ｎｍのＰＺＴ膜を形成する（図３（ｂ））。
このときのＭＯＣＶＤ法（有機金属気相成長法）の条件としては、金属有機化合物として、例えば、Ｐｂ（Ｄｔｍ）２、Ｚｒ（Ｄｍｈｄ）４、Ｔｉ（０−Ｉｐｒ）２（Ｄｔｍ）２を用い、反応圧力は、例えば、５Ｔｏｒｒである。
次いで、例えばスパッタ法又はＭＯＣＶＤ法により、例えば膜厚１５０〜２５０ｎｍのＩｒＯＸ膜からなる導電膜３６を形成する（図３（ｃ））。
強誘電体膜３２であるＰＺＴ膜をＭＯＣＶＤ法により形成すると、ＰＺＴ膜の表面に大きな凹凸が形成され、荒れた表面モホロジーとなる。例えば膜厚１００〜１５０ｎｍのＰＺＴ膜の表面には高さ１０〜２０ｎｍの凸部が形成される。強誘電体膜３２上に形成された導電膜３６にも、強誘電体膜３２の表面モホロジーがそのまま反映されて、導電膜３６表面も荒れた表面モホロジーとなる（図３（ｃ））。
このまま荒れた表面モホロジーへ対処する処理を施すことなく半導体装置の製造を続けた場合について図８を用いて説明する。
この導電膜３６上にレジスト層４０を塗布し、レジスト層４０に所定のパターンを露光すると、導電膜３６表面の凹凸により露光入射光が色々な方向に反射してハレーションが発生する（図８）。そのため、レジスト層４０が設計通りの所望のパターンに露光されず、導電膜３６を設計通りにパターニングすることができなくなる。
そこで、本実施形態では、図４（ａ）から図４（ｂ）に示す方法により、導電膜３６の表面モホロジーの改善を図るようにする。
予め、導電膜３６を所望の厚さよりも厚く形成しておく。例えば、上部電極として膜厚１５０〜２５０ｎｍのＩｒＯＸ膜が必要であれば、それよりも２０％程度厚い膜厚である３０〜５０ｎｍのＩｒＯＸ膜の導電膜３６を形成しておく（図３（ｃ））。
次いで、導電膜３６全面を異方性エッチングや、プラズマエッチング、反応性イオンエッチング、スパッタエッチング等によりエッチングし、導電膜３６をエッチバックする（図４（ａ））。このとき、導電膜３６表面の凸部頂上がより多くエッチング除去される。これにより、導電膜３６の高さ１０〜２０ｎｍあった凸部が高さ３〜５ｎｍ程度となり全体が平坦化される（図４（ｂ））。
このときのスパッタエッチングの条件としては、エッチングガスとして、例えば、塩素ガス（Ｃｌ２）とアルゴンガス（Ａｒ）とを用い、ソースパワーとして、例えば、１４００Ｗを印加し、バイアスパワーとして、例えば、８００Ｗを印加する。
このようにして、導電膜３６の表面モホロジーが改善される。
次いで、導電膜３６上にレジスト層４０を塗布し、レジスト層４０に所定のパターンを露光すると、導電膜３６の表面モホロジーは改善され平坦化されているので、露光入射光が色々な方向に反射することなく、設計通りの所望のパターンで露光される（図４（ｃ））。
次いで、レジスト層４０を現像してパターニングし、パターニングされたレジスト層４０をマスクとして導電膜３６をエッチングして上部電極３６を形成する（図５（ａ））。
次いで、強誘電体膜３２上にレジスト層４２を塗布し、レジスト層４２に所定のパターンを露光する（図５（ｂ））。
次いで、レジスト層４２を現像してパターニングし、パターニングされたレジスト層４２をマスクとして強誘電体膜３２をパターニングする（図５（ｃ））。
次いで、同様にしてレジスト層４４をパターニングし、パターニングされたレジスト層４４をマスクとして導電膜３０をエッチングして下部電極３０を形成する（図６（ａ））。
次いで、全面に、例えばプラズマＴＥＯＳＣＶＤ法により、例えば膜厚１５００ｎｍのシリコン酸化膜よりなる層間絶縁膜４６を形成する。次いで、例えばＣＭＰ法により、層間絶縁膜４６の表面を平坦化する（図６（ｂ））。
次いで、フォトリソグラフィー及びエッチングにより、層間絶縁膜４６、シリコン酸化膜２８、及び層間絶縁膜２６に、ソース／ドレイン拡散層２２に達するコンタクトホール５０を形成する（図６（ｃ））。
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５００ｎｍのタングステン膜を形成する。
次いで、例えばＣＭＰ法により、層間絶縁膜４６の表面が露出するまで、タングステン膜及びバリアメタル膜を研磨する。こうして、コンタクトホール５０内に、タングステンよりなる導体プラグ５２が埋め込まれる（図７（ａ））。
次いで、フォトリソグラフィー及びドライエッチングにより、層間絶縁膜４６に、強誘電体キャパシタ３８の上部電極３６に達するコンタクトホールと、強誘電体キャパシタ３８の下部電極３０に達するコンタクトホールとを形成する。
次いで、全面に、例えばＴｉＮ膜、ＡｌＣｕ合金膜、Ｔｉ膜、ＴｉＮ膜等を積層した導体膜を形成する。次いで、フォトリソグラフィー及びドライエッチングにより、導体膜をパターニングして、強誘電体キャパシタ３８の上部電極３６と導体プラグ５２とを電気的に接続する配線５４ａ、強誘電体キャパシタ３８の下部電極３０に電気的に接続された配線５４ｂを形成する（図７（ｂ））。
このように、本実施形態によれば、ＭＯＣＶＤにより形成した強誘電体膜３２上に設計値よりも厚い導電膜３６を形成し、次いで、導電膜３６の全面を異方性エッチングによりエッチバックしたので、導電膜３６の表面モホロジーを改善することができる。導電膜３６の表面モホロジーが改善され平坦化されているので、フォトリソグラフィーにより導電膜３６をパターニングする際に、露光入射光が色々な方向に反射することなく、設計通りの所望のパターンを形成することができる。
本実施形態による具体的な効果について図９を用いて説明する。
図９には、導電膜３６全面を異方性エッチングによりエッチバックし、次いで、導電膜３をパターニングして上部電極３６を形成した状態（図５（ａ））の半導体装置を上方から撮影した写真が示されている。これら写真から、上部電極３６の表面モホロジーの状態がわかる。
図９（ａ）、（ｂ）、（ｃ）は、図４（ａ）における導電膜３６のエッチング時間が、それぞれ、０秒、３秒、６秒のときの導電膜３６の表面モホロジーを示す。エッチング時間が０秒の場合、すなわち、エッチングしなかった場合には、導電膜３６に凸部が多数散在している。これに対し、エッチング時間が３秒の場合には、導電膜３６表面の凸部の数が減少している。さらに、エッチング時間が６秒の場合には、導電膜３６表面の凸部が殆どなくなっている。このように、導電膜３６上面を十分にエッチングすることにより、導電膜３６表面の凸部が減少し、表面モホロジーが改善した。
なお、本実施形態では、導電膜３６の表面モホロジーは改善されるが、強誘電体膜３２の表面モホロジーは改善されない。そのため、強誘電体膜３２上にレジスト層４２を塗布し、レジスト層４２に所定のパターンを露光する際に、露光入射光が色々な方向に反射して、設計通りの所望のパターンで露光されないおそれがある。しかしながら、導電膜３６と比較して強誘電体膜３２のパターンの設計値は微細ではないので半導体装置の性能への影響は少なくてすむ。
また、本実施形態では、強誘電体膜３２のパターニングが必要なプレーナー型セルを有するＦｅＲＡＭ構造の半導体装置の製造に適用したが、スタック型セルであれば、１回のエッチングにより上部電極３６と強誘電体膜３２と下部電極３０を同時にパターニングするため、強誘電体膜３２だけのパターニング工程がなく、強誘電体膜３２の表面モホロジーは問題とならない。
［第２実施形態］
本発明の第２実施形態による半導体装置の製造方法を図１０を用いて説明する。図１０は本実施形態による半導体装置の製造方法を示す工程断面図である。
本実施形態による半導体装置の製造方法は、導電膜３６の表面モホロジーの改善を図る方法が、第１実施形態と異なる。本実施形態では、図１０に示す方法により、強誘電体膜３２の表面モホロジーの改善を図るようにする。
本実施形態では、導電膜３６形成後、直ちにエッチバックするのではなく、まず、導電膜３６上に、低粘度の材料、例えば、１〜１０ｍＰａ・ｓ（ミリパスカル秒）の材料をゾルゲル法、すなわち、スピンコートする方法により塗布して埋め込み層３７を形成する（図１０（ａ））。導電膜３６の凹部が埋め込み層３７により埋め込まれ、凸部が埋め込み層３７から露出する。埋め込み層３７の厚さは、導電膜３６表面の凸部の頂上が僅かに露出する程度、例えば５〜２５ｎｍ程度の膜厚となるように形成する。
埋め込み層３７を形成する埋め込み材料としては、例えば、レジスト材料、レジスト材料から感光剤を除いた材料、誘電体材料、酸化シリコン系材料（ＳｉＯ２系被覆形成塗布液）等がある。
次いで、全面を異方性エッチング、例えば、スパッタエッチングによりエッチングし、埋め込み層３７から露出した導電膜３６表面の凸部頂上を除去する。このとき、埋め込み層３７の上面もエッチング除去される（図１０（ｂ））。これにより、高さ１０〜２０ｎｍあった凸部の高さが３〜５ｎｍ程度となり全体が平坦化される。
このときのスパッタエッチングの条件としては、エッチングガスとして、例えば、塩素ガス（Ｃｌ２）とアルゴンガス（Ａｒ）とを用い、ソースパワーとして、例えば、１４００Ｗを印加し、バイアスパワーとして、例えば、８００Ｗを印加する。
次いで、導電膜３６表面に残存する埋め込み層３７を除去すると、導電膜３６の平坦化された全面が露出する（図１０（ｃ））。埋め込み層３７を除去する方法としては、レジスト材料、レジスト材料から感光剤を除いた材料であれば、アッシング法により除去する。酸化シリコン系材料（ＳｉＯ２系被覆形成塗布液）であれば、反応性イオンエッチング法（例えば、エッチングガス：ＣＦ４＋Ａｒ＋Ｃ４Ｆ８；パワー：１０００Ｗ）により除去する。
このようにして、導電膜３６の表面モホロジーが改善される。
このように、本実施形態によれば、ＭＯＣＶＤにより形成した強誘電体膜３２上に形成された導電膜３６上に、低粘度の材料を塗布して埋め込み層３７を形成し、次いで、全面を異方性エッチングして導電膜３６表面の凸部頂上を除去し、次いで、導電膜３６表面に残存する埋め込み層３７を除去するようにしたので、導電膜３６の表面モホロジーを改善することができる。導電膜３６の表面モホロジーは改善され平坦化されているので、フォトリソグラフィーによりパターニングする際に、露光入射光が色々な方向に反射することなく、設計通りの所望のパターンを形成することができる。
［第３実施形態］
本発明の第３実施形態による半導体装置の製造方法を図１１を用いて説明する。図１１は本実施形態による半導体装置の製造方法を示す工程断面図である。
本実施形態による半導体装置の製造方法は、導電膜３６の表面モホロジーの改善を図る方法が、第２実施形態と異なる。本実施形態では、図１０に示す方法により、導電膜３６の表面モホロジーの改善を図るようにする。
まず、導電膜３６上に、低粘度の材料、例えば、１〜１０ｍＰａ・ｓ（ミリパスカル秒）の材料をゾルゲル法、すなわち、スピンコートする方法により塗布して埋め込み層３７を形成する（図１１（ａ））。導電膜３６の凹部も凸部も埋め込み層３７により埋め込まれる。埋め込み層３７の厚さは、導電膜３６表面の凸部も埋め込まれる程度の厚さ、例えば８〜１８ｎｍ程度の膜厚となるように形成する。
埋め込み層３７を形成する埋め込み材料としては、例えば、レジスト材料、レジスト材料から感光剤を除いた材料、誘電体材料、酸化シリコン系材料（ＳｉＯ２系被覆形成塗布液）等がある。
次いで、全面を異方性エッチング、例えば、スパッタエッチングによりエッチングする。まず、埋め込み層３７の全面がエッチバックされ、続いて、埋め込み層３７から導電膜３６の凸部が露出すると、露出した導電膜３６表面の凸部頂上がエッチングされて除去される（図１１（ｂ））。これにより、高さ１０〜２０ｎｍあった凸部の高さが３〜５ｎｍ程度となり全体が平坦化される。
このときのスパッタエッチングの条件としては、エッチングガスとして、例えば、塩素ガス（Ｃｌ２）とアルゴンガス（Ａｒ）とを用い、ソースパワーとして、例えば、１４００Ｗを印加し、バイアスパワーとして、例えば、８００Ｗを印加する。
次いで、導電膜３６表面に残存する埋め込み層３７を除去すると、導電膜３６の平坦化された全面が露出する（図１０（ｃ））。
このように、本実施形態によれば、ＭＯＣＶＤにより形成した強誘電体膜３２上に形成された導電膜３６上に、低粘度の材料を塗布して埋め込み層３７を形成し、次いで、全面を異方性エッチングして導電膜３６表面の凸部頂上を除去し、次いで、導電膜３６表面に残存する埋め込み層３７を除去するようにしたので、導電膜３６の表面モホロジーを改善することができる。導電膜３６の表面モホロジーは改善され平坦化されているので、フォトリソグラフィーによりパターニングする際に、露光入射光が色々な方向に反射することなく、設計通りの所望のパターンを形成することができる。
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、強誘電体膜３８としてＰＺＴ膜を用いる場合を例に説明したが、強誘電体膜３８はＰＺＴ膜に限定されるものではなく、他のあらゆる強誘電体膜を適宜用いることができる。例えば、強誘電体膜３８として、Ｐｂ１−ＸＬａＸＺｒ１−ＹＴｉＹＯ３膜（ＰＬＺＴ膜）、ＳｒＢｉ２（ＴａＸＮｂ１−Ｘ）２Ｏ９膜、Ｂｉ４Ｔｉ２Ｏ１２膜等を用いてもよい。
また、上記実施形態では、下部電極３０をＰｔ膜により構成したが、下部電極３０を構成する導体膜等の材料はかかる材料に限定されるものではない。例えば、Ｉｒ膜、ＩｒＯ２膜、Ｒｕ膜、ＲｕＯ２膜、ＳｒＲｕＯ（ストロンチウムルテニウムオキサイド）膜（ＳＲＯ膜）、Ｐｄ膜、これらの膜の積層膜により下部電極３０を構成してもよい。
また、上記実施形態では、上部電極３６をＩｒＯＸ膜により構成したが、上部電極３６を構成する導体膜等の材料はかかる材料に限定されるものではない。例えば、Ｉｒ膜、Ｒｕ膜、ＲｕＯ２膜、ＳＲＯ膜、Ｐｄ膜、これらの膜の積層膜により上部電極３６を構成してもよい。
また、上記実施形態では、層間絶縁膜を構成する絶縁膜として、シリコン酸化膜を形成する場合を例に説明したが、シリコン酸化膜に代えて、種々の絶縁膜を形成することができる。
また、上記実施形態では、層間絶縁膜を構成する絶縁膜の表面を平坦化する方法としてＣＭＰ法を用いる場合を例に説明したが、絶縁膜の表面を平坦化する方法は、ＣＭＰ法に限定されるものではない。例えば、エッチングにより、絶縁膜の表面を平坦化してもよい。エッチングガスとしては、例えばＡｒガスを用いることができる。
また、上記実施形態では、１つのトランジスタ２４及び１つの強誘電体キャパシタ４２を有する１Ｔ１Ｃ型のメモリセルが形成されている場合を例に説明したが、メモリセルの構成は１Ｔ１Ｃ型に限定されるものではない。メモリセルの構成としては、１Ｔ１Ｃ型のほか、例えば２つのトランジスタ及び２つの強誘電体キャパシタを有する２Ｔ２Ｃ型等の種々の構成を用いることができる。
また、上記実施形態では、プレーナー型セルを有するＦｅＲＡＭ構造の半導体装置について説明したが、本発明の適用範囲はこれに限定されるものではない。例えば、本発明は、スタック型セルを有し、ゲート長が例えば０．１８μｍに設定されたＦｅＲＡＭ構造の半導体装置についても適用することができる。
以上詳述したように、本発明の特徴をまとめると以下の通りとなる。
（付記１） 有機金属気相成長法により強誘電体膜を形成する工程と、
前記強誘電体膜上に導電膜を形成する工程と、
前記導電膜表面をエッチングすることにより、前記導電膜表面を平坦化する工程と
を有することを特徴とする半導体装置の製造方法。
（付記２） 付記１記載の半導体装置の製造方法において、
前記導電膜表面を平坦化する工程では、前記導電膜表面を異方性エッチングする
ことを特徴とする半導体装置の製造方法。
（付記３） 付記１又は２記載の半導体装置の製造方法において、
前記導電膜表面を平坦化する工程では、前記導電膜表面をプラズマエッチングする
ことを特徴とする半導体装置の製造方法。
（付記４） 有機金属気相成長法により強誘電体膜を形成する工程と、
前記強誘電体膜上に導電膜を形成する工程と、
前記導電膜表面の凹部を埋める埋め込み層を形成する工程と、
前記埋め込み層上からエッチングすることにより、前記導電膜表面の凸部頂上を除去して前記導電膜表面を平坦化する工程と、
前記導電膜表面に残存する前記埋め込み層を除去する工程と
を有することを特徴とする半導体装置の製造方法。
（付記５） 付記４記載の半導体装置の製造方法において、
前記埋め込み層を形成する工程では、前記導電膜表面の凸部が前記埋め込み層上に露出する程度の厚さの前記埋め込み層を形成する
ことを特徴とする半導体装置の製造方法。
（付記６） 付記４記載の半導体装置の製造方法において、
前記埋め込み層を形成する工程では、前記導電膜表面の凸部が前記埋め込み層内に埋め込まれる程度の厚さの前記埋め込み層を形成する
ことを特徴とする半導体装置の製造方法。
（付記７） 付記４乃至６のいずれか１項に記載の半導体装置の製造方法において、
前記埋め込み層を形成する工程では、前記導電膜表面の凹部を埋め込む埋め込み材料をスピンコート法により塗布する
ことを特徴とする半導体装置の製造方法。
（付記８） 付記７記載の半導体装置の製造方法において、
前記埋め込み材料は、レジスト材料、誘電体材料、又は、酸化シリコン系材料である
ことを特徴とする半導体装置の製造方法。
（付記９） 付記４乃至８のいずれか１項に記載の半導体装置の製造方法において、
前記導電膜表面を平坦化する工程では、前記埋め込み層上から異方性エッチングする
ことを特徴とする半導体装置の製造方法。
（付記１０） 付記１乃至９のいずれか１項に記載の半導体装置の製造方法において、
前記強誘電体膜は、ＰｂＺｒ１−ＸＴｉＸＯ３膜、Ｐｂ１−ＸＬａＸＺｒ１−ＹＴｉＹＯ３膜、ＳｒＢｉ２（ＴａＸＮｂ１−Ｘ）２Ｏ９膜、又は、Ｂｉ４Ｔｉ２Ｏ１２膜である
ことを特徴とする半導体装置の製造方法。
（付記１１） 付記１乃至１０のいずれか１項に記載の半導体装置の製造方法において、
前記導電膜は、ＩｒＯＸ膜、Ｉｒ膜、Ｒｕ膜、ＲｕＯ２膜、ＳＲＯ膜、Ｐｄ膜、又は、これらの膜の積層膜である
ことを特徴とする半導体装置の製造方法。
（付記１２） 付記１乃至１１のいずれか１項に記載の半導体装置の製造方法において、
前記導電膜上にレジスト層を形成する工程と、
前記レジスト層を露光し現像することによりパターニングする工程と、
パターニングされた前記レジスト層をマスクとして前記導電膜をエッチングすることによりパターニングする工程と
を更に有することを特徴とする半導体装置の製造方法。
本発明の第１実施形態による半導体装置の構造を示す断面図である。 本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。 本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。 従来の半導体装置の製造方法の問題点を説明するための図である。 本発明の第１実施形態による半導体装置の製造方法の効果を説明するための図である。 本発明の第２実施形態による半導体装置の製造方法を示す工程断面図である。 本発明の第３実施形態による半導体装置の製造方法を示す工程断面図である。
符号の説明
１０…半導体基板
１２…素子分離領域
１４…ウェル
１６…ゲート絶縁膜
１８…ゲート電極
１９…絶縁膜
２０…サイドウォール絶縁膜
２２…ソース／ドレイン拡散層
２４…トランジスタ
２６…層間絶縁膜
２８…シリコン酸化膜
３０…下部電極
３２…強誘電体膜
３６…上部電極
３７…埋め込み層
３８…強誘電体キャパシタ
４０…レジスト層
４２…レジスト層
４４…レジスト層
４６…層間絶縁膜
５０…コンタクトホール
５２…導体プラグ
５４ａ、５４ｂ…配線

Claims (10)

  1. 有機金属気相成長法により強誘電体膜を形成する工程と、
    前記強誘電体膜上に導電膜を形成する工程と、
    前記導電膜表面をエッチングすることにより、前記導電膜表面を平坦化する工程と
    を有することを特徴とする半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記導電膜表面を平坦化する工程では、前記導電膜表面を異方性エッチングする
    ことを特徴とする半導体装置の製造方法。
  3. 請求項１又は２記載の半導体装置の製造方法において、
    前記導電膜表面を平坦化する工程では、前記導電膜表面をプラズマエッチングする
    ことを特徴とする半導体装置の製造方法。
  4. 有機金属気相成長法により強誘電体膜を形成する工程と、
    前記強誘電体膜上に導電膜を形成する工程と、
    前記導電膜表面の凹部を埋める埋め込み層を形成する工程と、
    前記埋め込み層上からエッチングすることにより、前記導電膜表面の凸部頂上を除去して前記導電膜表面を平坦化する工程と、
    前記導電膜表面に残存する前記埋め込み層を除去する工程と
    を有することを特徴とする半導体装置の製造方法。
  5. 請求項４記載の半導体装置の製造方法において、
    前記埋め込み層を形成する工程では、前記導電膜表面の凸部が前記埋め込み層上に露出する程度の厚さの前記埋め込み層を形成する
    ことを特徴とする半導体装置の製造方法。
  6. 請求項４記載の半導体装置の製造方法において、
    前記埋め込み層を形成する工程では、前記導電膜表面の凸部が前記埋め込み層内に埋め込まれる程度の厚さの前記埋め込み層を形成する
    ことを特徴とする半導体装置の製造方法。
  7. 請求項４乃至６のいずれか１項に記載の半導体装置の製造方法において、
    前記埋め込み層を形成する工程では、前記導電膜表面の凹部を埋め込む埋め込み材料をスピンコート法により塗布する
    ことを特徴とする半導体装置の製造方法。
  8. 請求項４乃至７のいずれか１項に記載の半導体装置の製造方法において、
    前記導電膜表面を平坦化する工程では、前記埋め込み層上から異方性エッチングする
    ことを特徴とする半導体装置の製造方法。
  9. 請求項１乃至８のいずれか１項に記載の半導体装置の製造方法において、
    前記強誘電体膜は、ＰｂＺｒ１−ＸＴｉＸＯ３膜、Ｐｂ１−ＸＬａＸＺｒ１−ＹＴｉＹＯ３膜、ＳｒＢｉ２（ＴａＸＮｂ１−Ｘ）２Ｏ９膜、又は、Ｂｉ４Ｔｉ２Ｏ１２膜である
    ことを特徴とする半導体装置の製造方法。
  10. 請求項１乃至９のいずれか１項に記載の半導体装置の製造方法において、
    前記導電膜上にレジスト層を形成する工程と、
    前記レジスト層を露光し現像することによりパターニングする工程と、
    パターニングされた前記レジスト層をマスクとして前記導電膜をエッチングすることによりパターニングする工程と
    を更に有することを特徴とする半導体装置の製造方法。
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