JP4579236B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、強誘電体キャパシタの製造に好適な半導体装置の製造方法に関する。

近年、デジタル技術の進展に伴い、大容量のデータを高速に処理又は保存する傾向が高まっている。このため、電子機器に使用される半導体装置の高集積化及び高性能化が要求されている。

そこで、半導体記憶装置（ＤＲＡＭ）の高集積化を実現するため、ＤＲＡＭを構成する容量素子の容量絶縁膜として、珪素酸化物又は珪素窒化物に代えて、強誘電体材料又は高誘電率材料を用いる技術について、広く研究及び開発が行われている。

また、低電圧で且つ高速での書き込み動作及び読み出し動作が可能な不揮発性ＲＡＭを実現するため、容量絶縁膜として、自発分極特性を有する強誘電体膜を用いた強誘電体メモリ（ＦｅＲＡＭ）についても、盛んに研究及び開発が行われている。

強誘電体メモリ（ＦｅＲＡＭ）は、強誘電体のヒステリシス特性を利用して情報を記憶する。強誘電体メモリには、１対の電極間のキャパシタ誘電体膜として強誘電体膜を有する強誘電体キャパシタがメモリセル毎に設けられている。強誘電体では、電極間の印加電圧に応じて分極が生じ、印加電圧が取り除かれても、自発分極が残る。また、印加電圧の極性が反転されると、自発分極の極性も反転する。従って、自発分極を検出すれば情報を読み出すことができる。そして、強誘電体メモリは、フラッシュメモリと比較すると、低電圧で動作し、省電力での高速書き込みが可能である。

ＦｅＲＡＭの強誘電体膜は、チタン酸ジルコン酸鉛（ＰＺＴ）、ＬａドープＰＺＴ（ＰＬＺＴ）等のＰＺＴ系材料や、ＳｒＢｉ₂Ｔａ₂Ｏ₉（ＳＢＴ、Ｙ１）、ＳｒＢｉ₂（Ｔａ、Ｎｂ）₂Ｏ₉（ＳＢＴＮ、ＹＺ）等のＢｉ層状構造化合物等から形成される。

従来、強誘電体薄膜の成膜方法としては、ゾルゲル法又はスパッタ法が用いられている。これらの成膜方法により、下部電極膜上にアモルファス相の強誘電体膜を形成し、その後、熱処理によって、強誘電体膜をペロブスカイト構造の結晶へと結晶化させる。強誘電体膜の結晶化後には、上部電極膜を形成する。しかし、この際に、強誘電体膜が主として高エネルギのスパッタリング粒子による物理的ダメージを受ける。この結果、強誘電体膜の結晶構造の一部が破壊され、容量素子の特性が劣化してしまう。

そこで、従来、このような容量素子の特性劣化を回復させるために、次のような処理が行われている。第１の従来の方法では、上部電極膜をパターニングした後、酸素雰囲気中で熱処理を行う。第２の従来の方法では、上部電極膜及び強誘電体膜をパターニングした後、酸素雰囲気中で熱処理を行う。第３の従来の方法では、パターニングにより容量素子を形成した後、酸素雰囲気中で熱処理を行う。これらの処理では、酸素が強誘電体膜の結晶性を回復させる。

更に、従来の方法では、容量素子を形成した後に、強誘電体膜を水素劣化から保護するために、拡散防止膜として容量素子を覆うアルミニウム酸化物膜を形成する。続いて、強誘電体膜のパターニング中及び拡散防止膜の形成中に強誘電体膜が受けたダメージを回復するために、再度、酸素雰囲気中で熱処理を行う。その後、層間絶縁膜を形成する。

また、特許文献１（特開平５−２５１３５１号公報）には、他の方法も開示されている。特許文献１に開示された方法では、酸素空孔がなく、電界を印加してもリーク電流を発生させず、誘電率を高く維持する強誘電体膜を得ることを目的として、強誘電体膜に対して、酸素雰囲気中での種々の熱処理を行う。そして、この熱処理として、オゾン又は酸素ガスに紫外線を照射する方法、高圧酸素雰囲気中での熱処理、並びに、オゾンガスを用いた熱処理が挙げられている。

また、特許文献２（特開２００２−３０５２８９号公報）には、更に他の方法が開示されている。特許文献２に開示された方法では、強誘電体キャパシタのダメージを回復させるための熱処理を行った後、容量絶縁膜としてのＰＺＴ膜よりＰｂ組成比が多いＰＺＴ膜を形成することにより、強誘電体キャパシタの側壁にサイドウォール膜を形成する。このようなサイドウォール絶縁膜により、その後に形成されるＴＥＯＳ膜中の水素及びＨ₂Ｏ等からの影響が低減され、ＰＺＴ膜の特性劣化が低減される。

しかしながら、これらのいずれの方法によっても十分な特性の強誘電体キャパシタが得られない。

例えば、特許文献１に開示された方法では、得られる強誘電体膜の結晶の配向性が低いため、残留分極が低い。

また、特許文献２に開示された方法では、強誘電体キャパシタのダメージを回復させるための熱処理の際に、強誘電体膜の露出部から最も蒸気圧が高い元素が抜けて、強誘電体膜にピンホールが形成されてしまう。つまり、ＰＺＴ膜が用いられている場合、Ｐｂ欠損が生じてしまう。このような欠損は、強誘電体キャパシタのスイッチング特性を低下させ、初期特性及びリテンションを低下させる。また、このような欠損が生じた露出部の強誘電体キャパシタ全体に対する占有率は、半導体集積回路の微細化に伴って増加している。従って、近時、このような欠損を原因とする問題が顕在化してきている。更に、占有率の増加に伴って、その後にＰｂ量が多いＰＺＴからなるサイドウォール膜を形成したとしても、Ｐｂ欠損を均一に補償することが困難となってきている。

また、特許文献２に開示された方法では、サイドウォール膜の存在により容量絶縁膜の膜中組成が不均一になりやすい。このため、スイッチング電荷量が低下したり、インプリントが生じやすくなったりする。

特開平５−２５１３５１号公報 特開２００２−３０５２８９号公報

本発明の目的は、強誘電体キャパシタの容量絶縁膜の組成の均一性を向上させることができる半導体装置の製造方法を提供することにある。

本発明に係る半導体装置の製造方法では、半導体基板の上方に、強誘電体キャパシタの下部電極の原料膜である下部電極膜、容量絶縁膜の原料膜である強誘電体膜、及び上部電極の原料膜である上部電極膜からなる積層体を形成した後、少なくとも前記上部電極膜をパターニングする。次に、少なくとも前記強誘電体膜の露出している部分を覆い、前記強誘電体膜と同一の元素を含有する蒸発防止膜を形成する。続いて、酸化性雰囲気中で熱処理を行うことにより、前記強誘電体膜が受けたダメージを回復させる。その後に、前記強誘電体膜への水素元素の拡散を防止する拡散防止膜を形成する。なお、前記上部電極膜をパターニングする工程と前記蒸発防止膜を形成する工程の間には、熱処理を行わない。

本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。 本発明の第１の実施形態に係る強誘電体メモリの製造方法を示す断面図である。 図２Ａに引き続き、第１の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す断面図である。 図２Ｂに引き続き、第１の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す断面図である。 図２Ｃに引き続き、第１の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す断面図である。 図２Ｄに引き続き、第１の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す断面図である。 図２Ｅに引き続き、第１の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す断面図である。 スイッチング電荷量を示すグラフである。 リーク電流を示すグラフである。 図７中のＰ及びＵの値を示すグラフである。 スイッチング電荷量及びＰ−Ｕの値を示すグラフである。 印加電圧と分極量との関係を示すグラフである。 本発明の第２の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す断面図である。 本発明の第３の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す断面図である。

以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図１は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。

このメモリセルアレイには、一の方向に延びる複数本のビット線３、並びにビット線３が延びる方向に対して垂直な方向に延びる複数本のワード線４及びプレート線５が設けられている。また、これらのビット線３、ワード線４及びプレート線５が構成する格子と整合するようにして、複数個の本実施形態に係る強誘電体メモリのメモリセルがアレイ状に配置されている。各メモリセルには、強誘電体キャパシタ１及びＭＯＳトランジスタ２が設けられている。

ＭＯＳトランジスタ２のゲートはワード線４に接続されている。また、ＭＯＳトランジスタ２の一方のソース・ドレインはビット線３に接続され、他方のソース・ドレインは強誘電体キャパシタ１の一方の電極に接続されている。そして、強誘電体キャパシタ１の他方の電極がプレート線５に接続されている。なお、各ワード線４及びプレート線５は、それらが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ２により共有されている。同様に、各ビット線３は、それが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ２により共有されている。ワード線４及びプレート線５が延びる方向、ビット線３が延びる方向は、夫々行方向、列方向とよばれることがある。

このように構成された強誘電体メモリのメモリセルアレイでは、強誘電体キャパシタ１に設けられた強誘電体膜の分極状態に応じて、データが記憶される。

（第１の実施形態）
次に、本発明の第１の実施形態について説明する。図２Ａ乃至図２Ｆは、本発明の第１の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。但し、図２Ａ乃至図２Ｆには、１本のビット線（図１中のビット線３に相当）を共有する２個のＭＯＳトランジスタに相当する部分を図示する。

第１の実施形態では、先ず、図２Ａに示すように、シリコン基板等の半導体基板１１の表面に素子分離領域１２及びウェル１３を形成する。続いて、ゲート絶縁膜１７、ゲート電極１８、キャップ膜１９、サイドウォール２０、ソース・ドレイン拡散層１５及びシリサイド層１６をウェル１３の表面に形成することにより、スイッチング素子としてＭＯＳトランジスタ１４を形成する。このＭＯＳトランジスタ１４が、図１におけるＭＯＳトランジスタ２に相当する。なお、各ＭＯＳトランジスタ１４には、ソース及びドレイン用に２個のソース・ドレイン拡散層１５を形成するが、その一方は、２個のＭＯＳトランジスタ１４間で共有させる。

次に、全面にシリコン酸窒化膜２１を、ＭＯＳトランジスタ１４を覆うようにして形成し、更に全面に層間絶縁膜としてＳｉＯ₂膜２２を形成し、ＣＭＰ（化学機械的研磨）等によりＳｉＯ₂膜２２を平坦化する。シリコン酸窒化膜２１は、ＳｉＯ₂膜２２を形成する際のゲート絶縁膜１７等の水素劣化を防止するために形成されている。次いで、Ｎ₂雰囲気中で、６５０℃、３０分間のアニールを施することにより、主にＳｉＯ₂膜２２の脱ガスを行う。

その後、図２Ｂに示すように、スパッタ法により下部電極密着層としてアルミニウム酸化物膜２３をＳｉＯ₂膜２２上に形成する。アルミニウム酸化物膜２３の厚さは、例えば２０ｎｍ程度とする。下部電極密着層として、厚さが２０ｎｍ程度のＴｉ膜又はＴｉＯｘ膜を形成してもよい。続いて、アルミニウム酸化物膜２３の上に、スパッタ法により下部電極膜としてＰｔ膜２４を形成する。Ｐｔ膜２４の厚さは、例えば１５０ｎｍ程度とする。

次に、スパッタ法により強誘電体膜としてＰＬＺＴ膜２５をＰｔ膜２４の上にアモルファス状態で形成する。次いで、ＲＴＡ法により、Ａｒ及びＯ₂を含む雰囲気下で６００℃以下の熱処理を行う。この結果、ＰＬＺＴ膜２５が結晶化すると共に、Ｐｔ膜２４が緻密化し、Ｐｔ膜２４とＰＬＺＴ膜２５との間の境界面近傍におけるＰｔとＯとの相互拡散が抑制される。

その後、スパッタ法により上部電極膜の一部としてＩｒＯ_x膜２６ａ（１≦ｘ≦２）をＰＬＺＴ膜２５の上に形成する。ＩｒＯ_x膜２６ａの厚さは、例えば５０ｎｍ程度とする。続いて、ＲＴＡ法により熱処理を行う。この結果、ＰＬＺＴ膜２５が完全に結晶化すると共に、ＩｒＯ_x膜２６ａからＰＬＺＴ膜２５へと微量のＩｒが拡散し、強誘電体キャパシタの電気的特性が向上する。次に、スパッタ法により上部電極膜の他の部分としてＩｒＯ_x膜２６ａ上にＩｒＯ_x膜２６ｂを形成する。ＩｒＯ_x膜２６ｂの厚さは、例えば２００ｎｍ程度とする。ＩｒＯ_x膜２６ａ及びＩｒＯ_x膜２６ｂから上部電極膜２６が構成される。次いで、半導体基板（ウェハ）１１の背面（裏面）の洗浄を行う。

その後、図２Ｃに示すように、ＩｒＯ_x膜２６ａ及びＩｒＯ_x膜２６ｂをパターニングすることにより、上部電極膜２６から強誘電体キャパシタの上部電極を形成する。続いて、スパッタ法により上部電極膜２６及びＰＬＺＴ膜２５を覆うＰＬＺＴ膜２７を、ＰＬＺＴ膜２５からのＰｂの蒸発を防止するための蒸発防止膜として形成する。ＰＬＺＴ膜２７の厚さは、例えば２０ｎｍ乃至５０ｎｍ程度とする。次に、熱処理を行うことにより、ＰＬＺＴ膜２７を結晶化させる。なお、この結晶化アニールを省略してもよい。

そして、ＰＬＺＴ膜２５がＰＬＺＴ膜２７により覆われた状態でＰＬＺＴ膜２５の特性を回復させるための回復アニールを行う。この回復アニールは、例えばＯ₂雰囲気中、６５０℃で６０分間行う。この回復アニールにより、上部電極膜２６の形成時及びパターニング時にＰＬＺＴ膜２５に生じたダメージが回復する。また、この際には、ＰＬＺＴ膜２７からＰｂが蒸発することはあっても、ＰＬＺＴ膜２５からＰｂが蒸発することはなく、ＰＬＺＴ膜２５中の組成の均一性が保たれる。なお、回復アニールを行う雰囲気は、酸化性雰囲気であればＯ₂雰囲気でなくてもよい。また、回復アニールを行う温度は６００℃乃至７００℃であることが好ましい。

回復アニールを行った後には、ＰＬＺＴ膜２７に対してパターニングを行うことにより、図２Ｄに示すように、ＰＬＺＴ膜２７の上部電極上の部分を除去する。このとき、全面エッチバックを行うことにより、ＰＬＺＴ膜２７のすべてを除去してもよい。

次に、図２Ｅに示すように、ＰＬＺＴ膜２５のパターニングを行うことにより、ＰＬＺＴ膜２５から強誘電体キャパシタの容量絶縁膜を形成する。このとき、ＰＬＺＴ膜２７もパターニングされる。更に、Ｐｔ膜２４のパターニングを行うことにより、Ｐｔ膜２４から強誘電体キャパシタの下部電極を形成する。このようにして、強誘電体キャパシタが形成される。この強誘電体キャパシタが、図１における強誘電体キャパシタ１に相当する。次いで、ＰＬＺＴ膜２５の水素劣化を抑えるために、アルミニウム酸化物膜２８を外部からＰＬＺＴ膜２５への水素の拡散を防止する拡散防止膜として形成する。アルミニウム酸化物膜２８の厚さは、例えば、スパッタ法により形成する場合は５０ｎｍ程度、ＭＯＣＶＤ法により形成する場合は、カバレッジが良好であるので、２０ｎｍ乃至５０ｎｍ程度とする。

その後、図２Ｆに示すように、全面に層間絶縁膜２９を形成し、これを平坦化する。続いて、ＭＯＳトランジスタ１４のシリサイド層１６まで到達するコンタクトホールを形成する。そして、コンタクトホール内にバリアメタル膜３０及びＷ膜３１を埋め込むことにより、導電性プラグ３２を形成する。次に、強誘電体キャパシタの上部電極まで到達するコンタクトホール及び下部電極まで到達するコンタクトホールを形成する。次に、コンタクトホール内及び層間絶縁膜２９上に、バリアメタル膜３３、Ａｌ膜３４及びバリアメタル膜３５からなる配線３６を形成する。配線３６のうち、下部電極に接続された部分は、図１におけるプレート線５の一部を構成する。更に、全面に層間絶縁膜３７を形成する。次いで、層間絶縁膜３７に、２個のＭＯＳトランジスタ１４により共有された拡散層１５上のシリサイド層１６に接続された導電性プラグ３２まで到達するコンタクトホールを形成する。そして、このコンタクトホール内にバリアメタル膜３８及びＷ膜３９を埋め込むことにより、導電性プラグ４０を形成する。導電性プラグ４０は、図１におけるビット線３の一部を構成する。

その後、更に、上層の配線及び層間絶縁膜の形成等を行う。そして、例えばＴＥＯＳ膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。

このような第１の実施形態によれば、蒸発しやすいＰｂを含有するＰＬＺＴ膜２５の回復アニールを、ＰＬＺＴ膜２７によりＰＬＺＴ膜２５が覆われた状態で行うため、ＰＬＺＴ膜２５のＰｂ欠損が生じない。従って、組成の均一性が維持され、良好な特性が得られる。

これに対し、従来の方法では、強誘電体キャパシタを構成する強誘電体膜の一部が露出した状態で回復アニールを行っているため、強誘電体膜の容量絶縁膜となる部分から部分的にＰｂが蒸発し、容量絶縁膜の組成が変動してしまっている。また、Ｐｂの蒸発に伴って強誘電体特性も低下している。なお、熱処理温度を４００℃未満とすればＰｂの蒸発を防止することは可能であるが、この温度では強誘電体膜のダメージを回復させることはできない。また、容量絶縁膜がアルミニウム酸化物膜により覆われた状態で回復アニールを行う方法でも、容量絶縁膜中のＰｂがアルミニウム酸化物膜との界面近傍に蓄積して、Ｐｂ濃度が他の部分より低い部分が発生するため、組成の均一性が低下してしまう。

ここで、第１の実施形態に関し、本願発明者が実際に行った実験の結果について説明する。

（第１の実験）
第１の実験では、５種類の方法で試料を作製した。強誘電体キャパシタの平面形状は一辺の長さが５０μmの正方形とした。この程度の大きさの強誘電体キャパシタ（ディスクリート）は、一般に、メモリセルには用いられず、平滑回路等に用いられている。

第１の試料（試料Ｎｏ．１）は、上部電極膜、ＰＬＺＴ膜及び下部電極膜を順次パターニングして、強誘電体キャパシタを形成した後に、強誘電体キャパシタを覆う拡散防止膜として厚さが５０ｎｍのアルミニウム酸化物膜を形成した。次に、回復アニールを、６５０℃の酸素雰囲気中で６０分間行った。次いで、アルミニウム酸化物膜の上部電極上の部分をエッチバックした。その後、第１の実施形態と同様にして配線を形成した。第２の試料（試料Ｎｏ．２）は、拡散防止膜として厚さが２０ｎｍのアルミニウム酸化物膜を形成したことを除き、第１の試料と同様にして作製した。第３の試料（試料Ｎｏ．３）で、第１の試料を形成する際に行ったエッチバックを省略したことを除き、第１の試料と同様にして作製した。第４の試料（試料Ｎｏ．４）は、拡散防止膜の代わりに蒸発防止膜として厚さが５０ｎｍのＰＬＺＴ膜を形成したことを除き、第１の試料と同様にして作製した。第５の試料（試料Ｎｏ．５）は、拡散防止膜の代わりに蒸発防止膜として厚さが２０ｎｍのＰＬＺＴ膜を形成したことを除き、第１の試料と同様にして作製した。第６の試料（試料Ｎｏ．６）は、回復アニールとアルミニウム酸化物膜の形成の順序を入れ替えたことを除き、第１の試料と同様にして作製した。これらの試料のうち、試料Ｎｏ．４及びＮｏ．５が本発明の実施例に係り、他の試料は比較例である。

そして、これらの試料に対して、強誘電体キャパシタへの印加電圧を３Ｖとしたときのスイッチング電荷量Ｑｓｗ及び印加電圧を±５Ｖとしたときのリーク電流を測定した。測定数は、１試料（１ウェハ）につき４０点とした。ここで、正の印加電圧は、下部電極の電位を上部電極の電位よりも高くしたことを示す。これらの結果を図３及び図４に示す。

図３に示すように、実施例に係る試料Ｎｏ．４及びＮｏ．５のスイッチング電荷量Ｑｓｗは、比較例と比較しても遜色がなかった。比較例に係る試料Ｎｏ．１のスイッチング電荷量Ｑｓｗが他の試料より低かったが、これは、アルミニウム酸化物膜が比較的厚かったので、回復アニールの効果が十分ではなかったためであると考えられる。また、図４に示すように、リーク電流についても、実施例に係る試料Ｎｏ．４及びＮｏ．５の結果は、比較例と比較して遜色がなかった。

（第２の実験）
第２の実験でも、５種類の方法で試料を作製した。但し、強誘電体キャパシタの平面形状は、短辺の長さが１．１５μm、長辺の長さが１．８０μｍの長方形とした。この程度の大きさの強誘電体キャパシタは、一般に、メモリセルに用いられている。５種類の試料の作製方法は第１の実験と同様とした。

そして、これらの試料に対して、図７に示すような印加電圧と分極量との関係を示すヒステリシスループを求め、このヒステリシスループから種々の値を求めた。これらの結果を図５及び図６に示す。なお、スイッチング電荷量Ｑｓｗは、ヒステリシスループから得られる値Ｐ、Ｕ、Ｎ及びＤを用いて下記数式１により求めた値である。

図５及び図６に示すように、試料Ｎｏ．４では、Ｐ値及びＵ値が他の試料よりも高く、また、スイッチング電荷量Ｑｓｗも著しく高かった。特に、試料Ｎｏ．６と比較すると、スイッチング電荷量Ｑｓｗの増加は８％程度であった。試料Ｎｏ．５では、Ｐ値及びＵ値は比較例と比較すると試料Ｎｏ．４ほど高くなかったが、スイッチング電荷量Ｑｓｗは高かった。

なお、第１の実施形態を、プレーナ構造ではなくスタック構造の強誘電体キャパシタの形成に応用してもよい。

（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図８は、本発明の第２の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す断面図である。第２の実施形態ではスタック構造の強誘電体キャパシタを形成する。

第２の実施形態では、層間絶縁膜２２を形成した後、層間絶縁膜２２にコンタクトホールを形成し、このコンタクトホール内に導電性プラグ５１を埋め込む。次に、下部電極膜としてのＰｔ膜２４、強誘電体膜としてのＰＬＺＴ膜２５及び２つのＩｒＯ_x膜からなる上部電極膜２６を順次形成する。次いで、上部電極膜２６及びＰＬＺＴ膜２５を一括してパターニングすることにより、上部電極及び容量絶縁膜を形成する。その後、上部電極膜２６及びＰＬＺＴ膜２５を覆う蒸発防止膜としてＰＬＺＴ膜２７を形成する。続いて、第１の実施形態と同様に、ＰＬＺＴ膜２５の側面がＰＬＺＴ膜２７により覆われた状態で回復アニールを行う。次に、ＰＬＺＴ膜２７の上部電極上の部分を除去する。次いで、アルミニウム酸化物膜２８を拡散防止膜として形成する。その後、アルミニウム酸化物膜２８、ＰＬＺＴ膜２７及びＰｔ膜２４のパターニングを行うことにより、下部電極を形成する。そして、層間絶縁膜の形成、スタック構造の強誘電体キャパシタ用の配線の形成等を行う。更に、カバー膜等を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。

このような第２の実施形態においても、蒸発しやすいＰｂを含有するＰＬＺＴ膜２５の回復アニールを、蒸発防止膜であるＰＬＺＴ膜２７によりＰＬＺＴ膜２５が覆われた状態で行うため、第１の実施形態と同様に、ＰＬＺＴ膜２５のＰｂ欠損が生じない。従って、組成の均一性が維持され、良好な特性が得られる。

なお、第２の実施形態をプレーナ構造の強誘電体キャパシタの形成に応用してもよい。

（第３の実施形態）
次に、本発明の第３の実施形態について説明する。図９は、本発明の第３の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す断面図である。第３の実施形態では、第２の実施形態と同様に、スタック構造の強誘電体キャパシタを形成する。

第３の実施形態では、第２の実施形態と同様にして、下部電極膜としてのＰｔ膜２４、強誘電体膜としてのＰＬＺＴ膜２５及び２つのＩｒＯ_x膜からなる上部電極膜２６を順次形成した後、上部電極膜２６、ＰＬＺＴ膜２５及びＰｔ膜２４を一括してパターニングすることにより、上部電極、容量絶縁膜及び下部電極を形成する。次に、上部電極膜２６、ＰＬＺＴ膜２５及び下部電極を覆う蒸発防止膜としてＰＬＺＴ膜２７を形成する。次いで、第１及び第２の実施形態と同様に、ＰＬＺＴ膜２５の側面がＰＬＺＴ膜２７により覆われた状態で回復アニールを行う。その後、ＰＬＺＴ膜２７の上部電極上の部分を除去する。続いて、アルミニウム酸化物膜２８を拡散防止膜として形成する。そして、層間絶縁膜の形成、スタック構造の強誘電体キャパシタ用の配線の形成等を行う。更に、カバー膜等を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。

このような第３の実施形態においても、蒸発しやすいＰｂを含有するＰＬＺＴ膜２５の回復アニールを、蒸発防止膜であるＰＬＺＴ膜２７によりＰＬＺＴ膜２５が覆われた状態で行うため、第１及び第２の実施形態と同様に、ＰＬＺＴ膜２５のＰｂ欠損が生じない。従って、組成の均一性が維持され、良好な特性が得られる。

なお、第３の実施形態をプレーナ構造の強誘電体キャパシタの形成に応用してもよい。

これらの第１乃至第３の実施形態では、ＰＬＺＴ膜２７の上部電極上の部分を除去している。これは、上部電極に接続される配線（プラグ）がＡｌを含む場合、配線と上部電極とのコンタクトがＰＬＺＴ膜２７により阻害される虞があるからである。これに対し、上部電極に接続される配線（プラグ）がＡｌを含まないもの、例えばＷプラグである場合には、このような弊害は生じない。従って、このような場合には、ＰＬＺＴ膜２７の上部電極上の部分を除去したり、ＰＬＺＴ膜２７を全面エッチバックするためだけの工程を設ける必要はない。この場合、その上に形成される層間絶縁膜にコンタクトホールを形成する際に、一連の工程でＰＬＺＴ膜２７に開口部を形成すればよい。

また、強誘電体膜としては、ＰＬＺＴ膜の他に、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃）膜、ＰＺＴ膜にＣａ、Ｓｒ、Ｓｉ等を微量添加した膜等のペロブスカイト構造の化合物膜や、ＳＢＴ（ＳｒＢｉ₂Ｔａ₂Ｏ₉）等のＢｉ層状系構造の化合物膜を用いてもよい。更に、強誘電体膜の形成方法は特に限定されるものではなく、ゾルゲル法、スパッタ法、ＭＯＣＶＤ法等により強誘電体膜を形成することができる。

更に、上部電極膜及び下部電極膜の材料も限定されない。上部電極膜としては、例えばＩｒ、Ｒｕ、Ｐｔ、Ｒｈ、Ｐｄの酸化膜を用いてもよく、また、このような酸化膜の積層体を用いてもよい。更に、これらの酸化膜の上にＳｒＲｕＯ₃膜が形成されて構成された積層体を用いてもよい。下部電極としては、例えばＰｔ、Ｉｒ、Ｒｕ、Ｐｄからなる膜又はこれらの合金膜を用いてもよく、また、このような膜の積層体を用いてもよい。

以上詳述したように、本発明によれば、熱処理を原因とする容量絶縁膜の組成の変動を抑制することができる。従って、十分な回復アニールを施しても、スイッチング特性の低下を抑制することができる。

Claims (9)

1. 半導体基板の上方に、強誘電体キャパシタの下部電極の原料膜である下部電極膜、容量絶縁膜の原料膜である強誘電体膜、及び上部電極の原料膜である上部電極膜からなる積層体を形成する工程と、
   少なくとも前記上部電極膜をパターニングする工程と、
   少なくとも前記強誘電体膜の露出している部分を覆い、前記強誘電体膜と同一の元素を含有する蒸発防止膜を形成する工程と、
   酸化性雰囲気中で熱処理を行うことにより、前記強誘電体膜が受けたダメージを回復させる工程と、
   前記強誘電体膜が受けたダメージを回復させる工程の後に、前記強誘電体膜への水素元素の拡散を防止する拡散防止膜を形成する工程と、
   を有し、
   前記上部電極膜をパターニングする工程と前記蒸発防止膜を形成する工程の間には、熱処理を行わないことを特徴とする半導体装置の製造方法。
2. 前記少なくとも上部電極膜をパターニングする工程において、前記上部電極膜及び強誘電体膜を一括してパターニングすることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記少なくとも上部電極膜をパターニングする工程において、前記上部電極膜、強誘電体膜及び下部電極膜を一括してパターニングすることを特徴とする請求項１に記載の半導体装置の製造方法。
4. 前記強誘電体膜が受けたダメージを回復させる工程の後、かつ前記拡散防止膜を形成する工程の前に、前記蒸発防止膜の前記上部電極膜上の部分をパターニングにより除去する工程を有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
5. 前記強誘電体膜が受けたダメージを回復させる工程の後、かつ前記拡散防止膜を形成する工程の前に、前記蒸発防止膜を全面エッチバックにより除去する工程を有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
6. 前記拡散防止膜を形成する工程の後に、前記上部電極に接続され、Ａｌを含有する配線を形成する工程を有することを特徴とする請求項４に記載の半導体装置の製造方法。
7. 前記拡散防止膜を形成する工程の後に、前記上部電極に接続され、Ａｌを含有する配線を形成する工程を有することを特徴とする請求項５に記載の半導体装置の製造方法。
8. 前記下部電極膜として、Ｉｒ、Ｒｕ、Ｐｔ及びＰｄからなる群から選択された一の元素の酸化膜を形成することを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置の製造方法。
9. 前記拡散防止膜として、アルミニウム酸化物膜を形成することを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置の製造方法。

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