WO2005081317A1

WO2005081317A1 - 半導体装置の製造方法

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Publication number: WO2005081317A1
Application number: PCT/JP2004/001912
Authority: WO
Inventors: Wensheng Wang
Original assignee: Fujitsu Limited
Priority date: 2004-02-19
Filing date: 2004-02-19
Publication date: 2005-09-01
Also published as: CN1898799A; US7419837B2; JPWO2005081317A1; CN100452404C; US20060214208A1; JP4579236B2

Abstract

　半導体基板（１１）の上方に、Ｐｔ膜（２４）、ＰＬＺＴ膜（２５）、及び上部電極膜（２６）を形成する。次に、上部電極膜（２６）をパターニングする。次いで、ＰＬＺＴ膜（２５）の露出している部分を覆うＰＬＺＴ膜（２７）を蒸発防止膜として形成する。続いて、酸化性雰囲気中で熱処理を行うことにより、ＰＬＺＴ膜（２５）が受けたダメージを回復させる。なお、上部電極膜（２６）をパターニングしてからＰＬＺＴ膜（２７）を形成するまでの間には、熱処理を行わない。その後、ＰＬＺＴ膜（２５）及びＰｔ膜（２４）を順次パターニングすることにより、強誘電体キャパシタを形成する。

Description

明細書

半導体装置の製造方法

技術分野

本発明は、強誘電体キャパシタの製造に好適な半導体装置の製造方法に関する。背景技術

近年、デジタル技術の進展に伴い、大容量のデータを高速に処理又は保存する傾向が高まっている。このため、電子機器に使用される半導体装置の高集積化及び高性能化が要求されている。

そこで、半導体記憶装置（DRAM) の高集積化を実現するため、 DRAMを構成する容量素子の容量絶縁膜として、珪素酸化物又は珪素窒化物に代えて、強誘電体材料又は高誘電率材料を用いる技術について、広く研究及び開発が行われている。

また、低電圧で且つ高速での書き込み動作及び読み出し動作が可能な不揮発性 RAM を実現するため、容量絶縁膜として、自発分極特性を有する強誘電体膜を用いた強誘電体メモリ（F e RAM) についても、盛んに研究及び開発が行われている。

強誘電体メモリ（F e RAM) は、強誘電体のヒステリシス特性を利用して情報を記憶する。強誘電体メモリには、 1対の電極間のキャパシタ誘電体膜として強誘電体膜を有する強誘電体キャパシタがメモリセル毎に設けられている。強誘電体では、電極間の印加電圧に応じて分極が生じ、印加電圧が取り除かれても、自発分極が残る。また、印加電圧の極性が反転されると、自発分極の極性も反転する。従って、自発分極を検出すれば情報を読み出すことができる。そして、強誘電体メモリは、フラッシュメモリと比較すると、低電圧で動作し、省電力での高速書き込みが可能である。

F RAMの強誘電体膜は、チタン酸ジルコン酸鉛（PZT) 、 L a ド一プ PZT (P LZT) 等の P ZT系材料や、 S r B i ₂T a ₂0₉ (SBT、 Y 1) 、 S r B i ₂ (T a、 Nb) ₂0₉ (SBTN、 YZ) 等の B i層状構造化合物等から形成される。

従来、強誘電体薄膜の成膜方法としては、ゾルゲル法又はスパッタ法が用いられている。これらの成膜方法により、下部電極膜上にアモルファス相の強誘電体膜を形成し、その後、熱処理によって、強誘電体膜をぺロブスカイト構造の結晶へと結晶化させる。強誘電体膜の結晶化後には、上部電極膜を形成する。しかし、この際に、強誘電体膜が主として高工ネルギのスパッタリング粒子による物理的ダメージを受ける。この結果、強誘電体膜の結晶構造の一部が破壊され、容量素子の特性が劣化してしまう。

そこで、従来、このような容量素子の特性劣化を回復させるために、次のような処理が行われている。第 1の従来の方法では、上部電極膜をパターユングした後、酸素雰囲気中で熱処理を行う。第 2の従来の方法では、上部電極膜及び強誘電体膜をパターニングした後、酸素雰囲気中で熱処理を行う。第 3の従来の方法では、パターユングにより容量素子を形成した後、酸素雰囲気中で熱処理を行う。これらの処理では、酸素が強誘電体膜の結晶性を回復させる。

更に、従来の方法では、容量素子を形成した後に、強誘電体膜を水素劣化から保護するために、拡散防止膜として容量素子を覆うアルミニウム酸化物膜を形成する。続いて、強誘電体膜のパターニング中及び拡散防止膜の形成中に強誘電体膜が受けたダメージを回復するために、再度、酸素雰囲気中で熱処理を行う。その後、層間絶縁膜を形成する。

また、特許文献 1 (特開平 5— 2 5 1 3 5 1号公報）には、他の方法も開示されている。特許文献 1に開示された方法では、酸素空孔がなく、電界を印加してもリーク電流を発生させず、誘電率を高く維持する強誘電体膜を得ることを目的として、強誘電体膜に対して、酸素雰囲気中での種々の熱処理を行う。そして、この熱処理として、オゾン又は酸素ガスに紫外線を照射する方法、高圧酸素雰囲気中での熱処理、並びに、オゾンガスを用いた熱処理が挙げられている。

また、特許文献 2 (特開 2 0 0 2 - 3 0 5 2 8 9号公報）には、更に他の方法が開示されている。特許文献 2に開示された方法では、強誘電体キャパシタのダメージを回復させるための熱処理を行った後、容量絶縁膜としての P Z T膜より P b組成比が多い P Z T膜を形成することにより、強誘電体キャパシタの側壁にサイドウオール膜を形成する。このようなサイドウォール絶縁膜により、その後に形成される T E O S膜中の水素及び H ₂ 0等からの影響が低減され、 P Z T膜の特性劣化が低減される。

しかしながら、これらのいずれの方法によっても十分な特性の強誘電体キャパシタが得られない。

例えば、特許文献 1に開示された方法では、得られる強誘電体膜の結晶の配向性が低いため、残留分極が低い。

また、特許文献 2に開示された方法では、強誘電体キャパシタのダメージを回復させるための熱処理の際に、強誘電体膜の露出部から最も蒸気圧が高い元素が抜けて、強誘電体膜にピンホールが形成されてしまう。つまり、 P Z T膜が用いられている場合、 P b欠損が生じてしまう。このような欠損は、強誘電体キャパシタのスイッチング特性を低下させ、初期特性及びリテンションを低下させる。また、このような欠損が生じた露出部の強誘電体キャパシタ全体に対する占有率は、半導体集積回路の微細化に伴って増加している。従って、近時、このような欠損を原因とする問題が顕在化してきている。更に、占有率の増加に伴って、その後に P b量が多い P Z Tからなるサイドウォール膜を形成したとしても、 P b欠損を均一に補償することが困難となってきている。

また、特許文献 2に開示された方法では、サイドウォール膜の存在により容量絶縁膜の膜中組成が不均一になりやすい。このため、スイッチング電荷量が低下したり、インプリントが生じやすくなったりする。

特許文献 1

特開平 5— 2 5 1 3 5 1号公報

特許文献 2

特開 2 0 0 2— 3 0 5 2 8 9号公報発明の開示

本発明の目的は、強誘電体キヤパシタの容量絶縁膜の組成の均一性を向上させることができる半導体装置の製造方法を提供することにある。

本発明に係る半導体装置の製造方法では、半導体基板の上方に、強誘電体キャパシタの下部電極の原料膜である下部電極膜、容量絶縁膜の原料膜である強誘電体膜、及び上部電極の原料膜である上部電極膜からなる積層体を形成した後、少なくとも前記上部電極膜をパターニングする。次に、' 少なくとも前記強誘電体膜の露出している部分を覆い、前記強誘電体膜と同一の元素を含有する蒸発防止膜を形成する。続いて、酸化性雰囲気中で熱処理を行うことにより、前記強誘電体膜が受けたダメージを回復させる。なお、前記上部電極膜をパターニングする工程と前記蒸発防止膜を形成する工程の間には、熱処理を行わない。図面の簡単な説明

図 1は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置

) のメモリセルアレイの構成を示す回路図である。

図 2 A乃至図 2 Fは、本発明の第 1の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。

図 3は、スイッチング電荷量を示すグラフである。

図 4は、リーク電流を示すグラフである。

図 5は、図 7中の P及び Uの値を示すグラフである。

図 6は、スィツチング電荷量及び P— Uの値を示すグラフである。

図 7は、印加電圧と分極量との関係を示すグラフである。

図 8は、本発明の第 2の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す断面図である。

図 9は、本発明の第 3の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す断面図である。発明を実施するための最良の形態

以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図 1は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。

このメモリセルアレイには、一の方向に延びる複数本のビット線 3、並びにビット線 3が延びる方向に対して垂直な方向に延びる複数本のヮ一ド線 4及びプレート線 5が設けられている。また、これらのビット線 3、ワード線 4及びプレート線 5が構成する格子と整合するようにして、複数個の本実施形態に係る強誘電体メモリのメモリセルがァレイ状に配置されている。各メモリセルには、強誘電体キャパシタ 1及び MO S トランジスタ 2が設けられている。

MO S トランジスタ 2のゲートはヮード線 4に接続されている。また、 MO S トランジスタ 2の一方のソース ' ドレインはビット線 3に接続され、他方のソース ' ドレインは強誘電体キャパシタ 1の一方の電極に接続されている。そして、強誘電体キャパシタ 1の他方の電極がプレート線 5に接続されている。なお、各ワード線 4及びプレート線 5は、それらが延びる方向と同一の方向に並ぶ複数個の MO S トランジスタ 2により共有されている。同様に、各ビット線 3は、それが延びる方向と同一の方向に並ぶ複数個の MO S トランジスタ 2により共有されている。ワード線 4及びプレート線 5が延びる方向、ビット線 3が延びる方向は、夫々行方向、列方向とよばれることがある。

このように構成された強誘電体メモリのメモリセルァレイでは、強誘電体キャパシタ 1に設けられた強誘電体膜の分極状態に応じて、データが記憶される。

(第 1の実施形態）

次に、本発明の第 1の実施形態について説明する。図 2 A乃至図 2 Fは、本発明の第 1の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。但し、図 2 A乃至図 2 Fには、 1本のビット線（図 1中のビット線 3に相当）を共有する 2個の MO S トランジスタに相当する部分を図示する。

第 1の実施形態では、先ず、図 2 Aに示すように、シリコン基板等の半導体基板 1 1 の表面に素子分離領域 1 2及びゥエル 1 3を形成する。続いて、ゲート絶縁膜 1 7、ゲート電極 1 8、キャップ膜 1 9、サイドウオール 2 0、ソース · ドレイン拡散層 1 5及びシリサイド層 1 6をゥヱル 1 3の表面に形成することにより、スィツチング素子として MO S トランジスタ 1 4を形成する。この MO S トランジスタ 1 4力図 1における MO S トランジスタ 2に相当する。なお、各 MO S トランジスタ 1 4には、ソース及びドレイン用に 2個のソース ' ドレイン拡散層 1 5を形成するが、その一方は、 2個の M O S トランジスタ 1 4間で共有させる。

次に、全面にシリコン酸窒化膜 2 1を、 MO S トランジスタ 1 4を覆うようにして形成し、更に全面に層間絶縁膜として S i 0 ₂膜 2 2を形成し、 C M P (化学機械的研磨 ) 等により S i 0 ₂膜 2 2を平坦化する。シリコン酸窒化膜 2 1は、 3 1 0 ₂膜2 2を形成する際のゲート絶縁膜 1 7等の水素劣化を防止するために形成されている。次いで、 N ₂雰囲気中で、 6 5 0 °C、 3 0分間のァニールを施することにより、主に S i 0 ₂膜 2 2の脱ガスを行う。

その後、図 2 Bに示すように、スパッタ法により下部電極密着層としてアルミニウム酸化物膜 2 3を S i 0 ₂膜 2 2上に形成する。アルミニウム酸化物膜 2 3の厚さは、例えば 2 0 n m程度とする。下部電極密着層として、厚さが 2 0 n m程度の T i膜又は T i Ox膜を形成してもよい。続いて、アルミニウム酸化物膜 23の上に、スパッタ法により下部電極膜として P t膜 24を形成する。 P t膜 24の厚さは、例えば 1 50 nm 程度とする。

次に、スパッタ法により強誘電体膜として PLZT膜 25を P t膜 24の上にァモルファス状態で形成する。次いで、 RTA法により、 A r及び O ₂を含む雰囲気下で 60 0°C以下の熱処理を行う。この結果、 PLZT膜 25が結晶化すると共に、？ 1:膜24 が緻密化し、 P t膜 24と P L ZT膜 25との間の境界面近傍における P tと Oとの相互拡散が抑制される。

その後、スパッタ法により上部電極膜の一部として I r O_x膜 26 a (l≤x≤ 2) を P LZT膜 25の上に形成する。 I r O_x膜 26 aの厚さは、例えば 50 n m程度とする。続いて、 RT A法により熱処理を行う。この結果、 PLZT膜 25が完全に結晶化すると共に、 I r O_x膜 26 aから P L Z T膜 25へと微量の I rが拡散し、強誘電体キャパシタの電気的特性が向上する。次に、スパッタ法により上部電極膜の他の部分として I r O_x膜 26 a上に I r O_x膜 26 bを形成する。 I r O_x膜 26 bの厚さは、例えば 200 nm程度とする。 I r O_x膜 26 a及び I r O_x膜 26 bから上部電極膜 2 6が構成される。次いで、半導体基板（ウェハ） 1 1の背面（裏面）の洗浄を行う。その後、図 2 Cに示すように、 I r O_x膜 26 a及び I r O_x膜 26 bをパタ一ニングすることにより、上部電極膜 26から強誘電体キャパシタの上部電極を形成する。続いて、スパッタ法により上部電極膜 26及び PLZT膜 25を覆う PLZT膜 27を、 P LZT膜 25からの P bの蒸発を防止するための蒸発防止膜として形成する。 PLZT 膜 27の厚さは、例えば 20 nm乃至 50 nm程度とする。次に、熱処理を行うことにより、 PLZT膜 2 7を結晶化させる。なお、この結晶化ァニールを省略してもよい。そして、 P LZT膜 25が P LZT膜 2 7により覆われた状態で P L Z T膜 25の特性を回復させるための回復ァニールを行う。この回復ァニールは、例えば o₂雰囲気中、 650°Cで 60分間行う。この回復ァニールにより、上部電極膜 26の形成時及びパターニング時に PLZT膜 25に生じたダメージが回復する。また、この際には、 PL ZT膜 2 7から P bが蒸発することはあっても、 PLZT膜 25から P bが蒸発することはなく、 P LZT膜 25中の組成の均一性が保たれる。なお、回復ァニールを行う雰囲気は、酸化性雰囲気であれば O ₂雰囲気でなくてもよい。また、回復ァニールを行う温度は 600°C乃至 700°Cであることが好ましい。

回復ァニールを行った後には、 P LZT膜 27に対してパターユングを行うことにより、図 2Dに示すように、 PLZT膜 27の上部電極上の部分を除去する。このとき、全面エッチバックを行うことにより、 PLZT膜 27のすベてを除去してもよい。次に、図 2 Eに示すように、 PLZT膜 25のパターニングを行うことにより、 PL ZT膜 25から強誘電体キャパシタの容量絶縁膜を形成する。このとき、 PLZT膜 2 7もパターユングされる。更に、 P t膜 24のパターニングを行うことにより、 P t膜 24から強誘電体キャパシタの下部電極を形成する。このようにして、強誘電体キャパシタが形成される。この強誘電体キャパシタが、図 1における強誘電体キャパシタ 1に相当する。次いで、 P L ZT膜 25の水素劣化を抑えるために、アルミニウム酸化物膜

28を外部から P LZT膜 25への水素の拡散を防止する拡散防止膜として形成する。アルミニウム酸化物膜 28の厚さは、例えば、スパッタ法により形成する場合は 50 n m程度、 MOCVD法により形成する場合は、カバレッジが良好であるので、 20 nm 乃至 50 nm程度とする。

その後、図 2 Fに示すように、全面に層間絶縁膜 29を形成し、これを平坦化する。続いて、 MOS トランジスタ 14のシリサイド層 1 6まで到達するコンタクトホールを形成する。そして、コンタクトホール内にバリアメタル膜 30及び W膜 31を埋め込むことにより、導電性プラグ 32を形成する。次に、強誘電体キャパシタの上部電極まで到達するコンタクトホール及び下部電極まで到達するコンタクトホールを形成する。次に、コンタクトホール内及び層間絶縁膜 29上に、ノくリアメタル膜 33、 A 1膜 34及びバリアメタル膜 35からなる配線 36を形成する。配線 36のうち、下部電極に接続された部分は、図 1におけるプレート線 5の一部を構成する。更に、全面に層間絶縁膜

37を形成する。次いで、層間絶縁膜 37に、 2個の MOS トランジスタ 14により共有された拡散層 1 5上のシリサイド層 1 6に接続された導電性プラグ 32まで到達するコンタクトホールを形成する。そして、このコンタクトホール内にバリアメタル膜 38 及び W膜 39を埋め込むことにより、導電性プラグ 40を形成する。導電性プラグ 40 は、図 1におけるビット線 3の一部を構成する。

その後、更に、上層の配線及び層間絶縁膜の形成等を行う。そして、例えば TEOS 膜及び S i N膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。

このような第 1の実施形態によれば、蒸発しやすい Pbを含有する PLZT膜 25の回復ァニールを、 PLZT膜 27により PLZT膜 25が覆われた状態で行うため、 P LZT膜 25の P b欠損が生じない。従って、組成の均一性が維持され、良好な特性が得られる。

これに対し、従来の方法では、強誘電体キャパシタを構成する強誘電体膜の一部が露出した状態で回復ァニールを行っているため、強誘電体膜の容量絶縁膜となる部分から部分的に Pbが蒸発し、容量絶縁膜の組成が変動してしまっている。また、 Pbの蒸発に伴って強誘電体特性も低下している。なお、熱処理温度を 400°C未満とすれば P b の蒸発を防止することは可能であるが、この温度では強誘電体膜のダメージを回復させることはできない。また、容量絶縁膜がアルミニウム酸化物膜により覆われた状態で回復ァニールを行う方法でも、容量絶縁膜中の P bがアルミ二ゥム酸化物膜との界面近傍に蓄積して、 P b濃度が他の部分より低い部分が発生するため、組成の均一性が低下してしまう。

ここで、第 1の実施形態に関し、本願発明者が実際に行った実験の結果について説明する。

(第 1の実験）

第 1の実験では、 5種類の方法で試料を作製した。強誘電体キャパシタの平面形状は一辺の長さが 50 μπιの正方形とした。この程度の大きさの強誘電体キャパシタ（ディスクリート）は、一般に、メモリセルには用いられず、平滑回路等に用いられている。第 1の試料（試料 No. 1) は、上部電極膜、 PLZT膜及び下部電極膜を順次パタ一ユングして、強誘電体キャパシタを形成した後に、強誘電体キャパシタを覆う拡散防止膜として厚さが 50 nmのアルミニウム酸化物膜を形成した。次に、回復ァニールを、 650°Cの酸素雰囲気中で 60分間行った。次いで、アルミニウム酸化物膜の上部電極上の部分をエッチバックした。その後、第 1の実施形態と同様にして配線を形成した。第 2の試料（試料 No. 2) は、拡散防止膜として厚さが 20 nmのアルミニウム酸化物膜を形成したことを除き、第 1の試料と同様にして作製した。第 3の試料（試料 N o. 3) で、第 1の試料を形成する際に行ったエッチバックを省略したことを除き、第 1の試料と同様にして作製した。第 4の試料（試料 No. 4) は、拡散防止膜の代わりに蒸発防止膜として厚さが 5 0 nmの P L Z T膜を形成したことを除き、第 1の試料と同様にして作製した。第 5の試料（試料 N o. 5) は、拡散防止膜の代わりに蒸発防止膜として厚さが 20 nmの P L ZT膜を形成したことを除き、第 1の試料と同様にして作製した。第 6の試料（試料 N o. 6) は、回復ァニールとアルミニウム酸化物膜の形成の順序を入れ替えたことを除き、第 1の試料と同様にして作製した。これらの試料のうち、試料 N o. 4及び N o. 5'が本発明の実施例に係り、他の試料は比較例である。そして、これらの試料に対して、強誘電体キャパシタへの印加電圧を 3 Vとしたときのスイッチング電荷量 Q s w及び印加電圧を ± 5Vとしたときのリーク電流を測定した。測定数は、 1試料（1ウエノ、）にっき 40点とした。ここで、正の印加電圧は、下部電極の電位を上部電極の電位よりも高くしたことを示す。これらの結果を図 3及び図 4 に示す。

図 3に示すように、実施例に係る試料 N o. 4及び N o. 5のスイッチング電荷量 Q s wは、比較例と比較しても遜色がなかった。比較例に係る試料 N o. 1のスィッチング電荷量 Q s wが他の試料より低かったが、これは、アルミニウム酸化物膜が比較的厚かったので、回復ァニールの効果が十分ではなかったためであると考えられる。また、図 4に示すように、リーク電流についても、実施例に係る試料 N o . 4及び N o. 5の結果は、比較例と比較して遜色がなかった。

(第 2の実験）

第 2の実験でも、 5種類の方法で試料を作製した。但し、強誘電体キャパシタの平面形状は、短辺の長さが 1. 1 5 μιη、長辺の長さが 1. 80 の長方形とした。この程度の大きさの強誘電体キャパシタは、一般に、メモリセルに用いられている。 5種類の試料の作製方法は第 1の実験と同様とした。

そして、これらの試料に対して、図 7に示すような印加電圧と分極量との関係を示すヒステリシスループを求め、このヒステリシスループから種々の値を求めた。これらの結果を図 5及び図 6に示す。なお、スイッチング電荷量 Q s wは、ヒステリシスループから得られる値 P、 U、 N及び Dを用いて下記数式 1により求めた値である。 (P-U) + (N-D) r- ^

Osw = ~~ (数式 1 )

2

図 5及び図 6に示すように、試料 N o. 4では、 P値及び U値が他の試料よりも高く、また、スイッチング電荷量 Q s wも著しく高かった。特に、試料 No. 6と比較すると、スイッチング電荷量 Q s wの増加は 8%程度であった。試料 No. 5では、 P値及び U値は比較例と比較すると試料 No. 4ほど高くなかったが、スイッチング電荷量 Q

S Wは咼力つた。

なお、第 1の実施形態を、プレーナ構造ではなくスタック構造の強誘電体キャパシタの形成に応用してもよレ、。

(第 2の実施形態）

次に、本発明の第 2の実施形態について説明する。図 8は、本発明の第 2の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す断面図である。第 2の実施形態ではスタック構造の強誘電体キャパシタを形成する。

第 2の実施形態では、層間絶縁膜 22を形成した後、層間絶縁膜 22にコンタクトホ —ルを形成し、このコンタクトホール内に導電性プラグ 5 1を埋め込む。次に、下部電極膜としての P t膜 24、強誘電体膜としての P LZT膜 25及び 2つの I r O_x膜からなる上部電極膜 26を順次形成する。次いで、上部電極膜 26及び PLZT膜 25を一括してパターニングすることにより、上部電極及び容量絶縁膜を形成する。その後、上部電極膜 26及び PL ZT膜 25を覆う蒸発防止膜として PL ZT膜 27を形成する。続いて、第 1の実施形態と同様に、 PLZT膜 25の側面が P LZT膜 27により覆われた状態で回復ァニールを行う。次に、 P LZT膜 27の上部電極上の部分を除去する。次いで、アルミニウム酸化物膜 28を拡散防止膜として形成する。その後、アルミニゥム酸化物膜 28、 PLZT膜 27及び P t膜 24のパタ一ユングを行うことにより、下部電極を形成する。そして、層間絶縁膜の形成、スタック構造の強誘電体キャパシタ用の配線の形成等を行う。更に、カバー膜等を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。

このような第 2の実施形態においても、蒸発しやすい P bを含有する PLZT膜 25 の回復ァニールを、蒸発防止膜である PLZT膜 27により PLZT膜 25が覆われた状態で行うため、第 1の実施形態と同様に、 PLZT膜 25の P b欠損が生じない。従つて、組成の均一性が維持され、良好な特性が得られる。

なお、第 2の実施形態をプレーナ構造の強誘電体キャパシタの形成に応用してもよい (第 3の実施形態）

次に、本発明の第 3の実施形態について説明する。図 9は、本発明の第 3の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す断面図である。第 3の実施形態では、第 2の実施形態と同様に、スタック構造の強誘電体キャパシタを形成する。第 3の実施形態では、第 2の実施形態と同様にして、下部電極膜としての P t膜 24 、強誘電体膜としての P LZT膜 25及び 2つの I r O_x膜からなる上部電極膜 26を順次形成した後、上部電極膜 26、 PLZT膜 25及び P t膜 24を一括してパター二ングすることにより、上部電極、容量絶縁膜及び下部電極を形成する。次に、上部電極膜 26、 PLZT膜 25及び下部電極を覆う蒸発防止膜として PLZT膜 2 7を形成する。次いで、第 1及び第 2の実施形態と同様に、 P LZT膜 25の側面が P LZT膜 2 7により覆われた状態で回復ァニールを行う。その後、 PLZT膜 2 7の上部電極上の部分を除去する。続いて、アルミニウム酸化物膜 28を拡散防止膜として形成する。そして、層間絶縁膜の形成、スタック構造の強誘電体キャパシタ用の配線の形成等を行う。更に、カバ一膜等を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。

このような第 3の実施形態においても、蒸発しやすい P bを含有する PLZT膜 25 の回復ァニールを、蒸発防止膜である PLZT膜 27により PLZT膜 25が覆われた状態で行うため、第 1及び第 2の実施形態と同様に、？し27 莫25の？ 13欠損が生じない。従って、組成の均一性が維持され、良好な特性が得られる。

なお、第 3の実施形態をプレーナ構造の強誘電体キャパシタの形成に応用してもよいこれらの第 1乃至第 3の実施形態では、 P LZT膜 27の上部電極上の部分を除去している。これは、上部電極に接続される配線（プラグ）が A 1を含む場合、配線と上部電極とのコンタクトが PLZT膜 27により阻害される虞があるからである。これに対し、上部電極に接続される配線（プラグ）が A 1を含まないもの、例えば Wプラグである場合には、このような弊害は生じない。従って、このような場合には、 PLZT膜 2 7の上部電極上の部分を除去したり、 PLZT膜 27を全面ェッチバックするためだけの工程を設ける必要はない。この場合、その上に形成される層間絶縁膜にコンタクトホ —ルを形成する際に、一連の工程で PLZT膜 27に開口部を形成すればよい。また、強誘電体膜としては、 PLZT膜の他に、 PZT (P b (Z r, T i ) 〇₃) 膜、 PZT膜に C a、 S r、 S i等を微量添加した膜等のぺロブスカイト構造の化合物膜や、 S BT (S r B i ₂T a ₂0₉) 等の B i層状系構造の化合物膜を用いてもよい。更に、強誘電体膜の形成方法は特に限定されるものではなく、ゾルゲル法、スパッタ法、 MOCVD法等により強誘電体膜を形成することができる。

更に、上部電極膜及び下部電極膜の材料も限定されない。上部電極膜としては、例えば I r、 Ru、 P t、 Rh、 P dの酸化膜を用いてもよく、また、このような酸化膜の積層体を用いてもよい。更に、これらの酸化膜の上に S r Ru0₃膜が形成されて構成された積層体を用いてもよい。下部電極としては、例えば P t、 I r、 Ru、 P dからなる膜又はこれらの合金膜を用いてもよく、また、このような膜の積層体を用いてもよレ、。産業上の利用可能性

以上詳述したように、本発明によれば、熱処理を原因とする容量絶縁膜の組成の変動を抑制することができる。従って、十分な回復ァニールを施しても、スイッチング特性の低下を抑制することができる。

Claims

請求の範囲

1 . 半導体基板の上方に、強誘電体キャパシタの下部電極の原料膜である下部電極膜

、.容量絶縁膜の原料膜である強誘電体膜、及び上部電極の原料膜である上部電極膜からなる積層体を形成する工程と、

少なくとも前記上部電極膜をパターニングする工程と、

少なくとも前記強誘電体膜の露出している部分を覆い、前記強誘電体膜と同一の元素を含有する蒸発防止膜を形成する工程と、

酸化性雰囲気中で熱処理を行うことにより、前記強誘電体膜が受けたダメージを回復させる工程と、

を有し、

前記上部電極膜をパターニングする工程と前記蒸発防止膜を形成する工程の間には、熱処理を行わないことを特徴とする半導体装置の製造方法。

2 . 前記強誘電体膜として、前記ダメージを回復させるための熱処理を行う温度で蒸発する元素を含有する膜を形成し、

前記蒸発防止膜として、前記元素を含有する膜を形成することを特徴とする請求項 1 に記載の半導体装置の製造方法。

3 . 前記元素は P bであることを特徴とする請求項 2に記載の半導体装置の製造方法

4 . 前記熱処理を行う工程の後に、前記強誘電体膜への水素元素の拡散を防止する拡散防止膜を形成することを特徴とする請求項 1に記載の半導体装置の製造方法。

5 . 前記少なくとも上部電極膜をパターニングする工程において、前記上部電極膜及び強誘電体膜を一括してパターニングすることを特徴とする請求項 1に記載の半導体装置の製造方法。

6. 前記少なくとも上部電極膜をバタ一ニングする工程において、前記上部電極膜、強誘電体膜及び下部電極膜を一括してパターニングすることを特徴とする請求項 1に記載の半導体装置の製造方法。

7. 前記熱処理を行う工程の後に、前記蒸発防止膜の前記上部電極膜上の部分をパタ一二ングにより除去する工程を有することを特徴とする請求項 1に記載の半導体装置の製造方法。

8. 前記熱処理を行う工程の後に、前記蒸発防止膜を全面エッチバックにより除去する工程を有することを特徴とする請求項 1に記載の半導体装置の製造方法。

9. 前記蒸発防止膜の一部を除去する工程の後に、前記上部電極に接続され、 A1を含有する配線を形成する工程を有することを特徴とする請求項 7に記載の半導体装置の製造方法。

10. 前記蒸発防止膜の一部を除去する工程の後に、前記上部電極に接続され、 A 1 を含有する配線を形成する工程を有することを特徴とする請求項 8に記載の半導体装置の製造方法。

11. 前記熱処理を行う工程を、酸素を含有する雰囲気中で行うことを特徴とする請求項 1に記載の半導体装置の製造方法。

12. 前記熱処理を行う工程を、 600°C乃至 700°Cの温度条件下で行うことを特徴とする請求項 1に記載の半導体装置の製造方法。

13. 前記上部電極膜として、貴金属の酸化物を含有する導電膜を形成することを特徴とする請求項 1に記載の半導体装置の製造方法。

14. 前記貴金属の酸化物として I r、 Ru、 P t、 R h及び P dからなる群から選択された一の元素の酸化物を用いることを特徴とする請求項 1 3に記載の半導体装置の製造方法。

1 5. 前記強誘電体膜として、ぺロブスカイト構造の化合物膜又は B i層状系構造の化合物膜を形成することを特徴とする請求項 1に記載の半導体装置の製造方法。

1 6. 前記下部電極膜として、 I r膜、 Ru膜、 P t膜及び P d膜からなる群から選択された一の膜を形成することを特徴とする請求項 1に記載の半導体装置の製造方法。

1 7. 前記下部電極膜として、 I r、 Ru、 P t及び P dからなる群から選択された一の元素の酸化膜を形成することを特徴とする請求項 1に記載の半導体装置の製造方法

18. 前記強誘電体膜を、ゾルーゲル法、スパッタ法又は MOCVD法により形成することを特徴とする請求項 1に記載の半導体装置の製造方法。

1 9. 前記拡散防止膜として、アルミニウム酸化物膜を形成することを特徴とする請求項 4に記載の半導体装置の製造方法。