JPWO2005081317A1 - 半導体装置の製造方法 - Google Patents
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Abstract
Description
そこで、半導体記憶装置(DRAM)の高集積化を実現するため、DRAMを構成する容量素子の容量絶縁膜として、珪素酸化物又は珪素窒化物に代えて、強誘電体材料又は高誘電率材料を用いる技術について、広く研究及び開発が行われている。
また、低電圧で且つ高速での書き込み動作及び読み出し動作が可能な不揮発性RAMを実現するため、容量絶縁膜として、自発分極特性を有する強誘電体膜を用いた強誘電体メモリ(FeRAM)についても、盛んに研究及び開発が行われている。
強誘電体メモリ(FeRAM)は、強誘電体のヒステリシス特性を利用して情報を記憶する。強誘電体メモリには、1対の電極間のキャパシタ誘電体膜として強誘電体膜を有する強誘電体キャパシタがメモリセル毎に設けられている。強誘電体では、電極間の印加電圧に応じて分極が生じ、印加電圧が取り除かれても、自発分極が残る。また、印加電圧の極性が反転されると、自発分極の極性も反転する。従って、自発分極を検出すれば情報を読み出すことができる。そして、強誘電体メモリは、フラッシュメモリと比較すると、低電圧で動作し、省電力での高速書き込みが可能である。
FRAMの強誘電体膜は、チタン酸ジルコン酸鉛(PZT)、LaドープPZT(PLZT)等のPZT系材料や、SrBi2Ta2O9(SBT、Y1)、SrBi2(Ta、Nb)2O9(SBTN、YZ)等のBi層状構造化合物等から形成される。
従来、強誘電体薄膜の成膜方法としては、ゾルゲル法又はスパッタ法が用いられている。これらの成膜方法により、下部電極膜上にアモルファス相の強誘電体膜を形成し、その後、熱処理によって、強誘電体膜をペロブスカイト構造の結晶へと結晶化させる。強誘電体膜の結晶化後には、上部電極膜を形成する。しかし、この際に、強誘電体膜が主として高エネルギのスパッタリング粒子による物理的ダメージを受ける。この結果、強誘電体膜の結晶構造の一部が破壊され、容量素子の特性が劣化してしまう。
そこで、従来、このような容量素子の特性劣化を回復させるために、次のような処理が行われている。第1の従来の方法では、上部電極膜をパターニングした後、酸素雰囲気中で熱処理を行う。第2の従来の方法では、上部電極膜及び強誘電体膜をパターニングした後、酸素雰囲気中で熱処理を行う。第3の従来の方法では、パターニングにより容量素子を形成した後、酸素雰囲気中で熱処理を行う。これらの処理では、酸素が強誘電体膜の結晶性を回復させる。
更に、従来の方法では、容量素子を形成した後に、強誘電体膜を水素劣化から保護するために、拡散防止膜として容量素子を覆うアルミニウム酸化物膜を形成する。続いて、強誘電体膜のパターニング中及び拡散防止膜の形成中に強誘電体膜が受けたダメージを回復するために、再度、酸素雰囲気中で熱処理を行う。その後、層間絶縁膜を形成する。
また、特許文献1(特開平5−251351号公報)には、他の方法も開示されている。特許文献1に開示された方法では、酸素空孔がなく、電界を印加してもリーク電流を発生させず、誘電率を高く維持する強誘電体膜を得ることを目的として、強誘電体膜に対して、酸素雰囲気中での種々の熱処理を行う。そして、この熱処理として、オゾン又は酸素ガスに紫外線を照射する方法、高圧酸素雰囲気中での熱処理、並びに、オゾンガスを用いた熱処理が挙げられている。
また、特許文献2(特開2002−305289号公報)には、更に他の方法が開示されている。特許文献2に開示された方法では、強誘電体キャパシタのダメージを回復させるための熱処理を行った後、容量絶縁膜としてのPZT膜よりPb組成比が多いPZT膜を形成することにより、強誘電体キャパシタの側壁にサイドウォール膜を形成する。このようなサイドウォール絶縁膜により、その後に形成されるTEOS膜中の水素及びH2O等からの影響が低減され、PZT膜の特性劣化が低減される。
しかしながら、これらのいずれの方法によっても十分な特性の強誘電体キャパシタが得られない。
例えば、特許文献1に開示された方法では、得られる強誘電体膜の結晶の配向性が低いため、残留分極が低い。
また、特許文献2に開示された方法では、強誘電体キャパシタのダメージを回復させるための熱処理の際に、強誘電体膜の露出部から最も蒸気圧が高い元素が抜けて、強誘電体膜にピンホールが形成されてしまう。つまり、PZT膜が用いられている場合、Pb欠損が生じてしまう。このような欠損は、強誘電体キャパシタのスイッチング特性を低下させ、初期特性及びリテンションを低下させる。また、このような欠損が生じた露出部の強誘電体キャパシタ全体に対する占有率は、半導体集積回路の微細化に伴って増加している。従って、近時、このような欠損を原因とする問題が顕在化してきている。更に、占有率の増加に伴って、その後にPb量が多いPZTからなるサイドウォール膜を形成したとしても、Pb欠損を均一に補償することが困難となってきている。
また、特許文献2に開示された方法では、サイドウォール膜の存在により容量絶縁膜の膜中組成が不均一になりやすい。このため、スイッチング電荷量が低下したり、インプリントが生じやすくなったりする。
本発明に係る半導体装置の製造方法では、半導体基板の上方に、強誘電体キャパシタの下部電極の原料膜である下部電極膜、容量絶縁膜の原料膜である強誘電体膜、及び上部電極の原料膜である上部電極膜からなる積層体を形成した後、少なくとも前記上部電極膜をパターニングする。次に、少なくとも前記強誘電体膜の露出している部分を覆い、前記強誘電体膜と同一の元素を含有する蒸発防止膜を形成する。続いて、酸化性雰囲気中で熱処理を行うことにより、前記強誘電体膜が受けたダメージを回復させる。なお、前記上部電極膜をパターニングする工程と前記蒸発防止膜を形成する工程の間には、熱処理を行わない。
図2A乃至図2Fは、本発明の第1の実施形態に係る強誘電体メモリ(半導体装置)の製造方法を工程順に示す断面図である。
図3は、スイッチング電荷量を示すグラフである。
図4は、リーク電流を示すグラフである。
図5は、図7中のP及びUの値を示すグラフである。
図6は、スイッチング電荷量及びP−Uの値を示すグラフである。
図7は、印加電圧と分極量との関係を示すグラフである。
図8は、本発明の第2の実施形態に係る強誘電体メモリ(半導体装置)の製造方法を示す断面図である。
図9は、本発明の第3の実施形態に係る強誘電体メモリ(半導体装置)の製造方法を示す断面図である。
このメモリセルアレイには、一の方向に延びる複数本のビット線3、並びにビット線3が延びる方向に対して垂直な方向に延びる複数本のワード線4及びプレート線5が設けられている。また、これらのビット線3、ワード線4及びプレート線5が構成する格子と整合するようにして、複数個の本実施形態に係る強誘電体メモリのメモリセルがアレイ状に配置されている。各メモリセルには、強誘電体キャパシタ1及びMOSトランジスタ2が設けられている。
MOSトランジスタ2のゲートはワード線4に接続されている。また、MOSトランジスタ2の一方のソース・ドレインはビット線3に接続され、他方のソース・ドレインは強誘電体キャパシタ1の一方の電極に接続されている。そして、強誘電体キャパシタ1の他方の電極がプレート線5に接続されている。なお、各ワード線4及びプレート線5は、それらが延びる方向と同一の方向に並ぶ複数個のMOSトランジスタ2により共有されている。同様に、各ビット線3は、それが延びる方向と同一の方向に並ぶ複数個のMOSトランジスタ2により共有されている。ワード線4及びプレート線5が延びる方向、ビット線3が延びる方向は、夫々行方向、列方向とよばれることがある。
このように構成された強誘電体メモリのメモリセルアレイでは、強誘電体キャパシタ1に設けられた強誘電体膜の分極状態に応じて、データが記憶される。
(第1の実施形態)
次に、本発明の第1の実施形態について説明する。図2A乃至図2Fは、本発明の第1の実施形態に係る強誘電体メモリ(半導体装置)の製造方法を工程順に示す断面図である。但し、図2A乃至図2Fには、1本のビット線(図1中のビット線3に相当)を共有する2個のMOSトランジスタに相当する部分を図示する。
第1の実施形態では、先ず、図2Aに示すように、シリコン基板等の半導体基板11の表面に素子分離領域12及びウェル13を形成する。続いて、ゲート絶縁膜17、ゲート電極18、キャップ膜19、サイドウォール20、ソース・ドレイン拡散層15及びシリサイド層16をウェル13の表面に形成することにより、スイッチング素子としてMOSトランジスタ14を形成する。このMOSトランジスタ14が、図1におけるMOSトランジスタ2に相当する。なお、各MOSトランジスタ14には、ソース及びドレイン用に2個のソース・ドレイン拡散層15を形成するが、その一方は、2個のMOSトランジスタ14間で共有させる。
次に、全面にシリコン酸窒化膜21を、MOSトランジスタ14を覆うようにして形成し、更に全面に層間絶縁膜としてSiO2膜22を形成し、CMP(化学機械的研磨)等によりSiO2膜22を平坦化する。シリコン酸窒化膜21は、SiO2膜22を形成する際のゲート絶縁膜17等の水素劣化を防止するために形成されている。次いで、N2雰囲気中で、650℃、30分間のアニールを施することにより、主にSiO2膜22の脱ガスを行う。
その後、図2Bに示すように、スパッタ法により下部電極密着層としてアルミニウム酸化物膜23をSiO2膜22上に形成する。アルミニウム酸化物膜23の厚さは、例えば20nm程度とする。下部電極密着層として、厚さが20nm程度のTi膜又はTiOx膜を形成してもよい。続いて、アルミニウム酸化物膜23の上に、スパッタ法により下部電極膜としてPt膜24を形成する。Pt膜24の厚さは、例えば150nm程度とする。
次に、スパッタ法により強誘電体膜としてPLZT膜25をPt膜24の上にアモルファス状態で形成する。次いで、RTA法により、Ar及びO2を含む雰囲気下で600℃以下の熱処理を行う。この結果、PLZT膜25が結晶化すると共に、Pt膜24が緻密化し、Pt膜24とPLZT膜25との間の境界面近傍におけるPtとOとの相互拡散が抑制される。
その後、スパッタ法により上部電極膜の一部としてIrOx膜26a(1≦x≦2)をPLZT膜25の上に形成する。IrOx膜26aの厚さは、例えば50nm程度とする。続いて、RTA法により熱処理を行う。この結果、PLZT膜25が完全に結晶化すると共に、IrOx膜26aからPLZT膜25へと微量のIrが拡散し、強誘電体キャパシタの電気的特性が向上する。次に、スパッタ法により上部電極膜の他の部分としてIrOx膜26a上にIrOx膜26bを形成する。IrOx膜26bの厚さは、例えば200nm程度とする。IrOx膜26a及びIrOx膜26bから上部電極膜26が構成される。次いで、半導体基板(ウェハ)11の背面(裏面)の洗浄を行う。
その後、図2Cに示すように、IrOx膜26a及びIrOx膜26bをパターニングすることにより、上部電極膜26から強誘電体キャパシタの上部電極を形成する。続いて、スパッタ法により上部電極膜26及びPLZT膜25を覆うPLZT膜27を、PLZT膜25からのPbの蒸発を防止するための蒸発防止膜として形成する。PLZT膜27の厚さは、例えば20nm乃至50nm程度とする。次に、熱処理を行うことにより、PLZT膜27を結晶化させる。なお、この結晶化アニールを省略してもよい。
そして、PLZT膜25がPLZT膜27により覆われた状態でPLZT膜25の特性を回復させるための回復アニールを行う。この回復アニールは、例えばO2雰囲気中、650℃で60分間行う。この回復アニールにより、上部電極膜26の形成時及びパターニング時にPLZT膜25に生じたダメージが回復する。また、この際には、PLZT膜27からPbが蒸発することはあっても、PLZT膜25からPbが蒸発することはなく、PLZT膜25中の組成の均一性が保たれる。なお、回復アニールを行う雰囲気は、酸化性雰囲気であればO2雰囲気でなくてもよい。また、回復アニールを行う温度は600℃乃至700℃であることが好ましい。
回復アニールを行った後には、PLZT膜27に対してパターニングを行うことにより、図2Dに示すように、PLZT膜27の上部電極上の部分を除去する。このとき、全面エッチバックを行うことにより、PLZT膜27のすべてを除去してもよい。
次に、図2Eに示すように、PLZT膜25のパターニングを行うことにより、PLZT膜25から強誘電体キャパシタの容量絶縁膜を形成する。このとき、PLZT膜27もパターニングされる。更に、Pt膜24のパターニングを行うことにより、Pt膜24から強誘電体キャパシタの下部電極を形成する。このようにして、強誘電体キャパシタが形成される。この強誘電体キャパシタが、図1における強誘電体キャパシタ1に相当する。次いで、PLZT膜25の水素劣化を抑えるために、アルミニウム酸化物膜28を外部からPLZT膜25への水素の拡散を防止する拡散防止膜として形成する。アルミニウム酸化物膜28の厚さは、例えば、スパッタ法により形成する場合は50nm程度、MOCVD法により形成する場合は、カバレッジが良好であるので、20nm乃至50nm程度とする。
その後、図2Fに示すように、全面に層間絶縁膜29を形成し、これを平坦化する。続いて、MOSトランジスタ14のシリサイド層16まで到達するコンタクトホールを形成する。そして、コンタクトホール内にバリアメタル膜30及びW膜31を埋め込むことにより、導電性プラグ32を形成する。次に、強誘電体キャパシタの上部電極まで到達するコンタクトホール及び下部電極まで到達するコンタクトホールを形成する。次に、コンタクトホール内及び層間絶縁膜29上に、バリアメタル膜33、Al膜34及びバリアメタル膜35からなる配線36を形成する。配線36のうち、下部電極に接続された部分は、図1におけるプレート線5の一部を構成する。更に、全面に層間絶縁膜37を形成する。次いで、層間絶縁膜37に、2個のMOSトランジスタ14により共有された拡散層15上のシリサイド層16に接続された導電性プラグ32まで到達するコンタクトホールを形成する。そして、このコンタクトホール内にバリアメタル膜38及びW膜39を埋め込むことにより、導電性プラグ40を形成する。導電性プラグ40は、図1におけるビット線3の一部を構成する。
その後、更に、上層の配線及び層間絶縁膜の形成等を行う。そして、例えばTEOS膜及びSiN膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。
このような第1の実施形態によれば、蒸発しやすいPbを含有するPLZT膜25の回復アニールを、PLZT膜27によりPLZT膜25が覆われた状態で行うため、PLZT膜25のPb欠損が生じない。従って、組成の均一性が維持され、良好な特性が得られる。
これに対し、従来の方法では、強誘電体キャパシタを構成する強誘電体膜の一部が露出した状態で回復アニールを行っているため、強誘電体膜の容量絶縁膜となる部分から部分的にPbが蒸発し、容量絶縁膜の組成が変動してしまっている。また、Pbの蒸発に伴って強誘電体特性も低下している。なお、熱処理温度を400℃未満とすればPbの蒸発を防止することは可能であるが、この温度では強誘電体膜のダメージを回復させることはできない。また、容量絶縁膜がアルミニウム酸化物膜により覆われた状態で回復アニールを行う方法でも、容量絶縁膜中のPbがアルミニウム酸化物膜との界面近傍に蓄積して、Pb濃度が他の部分より低い部分が発生するため、組成の均一性が低下してしまう。
ここで、第1の実施形態に関し、本願発明者が実際に行った実験の結果について説明する。
(第1の実験)
第1の実験では、5種類の方法で試料を作製した。強誘電体キャパシタの平面形状は一辺の長さが50μmの正方形とした。この程度の大きさの強誘電体キャパシタ(ディスクリート)は、一般に、メモリセルには用いられず、平滑回路等に用いられている。
第1の試料(試料No.1)は、上部電極膜、PLZT膜及び下部電極膜を順次パターニングして、強誘電体キャパシタを形成した後に、強誘電体キャパシタを覆う拡散防止膜として厚さが50nmのアルミニウム酸化物膜を形成した。次に、回復アニールを、650℃の酸素雰囲気中で60分間行った。次いで、アルミニウム酸化物膜の上部電極上の部分をエッチバックした。その後、第1の実施形態と同様にして配線を形成した。第2の試料(試料No.2)は、拡散防止膜として厚さが20nmのアルミニウム酸化物膜を形成したことを除き、第1の試料と同様にして作製した。第3の試料(試料No.3)で、第1の試料を形成する際に行ったエッチバックを省略したことを除き、第1の試料と同様にして作製した。第4の試料(試料No.4)は、拡散防止膜の代わりに蒸発防止膜として厚さが50nmのPLZT膜を形成したことを除き、第1の試料と同様にして作製した。第5の試料(試料No.5)は、拡散防止膜の代わりに蒸発防止膜として厚さが20nmのPLZT膜を形成したことを除き、第1の試料と同様にして作製した。第6の試料(試料No.6)は、回復アニールとアルミニウム酸化物膜の形成の順序を入れ替えたことを除き、第1の試料と同様にして作製した。これらの試料のうち、試料No.4及びNo.5が本発明の実施例に係り、他の試料は比較例である。
そして、これらの試料に対して、強誘電体キャパシタへの印加電圧を3Vとしたときのスイッチング電荷量Qsw及び印加電圧を±5Vとしたときのリーク電流を測定した。測定数は、1試料(1ウェハ)につき40点とした。ここで、正の印加電圧は、下部電極の電位を上部電極の電位よりも高くしたことを示す。これらの結果を図3及び図4に示す。
図3に示すように、実施例に係る試料No.4及びNo.5のスイッチング電荷量Qswは、比較例と比較しても遜色がなかった。比較例に係る試料No.1のスイッチング電荷量Qswが他の試料より低かったが、これは、アルミニウム酸化物膜が比較的厚かったので、回復アニールの効果が十分ではなかったためであると考えられる。また、図4に示すように、リーク電流についても、実施例に係る試料No.4及びNo.5の結果は、比較例と比較して遜色がなかった。
(第2の実験)
第2の実験でも、5種類の方法で試料を作製した。但し、強誘電体キャパシタの平面形状は、短辺の長さが1.15μm、長辺の長さが1.80μmの長方形とした。この程度の大きさの強誘電体キャパシタは、一般に、メモリセルに用いられている。5種類の試料の作製方法は第1の実験と同様とした。
そして、これらの試料に対して、図7に示すような印加電圧と分極量との関係を示すヒステリシスループを求め、このヒステリシスループから種々の値を求めた。これらの結果を図5及び図6に示す。なお、スイッチング電荷量Qswは、ヒステリシスループから得られる値P、U、N及びDを用いて下記数式1により求めた値である。
なお、第1の実施形態を、プレーナ構造ではなくスタック構造の強誘電体キャパシタの形成に応用してもよい。
(第2の実施形態)
次に、本発明の第2の実施形態について説明する。図8は、本発明の第2の実施形態に係る強誘電体メモリ(半導体装置)の製造方法を示す断面図である。第2の実施形態ではスタック構造の強誘電体キャパシタを形成する。
第2の実施形態では、層間絶縁膜22を形成した後、層間絶縁膜22にコンタクトホールを形成し、このコンタクトホール内に導電性プラグ51を埋め込む。次に、下部電極膜としてのPt膜24、強誘電体膜としてのPLZT膜25及び2つのIrOx膜からなる上部電極膜26を順次形成する。次いで、上部電極膜26及びPLZT膜25を一括してパターニングすることにより、上部電極及び容量絶縁膜を形成する。その後、上部電極膜26及びPLZT膜25を覆う蒸発防止膜としてPLZT膜27を形成する。続いて、第1の実施形態と同様に、PLZT膜25の側面がPLZT膜27により覆われた状態で回復アニールを行う。次に、PLZT膜27の上部電極上の部分を除去する。次いで、アルミニウム酸化物膜28を拡散防止膜として形成する。その後、アルミニウム酸化物膜28、PLZT膜27及びPt膜24のパターニングを行うことにより、下部電極を形成する。そして、層間絶縁膜の形成、スタック構造の強誘電体キャパシタ用の配線の形成等を行う。更に、カバー膜等を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。
このような第2の実施形態においても、蒸発しやすいPbを含有するPLZT膜25の回復アニールを、蒸発防止膜であるPLZT膜27によりPLZT膜25が覆われた状態で行うため、第1の実施形態と同様に、PLZT膜25のPb欠損が生じない。従って、組成の均一性が維持され、良好な特性が得られる。
なお、第2の実施形態をプレーナ構造の強誘電体キャパシタの形成に応用してもよい。
(第3の実施形態)
次に、本発明の第3の実施形態について説明する。図9は、本発明の第3の実施形態に係る強誘電体メモリ(半導体装置)の製造方法を示す断面図である。第3の実施形態では、第2の実施形態と同様に、スタック構造の強誘電体キャパシタを形成する。
第3の実施形態では、第2の実施形態と同様にして、下部電極膜としてのPt膜24、強誘電体膜としてのPLZT膜25及び2つのIrOx膜からなる上部電極膜26を順次形成した後、上部電極膜26、PLZT膜25及びPt膜24を一括してパターニングすることにより、上部電極、容量絶縁膜及び下部電極を形成する。次に、上部電極膜26、PLZT膜25及び下部電極を覆う蒸発防止膜としてPLZT膜27を形成する。次いで、第1及び第2の実施形態と同様に、PLZT膜25の側面がPLZT膜27により覆われた状態で回復アニールを行う。その後、PLZT膜27の上部電極上の部分を除去する。続いて、アルミニウム酸化物膜28を拡散防止膜として形成する。そして、層間絶縁膜の形成、スタック構造の強誘電体キャパシタ用の配線の形成等を行う。更に、カバー膜等を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。
このような第3の実施形態においても、蒸発しやすいPbを含有するPLZT膜25の回復アニールを、蒸発防止膜であるPLZT膜27によりPLZT膜25が覆われた状態で行うため、第1及び第2の実施形態と同様に、PLZT膜25のPb欠損が生じない。従って、組成の均一性が維持され、良好な特性が得られる。
なお、第3の実施形態をプレーナ構造の強誘電体キャパシタの形成に応用してもよい。
これらの第1乃至第3の実施形態では、PLZT膜27の上部電極上の部分を除去している。これは、上部電極に接続される配線(プラグ)がAlを含む場合、配線と上部電極とのコンタクトがPLZT膜27により阻害される虞があるからである。これに対し、上部電極に接続される配線(プラグ)がAlを含まないもの、例えばWプラグである場合には、このような弊害は生じない。従って、このような場合には、PLZT膜27の上部電極上の部分を除去したり、PLZT膜27を全面エッチバックするためだけの工程を設ける必要はない。この場合、その上に形成される層間絶縁膜にコンタクトホールを形成する際に、一連の工程でPLZT膜27に開口部を形成すればよい。
また、強誘電体膜としては、PLZT膜の他に、PZT(Pb(Zr,Ti)O3)膜、PZT膜にCa、Sr、Si等を微量添加した膜等のペロブスカイト構造の化合物膜や、SBT(SrBi2Ta2O9)等のBi層状系構造の化合物膜を用いてもよい。更に、強誘電体膜の形成方法は特に限定されるものではなく、ゾルゲル法、スパッタ法、MOCVD法等により強誘電体膜を形成することができる。
更に、上部電極膜及び下部電極膜の材料も限定されない。上部電極膜としては、例えばIr、Ru、Pt、Rh、Pdの酸化膜を用いてもよく、また、このような酸化膜の積層体を用いてもよい。更に、これらの酸化膜の上にSrRuO3膜が形成されて構成された積層体を用いてもよい。下部電極としては、例えばPt、Ir、Ru、Pdからなる膜又はこれらの合金膜を用いてもよく、また、このような膜の積層体を用いてもよい。
Claims (19)
- 半導体基板の上方に、強誘電体キャパシタの下部電極の原料膜である下部電極膜、容量絶縁膜の原料膜である強誘電体膜、及び上部電極の原料膜である上部電極膜からなる積層体を形成する工程と、
少なくとも前記上部電極膜をパターニングする工程と、
少なくとも前記強誘電体膜の露出している部分を覆い、前記強誘電体膜と同一の元素を含有する蒸発防止膜を形成する工程と、
酸化性雰囲気中で熱処理を行うことにより、前記強誘電体膜が受けたダメージを回復させる工程と、
を有し、
前記上部電極膜をパターニングする工程と前記蒸発防止膜を形成する工程の間には、熱処理を行わないことを特徴とする半導体装置の製造方法。 - 前記強誘電体膜として、前記ダメージを回復させるための熱処理を行う温度で蒸発する元素を含有する膜を形成し、
前記蒸発防止膜として、前記元素を含有する膜を形成することを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記元素はPbであることを特徴とする請求項2に記載の半導体装置の製造方法。
- 前記熱処理を行う工程の後に、前記強誘電体膜への水素元素の拡散を防止する拡散防止膜を形成することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記少なくとも上部電極膜をパターニングする工程において、前記上部電極膜及び強誘電体膜を一括してパターニングすることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記少なくとも上部電極膜をパターニングする工程において、前記上部電極膜、強誘電体膜及び下部電極膜を一括してパターニングすることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記熱処理を行う工程の後に、前記蒸発防止膜の前記上部電極膜上の部分をパターニングにより除去する工程を有することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記熱処理を行う工程の後に、前記蒸発防止膜を全面エッチバックにより除去する工程を有することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記蒸発防止膜の一部を除去する工程の後に、前記上部電極に接続され、Alを含有する配線を形成する工程を有することを特徴とする請求項7に記載の半導体装置の製造方法。
- 前記蒸発防止膜の一部を除去する工程の後に、前記上部電極に接続され、Alを含有する配線を形成する工程を有することを特徴とする請求項8に記載の半導体装置の製造方法。
- 前記熱処理を行う工程を、酸素を含有する雰囲気中で行うことを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記熱処理を行う工程を、600℃乃至700℃の温度条件下で行うことを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記上部電極膜として、貴金属の酸化物を含有する導電膜を形成することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記貴金属の酸化物としてIr、Ru、Pt、Rh及びPdからなる群から選択された一の元素の酸化物を用いることを特徴とする請求項13に記載の半導体装置の製造方法。
- 前記強誘電体膜として、ペロブスカイト構造の化合物膜又はBi層状系構造の化合物膜を形成することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記下部電極膜として、Ir膜、Ru膜、Pt膜及びPd膜からなる群から選択された一の膜を形成することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記下部電極膜として、Ir、Ru、Pt及びPdからなる群から選択された一の元素の酸化膜を形成することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記強誘電体膜を、ゾル−ゲル法、スパッタ法又はMOCVD法により形成することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記拡散防止膜として、アルミニウム酸化物膜を形成することを特徴とする請求項4に記載の半導体装置の製造方法。
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