KR100989086B1 - 반도체 장치와 그 제조 방법 - Google Patents

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Abstract

본 발명은 미세화해도, 리크 전류가 적고, 또한 공정 열화가 적은 강유전체 캐패시터를 갖는 반도체 장치를 얻는다. 반도체 장치는 반도체 기판과, 반도체 기판에 형성된 반도체 소자와, 반도체 소자를 덮으며, 반도체 기판 상방(上方)에 형성된 절연막과, 절연막 상방에 형성되어, 수소, 수분 차폐능을 갖는 하부 절연성 수소 확산 방지막과, 절연성 수소 확산 방지막 상방에 형성된 도전성 밀착막과, 도전성 밀착막 상방에 형성된 하부 전극과, 하부 전극 위에 형성되어, 평면으로 볼 때, 상기 하부 전극에 내포되는 강유전체막과, 강유전체막 위에 형성되어, 평면으로 볼 때, 강유전체막에 내포되는 상부 전극을 갖는 강유전체 캐패시터를 갖고, 도전성 밀착막은 상기 강유전체 캐패시터의 하부 전극의 밀착성을 향상시킴과 동시에, 강유전체 캐패시터의 리크 전류를 저감하는 기능을 갖는다.
강유전체 캐패시터, 절연성 수소 확산 방지막, 도전성 밀착막

Description

반도체 장치와 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치와 그 제조 방법에 관한 것으로, 특히 강유전체 캐패시터를 갖는 반도체 장치와 그 제조 방법에 관한 것이다.
근래, 디지털 기술의 진전에 따라, 대용량의 데이터를 고속으로 처리 또는 보존하는 경향이 높아져, 전자 기기에 사용되는 반도체 장치의 고집적화, 고성능화가 요구되고 있다. 그래서, 반도체 기억 장치의 고집적화를 실현하기 위해서, 기억 소자를 형성하는 캐패시터의 캐패시터 유전체막으로서, 종래의 산화실리콘막이나 질화실리콘막 대신에, 고유전율 재료막이나 강유전체 재료막을 사용하는 기술이 널리 연구 개발되고 있다.
특히, 저전압으로 또 고속으로 기입, 판독할 수 있는 불휘발성 메모리로서, 캐패시터 유전체막으로서 자발 분극 특성을 갖는 강유전체막을 사용하는 강유전체 메모리(ferro-electric random access memory, FeRAM)가 활발하게 연구 개발되고 있다.
강유전체 메모리(FeRAM)는 전원을 끊어도 기억된 정보가 소실되지 않는 불휘발성 메모리이며, 고집적도, 고속 구동, 고내구성 및 저소비전력의 실현을 기대할 수 있다.
FeRAM은 강유전체의 히스테리시스 특성을 이용하여 정보를 기억한다. 강유전체막을 캐패시터 유전체막으로 해서 1쌍의 전극 사이에 끼운 강유전체 캐패시터는 전극간의 인가 전압에 따라 분극이 발생하고, 인가 전압을 제거해도 분극을 유지한다. 인가 전압의 극성을 반전시키면, 분극의 극성도 반전한다. 이 분극을 검출하면, 정보를 판독할 수 있다. 강유전체막의 재료로서는, 잔류 분극량이 큰, 예를 들면 10μC/cm2∼30μC/cm2 정도의, PZT(Pb(Zr1 - xTix)O3), SBT(SrBi2Ta2O9) 등의 페로브스카이트(perovskite) 결정 구조를 갖는 산화물 강유전체가 주로 사용되고 있다. 특성이 뛰어난 산화물 강유전체막을 형성하기 위해서는 산화성 분위기 중에서의 성막, 내지는 열처리가 필요하여, 하부 전극(필요에 따라 상부 전극도)은 산화하기 어려운 귀금속이나, 산화하더라도 도전성인, 귀금속 내지 귀금속 산화물로 형성되는 것이 많다.
강유전체 캐패시터 제작 전에 실리콘 기판에는 MOS 트랜지스터가 형성된다. MOS 트랜지스터 등의 하부 구조를 형성한 후에, 강유전체 캐패시터를 형성할 경우에는, 강유전체막 성막시의 산화성 분위기가 하부 구조에 악영향을 주지 않도록 할 필요가 있다. MOS 트랜지스터 형성후, 산소 차폐능을 갖는 산화질화실리콘막 등으로 MOS 트랜지스터를 보호하고, 그 위에 층간 절연막을 형성하는 것 등이 행해진다.
반도체 집적 회로 장치의 층간 절연막은 산화실리콘으로 형성될 경우가 많 다. 산화실리콘은 수분과의 친화성이 높다. 외부로부터 수분이 침입하면, 수분은 층간 절연막을 통하여 배선, 캐패시터, 트랜지스터 등에 도달할 수 있다. 캐패시터, 특히 강유전체 캐패시터에 수분이 도달하면, 유전체막, 특히 강유전체막의 특성이 열화한다. 강유전체막이 침입한 수분에 유래하는 수소에 의해 환원되어, 산소 결함이 발생하면 결정성이 저하해 버린다. 잔류 분극량이나 유전율이 저하하는 등의 특성 열화가 발생한다. 장기간의 사용에 의해서도 동일한 현상이 발생한다. 수소가 침입하면, 수분보다 직접적으로 특성 열화를 발생시킨다. 실리콘막이나 산화실리콘막을 성막할 때, 실리콘 소스로서 사용되는 실란은 수소화실리콘이며, 분해하면 다량의 수소를 발생한다. 이 수소도 강유전체막 열화의 원인이 된다.
Pt제 하부 전극과 상부 전극 사이에 PZT 강유전체막을 끼운 표준적인 강유전체 캐패시터의 경우, 수소 분압 40Pa(0.3Torr)의 분위기하에서 200℃ 정도로 기판을 가열하면, PZT막의 강유전성은 거의 소실되어 버림이 알려져 있다.
또한, 수소나 수분을 흡착한 상태, 또는 수분이 근방에 있는 상태로 강유전체 캐패시터에 열처리를 행하면, 강유전체막의 강유전성은 현저하게 열화하여 버림도 알려져 있다.
FeRAM의 제조 공정에서는, 강유전체막을 형성한 후의 프로세스는 가능한 한, 수분, 수소의 발생이 적고, 또한 저온의 프로세스가 선택된다. 예를 들면, 산화실리콘막의 성막에는, 수소 발생량이 비교적 적은 TEOS(테트라에톡시실란)를 원료 가스로 한 화학 기상 퇴적(CVD) 등이 이용된다.
강유전체 캐패시터를 형성하는 데 있어서는, 강유전체막 바로 아래의 하부 전극 형성 공정이 중요하다. 종래 하부 전극으로서, 절연막 위에 Ti와 Pt를 순서대로 적층한 구조가 사용되고 있었다. Ti막은 절연막과 하부 전극의 밀착성을 개선한다. Ti막이 없으면, Pt 전극의 박리가 발생할 가능성이 높다. Pt막은 스퍼터링으로 성막되지만, 고온에서 성막을 행하면 Ti막과의 반응이 발생하여, (111)배향되지 않고, 랜덤 배향된 구조가 얻어져 버린다. Ti막 대신에 TiO2막을 사용하면, 반응이 억제되므로 Pt막을 고온 성막하는 것이 가능해진다. 그러나, 탈가스한 절연막 위에 TiO2막을 성막하면, TiO2막의 결정성이 나빠져, 그 위에 성막하는 Pt막, 강유전체막의 결정성을 저하시켜 버린다.
일본 특개2002-289793호 공보(출원인 : 후지쯔)는 Pt 하부 전극 아래의 절연성 밀착막으로서, SiO2막 위에 TiO2막을 적층한 적층 구조, 또는 알루미나막을 사용하는 것을 제안한다.
일본 특개평7-14993호 공보(출원인 : 미쯔비시덴키)는 SrTiO3 등의 고유전율막을 사용한 DRAM 반도체 장치를 제안하고 있다. 트랜지스터에 접속된 Si 비어(via) 도전체를 형성한 산화실리콘의 층간 절연막 위에 평면상의 하부 전극을 형성하고, 하부 전극을 덮도록 층간 절연막 위에 SrTiO3 등의 고유전율막을 형성하면, 고유전율막이 층간 절연막으로부터 박리하기 쉬운 것이 지적되어, 층간 절연막과 고유전율막 사이에, 절연성 밀착막을 형성하는 것이 제안되어 있다. 절연성 밀착막은 TiO2, ZrO2, Ta2O5, Si3N4, Al2O3으로 형성된다. 절연성 밀착막을 층간 절연막 전면(全面) 위에 형성한 후, 폴리Si 비어 도전체를 형성하고, 그 위에 실리사이드 반응 방지용 TiN 배리어막을 거쳐, Pt 하부 전극을 성막하고, 패터닝한 후, 하부 전극을 덮도록 층간 절연막 위에 고유전율막을 형성하고, 그 위에 다수의 캐패시터에 공통인 상부 전극층을 형성한다.
일본 특개2005-39299호 공보(출원인 : 마쯔시타덴키산교)는 층간 절연막 위에 형성된 하부 전극을 강유전체막이 덮고, 그 위에, 상부 전극이 형성된 강유전체 캐패시터의 상부 전극을 덮어 층간 절연막 위에, 돌출하는 돌출 부분을 갖는 도전성 수소 배리어막을 형성하는 것을 제안한다. 강유전체 캐패시터를 덮는 상층 층간 절연막을 형성한 후, 도전성 수소 배리어막의 돌출 부분에 도달하는 비어홀을 형성하여, 비어홀 내에 도전성 플러그를 형성한다. 도전성 수소 배리어막으로서는, Ti막, Ta막, TiON막, TiN막, TaN막, TiAlN막, TiAlON막, 또는 이들을 함유하는 합금막을 사용하는 것이 바람직하다고 교시되어 있다.
일본 특개2003-174146호 공보(출원인 : 후지쯔)는 2종류의 산화 귀금속막의 적층으로 상부 전극을 형성하는 것을 제안한다. 강유전체막 성막시의 산화성 분위기가 악영향을 주지 않도록 반도체 기판에 형성된 트랜지스터는 질화실리콘막이나 산화질화실리콘막 등의 산소 차폐능을 갖는 절연성 배리어막으로 덮여진다. 환원성 분위기 중에서의 열처리에 의해 강유전체 캐패시터의 특성이 열화하지 않도록, 강유전체 캐패시터는 알루미나 등의 수소 차폐능을 갖는 절연성 배리어막으로 피복된다.
[발명의 개시]
[발명이 해결하고자 하는 과제]
본 발명의 목적은 미세화에 견디는 강유전체 캐패시터를 갖는 반도체 장치와 그 제조 방법을 제공하는 데 있다.
본 발명의 다른 목적은 미세화해도, 리크 전류가 적고, 또한 스위칭 전하량의 감소가 적은 강유전체 캐패시터를 갖는 반도체 장치와 그 제조 방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 미세화해도, 리크 전류가 적고, 또한 공정 열화가 적은 강유전체 캐패시터를 갖는 반도체 장치와 그 제조 방법을 제공하는 데 있다.
[과제를 해결하기 위한 수단]
본 발명의 1 관점에 의하면,
반도체 기판과,
상기 반도체 기판에 형성된 반도체 소자와,
상기 반도체 소자를 덮으며, 상기 반도체 기판 상방(上方)에 형성된 절연막과,
상기 절연막 상방에 형성되어, 수소, 수분 차폐능을 갖는 하부 절연성 수소 확산 방지막과,
상기 절연성 수소 확산 방지막 상방에 형성된 도전성 밀착막과,
상기 도전성 밀착막 상방에 형성된 하부 전극과, 상기 하부 전극 위에 형성되어, 평면으로 볼 때, 상기 하부 전극에 내포되는 강유전체막과, 상기 강유전체막 위에 형성되어, 평면으로 볼 때, 상기 강유전체막에 내포되는 상부 전극을 갖는 강 유전체 캐패시터
를 갖고, 상기 도전성 밀착막은 상기 강유전체 캐패시터의 하부 전극의 밀착성을 향상시킴과 동시에, 상기 강유전체 캐패시터의 리크 전류를 저감하는 기능을 갖는 반도체 장치가 제공된다.
[발명의 효과]
강유전체 캐패시터의 하부 전극 하방(下方)에, 도전성 밀착막과 절연성 수소 확산 방지막의 적층을 배치함으로써, 수소, 수분에 대한 내성이 높고, 리크 전류가 적고, 또한 공정 열화가 적은 강유전체 캐패시터를 갖는 반도체 장치가 얻어진다.
도 1A-1D는 실시예 1에 의한 반도체 장치의 제조 방법을 나타내는 반도체 기판의 단면도.
도 2A-2D는 본 발명자가 행한 예비적 실험과 그 측정 결과를 설명하기 위한 단면도, 그래프.
도 3A-3L은 본 발명자가 행한 실험과 그 측정 결과를 설명하기 위한 단면도, 그래프.
도 4는 실시예 1의 변형예를 나타내는 단면도.
도 5A-5E는 변형예에 의한 샘플의 측정 결과를 나타내는 그래프.
도 6A-6F는 실시예 2에 의한 반도체 장치의 제조 방법을 나타내는 반도체 기판의 단면도.
[도면 중의 참조 기호의 설명]
1…반도체 기판(실리콘 웨이퍼), 2…소자 분리 영역, 3…게이트 절연막, 4…게이트 전극, 5…실리사이드층, 6…사이드월(sidewall) 스페이서, S/D…소스/드레인 영역, EX…익스텐션, HD…고농도 영역, 7…절연성 산소 배리어막(산화질화실리콘막), 8, 18, IL…층간 절연막(산화실리콘막), 11, 16, 17…절연성 수소 확산 방지막, 12…도전성 밀착막, LE…하부 전극, FD…강유전체막, UE…상부 전극, CH…콘택트홀, BM…배리어 메탈막, MM…주(主)도전층, PL…플러그, 21…산화 방지막(산화질화실리콘막), M1…제1 메탈 배선, DI, INS…절연막, CL…밀착층, ALO…산화알루미늄막, S…샘플, CA…셀 어레이, Ci…(개별)캐패시터, TI…티탄막, PW…p형 웰(well), NW…n형 웰, NMOS …n채널 MOS 트랜지스터, PMOS …p채널 MOS 트랜지스터, 14…도전성 산소 배리어막
[발명을 실시하기 위한 최량의 형태]
근래, FeRAM에 있어서도, 고(高)집적화, 저(低)전압화가 요구되고 있다. 고집적화를 위해서는 강유전체 캐패시터의 면적을 감소시킬 필요가 생기고, 저전압화를 위해서는 강유전체막을 박막화하여 단위 전압 인가시의 전계 강도를 높이는 것이 요망된다. 강유전체막의 면적을 작게 하고, 막두께를 감소했을 때, 기대되는 특성이 유지되는지가 문제가 될 것이다.
본 발명의 실시예의 설명에 앞서, 우선, 본 발명자가 행한 실험에 대하여 설명한다. 우선, 캐패시터 셀의 축소에 따라 어떠한 영향이 발생하는지를 관찰한 예비적 실험을 도 2A-2D를 참조하여 설명한다.
도 2A는 절연막 위에, 밀착층(CL)으로서의 Ti막을 거쳐 하부 전극(LE)으로서 의 Pt막을 적층하고, 그 위에 강유전체막(FD)으로서의 PZT막, 상부 전극(UE)으로서의 Pt막을 적층하고, 50㎛×50㎛의 캐패시터로 정형한 샘플(S1)을 나타낸다. 강유전체막의 두께는 종래와 같은 200nm인 것, 박막화한 150nm, 120nm인 것의 3종류를 제작했다.
도 2B는 도 2A의 샘플(S1)을 덮도록, 층간 절연막(IL)을 퇴적하고, 접속공(孔)을 형성하여 상부 전극(UE), 하부 전극(LE)에 접속하는 제1 메탈 배선(M1)을 형성한 샘플(S2)을 나타낸다. 샘플(S1)과 비교하여, 층간 절연막 형성, 접속공 형성, 제1 메탈 배선 형성의 공정이 추가되어 있다.
도 2C는 1개의 캐패시터(Ci)의 사이즈를 긴 변의 길이가 1.60㎛, 짧은 변의 길이가 1.15㎛의 장방형으로 하여, 1428개의 캐패시터를 제1 메탈 배선으로 접속한 캐패시터 셀 어레이(CA) 샘플(S3)의 등가 회로를 나타낸다. 캐패시터 셀 어레이(CA)의 총면적은 샘플(S1, S2)과 동일한 2500㎛2이다. 샘플(S3)은 샘플(S2)을 미소 부분으로 분할한 것에 상당한다. 샘플(S2)과 비교하여, 상부 전극 에칭과, 강유전체막 에칭의 공정이 추가된다.
샘플(S1, S2, S3)의 특성을 비교함으로써, 추가 공정에 기인하는 영향을 관찰할 수 있다고 여겨진다. 샘플(S1, S2, S3)을 동일 웨이퍼 위에 형성했다. 2매의 웨이퍼 내에 40점씩의 샘플을 형성하여, 스위칭 전하량 Qsw를 측정했다.
도 2D는 측정 결과를 나타내는 그래프이다. 횡축에 강유전체막의 두께를 바꾼 3종류의 샘플을 나타내고, 종축에 스위칭 전하량 Qsw를 단위 C/cm2으로 나타낸 다. 샘플(S1) 측정값을 마름모형으로, 샘플(S2) 측정값을 삼각형으로, 샘플(S3) 측정값을 직사각형으로 나타낸다.
종래와 같은 강유전체의 막두께가 200nm일 경우에는, 샘플(S2, S3)도 샘플(S1)과 동등한 값을 나타내어, 공정 열화는 무시할 수 있음을 알 수 있다. 강유전체의 막두께가 150nm, 120nm로 박막화되었을 경우에는, 샘플(S2, S3) 측정값이 샘플(S1) 측정값보다 작아져, 공정 열화가 발생하고 있는 것을 나타낸다. 또한, 강유전체막의 막두께가 얇아짐에 따라, 스위칭 전하량 Qsw 자체가 감소하여, 막두께 120nm의 경우에는 거의 실용으로 쓸 수 없는 값이다. 이들 결과는 종래 기술 그대로 고집적화, 저전압화를 달성하는 것은 거의 불가능함을 시사하고 있다.
강유전체 캐패시터의 Pt 하부 전극을 절연막 위에 직접 형성하면 박리가 발생한다. 절연막과 Pt 하부 전극 사이에 밀착막을 형성할 필요가 있다. 밀착막으로서는, 도전성의 Ti막 이외에, 절연성의 알루미나(AlO)막이나, 산화티탄(TiO)막도 제안되어 있다. 알루미나막은 강유전체 캐패시터를 덮어, 수소의 확산을 방지하는 수소 확산 방지막으로서도 사용된다. Ti막과 알루미나막은 기능이 다르다고 여겨진다. 기능이 다른 막을 적층하면 새로운 효과가 발생할 가능성도 있다. 그래서, Pt 하부 전극 아래에, Ti막을 형성한 샘플, 알루미나막을 형성한 샘플, 알루미나막과 Ti막을 형성한 샘플을 제작했다. 우선, 실리콘 기판 표면을 열산화하여, 두께 약 100nm의 산화실리콘막을 형성했다. 열산화막 위에, TEOS를 소스 가스로 한 화학 기상 퇴적(CVD)에 의해 두께 약 800nm의 산화실리콘막을 퇴적했다. 그 후, 질소 분위기 중에서 650℃, 30분간의 어닐링 처리를 행하여, 산화실리콘막의 탈가스 를 행했다. 여기까지는 각 샘플에 대하여 공통이다. 산화실리콘막을 이하 절연막(INS)이라 표기한다.
도 3A는 절연막(INS) 위에 두께 약 20nm의 Ti막(TI)을 퇴적하고, 그 위에 Pt 하부 전극(LE), PZT 강유전체막(FD), Pt 상부 전극(UE)을 형성한 샘플(S11)의 구성을 나타낸다.
도 3B는 절연막(INS) 위에 두께 약 20nm의 알루미나막(ALO)을 퇴적하고, 그 위에 Pt 하부 전극(LE), PZT 강유전체막(FD), Pt 상부 전극(UE)을 형성한 샘플(S12)의 구성을 나타낸다.
도 3C는 절연막(INS) 위에 우선, 두께 약 20nm의 알루미나막(ALO)을 형성하고, 그 위에 각각 두께 약 20nm, 10nm의 Ti막(TI)을 퇴적하고, 그 위에 Pt 하부 전극(LE), PZT 강유전체막(FD), Pt 상부 전극(UE)을 형성한 샘플(S13, S14)의 구성을 나타낸다. 샘플을 제작하는 도중에 몇 번의 측정을 행했다.
도 3D는 Pt 하부 전극(LE)을 기판 온도 350℃에서, 두께 180nm로 퇴적한 후, 4축 X선 회절(XRD)에 의해 측정한, Pt 하부 전극(LE)의 (111)면 배향의 록킹 반값폭(FWHM)을 나타내는 그래프이다. 웨이퍼 중앙, 상부, 하부, 좌측부, 우측부의 5점에서 측정을 행했다. 횡축은 측정점을 나타내고, 종축은 반값폭을 단위(도)로 나타낸다. 반값폭이 작을수록 결정성이 좋음을 나타내고 있다. Pt막 아래에 20nm의 Ti막을 형성한 샘플(S11)은 표준 샘플이라고 생각할 수 있다. 표준품의 반값폭은 약 3.0도이다. Pt막 아래의 Ti막을 알루미나막으로 변경한 샘플(S12)은 결정성이 열화되어 있다. Ti막 아래에 알루미나막을 더 삽입한 샘플(S13)은 표준 샘 플(S11)과 동일 정도의 반값폭이며, 알루미나막 삽입에 의한 결정화에의 영향은 거의 보이지 않는다. Ti막의 두께를 10nm로 감소시킨 샘플에서는, 결정성이 약간 향상되어 있다.
Pt 하부 전극(LE) 위에, 각각 두께 150nm, 120nm의 PZT막을 스퍼터링으로 형성하고, 래피드 서멀 어닐링(RTA)을 행하여 결정화시켰다.
도 3E는 두께 150nm의 PZT막의 (111)배향을 4축 XRD로 측정한 록킹 반값폭을 나타내는 그래프이다. 도 3D와 마찬가지로, 횡축은 웨이퍼 중앙, 상하, 좌우 5점의 측정점을 나타내고, 종축은 반값폭을 나타낸다. 표준품의 반값폭은 약 3.9도이다. Ti막을 알루미나막으로 변경한 샘플(S12), Ti막 아래에 알루미나막을 삽입한 샘플(S13)에서는, (111)결정성에의 영향은 거의 보이지 않는다. Ti막의 두께를 10nm로 감소하고, 아래에 알루미나막을 삽입한 샘플(S14)에서는, PZT막의 (111)결정성이 향상되어 있다. PZT막의 결정성으로 말하자면, Pt 하부 전극 아래에, 알루미나막 위에 Ti막을 적층한 2층 구조를 삽입하고, 또한 Ti막의 두께를 감소시킨 샘플이 가장 좋은 결과를 나타내고 있다.
도 3F, 3G는 두께 150nm 및 두께 120nm의 PZT막 위에 Pt 상부 전극(UE)을 형성하고, 상부 전극, 강유전체막을 패터닝하여 평면 형상 50㎛×50㎛의 캐패시터를 제작하여, 3V 인가시의 스위칭 전하량을 측정한 결과를 나타내는 그래프이다. 횡축에 각 샘플을 나타내고, 종축에 스위칭 전하량을 단위 C/cm2로 나타낸다. 강유전체 캐패시터를 형성한 상태의 측정값을 마름모형으로 나타내고, 층간 절연막을 더 형성하고, 제1 메탈 배선을 형성한 상태의 측정값을 직사각형으로 나타낸다.
Pt 하부 전극 아래에 단층 알루미나막을 형성한, PZT막 두께 150nm의 샘플(S12a)에 대하여, Pt 하부 전극 아래에 단층 Ti막을 형성한, PZT막 두께 150nm의 샘플(S11a)은 캐패시터 상태에서는 약간 높은 스위칭 전하량을 나타내고 있지만, 제1 메탈 배선 형성후에는 거의 동등한 스위칭 전하량까지 감소하고 있어, 공정 열화가 발생하고 있음을 시사하고 있다. PZT막 두께가 120nm로 되면, 알루미나막 샘플(S12b)에 대한 Ti막 샘플(S11b)의 공정 열화는 현저하게 증대되어 있다.
Pt 하부 전극 아래에, 알루미나막과 Ti막의 적층을 배치한 샘플(S13, S14)은 스위칭 전하량이 크고, 공정 열화도 거의 인정되지 않는다. 배선 형성에 따른 어닐링 영향의 가능성도 있지만, 양호한 스위칭 전하량을 나타내는 것은 변함없다. PZT막을 얇게 해도 양호한 결과를 나타내고 있다.
도 3H, 3I는 PZT막 두께 150nm 및 120nm의 셀 어레이에 있어서의 스위칭 전하량 측정값을 나타낸다. 셀 어레이에 있어서는 배선이 필요하며, 제1 메탈 배선까지 형성되어 있다. 인가 전압을 3V와 1.8V의 두 값으로 행했다. 높은 측정값이 3V 인가시, 낮은 측정값이 1.8V 인가시이다. 적층막을 형성한 샘플(S13, S14)에 있어서, 스위칭 전하량이 전체적으로 높고, 특히 1.8V 인가시에 높은 스위칭 전하량을 나타내고 있다. 단층 Ti막을 형성한 샘플(S11)은 PZT막을 120nm로 얇게 하고, 인가 전압을 1.8V로 저하했을 때의 스위칭 전하량의 열화가 크다.
도 3J는 각 샘플의 인가 전압에 대한 스위칭 전하량을 나타내는 그래프이다. 저전압 영역에서는, PZT막을 120nm로 얇게 한 Ti막/알루미나막 적층 샘플(S13b, S14b)의 상승이 빠르다. 고전압 영역에서는, PZT막 두께가 150nm이고, Pt 하부 전극 아래에 Ti막/알루미나막을 적층한 샘플(S13a, S14a)의 포화 스위칭 전하량이 크다. 큰 스위칭 전하량을 얻는 점에서는, Pt 하부 전극 아래에, Ti막/알루미나막의 적층을 형성한 구성이 바람직하다.
도 3K, 3L은 PZT막 두께 150nm, 120nm일 때의 각 샘플의 리크 전류 측정값을 나타낸다. 횡축이 도 3H, 3I와 동일하게 샘플의 차이를 나타내고, 종축에 리크 전류를 단위 A로 나타낸다. 밀착막으로서 AlO막을 사용하고, Ti막을 갖지 않는 샘플(S12)이 훨씬 큰 리크 전류를 나타낸다. Pt 하부 전극 아래에 Ti막을 형성하지 않으면, 리크 전류가 현저하게 커진다고 여겨진다. 또, 밀착막으로서 TiO막을 사용했을 경우에는, 리크 전류가 커질 뿐만 아니라, 그 위에 형성하는 하부 전극, 강유전체막의 결정성이 열화하여, 수율이 저하한다.
리크 전류는 PZT막 중의 리크 패쓰(leak path)를 시사한다. 제작한 상태의 PZT막은 과잉의 Pb를 함유하여, 리크 패쓰를 형성하는 것으로 여겨진다. Pt 하부 전극 아래에 Ti막이 존재하면, Pb 원자가 확산했을 때 Ti막이 Pb 원자를 흡수하고, 또한, Ti 원자가 PZT막 중으로 확산하여, 격자 결함을 메우는 것으로 추측된다. 이와 같은 현상에 의해, Pt 하부 전극 아래에 Ti막을 구비하는 샘플의 리크 전류는 낮을 것이다.
Pt 하부 전극 아래에 Ti막을 형성한 것만으로는, 도 3F, 3G, 도 3H, 3I의 샘플(S11)에 나타내는 바와 같이 공정 열화가 크다. 하부 전극 하방으로부터 수소, 수분이 침입하여, 강유전체막의 결정성을 열화시켜 버리는 것으로 추측된다. Ti막 아래에 알루미나막을 더 배치하면, 알루미나막이 수소, 수분의 확산을 방지하여, 강유전체막의 결정성 열화를 억제한다고 여겨진다.
또, Ti를 공급할 수 있고, 또한 강유전체막의 과잉 조성을 흡수할 수 있는 도전성 밀착막의 재료로서, Ti 이외에, Ti를 함유하는 TiN, TiAlN, TiAlON도 사용할 수 있다. 도전성 밀착막은 스퍼터링, 전자빔 증착 등의 물리적 퇴적법, 리액티브 스퍼터링 등의 물리화학적 퇴적법으로 형성할 수 있을 것이다.
수소, 수분의 확산을 방지할 수 있는 절연성 수소 확산 방지막의 재료로서는, 알루미나(산화알루미늄, AlO)에 한하지 않고, 질화알루미늄(AlN), 질화티탄-알루미늄(TiAlN), 산화탄탈(TaO), 산화티탄(TiO), 산화지르코늄(ZrO)을 사용해도 유효할 것이다. 절연성 수소 확산 방지막의 성막은 스퍼터링 등의 물리적 퇴적법, CVD 등의 화학적 퇴적법, 리액티브 스퍼터링 등의 물리화학적 퇴적법으로 형성할 수 있다.
도 1A-1D는 이상의 실험 결과에 의거한 본 발명의 실시예 1에 의한 반도체 장치의 제조 방법 및 얻어지는 반도체 장치를 나타낸다.
도 1A에 나타내는 바와 같이, 실리콘 기판 등의 반도체 기판(1)의 표면에, 활성 영역을 획정하는 소자 분리 영역(2)을, 예를 들면 실리콘 국소 산화(local oxidation of silicon, LOCOS)에 의해 형성한다. n채널 트랜지스터를 형성하는 영역에는 p형 웰, p채널 트랜지스터를 형성하는 영역에는 n형 웰을 형성한다. 이하, n채널 트랜지스터를 형성할 경우를 예로 들어 설명하는데, p채널 트랜지스터에 있어서는 도전형을 반전시킨다.
활성 영역 표면을 열산화하여, 예를 들면 두께 10nm의 게이트 산화막(3)을 형성한다. 게이트 산화막(3) 위에 폴리실리콘막(4), WSi2 등의 실리사이드층(5)을 퇴적하고, 게이트 전극 형상으로 패터닝한다. 패터닝된 게이트 전극 및 필요에 따라 형성하는 레지스트 패턴을 마스크로, n형 이온을 저가속 에너지로 주입하여, 소스/드레인(S/D)의 익스텐션(EX)을 형성한다. 기판 위에 산화실리콘막을 퇴적하고, 리액티브 이온 에칭 등으로 이방성 에칭하여, 게이트 전극 측벽 위에 사이드월 스페이서(6)를 형성한다.
사이드월 스페이서를 형성한 게이트 전극 및 필요에 따라 형성하는 레지스트 패턴을 마스크로, n형 이온을 고(高)도즈(dose)량으로 주입하여, 소스/드레인(S/D)의 고농도 영역(HD)을 형성한다. 또, 폴리실리콘막(4) 위에 실리사이드층(5)을 퇴적하지 않고, 이 단계에서, Co 등의 실리사이드 반응 가능한 금속막을 퇴적하고, 어닐링을 행하여 실리사이드막을 형성해도 좋다.
이와 같이 형성된 MOS 트랜지스터를 덮도록, 산소 확산 방지 기능을 갖는 산화질화실리콘 등의 절연성 산소 배리어막(7)을 퇴적한다. 또한, 산화실리콘막(8)을 예를 들면 두께 700nm 정도로, TEOS를 사용한 CVD에 의해 퇴적한다. 필요에 따라 화학 기계 연마(CMP) 등에 의해, 표면을 평탄화한다. 질소 분위기 중, 650℃, 30분간의 어닐링을 행하여, 산화실리콘막(8)의 탈가스를 행한다. 이상의 공정은 CMOS 반도체 장치 형성의 공지의 공정이며, 공지의 변경, 추가, 수정 등을 행해도 좋다.
산화실리콘막(8) 위에, 알루미나 등의 절연성 수소 확산 방지막(11)을 예를 들면 스퍼터링에 의해 두께 20nm 정도 퇴적한다. 가공성을 고려하면, 알루미나막의 두께는 100nm 이하가 바람직하고, 일반적으로는 20-50nm 정도가 바람직하다. CVD 등에 의해 치밀한 막을 형성할 경우에는 막두께를 더 감소시킬 수도 있을 것이다. 이 경우도 절연성 수소 확산 방지막의 두께는 1nm 이상으로 하는 것이 바람직할 것이다.
절연성 수소 확산 방지막(11) 위에, Ti 등의 도전성 밀착막(12)을 기판 온도 150℃에서, 스퍼터링에 의해 두께 10nm 정도 퇴적한다. Ti막의 성막 온도는 10℃ 이상, 200℃ 이하가 바람직하다. Ti막의 두께는 1∼25nm가 바람직하다. Ti막을 30nm 이상으로 두껍게 하면, 그 위에 형성되는 하부 전극, 강유전체막의 결정 배향성이 나빠진다.
도전성 밀착막 위에, Pt 등의 하부 전극(LE)을 스퍼터링에 의해 두께 180nm 정도 퇴적한다. 기판 온도는 100℃∼350℃가 바람직하다. 하부 전극(LE) 위에, PLZT((Pb,La)(Zr,Ti)O3) 등의 강유전체막(FD)을 두께 100∼200nm 정도 RF 스퍼터링에 의해 아모퍼스 상태로 퇴적한다. Ar, O2를 함유하는 분위기 중에서 650℃ 이하의 RTA를 행하고, 산소 분위기 중에서 750℃의 RTA를 더 행한다. 이 어닐링에 의해, 강유전체막(FD)이 결정화하고, 하부 전극(LE)은 치밀화한다. 이 결과, 하부 전극(LE), 강유전체막(FD) 사이의 계면에서의 Pt와 O의 상호 확산은 억제된다. 또한, 강유전체막 중의 과잉 Pb는 도전성 밀착막 중으로 확산하고, 도전성 밀착막 중 의 Ti가 강유전체막 중으로 기어 올라가, 강유전체막 중의 조성을 안정화한다.
강유전체막(FD) 위에, 상부 전극(UE)을 형성한다. 예를 들면, 우선, 기판 온도 300℃ 정도에서, 각각 유량 100sccm 정도의 Ar과 O2를 흘리고, 두께 50nm 정도의 결정화한 IrO막을 리액티브 스퍼터링에 의해 형성하고, 그 위에 두께 200nm 정도의 IrO막을 스퍼터링으로 더 형성한다. 후자의 막은, 성막시에 결정화되어 있을 필요는 없다.
기판의 배면 세정을 행하고, 상부 전극(UE)을 패터닝한다. O2 분위기 중, 650℃, 60분간 어닐링을 행하여, 강유전체막이 받은 손상을 회복시킨다. 그 후, 강유전체막(FD)의 패터닝을 행한다. 패터닝으로 분할된 강유전체막(FD), 상부 전극(UE)을 덮도록, 알루미나 등의 수소 확산 방지막(16)을 스퍼터링으로 퇴적한다. 산소 분위기 중의 어닐링을 행한 후, 알루미나 등의 수소 확산 방지막(16), 하부 전극(LE)의 패터닝을 동시에 행한다. 산소 분위기 중의 어닐링을 행하여, 수소 확산 방지막을 밀착시킨다.
패터닝된 하부 전극(LE)의 주연(周緣)으로부터 끌어넣은 형상으로, 강유전체막(FD)이 패터닝되고, 강유전체막(FD)의 주연으로부터 끌어넣은 형상으로 상부 전극(UE)이 패터닝된다. 강유전체막(FD)은 하부 전극(LE) 위에만, 하부 전극에 내포되는 평면 형상으로 패터닝되고, 하부 전극(LE) 밖으로는 돌출하지 않는다.
이와 같이 형성된 강유전체 캐패시터를 덮도록, 알루미나 등의 수소 확산 방지막(17)을 스퍼터링으로 전면(全面)에 더 퇴적하고, 산소 분위기 중에서 어닐링을 행한다. 수차례의 어닐링에 의해 강유전체막 중의 조성이 안정화하여, 리크가 억제된다.
강유전체 캐패시터를 덮고, 고밀도 플라스마 CVD에 의해, 산화실리콘의 층간 절연막(18)을 예를 들면 두께 1.5㎛ 정도 퇴적하고, CMP로 표면을 평탄화한다. N2O 가스를 사용한 플라스마 어닐링을 행하여, 층간 절연막 표면을 약간 질화한다. 수분 차폐 기능이 발생한다. 또, N2O 대신에, N 또는 O 중 어느 한쪽을 함유하는 가스 중에서 플라스마 처리해도 좋다.
층간 절연막(18) 위에 레지스트 패턴을 형성하고, 층간 절연막(18), 수소 확산 방지막(17, 16), 산화실리콘막(8), 산화질화실리콘막(7)을 관통하여, 소스/드레인 영역(S/D)에 도달하는 접속공(CH)을 에칭한다. 스퍼터링으로 Ti막, TiN막을 퇴적하여, 배리어 메탈막(BM)을 형성한 후, CVD에 의해 블랑킷 W의 주도전막(MM)을 퇴적한다.
도 1B에 나타내는 바와 같이, CMP에 의해, 층간 절연막(18) 위의 불필요 도전막을 제거하고, 층간 절연막(18)과 표면을 일치시킨 W플러그(PL)를 형성한다. 플러그(PL)를 덮도록, 층간 절연막(18) 위에 산화질화실리콘막(21)을 예를 들면 플라스마 촉진(PE) CVD에 의해 퇴적하여, W플러그(PL)의 산화 방지막을 형성한다.
도 1C에 나타내는 바와 같이, 산화질화실리콘막(21) 위에, 레지스트 패턴을 형성하고, 산화질화실리콘막(21), 층간 절연막(18), 수소 확산 방지막(17, 16)을 관통하여, 강유전체 캐패시터의 상부 전극(UE), 하부 전극(LE)에 도달하는 접속 공(CH)을 에칭한다. 산소 분위기 중에서 어닐링을 행하여, 손상을 회복한다.
도 1D에 나타내는 바와 같이, 레지스트 패턴을 박리하고, 산화질화실리콘막(21)을 에치백(etch back)함으로써 제거하여, W플러그(PL)의 표면을 노출시킨다. 접속공을 매립하도록 알루미늄 내지 알루미늄 합금의 배선층을 형성하고, 레지스트 패턴을 마스크로 하여 에칭하여 메탈 배선(M1)을 형성한다. 도시된 구성에서는, 트랜지스터의 한쪽 소스/드레인(S/D)과 강유전체 캐패시터의 하부 전극(LE)이 접속되어, 메모리 셀이 형성된다. 필요에 따라, 층간 절연막, 배선의 형성을 더 행한다.
본 실시예에 의하면, 하부 전극(LE) 아래에 Ti 등의 도전성 밀착막을 배치하고, 그 아래에 알루미나 등의 절연성 수소 확산 방지막을 배치했다. 강유전체 캐패시터의 윗면, 측면이 상부 절연성 수소 확산 방지막으로 덮여질 뿐만 아니라, 저면도 하부 절연성 수소 확산 방지막으로 덮여지므로, 수소, 수분이 침입할 경로가 없어져, 공정 열화 및 환경의 영향을 받기 어려워진다. 하부 절연성 수소 확산 방지막 위에는 도전성 밀착막이 배치되므로 리크 전류를 억제할 수 있다. 미세화를 행해도, 스위칭 전하의 과잉 감소를 억제하여, 반전 전하량을 향상시킬 수 있다. 항전압을 저감하여, 피로 내성, 임프린팅 내성을 향상시킬 수 있다.
도 4는 CMOS 회로를 집적화한, 실시예 1의 변형예를 나타낸다. 메모리 셀의 전송 트랜지스터와 함께 CMOS 논리 회로를 형성한다. 도면 중 우측은 도 1D와 동일한 강유전체 메모리 구성을 나타낸다. 도면 중 좌측에 CMOS 논리 회로를 나타낸다. 소자 분리 영역으로 획정된 활성 영역에 p형 웰(PW), n형 웰(NW)을 형성한다. p형 웰(PW) 내에는, 전송 트랜지스터와 동일 공정으로 n채널 트랜지스터(NMOS)가 형성된다. n형 웰(NW) 내에는, 도전형을 반전시킨 p채널 트랜지스터 PMOS가 형성된다. 트랜지스터를 산화질화실리콘막(7), 산화실리콘막(8)으로 덮고, 그 위에 하부 절연성 수소 확산 방지막(11), 도전성 밀착막(12)을 형성한다.
도전성 밀착막(12) 위에 Pt의 하부 전극(LE)을 형성하고, 하부 전극(LE) 위에 두께 120nm의 PZT 강유전체막(FD)을 형성한다. 강유전체막(FD) 위에 Pt 상부 전극(UE)을 형성하고, 절연성 수소 확산 방지막(17), 층간 절연막(18)으로 덮는다.
전송 트랜지스터의 소스/드레인에 대한 접속공과 동시에, CMOS 트랜지스터에 대한 접속공이 형성되고, W플러그(PL)가 매립된다. 제1 메탈 배선으로 인버터가 접속된다.
실제로 CMOS를 집적화한 샘플을 형성했다. 절연성 수소 확산 방지막(11)은 두께 20nm의 알루미나막으로 형성되고, 도전성 밀착막(12)은 Ti로 형성되어, 두께 20nm 및 10nm의 2종류를 형성했다. 두께 20nm의 Ti층을 형성한 샘플을 S23으로 하고, 두께 10nm의 Ti층을 형성한 샘플을 S24로 한다. 측정값을 도 5A-5E에 나타낸다.
도 5A는 캐패시터의 면적을 50㎛×50㎛로 한 샘플의 3V 인가시의 스위칭 전하량을 나타낸다. 도 5B, 5C는 캐패시터 셀 어레이에 각각 3V 및 1.8V를 인가했을 때의 스위칭 전하량 측정값을 나타낸다. 도 5D는 셀 어레이의 리크 전류 측정값을 나타낸다. 도 5A-5D에서는, 제1 층째의 메탈 배선까지 제작한 샘플의 측정값을 마름모형으로 나타내고, 3층째의 메탈 배선까지 제작한 샘플의 측정값을 삼각형으로 나타낸다. 도 5E는 인가 전압에 대한 스위칭 전하량의 변화를 나타낸다.
도 5A에 나타나는 바와 같이, 50㎛×50㎛의 캐패시터는 다층 배선 형성에서 거의 열화하지 않는다. 도 5B, 5C에 나타나는 바와 같이, 1층째의 메탈 배선 형성에서 3층째의 메탈 배선 형성까지 스위칭 전하량은 약간 저하하지만, 거의 동일한 레벨이라 할 수 있는 정도이다. 도 5E에 나타나는 바와 같이, Ti 도전성 밀착막의 두께가 10nm일 경우에는, Qtv의 상승이 빠르고, 저전압의 스위칭 전하량도 커진다. 도 5D에 나타나는 바와 같이, 셀 캐패시터의 리크 전류는, Ti막의 두께에 의하지 않고, 배선 형성에 의해 감소한 값을 나타내고 있다. 어닐링의 효과 등도 고려하면, 리크 전류는 거의 증가하지 않는다고 할 수 있을 것이다. 저항 전압, Qsw 향상, 저(低)리크 전류, 공정 열화의 억제에 효과를 보였다.
Ti막의 두께가 20nm의 샘플에서, 수율 80%가 얻어지고, Ti막의 두께가 10nm의 샘플에서 수율 83%가 얻어졌다. Ti막 두께의 감소에 의해, 결정성의 향상을 기대할 수 있어, 수율에 반영된다고 여겨진다.
이상 절연막 위에 플래너형의 강유전체 캐패시터를 형성할 경우를 설명했다. 도전성 플러그 위에 강유전체 캐패시터를 형성하는 스택형도 가능하다. 이하, 스택형 강유전체 캐패시터를 형성하는 실시예 2를 도 6A-6F를 참조하여 설명한다.
도 6A에 나타내는 바와 같이, 실리콘 기판 등의 반도체 기판(1)에, 섈로우 트렌치 아이솔레이션(STI) 등에 의한 소자 분리 영역(2)을 형성한다. 이온 주입에 의해 p형 웰(PW), n형 웰(NW)을 형성한다.
실시예 1과 동일한 공정에 의해 MOS 트랜지스터 구조를 형성한다. 즉, 활성 영역 표면을 열산화하여 게이트 산화막(3)을 형성하고, 폴리실리콘막(4), 실리사이드막(5)을 형성하여, 게이트 전극에 패터닝한다. p형 웰 위에서는 n형 게이트 전극, n형 웰 위에서는 p형 게이트 전극을 형성한다. n형 불순물 이온을 p형 웰에 주입하여, n형 소스/드레인의 익스텐션을 형성한다. n형 웰에 대해서는 p형 불순물 이온을 주입한다. 산화실리콘 등의 절연막을 퇴적하고, 이방성 에칭을 행함으로써 사이드월 스페이서(6)를 형성한다. 또한 고농도의 n형 불순물 이온을 p형 웰에, p형 불순물 이온을 n형 웰에 이온 주입하여, 고농도의 소스/드레인 영역을 형성한다.
여기까지는 공지의 CMOS 제조 공정이며, 다른 공지의 공정을 사용할 수도 있다. 도면에 나타내는 2개의 NMOS는 중앙의 소스/드레인이 양측의 NMOS에 공통인 영역이다.
MOS 트랜지스터를 덮도록, 두께 200nm의 산화질화실리콘막(7)을 CVD로 퇴적하고, 그 위에 두께 1000nm의 산화실리콘막(8)을 CVD로 퇴적하고, CMP로 평탄화한다. N2 분위기 중, 650℃, 30분간의 어닐링을 행하여, 탈가스를 행한다. 산화실리콘막(8) 위에, 두께 50nm 정도의 산화알루미늄의 절연성 수소 확산 방지막(11)을 스퍼터링으로 형성한다. 절연성 수소 확산 방지막(11)은 산화알루미늄 이외에, 질화알루미늄, TiAlN, 산화탄탈, 산화티탄, 산화지르코늄으로도 형성할 수 있다.
도 6B에 나타내는 바와 같이, 절연성 수소 확산 방지막(11) 위에 레지스트 패턴을 형성하여, MOS 트랜지스터의 소스/드레인 영역에 도달하는 콘택트홀(CH)을 에칭한다. 중앙의 소스/드레인 영역은 비트선에 접속하고, 양측의 소스/드레인 영역은 캐패시터에 접속한다. N2 분위기 중, 650℃, 30분간의 어닐링을 행한다. 두께 20nm의 Ti층, 두께 50nm의 TiN층, 두께 20nm의 Ti층을 스퍼터링하여, 밀착층을 겸한 배리어막(BM)을 형성한다. 배리어막(BM) 위에, CVD에 의해 W막을 두께 300nm 성막하여, 콘택트홀(CH)을 메운다.
도 6C에 나타내는 바와 같이, 절연성 수소 확산 방지막(11) 위의 도전층을 저압(연마) CMP나 전해 기계 연마(ECMP)로 제거하여, 콘택트홀 내에 도전성 플러그(PL1)를 남긴다. 산화알루미늄막을 스토퍼로 한 저압 연마 CMP나 전해 기계 연마(ECMP)를 사용하면, 주위의 절연막 표면과 동일 레벨의 평탄성이 좋은 W플러그 표면이 얻어진다.
도 6D에 나타내는 바와 같이, W플러그(PL)를 덮도록, 산화알루미늄막(11) 위에, 두께 25nm 이하의 Ti막인 도전성 밀착막(12), 도전성 산소 배리어막(14), 하부 전극(LE)을 성막한다. 하지 표면이 평탄하기 때문에, 결정성이 좋은 막을 성막할 수 있다. 도전성 산소 배리어막(14)은 예를 들면 두께 100-200nm의 귀금속 Ir, Ru나, TiAlN막으로 형성할 수 있다. 이 산소 배리어막을 형성함으로써 강유전체막 성막시나 결정화 어닐링시의 산소가 W플러그로 확산하는 것을 방지할 수 있다. 도전성 밀착막은 Ti막 대신에, TiN막, TiAlN막, TiAlON막으로 형성할 수도 있다. 하부 전극(LE)은 두께 50-200nm 정도의 Pt막으로 형성한다. 하부 전극은 Pt, Ir, Ru, Rh, Re, Os, Pd, 이들의 산화물, SrRuO3으로 이루어지는 군에서 선택한 재료로 형성할 수 있다.
하부 전극(LE) 위에 예를 들면 두께 120nm의 PZT막으로 이루어지는 강유전체막(FD)을 MOCVD로 성막한다. MOCVD는 예를 들면, 성막 온도를 580℃로 하고, Pb 소스로서 Pb(DPM)2(DPM : 디피발로일메타네이트)를 0.32ml/min, Zr 소스로서 테트라키스(이소부티릴피발로일메타네이트)지르코늄[Zr(dmhd)4(dmhd : 이소부티릴피발로일메타네이트)]를 0.2ml/min, Ti 소스로서 티탄디(이소프로폭시)비스(디피발로일메타네이트)[Ti(O-iPr)2(DPM)2(iPr : 이소프로폭시)]를 0.2ml/min 도입하고, 산소 분압을 5Torr로 하여 행한다. 원료는 THF(테트라시클로헥산)에 몰비 3%의 농도로 용해시켜, 액체 상태로 기화기까지 수송했다. 기화기 온도를 260℃로 하고 THF 및 원료를 기화시켜, 산소와 혼합한 후, 웨이퍼 위에 샤워 헤드를 거쳐 분무한다. 성막 시간은 420초로 한다. 상기 MOCVD에 의해 얻어진 PZT막의 조성은 Pb/(Zr+Ti)=1.15, Zr/(Zr+Ti)=0.45이었다.
강유전체막의 재료는 일반식 ABO3로 표시되는 PZT, BLT, PLZT를 함유하는 첨가물, La, Ca, Sr, Si 등을 미량 함유하는 PZT, SBT, Bi계 층상 화합물을 사용할 수 있다. 성막 방법은 스퍼터링, 졸겔법(CSD), CVD 등이 있다.
강유전체막을 성막한 후, 산소 함유 분위기 중에서 어닐링을 행하여 결정화시킨다. 예를 들면, Ar과 O2의 혼합 가스 분위기 중에서 기판 온도 600℃, 90초간의 제1 어닐링, 산소 분위기 중, 기판 온도 750℃, 60초간의 제2 어닐링을 포함하 는 RTA 처리를 행한다. 이 어닐링 처리는 콘택트 플러그에 영향을 주지 않는다. 귀금속은 산화해도 도전성 산화물로 된다. 하부 전극 아래에는 도전성 산소 배리어막이 있어, 산소의 확산을 방지한다. 강유전체막(FD) 위에, 상부 전극(UE)을 예를 들면 두께 200nm의 산화이리듐막을 스퍼터링함으로써 형성한다. 상부 전극은 Pt, Ir, Ru, Rh, Re, Os, Pd, SrRuO3으로 이루어지는 군에서 선택한 적어도 1종을 함유하는, 금속 또는 금속 산화물의 단층 또는 복층 구성으로 형성할 수 있다.
도 6E에 나타내는 바와 같이, 하드 마스크를 사용하여 상부 전극(UE), 강유전체막(FD), 하부 전극(LE), 도전성 산소 배리어막(14), 도전성 밀착막(12)을 순차 고온이나 상온의 일괄 에칭으로 패터닝한다. 에칭후, 하드 마스크는 제거한다. 산소를 함유하는 분위기 중, 350℃, 1시간의 어닐링을 행한다. 형성된 강유전체 캐패시터를 덮도록, 산화알루미늄 등의 절연성 수소 확산 방지막(17)을 스퍼터링이나 CVD로 두께 20-100nm 성막한다. 산소를 함유하는 분위기 중, 550℃-650℃에서 손상 회복 어닐링을 행한다. 그 후, 층간 절연막(18)을 형성하고, CMP로 표면을 평탄화한다.
도 6F에 나타내는 바와 같이, 중앙의 W플러그(PL1) 및 강유전체 캐패시터의 상부 전극에 도달하는 접속공을 에칭하고, 접속공을 메우는 W플러그(PL2)를 PL1과 동일한 공정으로 제작한다. 알루미늄이나 알루미늄 합금의 제1 메탈 배선(M1)을 형성하고, 층간 절연막(23)으로 덮는다. 층간 절연막(23)에 접속공을 형성하고, W플러그(PL3)를 매립한다. 동일한 공정을 반복하여, 희망층 수의 다층 배선을 형성 한다.
본 실시예에 의하면, 도전성 플러그를 매립한 절연막 위에 강유전체 캐패시터를 형성하는데, 하지 표면이 고도로 평탄화되어 있으므로, 결정성이 손상되지 않는 하부 전극, 강유전체막을 형성할 수 있다. 하부 전극 아래에 도전성 밀착막, 절연성 수소 확산 방지막을 배치하므로 실시예 1과 동일한 효과를 기대할 수 있다. 하부 전극 아래에 도전성 산소 배리어막을 배치하므로, 강유전체막 형성 공정의 산소가 도전성 플러그에 도달하는 것을 방지할 수 있다.
이상 실시예에 따라 본 발명을 설명했지만, 본 발명은 이들에 제한되는 것은 아니다. 예를 들면, 특별히 명시하지 않은 수치는 예시이며, 다양하게 변경 가능하다. 기타, 각종 변경, 개량, 조합이 가능한 것은 당업자에게 자명할 것이다.

Claims (20)

  1. 반도체 기판과,
    상기 반도체 기판에 형성된 반도체 소자와,
    상기 반도체 소자를 덮으며, 상기 반도체 기판 상방(上方)에 형성된 절연막과,
    상기 절연막 상방에 형성되어, 수소, 수분 차폐능을 갖는 하부 절연성 수소 확산 방지막과,
    상기 절연성 수소 확산 방지막 상방에 Ti 단층으로 형성된 도전성 밀착막과,
    상기 도전성 밀착막 상방에 형성된 하부 전극과, 상기 하부 전극 위에 형성되어, 평면으로 볼 때, 상기 하부 전극에 내포되는 강유전체막과, 상기 강유전체막 위에 형성되어, 평면으로 볼 때, 상기 강유전체막에 내포되는 상부 전극을 갖는 강유전체 캐패시터
    를 갖고, 상기 도전성 밀착막은 상기 강유전체 캐패시터의 하부 전극의 밀착성을 향상시킴과 동시에, 상기 강유전체 캐패시터의 리크 전류를 저감하는 기능을 갖는 반도체 장치.
  2. 제1항에 있어서,
    상기 하부 절연성 수소 확산 방지막은 각각, 산화알루미늄, 질화알루미늄, TiAlN, 산화탄탈, 산화티탄, 산화지르코늄으로 이루어지는 군에서 선택된 적어도 1 종의 막을 포함하는 반도체 장치.
  3. 제2항에 있어서,
    상기 하부 절연성 수소 확산 방지막은 각각, 두께 1∼100nm의 산화알루미늄막으로 형성된 반도체 장치.
  4. 제1항에 있어서,
    상기 강유전체 캐패시터의 윗면, 측면을 덮도록 형성되어, 상기 하부 절연성 수소 확산 방지막과 함께, 상기 강유전체 캐패시터를 포함하는 상부 절연성 수소 확산 방지막을 더 갖는 반도체 장치.
  5. 삭제
  6. 삭제
  7. 제1항에 있어서,
    상기 Ti 단층의 도전성 밀착막 두께는 1∼25nm의 범위에 있는 반도체 장치.
  8. 제1항 내지 제4항 또는 제7항 중 어느 한 항에 있어서,
    상기 강유전체는 PZT, 첨가물을 미량 도핑한 PZT, BLT, SBT, Bi계 층상 화합물 중 어느 것인 반도체 장치.
  9. 제1항 내지 제4항 또는 제7항 중 어느 한 항에 있어서,
    상기 하부 전극은 Pt, Ir, Ru, Rh, Re, Os, Pd, 이들의 산화물, SrRuO3으로 이루어지는 군에서 선택된 적어도 1종의 재료의 막을 포함하는 반도체 장치.
  10. 제1항 내지 제4항 또는 제7항 중 어느 한 항에 있어서,
    상기 강유전체 캐패시터의 하부 전극 저면은 전면(全面)이 상기 도전성 밀착막 및 상기 하부 절연성 수소 확산 방지막으로 덮여지고,
    상기 강유전체 캐패시터를 덮는 층간 절연막과,
    상기 층간 절연막을 관통하여, 각각, 상기 하부 전극, 상기 상부 전극에 도달하는 도전성 플러그
    를 더 갖는 반도체 장치.
  11. 제1항 내지 제4항 또는 제7항 중 어느 한 항에 있어서,
    상기 절연막, 상기 하부 절연성 수소 확산 방지막을 관통하여, 상기 반도체 소자, 상기 도전성 밀착막을 전기적으로 접속하는 하방(下方) 도전성 플러그와,
    상기 도전성 밀착층과 상기 하부 전극 사이에 형성된 도전성 산소 배리어막과,
    상기 강유전체 캐패시터를 덮는 층간 절연막과,
    상기 층간 절연막을 관통하여, 상기 상부 전극에 도달하는 상방 도전성 플러그
    를 더 갖는 반도체 장치.
  12. (a) 반도체 소자를 형성한 반도체 기판 위에, 절연성 산소 배리어막, 층간 절연막을 퇴적하는 공정과,
    (b) 상기 층간 절연막 상방에 절연성 수소 확산 방지막을 형성하는 공정과,
    (c) 상기 절연성 수소 확산 방지막 상방에, Ti 단층막을 스퍼터링하여 도전성 밀착막을 형성하는 공정과,
    (d) 상기 도전성 밀착막 상방에, 하부 전극, 강유전체막, 상부 전극의 적층을 포함하고, 상층은 하층 밖으로 돌출하지 않는 강유전체 캐패시터를 형성하는 공정과,
    (e) 상기 공정 (d) 후, 산소를 함유하는 분위기 중에서 어닐링을 행하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 공정 (b)는 물리적 퇴적법, 화학적 퇴적법으로, 산화알루미늄, 질화알루미늄, TiAlN, 산화탄탈, 산화티탄, 산화지르코늄으로 이루어지는 군에서 선택된 적어도 1종의 막을 형성하는, 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 공정 (b)는 두께 1-100nm의 산화알루미늄막을 형성하는, 반도체 장치의 제조 방법.
  15. 삭제
  16. 삭제
  17. 제12항에 있어서,
    상기 공정 (c)는 기판 온도 10-200℃에서 스퍼터링하는, 반도체 장치의 제조 방법.
  18. 제12항 내지 제14항 또는 제17항 중 어느 한 항에 있어서,
    (f) 상기 공정 (b)와 (c) 사이에, 상기 절연성 수소 확산 방지막, 층간 절연막, 절연성 산소 배리어막을 관통하여, 상기 반도체 소자에 도달하는 도전성 플러그를 형성하는 공정과,
    (g) 상기 공정 (c)와 (d) 사이에, 상기 도전성 밀착막 위에 도전성 산소 배리어막을 형성하는 공정
    을 더 포함하는, 반도체 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 공정 (f)가,
    (f-1) 상기 절연성 수소 확산 방지막, 층간 절연막, 절연성 산소 배리어막을 관통하는 콘택트홀을 에칭하는 공정과,
    (f-2) 상기 콘택트홀을 매립하도록 플러그 재료를 퇴적하는 공정과,
    (f-3) 상기 절연성 수소 확산 방지막을 스토퍼로 하여, 상기 절연성 수소 확산 방지막 위의 상기 플러그 재료를 연마에 의해 제거하는 공정
    을 포함하는, 반도체 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 공정 (f-3)이 저압 화학 기계 연마, 또는 전해 기계 연마인, 반도체 장 치의 제조 방법.
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