TWI753547B - 圖像感測器及其製造方法 - Google Patents

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王文生
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Abstract

一種圖像感測器包括儲存裝置，其中儲存裝置包括記憶體元件、第一介電層及光遮罩元件。記憶體元件包括儲存節點及儲存電晶體閘極，其中儲存電晶體閘極位於儲存節點之上。第一介電層位於儲存電晶體閘極的一部分之上。光遮罩元件位於第一介電層上且包括半導體層。半導體層與記憶體元件電隔離，其中在平面上沿著記憶體元件與光遮罩元件的堆疊方向的垂直投影中，光遮罩元件與儲存電晶體閘極的周界的至少一部分交疊，且堆疊方向垂直於所述平面。

Description

圖像感測器及其製造方法
本揭露實施例是有關於一種圖像感測器及其製造方法。
為了拍攝快速移動的物體，優選為使用具有全域快門(global shutter)的圖像感測器。全域快門常常透過除了光電二極體(photodiode)及讀出電路系統(readout circuitry)以外還在圖像感測器陣列的每一畫素內置放記憶體元件(memory element)來實現。記憶體元件被配置成暫時儲存光生電荷(photo-generated charge)，由此使得圖像感測器陣列的每一列能夠在同一時間開始曝光。
本揭露實施例提供一種圖像感測器包括儲存裝置，其中儲存裝置包括記憶體元件、第一介電層及光遮罩元件。記憶體元件包括儲存節點及儲存電晶體閘極，其中儲存電晶體閘極位於儲存節點之上。第一介電層位於儲存電晶體閘極的一部分之上。光 遮罩元件位於第一介電層上且包括半導體層。半導體層與記憶體元件電隔離，其中在沿著記憶體元件與光遮罩元件的堆疊方向的平面上的垂直投影中，光遮罩元件與儲存電晶體閘極的周界的至少一部分交疊，且堆疊方向法向於(normal to)(或是說是垂直於)所述平面。
本揭露實施例提供一種圖像感測器包括感光裝置、鄰近於感光裝置的儲存裝置以及鄰近於儲存裝置的驅動電路。儲存裝置包括基底、P-N接面、閘極介電層、閘極電極、第一介電層、遮罩層及第二介電層。P-N接面位於基底內。閘極介電層位於基底上及P-N接面之上。閘極電極位於閘極介電層之上。第一介電層具有位於閘極電極上的第一部分及位於基底上的第二部分，其中第一部分連接到第二部分。遮罩層位於閘極電極之上且與閘極電極電隔離。第二介電層位於遮罩層及閘極電極之上，其中在基底上沿著基底與閘極電極的堆疊方向的垂直投影中，遮罩層至少與閘極電極的邊緣交疊。
本揭露實施例提供一種製造圖像感測器的方法，所述的方法包括以下步驟：提供基底；在基底中形成儲存節點；在基底上及在儲存節點之上形成儲存電晶體閘極；在儲存電晶體閘極及基底之上形成第一介電材料；在第一介電材料之上形成半導體材料；對半導體材料進行圖案化以形成具有第一接觸孔的遮罩層，以暴露出位於儲存電晶體閘極頂部的第一介電材料的一部分；對被第一接觸孔暴露出的第一介電材料進行圖案化，以形成具有第 二接觸孔的第一介電層，以暴露出儲存電晶體閘極；在被形成在遮罩層中的第一接觸孔及形成在第一介電層中的第二接觸孔暴露出的儲存電晶體閘極上形成第一矽化物層；以及在遮罩層上形成第二矽化物層。
10:圖像感測器
100:基底
100t、108t、130t、160t、170t、214t、208t、S120M:頂表面
102a、102b:第一摻雜區
104a、104b:第二摻雜區
106、206:閘極介電層
108、208:閘極電極
110、210:間隔件
112、212:閘極結構
114:記憶體節點
120、160、160’:介電層
120M:介電材料
130A、130B、130C、130D:半導體層
130b:底表面
130M:半導體材料
132:中心部分
134:週邊部分
140:矽化物層
140a:第一矽化物層
140b:第二矽化物層
150:蝕刻停止層
162:第一部分
164:第二部分
170:導電接觸件
180:內連結構
182:內連介電層
184:內連導電圖案
214:源極/汲極區
A-A’、B-B’:線
DC:驅動電路
FD:浮動擴散區
LSE:光遮罩元件
ME:記憶體元件
O1、O2、O3、O4、OP、OP1、OP2:開口
OD1、OD2:主動區
PD:感光裝置
Pixout:圖像資料
PR1、PR2:光阻層
PU:畫素單元
R1、R2:區域
RS:列選擇電晶體
RST:重置電晶體
S301、S302、S303、S304、S305、S306、S307、S308、S309、S401、S402、S403、S404、S405、S406、S407、S408、S409、S410、S411:步驟
SD、SD2、SD3、SD4:儲存裝置
SF:源極跟隨器電晶體
SG:儲存閘極電極
SHG:快門閘極電晶體
T130:厚度
TE:電晶體元件
TG1:第一轉移閘極電晶體
TG2:第二轉移閘極電晶體
X、Y、Z:方向
Vaa、Vpix:電壓
Vcc:參考電壓
W110、W130、W210:側壁
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1是示出根據本公開的一些實施例的圖像感測器的示意圖。
圖2是根據本公開的一些實施例的圖像感測器的示意性俯視圖。
圖3到圖12是根據本公開一些實施例的製造圖像感測器的儲存裝置(storage device)及電晶體的方法中的各個階段的示意性剖視圖。
圖13是根據本公開的一些實施例的圖像感測器的畫素單元的儲存裝置的示意性剖視圖。
圖14A及圖14B是根據本公開的一些實施例的半導體結構的圖像感測器的儲存裝置的示意性剖視圖。
圖15A及圖15B是根據本公開的一些實施例的半導體結 構的圖像感測器的儲存裝置的示意性剖視圖。
圖16A及圖16B是根據本公開的一些實施例的半導體結構的圖像感測器的儲存裝置的示意性剖視圖。
圖17是示出根據本公開的一些實施例的圖像感測器的製造方法的流程圖。
圖18是示出根據本公開的一些實施例的圖像感測器的製造方法的流程圖。
以下揭露提供用於實施本揭露的不同特徵的許多不同實施例或實例。以下闡述元件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於...之下(beneath)」、「位於...下方(below)」、「下部的(lower)」、「位於...上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中 所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
圖1是示出根據本公開一些實施例的半導體結構中包括的圖像感測器的示意圖。參考圖1，在一些實施例中，圖像感測器10包括快門閘極電晶體(shutter gate transistor)SHG、感光裝置(photosensitive device)PD、第一轉移閘極電晶體(first transfer gate transistor)TG1、儲存裝置(storage device)SD及驅動電路(driving circuit)DC。圖像感測器10可被稱為互補金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)圖像感測器。例如，圖像感測器10包括全域快門。應注意，圖1所示元件可構成圖像感測器10的一個畫素單元。換句話說，為簡明起見，僅示出一個畫素單元作為代表。應理解，圖像感測器10可包括由多個畫素單元構成的畫素陣列。
在一些實施例中，感光裝置PD是由第一摻雜區102a及第二摻雜區104a所形成的P-N接面(P-N junction)來構成。在一些實施例中，第一摻雜區102a使用n型摻雜劑來摻雜，而第二摻雜區104a使用p型摻雜劑來摻雜。然而，其在本公開中不構成限制。根據用於構造半導體結構的基底的導電類型，第一摻雜區102a及第二摻雜區104a中的摻雜劑可互換。在照射入射光 (incident light)時，感光裝置PD能夠響應於入射光而使圖像電荷(image charge)積聚(accumulate)。例如，感光裝置PD包括光電二極體。應注意，光電二極體僅用作感光裝置PD的示例性說明，且本公開不限於此。可採用其他合適的感光裝置，只要這種裝置能夠在照射入射光時使圖像電荷積聚即可。例如，感光裝置PD可包括具有電荷儲存(charge storage)的記憶體裝置。
在一些實施例中，快門閘極電晶體SHG耦合到感光裝置PD。例如，快門閘極電晶體SHG的源極或汲極耦合到電壓Vaa，以選擇性地耗盡(deplete)在感光裝置PD中積聚的圖像電荷。在一些實施例中，第一轉移閘極電晶體TG1位於感光裝置PD與儲存裝置SD之間。在一些實施例中，第一轉移閘極電晶體TG1能夠控制在感光裝置PD中積聚的圖像電荷向儲存裝置SD的轉移。例如，在圖像感測器10的操作期間，第一轉移閘極電晶體TG1能夠接收轉移訊號，且基於所述轉移訊號來執行在感光裝置PD中積聚的圖像電荷向儲存裝置SD的轉移。
在一些實施例中，儲存裝置SD耦合到第一轉移閘極電晶體TG1及感光裝置PD以接收在感光裝置PD中積聚的圖像電荷並將所接收的圖像電荷儲存在耗盡區(depletion region)中。如圖1所示，儲存裝置SD可鄰近於感光裝置PD。在一些實施例中，儲存裝置SD包括第一摻雜區102b、第二摻雜區104b、及儲存閘極電極SG。在一些實施例中，圖像電荷儲存在第一摻雜區102b、第二摻雜區104b、及位於第二摻雜區104b之下的基底(例如，圖 3所示的基底100)中。儲存裝置SD的第一摻雜區102b與感光裝置PD的第一摻雜區102a可透過同一步驟同時形成。類似地，儲存裝置SD的第二摻雜區104b與感光裝置PD的第二摻雜區104a也可透過同一步驟同時形成。然而，本公開不限於此。在一些替代實施例中，第一摻雜區102a、102b以及第二摻雜區104a、104b可透過不同的步驟分別形成。隨後將結合圖2、圖3到圖12、及圖13更詳細地討論儲存裝置SD的結構。
在一些實施例中，驅動電路DC鄰近於儲存裝置SD設置。驅動電路DC包括第二轉移閘極電晶體TG2、浮動擴散區(floating diffusion)FD、重置電晶體(reset transistor)RST、源極跟隨器電晶體(source follower transistor)SF及列選擇電晶體(row select transistor)RS。在一些實施例中，第二轉移閘極電晶體TG2耦合到儲存裝置SD的輸出。類似於第一轉移閘極電晶體TG1，第二轉移閘極電晶體TG2也提供將在儲存裝置SD中積聚的圖像電荷選擇性地轉移到浮動擴散區FD的功能。在一些實施例中，第二轉移閘極電晶體TG2與儲存閘極電極SG可一起作動以將儲存在儲存裝置SD中的圖像電荷轉移到浮動擴散區FD。例如，可對儲存閘極電極SG及第二轉移閘極電晶體TG2的閘極施加偏壓以產生電場，從而形成用於電荷移動的通道(channel)。在一些實施例中，由於所產生的電場，儲存在第一摻雜區102b、第二摻雜區104b、及位於第二摻雜區104b之下的基底中的電荷被從第一摻雜區102b及第二摻雜區104b拉出，而進入鄰近於儲存裝 置SD的第二轉移閘極電晶體TG2的通道。然後，這些電荷可行進穿過第二轉移閘極電晶體TG2的通道而到達浮動擴散區FD。在一些實施例中，第二轉移閘極電晶體TG2的汲極可用作儲存裝置SD的汲極。
在一些實施例中，浮動擴散區FD被稱為讀出節點(readout node)。浮動擴散區FD是例如至少部分地形成在p阱(p-well)內的輕摻雜n型區。在一些實施例中，浮動擴散區FD可用作儲存圖像電荷的電容器。
如圖1所示，在一些實施例中，重置電晶體RST耦合到浮動擴散區FD及電壓Vpix，以將浮動擴散區FD中的圖像電荷選擇性地重置(reset)。例如，重置電晶體RST可回應於重置訊號而將浮動擴散區FD放電或充電到預設電壓。在一些實施例中，源極跟隨器電晶體SF耦合到浮動擴散區FD及電壓Vaa。例如，源極跟隨器電晶體SF能夠提供高阻抗輸出。源極跟隨器電晶體SF可為對浮動擴散區FD的訊號進行放大以進行讀出操作的放大器電晶體(amplifier transistor)。在一些實施例中，列選擇電晶體RS耦合到源極跟隨器電晶體SF。在一些實施例中，列選擇電晶體RS的另一端耦合到讀出行線(readout column line)(未示出)以選擇性地輸出圖像資料Pixout。
由於驅動電路DC執行讀出功能，因此在一些實施例中，驅動電路DC被稱為讀出電路。此外，圖1所示的圖像感測器10的圖僅為實例，且本公開不限於此。在一些替代實施例中，圖 像感測器10可具有不同的電路設計。舉例來說，可省略第一轉移閘極電晶體TG1。在一些替代實施例中，驅動電路DC中的元件的佈局可根據電路要求而改變。例如，驅動電路DC在圖1中被繪示為四電晶體(four transistor，4T)電路系統。然而，在一些替代實施例中，驅動電路DC可為三電晶體(three transistor，3T)電路系統、五電晶體(five transistor，5T)電路系統、或任何其他合適的電路系統。
然而，本公開不限於此。在某些實施例中，第一轉移閘極電晶體TG1被併入感光裝置PD中，且第二轉移閘極電晶體TG2被併入儲存裝置SD中，使得驅動電路DC是包括重置電晶體RST、源極跟隨器電晶體SF及列選擇電晶體RS的三電晶體(3T)電路系統。
以下將簡要闡述圖像感測器10的操作。為了防止待接收的訊號與先前所接收的訊號混合，首先執行重置程式。在重置程式期間，對重置電晶體RST施加參考電壓Vcc以開啟重置電晶體RST，且將電壓Vpix變為參考電壓Vcc。在一些實施例中，參考電壓Vcc可為3.3V。然後，透過重置電晶體RST及電壓Vpix將浮動擴散區FD的電位拉到參考電壓Vcc。同時，開啟儲存閘極電極SG及第二轉移閘極電晶體TG2，使得高參考電壓Vcc能夠耗盡先前儲存在儲存裝置SD中的電荷，由此將儲存裝置SD重置。在一些實施例中，感光裝置PD與儲存裝置SD一起被耗盡。例如，可將電壓Vaa設定為參考電壓Vcc，且可開啟快門閘極電 晶體SHG以耗盡先前在感光裝置PD中積聚的電荷。應注意，在此階段期間，第一轉移閘極電晶體TG1被關閉。在確保儲存裝置SD被重置且感光裝置PD被耗盡之後，關閉快門閘極電晶體SHG、第一轉移閘極電晶體TG1、及第二轉移閘極電晶體TG2。在照射入射光時，圖像電荷被陷獲(trapped)在感光裝置PD中。為了存取在感光裝置PD中積聚的圖像電荷，開啟第一轉移閘極電晶體TG1及儲存閘極電極SG，使得在感光裝置PD中積聚的圖像電荷被轉移到儲存裝置SD中。為了存取儲存在儲存裝置SD中的圖像電荷，開啟儲存閘極電極SG及第二轉移閘極電晶體TG2，以將圖像電荷從儲存裝置SD的耗盡區轉移到浮動擴散區FD中。隨後，開啟源極跟隨器電晶體SF以對浮動擴散區FD的訊號進行放大從而進行讀出操作，且開啟列選擇電晶體RS以選擇性地輸出圖像資料Pixout。
圖2是根據本公開一些實施例的半導體結構的圖像感測器中包括的畫素單元的一部分的示意性俯視圖，其中為了說明的目的，強調了圖1中所繪示的圖像感測器10的一個畫素單元PU中的某些特徵的佈置。例如，為易於說明，在圖2中示出感光裝置PD、儲存裝置SD及驅動電路DC的定位位置。在一些實施例中，儲存裝置SD及驅動電路DC沿著方向Y彼此相鄰佈置，以促進儲存裝置SD與驅動電路DC的電耦合，並且儲存裝置SD及驅動電路DC沿著方向X與感光裝置PD相鄰佈置，以促進儲存裝置SD與感光裝置PD的電耦合，其中方向X不同於方向Y。方向X 可垂直於方向Y。然而，本公開不限於此。可採用其他合適的佈置，只要在圖像電荷轉移期間，以可接受的圖像電荷損耗實現上述電耦合即可。
圖3到圖12是根據本公開一些實施例的製造圖像感測器中包括的畫素單元的儲存裝置及電晶體的方法中的各個階段的示意性剖視圖，其中圖3到圖12是沿圖2所繪示的線AA’截取的儲存裝置SD及電晶體(例如，電晶體RST、SF或RS)的示意性剖視圖。圖13是根據本公開一些實施例的圖像感測器中包括的畫素單元的儲存裝置的示意性剖視圖，其中圖13是沿著圖2所繪示的線BB’截取的儲存裝置SD的示意性剖視圖。圖17是示出根據本公開一些實施例的半導體結構中包括的圖像感測器的製造方法的流程圖。
參考圖3，在一些實施例中，提供基底100。如圖3所示，例如，基底100被分成幾個區，例如區域R1(例如，圖2的儲存裝置SD中的記憶體元件ME及光遮罩元件(light shielding element)LSE的位置)、區域R2(例如，圖2的驅動電路DC的電晶體RST、SF或RS中的電晶體元件TE的位置)及其他區域(圖3中未示出)(例如，例如圖2的感光裝置PD等感光元件的位置或者第一轉移閘極電晶體TG1或第二轉移閘極電晶體TG2(圖2中未示出)中的電晶體元件的位置)。此外，例如，基底100更包括多個隔離區(未示出)，所述隔離區被形成為隔離多個不同的裝置，例如儲存裝置(例如儲存裝置SD)及電晶體(例如電晶體 RST、SF、RS、TG1或TG2)。隔離區可利用例如矽的局部氧化(local oxidation of silicon，LOCOS)或淺溝渠隔離(shallow trench isolation，STI)等隔離技術來將各個區域電隔離。如果隔離區由STI製成，則STI區可包含氧化矽、氮化矽、氮氧化矽、其他合適的材料或其組合。在一些實例中，填充的溝渠具有多層式結構，例如填充有氮化矽或氧化矽的熱氧化物襯裡層(thermal oxide liner layer)。
在一些實施例中，基底100是半導體基底。例如，基底100可由下列製成：合適的元素半導體，例如結晶矽、金剛石或鍺；合適的化合物半導體，例如砷化鎵、碳化矽、砷化銦或磷化銦；或者合適的合金半導體，例如碳化矽鍺、磷化鎵砷或磷化鎵銦。例如，基底100可為絕緣體上有半導體，例如絕緣體上有矽(silicon on insulator，SOI)或藍寶石上有矽(silicon on sapphire)。
在一些實施例中，基底100是p型基底。然而，本公開不限於此。在一些替代實施例中，n型基底適合作為基底100。例如，基底100更包括其他特徵，例如各種摻雜區、掩埋層和/或磊晶層。基底100可根據設計要求而包括各種摻雜區(例如，p型阱或n型阱)。在一些實施例中，摻雜區使用p型摻雜劑(例如硼或BF2)和/或n型摻雜劑(例如磷或砷)來摻雜。此外，摻雜區可以P阱結構、以N阱結構、以雙阱結構(dual-well structure)或使用凸起結構(raised structure)直接形成在基底100上。
如圖3所示且根據圖17的步驟S301，在區域R1內的 基底100中形成第一摻雜區102b及第二摻雜區104b，以形成記憶體節點(memory node)114。第一摻雜區102b可透過使用第一類型的摻雜劑對基底100進行摻雜來形成，而第二摻雜區104b可透過使用第二類型的摻雜劑在第一摻雜區102b上方對基底100進行摻雜來形成。在一些實施例中，第一類型的摻雜劑不同於第二類型的摻雜劑。例如，當基底100是p型基底時，第一摻雜區102b可使用n型摻雜劑(例如磷或砷)來摻雜，而第二摻雜區104b可使用p型摻雜劑(例如硼或BF2)來摻雜，以在第一摻雜區102b與第二摻雜區104b之間形成P-N接面。類似地，當基底100是n型基底時，第一摻雜區102b可使用p型摻雜劑來摻雜，而第二摻雜區104b可使用n型摻雜劑來摻雜，以在第一摻雜區102b與第二摻雜區104b之間形成P-N接面。在一些實施例中，可透過離子植入製程(ion implantation process)將摻雜劑摻雜到第一摻雜區102b及第二摻雜區104b中。
如上所述，感光裝置PD的第一摻雜區102a及第二摻雜區104a可透過與第一摻雜區102b及第二摻雜區104b的方式相似的方式來形成。因此，儘管未示出，但應理解，感光裝置PD位於基底100內。
繼續圖3且根據圖17的步驟S302，在一些實施例中，分別在區域R1(例如，在記憶體節點114之上)及區域R2內的基底100之上形成閘極結構(gate structure)112及閘極結構212，閘極結構112具有設置在其兩個相對側處的一對間隔件(spacer) 110，閘極結構212具有設置在其兩個相對側處的一對間隔件210。在一些實施例中，閘極結構112包括閘極介電層(gate dielectric layer)106及沿著方向Z堆疊在閘極介電層106上的閘極電極(gate electrode)108，且間隔件110沿著方向X位於閘極結構112的兩個相對側處。在一些實施例中，方向X(及方向Y)不同於方向Z。例如，方向Z垂直於方向X和/或方向Y。類似地，在一些實施例中，閘極結構212包括閘極介電層206及沿著方向Z堆疊在閘極介電層206上的閘極電極208，且間隔件210沿著方向X位於閘極結構212的兩個相對側處。
在一些實施例中，區域R1內的閘極結構112與區域R2內的閘極結構212相似或相同。在一些其他實施例中，閘極結構112中的元件不同於閘極結構212中的元件。在一些實施例中，區域R1內的間隔件110與區域R2內的間隔件210相似或相同。在一些其他實施例中，間隔件110不同於間隔件210。應注意，以下關於間隔件110及閘極結構112的元件闡述的細節也可應用於間隔件210及閘極結構212的元件，且因此省略間隔件210的說明及閘極結構212中的元件的說明。換句話說，例如，閘極結構112及212透過相同的步驟形成，且間隔件110及210透過相同的步驟形成。然而，本公開不限於此；作為另一選擇，閘極結構112及212可在不同的步驟中形成，且間隔件110及210可在不同的步驟中形成。
在一些實施例中，閘極介電層106及閘極電極108以從 底部到頂部的順序(例如，在方向Z上)位於基底100之上。閘極介電層106包含氧化矽、氮化矽、氮氧化矽、高介電常數(high-k)介電材料或其組合。應注意，高介電常數介電材料一般是介電常數大於4的介電材料。高介電常數介電材料包括金屬氧化物。用於高介電常數介電材料的金屬氧化物的實例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、和/或其組合的氧化物。在一些實施例中，閘極介電層106沿著方向Z測量的厚度介於約10埃到30埃範圍內的高介電常數介電層。在一些實施例中，閘極電極108由多晶矽製成。閘極電極108可由未摻雜的多晶矽或摻雜的多晶矽製成。例如，閘極電極108被稱為多晶矽閘極。
閘極介電層106及閘極電極108的形成可透過以下方式來實現：在基底100之上形成介電材料的毯覆層(未示出)；在介電材料毯覆層之上形成多晶矽材料的毯覆層(未示出)；對多晶矽材料毯覆層進行圖案化以形成閘極電極108；以及對介電材料毯覆層進行圖案化以形成閘極介電層106。在一個實施例中，介電材料毯覆層是使用合適的製程但不限於以下者來形成：例如原子層沉積(atomic layer deposition，ALD)、化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、可流動化學氣相沉積(flowable chemical vapor deposition，FCVD)、熱氧化、紫外光-臭氧氧化(UV-ozone oxidation)、或其組合。在一個實施例中，多晶矽材料毯覆層由ALD、CVD或PVD 但不限於這些製程來形成。圖案化製程可包括微影及蝕刻製程，其中所述蝕刻製程可為但不限於乾式蝕刻、濕式蝕刻或其組合。
在一些實施例中，在形成閘極結構112(包括閘極介電層106及閘極電極108)之後，在閘極結構112的兩個相對側(例如，閘極介電層106的側壁及閘極電極108的側壁)處形成間隔件110。間隔件110可由氧化矽、氮化矽、氮氧化矽、碳化矽、氟化物摻雜的矽酸鹽玻璃(fluoride-doped silicate glass，FSG)、低介電常數介電材料或其組合形成。應注意，低介電常數介電材料一般是介電常數低於3.9的介電材料。間隔件110可具有包括一個或多個襯裡層(liner layer)的多層式結構。襯裡層包含介電材料，例如氧化矽、氮化矽和/或其他合適的材料。間隔件110的形成可透過沉積合適的介電材料並非等向性(anisotropically)地蝕刻掉介電材料來實現。
至此，在區域R1內形成的閘極結構112、間隔件110及記憶體節點114一起構成(儲存裝置SD的)記憶體元件ME，其中記憶體節點114位於基底100中，且閘極結構112及間隔件110位於基底100(的頂表面100t)上。例如，記憶體節點114與閘極結構112交疊，且間隔件110圍繞閘極結構112。在一些實施例中，在X-Y平面上沿方向Z的垂直投影中，記憶體節點114的周界(perimeter)被間隔件110的內邊緣圍繞。例如，記憶體節點114的周界在沿方向Z的X-Y平面上的垂直投影中遠離間隔件110的內邊緣。然而，本公開不限於此；且作為另一選擇，記憶體 節點114的周界在沿方向Z的X-Y平面上的垂直投影中可與間隔件110的邊緣實質上對準。在一些實施例中，記憶體元件ME是儲存裝置SD的一部分，其中記憶體節點114被稱為儲存節點，且閘極電極108被稱為儲存閘極電極。在一些實施例中，感光裝置PD(如圖1所示)可充當儲存裝置SD的電荷源(source)，其可向儲存裝置SD中的記憶體元件ME的記憶體節點114提供圖像電荷。
如圖3所示，在一些實施例中，在形成間隔件110、210之後，在基底100中區域R2內的閘極結構212的兩個相對側處形成源極/汲極區(source/drain region)214，以形成電晶體(例如，電晶體RST、SF或RS)的電晶體元件TE。例如，源極/汲極區214形成在閘極介電層206的側壁及閘極電極208的側壁處。在一些實施例中，所述對源極/汲極區214可透過摻雜(doping)製程、磊晶生長(epitaxy growth)製程或其組合來形成。在一些實施例中，源極/汲極區214是透過使用p型摻雜劑或n型摻雜劑對基底100進行摻雜來形成。在一些實施例中，透過離子植入將摻雜劑摻雜到源極/汲極區214中。作為另一選擇，在一些實施例中，透過蝕刻或其他合適的製程來移除基底100的部分，且透過磊晶生長在中空區域中形成摻雜劑。在一些實施例中，磊晶層包含SiGe、SiC或其他合適的材料。在一些實施例中，摻雜製程及磊晶生長製程可以原位(in-situ)方式執行，以形成源極/汲極區214。
至此，在區域R2內形成的閘極結構212、間隔件210 及源極/汲極區214一起構成(電晶體RST、SF或RS的)電晶體元件TE，其中源極/汲極區214位於基底100中，閘極結構212及間隔件210位於基底100(的頂表面100t)上，且通道(未標記)位於基底100中的源極/汲極區214之間與下伏於閘極結構212及間隔件210。例如，源極/汲極區214圍繞間隔件210，且間隔件210圍繞閘極結構212。在一些實施例中，在沿方向Z的X-Y平面上的垂直投影中，閘極結構212被源極/汲極區214及間隔件210圍繞，其中閘極結構212的周界遠離源極/汲極區214的邊緣，且閘極結構212的周界與間隔件210的邊緣實質上對準。在一個實施例中，間隔件210在沿方向Z的X-Y平面上的垂直投影中與源極/汲極區214的至少一部分交疊，其中源極/汲極區214的邊緣遠離間隔件210的邊緣。例如，如圖3所示，間隔件210部分地覆蓋源極/汲極區214的表面214t。然而，本公開不限於此；且作為另一選擇，源極/汲極區214在沿方向Z的X-Y平面上的垂直投影中鄰近於間隔件210，其中源極/汲極區214的邊緣與間隔件210的邊緣實質上對準。電晶體元件TE可被稱為金屬氧化物半導體(metal-oxide-semiconductor，MOS)裝置。在一個實施例中，如果源極/汲極區214中的摻雜劑是p型摻雜劑，則電晶體元件TE是PMOS裝置。在替代實施例中，如果源極/汲極區214中的摻雜劑是n型摻雜劑，則電晶體元件TE是NMOS裝置。在一些實施例中，電晶體元件TE是用作位於圖1所繪示的驅動電路DC中的邏輯電晶體(例如重置電晶體RST、源極跟隨器電晶體SF及列選 擇電晶體RS)的電晶體的一部分。
在一些實施例中，源極/汲極區214中的摻雜劑的類型與第一摻雜區102b中的摻雜劑的類型相同。然而，本公開不限於此。在一些替代實施例中，源極/汲極區214中的摻雜劑的類型與第二摻雜區104b中的摻雜劑的類型相同。
參考圖4且根據圖17的步驟S303，在一些實施例中，在基底100之上形成覆蓋記憶體元件ME及電晶體元件TE的介電材料120M及半導體材料130M。在一些實施例中，介電材料120M及半導體材料130M以毯覆層的方式按照從底部到頂部的順序(例如，在方向Z上)個別位於基底100之上。介電材料120M包括透過沉積或其他合適的方法形成的氧化矽。所述沉積可包括CVD(例如，高密度電漿CVD(high density plasma CVD，HDPCVD)或次大氣壓CVD(sub-atmospheric CVD，SACVD))或分子層沉積(molecular layer deposition，MLD)。作為另一選擇，介電材料120M的材料可包括氮化矽、氮氧化矽、高介電常數介電材料等；本公開不限於此。在一些實施例中，介電材料120M共形地形成在記憶體元件ME、電晶體元件TE及從記憶體元件ME、電晶體元件TE暴露出的基底100之上，其中閘極電極108的頂表面108t、間隔件110的側壁W110、閘極電極208的頂表面208t、間隔件210的側壁W210、源極/汲極區214的頂表面214t及從其暴露出的基底100的頂表面100t被介電材料120M覆蓋。在一個實施例中，在沿方向Z測量時，介電材料120M的厚度近似地介於250 埃到350埃的範圍內。
在一些實施例中，半導體材料130M由多晶矽或多晶鍺製成。半導體材料130M可由未摻雜的多晶矽或摻雜的多晶矽或者未摻雜的多晶鍺或摻雜的多晶鍺製成。例如，半導體材料130M是透過沉積(例如，CVD)或其他合適的方法形成的多晶矽層。在一些實施例中，半導體材料130M共形地形成在介電材料120M之上，其中在沿方向Z(例如，從半導體材料130M的底表面130b到半導體材料130M的頂表面130t的最短距離)測量時，半導體材料130M的厚度T130近似地介於200埃到500埃的範圍內。
參考圖5且根據圖17的步驟S304，在一些實施例中，對半導體材料130M進行圖案化以在記憶體元件ME之上(例如，在閘極結構112及間隔件110之上)形成半導體層130A。在一些實施例中，如圖5所示，半導體層130A的至少一部分沿著方向Z上覆在間隔件110及閘極結構112的邊緣之上並與之交疊，其中開口(opening)(或稱為“凹部(recess)”或“溝渠(trench)”)OP1的定位位置對應於閘極結構112的定位位置。在一些實施例中，形成在半導體層130A中的開口OP1暴露出位於閘極結構112之上的介電材料120M的一部分。例如，位於區域R1內的介電材料120M的頂表面S120M被半導體層130A部分地暴露出。在一些實施例中，如圖5所示，區域R2沒有半導體層130A。例如，位於區域R2內的介電材料120M的頂表面S120M被半導體層130A完全暴露出。
在一些實施例中，圖案化製程可包括微影製程及蝕刻製程。半導體層130A的形成可包括：形成光阻層PR1，光阻層PR1覆蓋區域R1內(例如，位於記憶體元件ME之上)的半導體材料130M的一部分而不覆蓋區域R2內的半導體材料130M，且透過蝕刻來移除未被光阻層PR1覆蓋的半導體材料130M(在兩個區域R1及R2內)；並且從而在記憶體元件ME之上形成具有開口OP1的半導體層130A。在一些實施例中，光阻層PR1的材料例如包括適用於圖案化製程的正型抗蝕劑材料或負型抗蝕劑材料，所述圖案化製程為例如利用罩幕的微影製程或無罩幕微影製程(例如，電子束(electron-beam，e-beam)寫入或離子束(ion-beam)寫入)。在一些實施例中，在形成半導體層130A之後，移除光阻層PR1。在一個實施例中，光阻層PR1透過可接受的灰化(ashing)製程和/或光阻剝落(photoresist stripping)製程(例如使用氧電漿等)來移除。本公開不限於此。在一些實施例中，半導體層130A提供將先前形成的元件(例如，記憶體元件ME)自入射光遮罩開的作用，其中半導體層130A被稱為記憶體元件ME的光遮罩元件LSE的遮罩層。在一些實施例中，光遮罩元件LSE與記憶體元件ME電隔離。
參考圖6，在一些實施例中，對介電材料120M進行圖案化以在閘極結構112及間隔件110之上形成介電層120，其仲介電層120具有暴露出閘極結構112的一部分(例如，閘極電極108的頂表面108t)的開口(或稱為“凹部”或“溝渠”)OP2。在一 些實施例中，在X-Y平面上，開口OP2的定位位置落在開口OP1的定位位置內，且半導體層130A的定位位置落在介電層120的定位位置內。例如，閘極電極108被形成在介電層120中的開口OP2部分地暴露出，且介電層120及被介電層120部分地暴露出的閘極電極108被形成在半導體層130A中的開口OP1暴露出。在一些實施例中，開口OP1與開口OP2在空間上連通。例如，開口OP1與開口OP2一起被稱為開口OP。如圖6所示，在一些實施例中，在區域R1內，基底100及記憶體元件ME被介電層120部分地暴露出，且介電層120被半導體層130A部分地暴露出。在一些實施例中，電晶體元件TE沒有介電層120。例如，電晶體元件TE及被電晶體元件TE暴露出的基底100被介電層120及半導體層130A完全暴露出。
介電層120的形成可包括：形成光阻層PR2，光阻層PR2覆蓋區域R1內的介電材料120M(有半導體層130A上覆在其上)的一部分而不覆蓋區域R2內的介電材料120M，且透過蝕刻來移除未被光阻層PR2覆蓋的介電材料120M(在區域R1及R2內)；並且從而在記憶體元件ME之上形成具有開口OP2的介電層120。光阻層PR2的材料可與光阻層PR1的材料相似或相同，且因此省略光阻層PR2的材料的說明。在蝕刻製程期間，半導體層130A的側壁W130及頂表面130t被光阻層PR2覆蓋，以避免半導體層130A的任何不期望的移除。在一些實施例中，在形成介電層120之後，移除光阻層PR2。
參考圖7且根據圖17的步驟S305，在一些實施例中，形成矽化物層silicide layer)140以覆蓋半導體層130A的被暴露的表面(例如，頂表面130t及側壁W130)、閘極電極108的被暴露的表面(例如，頂表面108t)、閘極電極208的被暴露的表面(例如，頂表面208t)及源極/汲極區214的被暴露的表面(例如，頂表面214t)。在一些實施例中，矽化物層140共形地形成為對應於半導體層130A、閘極電極108、208及源極/汲極區214的輪廓。在一些實施例中，由於矽化物層140與後來形成的元件(例如，金屬接觸件)之間的電阻較低，矽化物層140提供先前形成的元件(例如，半導體層130A、被暴露的閘極電極108、208及被暴露的源極/汲極區214)與所述後來形成的元件之間提供更好的導電的作用。矽化物層140的材料包括例如矽化鈷、矽化鎳、矽化鈦或矽化鎢。矽化物層140可由矽化物材料形成，且可透過例如PVD、CVD及ALD等沉積形成。然而，本公開不限於此。
在一些實施例中，如圖7所示，矽化物層140包繞半導體層130A，其中半導體層130A及包繞半導體層130A的矽化物層140一起被稱為儲存裝置SD中的記憶體元件ME的光遮罩元件LSE。光遮罩元件LSE可在沿著方向Z的X-Y平面上的垂直投影中與記憶體元件ME的周界交疊。在一些實施例中，由於儲存裝置SD的光遮罩元件LSE，當感光裝置PD(如圖1所示)向儲存裝置SD中的記憶體元件ME的記憶體節點114提供圖像電荷時，光遮罩元件LSE(例如，包括半導體層130A及矽化物層140)會 將記憶體元件ME自入射光遮罩開。如此，半導體層130A不與儲存裝置SD內的其他導電元件電連接。例如，光遮罩元件LSE(例如，半導體層130A)可被接地(grounded)。
在一些實施例中，介電層120位於光遮罩元件LSE(例如，半導體層130A及矽化物層140)與記憶體元件ME(例如，閘極結構112及間隔件110)之間以及半導體層130A與基底100之間。應注意，閘極電極108與半導體層130A之間的充分隔離(sufficient isolation)對於確保儲存裝置SD的可靠性至關重要。例如，當閘極電極108與半導體層130A之間的最小距離足夠小時，儲存裝置SD的擊穿電壓(breakdown voltage，Vbd)將急劇降低，從而導致在可靠性測試期間Vbd拖尾(tailing)的現象。換句話說，當閘極電極108與半導體層130A之間不存在充分隔離時，儲存裝置SD的裝置壽命將會縮短。由於(記憶體元件ME的)閘極電極108與(光遮罩元件LSE的)半導體層130A之間的介電層120(具有上述特定厚度範圍)，可提供閘極電極108與半導體層130A之間的充分隔離，從而確保儲存裝置SD的更長壽命。
作為另一選擇，矽化物層140可透過以下步驟形成：形成金屬導電材料(未示出)，以與被暴露的半導體層130A、被暴露的閘極電極108、208及被暴露的源極/汲極區214接觸；對金屬導電材料執行熱處理，使得覆蓋(接觸)被暴露的半導體層130A、被暴露的閘極電極108、208及被暴露的源極/汲極區214的金屬導電層的部分與被暴露的半導體層130A、被暴露的閘極電極108、 208及被暴露的源極/汲極區214反應，以形成金屬矽化物層(例如，矽化物層140)；以及移除其餘未反應的金屬導電層。熱處理可包括例如氬(Ar)快速熱退火、氫氣(H2)爐熱退火等。
參考圖8，在一些實施例中，在圖7所繪示的結構之上形成蝕刻停止層150。具體來說，蝕刻停止層150被形成為上覆在儲存裝置SD(包括記憶體元件ME)及電晶體元件TE之上，如圖8所示。蝕刻停止層150可被稱為接觸蝕刻停止層(contact etch stop layer，CESL)。蝕刻停止層150包含例如氮化矽、碳摻雜的氮化矽或其組合。在一些實施例中，蝕刻停止層150例如透過使用例如CVD、HDPCVD、SACVD、MLD或其他合適的方法等製程來沉積。在一些實施例中，在形成蝕刻停止層150之前，在基底100之上進一步形成緩衝層(未示出)。在實施例中，緩衝層是氧化物，例如氧化矽；然而，本公開不限於此，可利用其他組合物。在一些實施例中，緩衝層透過例如CVD、HDPCVD、SACVD、MLD或其他合適的方法等製程來沉積。
參考圖9且根據圖17的步驟S306，在一些實施例中，在覆蓋儲存裝置SD(包括記憶體元件ME)及電晶體元件TE的蝕刻停止層150之上形成介電層160。在一些實施例中，介電層160以共形方式形成。在一些實施例中，介電層160被稱為層間介電層(interlayer dielectric layer，ILD)。介電層160可包含氧化矽、氮化矽、氮氧化矽、碳氮化矽、碳化氧氮化矽、旋塗玻璃(spin-on glass，SOG)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼磷 矽酸鹽玻璃(borophosphosilicate glass，BPSG)、FSG、碳摻雜的氧化矽(例如SiCOH)、聚醯亞胺和/或其組合。在一些替代實施例中，介電層160可包含低介電常數介電材料。低介電常數介電材料的實例包括黑金剛石(BLACK DIAMOND)®(加州聖克拉拉市的應用材料公司(Applied Materials of Santa Clara,Calif.))、幹凝膠、氣凝膠、非晶氟化碳、聚對二甲苯(Parylene)、雙苯並環丁烯(bis-benzocyclobutene，BCB)、福賴爾(Flare)、SILK®(密西根州米德蘭市道化學品公司(Dow Chemical,Midland,Mich.))、氫倍半矽氧烷(hydrogen silsesquioxane，HSQ)或氟化氧化矽(SiOF)和/或其組合。應理解，介電層160可包含一種或多種介電材料。在一些實施例中，介電層160透過FCVD、CVD、HDPCVD、SACVD、旋塗、濺鍍或其他合適的方法被形成為合適的厚度。
在一些實施例中，將介電層160平坦化以獲得具有高度共面性的頂表面160t，從而便於後續的製程步驟。平坦化製程可包括研磨製程、化學機械拋光(chemical mechanical polishing，CMP)製程、蝕刻製程或其他合適的製程或其組合。
參考圖10且根據圖17的步驟S307，在一些實施例中，對介電層160及蝕刻停止層150進行圖案化以形成多個開口(或被稱為“凹部”或“溝渠”)，例如開口O1到開口O4。在一些實施例中，開口O1、O2、O3及O4穿透介電層160及蝕刻停止層150，其中開口O1、O2、O3及O4分別暴露出上覆在閘極電極108、 半導體層130A、閘極電極208及源極/汲極區214中的至少一者之上的矽化物層140，以用於將來的電連接。在一些實施例中，圖案化製程可包括微影製程及蝕刻製程。
參考圖11且根據圖17的步驟S308，在一些實施例中，形成多個導電接觸件(conductive contact)170以填充到開口O1到O4中。在一些實施例中，導電接觸件170可透過以下方式形成。首先，在介電層160之上沉積導電材料(未示出)，且將導電材料填充到開口O1到O4中。隨後，移除位於開口O1到O4外部的導電材料的部分，以獲得導電接觸件170。在一些實施例中，導電材料可透過CMP製程、蝕刻製程或其他合適的製程來移除。如圖11所示，例如，導電接觸件170的頂表面170t與介電層160的頂表面160t實質上齊平且實質上共面。導電接觸件170可被稱為儲存裝置SD的記憶體元件ME及光遮罩元件LSE以及電晶體元件TE的金屬接觸件。例如，在區域R1內，在開口O1中形成的導電接觸件170透過矽化物層140電耦合到記憶體元件ME的閘極結構112，且在開口O2中形成的導電接觸件170透過矽化物層140電耦合到半導體層130A。類似地，例如，在區域R2內，在開口O3中形成的導電接觸件170透過矽化物層140電耦合到電晶體元件TE的閘極結構212，且在開口O4中形成的導電接觸件170透過矽化物層140電耦合到源極/汲極區214中的至少一者。
參考圖12且根據圖17的步驟S309，在一些實施例中，在介電層160及導電接觸件170之上形成內連結構180。在此階段 期間，儲存裝置SD及電晶體(例如，電晶體RST、SF或RS)實質上完成。類似地，感光裝置PD與儲存裝置SD之間的第一轉移閘極電晶體TG1及儲存裝置SD與驅動電路DC之間的第二轉移閘極電晶體TG2的形成可以與區域R2中的電晶體(例如，電晶體RST、SF或RS)的形成相似或相同的方式形成，且因此為簡潔起見，省略第一轉移閘極電晶體TG1及第二轉移閘極電晶體TG2的形成。
內連結構180包括內連介電層182及至少部分地嵌入內連介電層182中的多個內連導電圖案184。在一些實施例中，內連介電層182的材料包括聚醯亞胺、環氧樹脂、丙烯酸樹脂、酚醛樹脂、BCB、聚苯並惡唑(polybenzoxazole，PBO)或任何其他合適的聚合物系介電材料。內連介電層182例如可透過例如旋塗、CVD、PECVD等合適的製作技術來形成。內連導電圖案184可透過以下方式形成。首先，對內連介電層182進行圖案化以透過微影製程及蝕刻製程形成多個開口(或被稱為“凹部”或“溝渠”)。此後，在內連介電層182之上形成內連導電圖案184，且將內連導電圖案184形成為延伸到內連介電層182的開口中。內連導電圖案184可透過例如電鍍、沉積和/或微影及蝕刻來形成。在一些實施例中，內連導電圖案184的材料包括鋁、鈦、銅、鎳、鎢和/或其合金。
在一些實施例中，如圖12所示，形成在開口O1中的導電接觸件170與位於閘極電極108上的矽化物層140及內連導電 圖案184兩者接觸，以提供閘極電極108與內連導電圖案184之間的電連接，且形成在開口O2中的導電接觸件170與位於半導體層130A上的矽化物層140及內連導電圖案184兩者接觸，以提供半導體層130A與內連導電圖案184之間的電連接。類似地，例如，形成在開口O3中的導電接觸件170與位於閘極電極208上的矽化物層140及內連導電圖案184兩者接觸，以提供閘極電極208與內連導電圖案184之間的電連接，且形成在開口O4中的導電接觸件170與位於源極/汲極區214中的所述至少一者上的矽化物層140及內連導電圖案184兩者接觸，以提供源極/汲極區214中的所述至少一者與內連導電圖案184之間的電連接。
儘管圖12示出內連結構180的一個層，但本公開不限於此。在一些替代實施例中，內連結構180可為多層式結構。例如，內連結構180可包括依序堆疊在彼此上的多個內連介電層182及夾置在內連介電層182之間/嵌入內連介電層182中的多個內連導電圖案184。
圖13是沿著圖2中的線B-B’的區域R1(用於儲存裝置SD)的示意性剖視圖。參考圖2，光遮罩元件LSE位於區域R1(用於儲存裝置SD)中，且不位於例如區域R2(用於驅動電路DC)等其餘區域中。例如，在一些實施例中，從俯視圖(例如，X-Y平面)來看，半導體層130A圍繞區域R1中的導電接觸件170，而半導體層130A在區域R2中沒有圍繞導電接觸件170。
同時參考圖2、圖12及圖13，例如，從俯視圖來看， 半導體層130A實質上覆蓋儲存裝置SD的閘極電極108及主動區OD1，且暴露出電晶體(例如，驅動電路DC中的電晶體RST、SF或RS)的閘極電極208及主動區OD2。在一些實施例中，主動區OD1可為執行儲存裝置SD的儲存功能的區域，且主動區OD2可為執行驅動電路DC的邏輯處理功能的區域。例如，儲存裝置SD的主動區OD1可至少包括具有第一摻雜區102b、第二摻雜區104b及閘極電極108的記憶體元件ME，而電晶體(例如，驅動電路DC中的電晶體RST、SF或RS)的主動區OD2可至少包括具有源極/汲極區214及閘極電極208的電晶體元件TE。如上所述，由於儲存裝置SD被用來儲存從感光裝置PD接收的圖像電荷，因此儲存裝置SD的主動區OD1優選為不受入射光照射，以避免損壞所儲存的圖像電荷。透過採用覆蓋儲存裝置SD的主動區OD1的光遮罩元件LSE(例如，半導體層130A)，儲存裝置SD的主動區OD1可被自入射光遮罩開。如此，可充分防止損壞儲存在儲存裝置SD中的圖像電荷，從而提供用於讀出的準確的圖像資料。由於半導體層130A提供將儲存裝置SD的主動區OD1自入射光遮罩開的作用，因此在一些實施例中，半導體層130A可透過形成在開口O2中的導電接觸件170及矽化物層140被電接地(electrically grounded)。
在一些實施例中，如圖2、圖12及圖13所示，對於光遮罩元件LSE，半導體層130A包括中心部分132及圍繞中心部分132的週邊部分134，其中半導體層130A的厚度T130是恒定的。 在一些實施例中，從俯視圖(例如，X-Y平面)來看，週邊部分134的定位位置相對於閘極結構112的定位位置偏移(offset)。在方向Z上的X-Y平面上，中心部分132的投影可與閘極結構112的投影部分地交疊。例如，中心部分132包括具有開口OP1的板結構(plate structure)，其中開口OP1與閘極結構112的一部分交疊，所述板結構以共形方式(對應於記憶體元件ME的幾何形狀)在基底100上與在閘極結構112之上延伸，且週邊部分134在基底100上與在閘極結構112旁邊延伸。然而，本公開不限於此。
在替代實施例中，在光遮罩元件LSE中，半導體層130A可被半導體層130B代替，參見圖14A及圖14B中繪示的儲存裝置SD2。類似於如上所述的圖12及圖13，圖14A是沿著圖2中的線A-A’的區域R1(用於儲存裝置SD2)的示意性剖視圖，而圖14B是沿著圖2中的線B-B’的區域R1(用於儲存裝置SD2)的示意性剖視圖。與先前所述的元件相似或實質上相同的元件將使用相同的參考編號，且相同元件的某些細節或說明在此處可不再重複。在一些實施例中，與圖12及圖13所繪示的半導體層130A相比，不同之處在於，半導體層130B不包括週邊部分134。例如，如圖14A及圖14B所示，半導體層130B僅包括中心部分132，其中半導體層130B的厚度T130是恒定的。
在其他替代實施例中，在光遮罩元件LSE中，半導體層130A可被半導體層130C代替，參見圖15A及圖15B中繪示的儲存裝置SD3。類似於如上所述的圖12及圖13，圖15A是沿著圖2 中的線A-A’的區域R1(用於儲存裝置SD3)的示意性剖視圖，而圖15B是沿著圖2中的線B-B’的區域R1(用於儲存裝置SD3)的示意性剖視圖。與先前所述的元件相似或實質上相同的元件將使用相同的參考編號，且相同元件的某些細節或說明在此處可不再重複。在一些實施例中，與半導體層130A相比，不同之處在於，半導體層130C的厚度T130是非恒定的。例如，如圖15A及圖15B所示，半導體層130C的頂表面130t實質上平行於基底100的頂表面100t，其中半導體層130C的厚度T130沿著從中心部分132朝向週邊部分134的方向(例如，從開口OP1的邊緣朝向週邊部分134的外周界的徑向方向(radial direction))增加。
在又一些的替代實施例中，在光遮罩元件LSE中，半導體層130A可被半導體層130D代替，參見圖16A及圖16B中繪示的儲存裝置SD4。類似於如上所述的圖12及圖13，圖16A是沿著圖2中的線A-A’的區域R1(用於儲存裝置SD4)的示意性剖視圖，而圖16B是沿著圖2中的線B-B’的區域R1(用於儲存裝置SD4)的示意性剖視圖。與先前所述的元件相似或實質上相同的元件將使用相同的參考編號，且相同元件的某些細節或說明在此處可不再重複。在一些實施例中，儲存裝置SD4採用介電層160’來取代介電層160，其仲介電層160’包括第一部分162及沿著方向Z堆疊在第一部分162上的第二部分164。
如圖16A及圖16B所示，記憶體節點114(包括第一摻雜區102b及第二摻雜區104b)位於基底100中，閘極結構112及 間隔件110位於基底100上及記憶體節點114之上以形成記憶體元件ME，介電層120位於記憶體元件ME之上並部分地暴露出閘極電極108的一部分，矽化物層140a位於被介電層120的開口OP2暴露出的閘極電極108的部分上，介電層160’的第一部分162位於記憶體元件ME之上，光遮罩元件LSE(包括半導體層130D及設置在其上的矽化物層140b)位於第一部分162之上，介電層160’的第二部分164位於光遮罩元件LSE之上，導電接觸件170位於介電層160’中，以電耦合到記憶體元件ME及光遮罩元件LSE，並且內連結構180位於介電層160’上，並電連接到導電接觸件170。例如，導電接觸件170中的一者位於穿透介電層160’的第一部分162及第二部分164的開口O1中，以透過與矽化物層140a接觸而電耦合到記憶體元件ME。對於另一實例，導電接觸件170中的一者位於穿透介電層160’的第二部分164的開口O2中，以透過與矽化物層140b接觸而電耦合到光遮罩元件LSE。矽化物層140b可與半導體層130D的頂表面130t接觸。矽化物層140b可進一步與半導體層130D的側壁W130接觸。
在一些實施例中，在圖16A及圖16B中，介電層120、蝕刻停止層150及介電層160’的第一部分162位於半導體層130D與閘極電極108之間，無疑地可提供光遮罩元件LSE(例如，半導體層130D)與記憶體元件ME(例如，閘極電極108)之間的充分隔離，從而確保儲存裝置SD4的更長壽命。在一些實施例中，在光遮罩元件LSE中，半導體層130D包括中心部分132及圍繞 中心部分132的週邊部分134，其中半導體層130D的厚度T130是恒定的。在一些實施例中，從俯視圖(例如，X-Y平面)來看，週邊部分134的定位位置相對於閘極結構112的定位位置偏移。在沿著方向Z的X-Y平面上的垂直投影中，中心部分132可與閘極結構112部分地交疊。例如，中心部分132包括具有開口(未標記)的板結構，其中所述開口與開口O1、閘極結構112的一部分交疊，所述板結構以非共形方式(對應於記憶體元件ME的幾何形狀)在基底100上與在閘極結構112之上延伸，且週邊部分134在基底100上與在閘極結構112旁邊延伸。然而，本公開不限於此。換句話說，半導體層130D的板結構是平的(flat)及平坦的(planar)。
第一矽化物層140a及第二矽化物層140b的形成及材料與圖7中闡述的矽化物層140的形成及材料相似或實質上相同，且介電層160’的第一部分162及第二部分164的形成及材料與圖9中闡述的介電層160的形成及材料相似或實質上相同，且因此為簡潔起見，此處不再重複。
在一個實施例中，儲存裝置SD4可透過圖18的方法製造。應理解，在圖18的方法的所示動作之前、期間及之後，可發生其他處理，以完成儲存裝置SD4的形成。圖18的方法至少包括步驟S401到步驟S411。例如，圖18所示的方法開始於步驟S401，其在基底中形成儲存節點；步驟S402，其在儲存節點之上形成閘極結構；步驟S403，其在閘極結構之上形成第一矽化物層；步驟 S404，其形成層間介電(ILD)層的第一部分；步驟S405，其在ILD層的第一部分之上形成半導體材料；步驟S406，其對半導體材料進行圖案化以在閘極結構之上形成半導體層；步驟S407，其在半導體層之上形成第二矽化物層；步驟S408，其形成ILD層的第二部分；步驟S409，其在ILD層的第一部分和/或第二部分中形成多個開口，以暴露出位於閘極結構之上的第一矽化物層及位於半導體層之上的第二矽化物層；步驟S410，其在開口中形成多個金屬接觸件，以與半導體層及閘極結構電耦合；以及步驟S411，其在ILD層之上形成內連線，所述內連線電耦合到金屬接觸件。
根據一些實施例，一種圖像感測器包括儲存裝置，其中儲存裝置包括記憶體元件、第一介電層及光遮罩元件。記憶體元件包括儲存節點及儲存電晶體閘極，其中儲存電晶體閘極位於儲存節點之上。第一介電層位於儲存電晶體閘極的一部分之上。光遮罩元件位於第一介電層上且包括半導體層。半導體層與記憶體元件電隔離，其中在沿著記憶體元件與光遮罩元件的堆疊方向的平面上的垂直投影中，光遮罩元件與儲存電晶體閘極的周界的至少一部分交疊，且堆疊方向法向於(normal to)(或是說是垂直於)所述平面。
在一些實施例中，在所述的圖像感測器中，所述儲存節點包括P-N接面。在一些實施例中，在所述的圖像感測器中，其中所述記憶體元件還包括：第一金屬矽化物層，位於被所述第一介電層顯露出的所述儲存電晶體閘極之上且電耦合到被所述第一 介電層顯露出的所述儲存電晶體閘極，其中所述儲存電晶體閘極包括：閘極電極，所述閘極電極的一部分被形成在所述第一介電層中的第一凹部顯露出來；以及閘極介電層，位於所述儲存節點與所述閘極電極之間，其中所述第一金屬矽化物層與被形成在所述第一介電層中的所述第一凹部暴露出的所述閘極電極的所述部分接觸。在一些實施例中，在所述的圖像感測器中，所述光遮罩元件還包括：第二金屬矽化物層，位於所述半導體層之上且與所述半導體層接觸。在一些實施例中，在所述的圖像感測器中，所述儲存裝置還包括基底，所述儲存節點位於所述基底中，且所述儲存電晶體閘極位於所述基底上，其中所述第一介電層包括：第一介電部分，在所述儲存電晶體閘極之上延伸；以及第二介電部分，在所述基底之上且在所述儲存電晶體閘極的旁邊延伸，並且所述第一介電部分與所述第二介電部分彼此連接，且其中所述光遮罩元件包括：第一遮罩部分，位於所述第一介電部分上。在一些實施例中，在所述的圖像感測器中，其中所述儲存裝置還包括：第二介電層，位於所述光遮罩元件與所述記憶體元件之間，且位於所述第一介電層與所述光遮罩元件之間。在一些實施例中，在所述的圖像感測器中，所述光遮罩元件還包括：第二遮罩部分，位於所述第二介電部分之上，且所述第一介電部分與所述第二介電部分彼此連接。在一些實施例中，在所述的圖像感測器中，所述光遮罩元件的厚度是非恒定的。在一些實施例中，在所述的圖像感測器中，所述儲存裝置還包括：第二介電層，位於所述光遮 罩元件與所述記憶體元件之間，且位於所述第一介電層與所述光遮罩元件之間。在一些實施例中，在所述的圖像感測器中，所述光遮罩元件被配置成電接地。
根據一些實施例，一種圖像感測器包括感光裝置、鄰近於感光裝置的儲存裝置以及鄰近於儲存裝置的驅動電路。儲存裝置包括基底、P-N接面、閘極介電層、閘極電極、第一介電層、遮罩層及第二介電層。P-N接面位於基底內。閘極介電層位於基底上及P-N接面之上。閘極電極位於閘極介電層之上。第一介電層具有位於閘極電極上的第一部分及位於基底上的第二部分，其中第一部分連接到第二部分。遮罩層位於閘極電極之上且與閘極電極電隔離。第二介電層位於遮罩層及閘極電極之上，其中在基底上沿著基底與閘極電極的堆疊方向的垂直投影中，遮罩層至少與閘極電極的邊緣交疊。
在一些實施例中，在所述的圖像感測器中，所述儲存裝置還包括：第一金屬接觸件，位於所述第二介電層中且將所述遮罩層電接地；第二金屬接觸件，位於所述第二介電層中且電耦合到所述閘極電極，所述第二金屬接觸件穿透所述第二介電層且穿過形成在所述遮罩層中的第一凹部及形成在所述第一介電層中的第二凹部；以及內連線，位於所述第二介電層上且電耦合到所述第一金屬接觸件及所述第二金屬接觸件。在一些實施例中，在所述的圖像感測器中，在所述基底上沿著所述堆疊方向的所述垂直投影中，形成在所述遮罩層中的所述第一凹部及形成在所述第一 介電層中的所述第二凹部與所述閘極電極交疊。在一些實施例中，在所述的圖像感測器中，在所述基底上沿著所述堆疊方向的所述垂直投影中，形成在所述遮罩層中的所述第一凹部的周界相對于形成在所述第一介電層中的所述第二凹部的周界偏移。在一些實施例中，在所述的圖像感測器中，所述遮罩層包括：第一板結構，具有第一遮罩部分及第二遮罩部分，所述第一遮罩部分中形成有凹部，所述第二遮罩部分連接到所述第一遮罩部分且圍繞所述第一遮罩部分，其中所述第一遮罩部分在所述第一介電層的所述第一部分上延伸，所述凹部位於所述閘極電極的頂部，且所述第二遮罩部分在所述第一介電層的所述第二部分上延伸；或者第二板結構，具有第三遮罩部分，所述第三遮罩部分中形成有凹部，其中所述第三遮罩部分在所述第一介電層的所述第一部分上延伸，且所述凹部位於所述閘極電極的頂部。
根據一些實施例，一種製造圖像感測器的方法包括以下步驟：提供基底；在基底中形成儲存節點；在基底上及在儲存節點之上形成儲存電晶體閘極；在儲存電晶體閘極及基底之上形成第一介電材料；在第一介電材料之上形成半導體材料；對半導體材料進行圖案化以形成具有第一接觸孔的遮罩層，以暴露出位於儲存電晶體閘極頂部的第一介電材料的一部分；對被第一接觸孔暴露出的第一介電材料進行圖案化，以形成具有第二接觸孔的第一介電層，以暴露出儲存電晶體閘極；在被形成在遮罩層中的第一接觸孔及形成在第一介電層中的第二接觸孔暴露出的儲存電晶 體閘極上形成第一矽化物層；以及在遮罩層上形成第二矽化物層。
在一些實施例中，在所述的製造圖像感測器的方法中，所述第一矽化物層與所述第二矽化物層在同一步驟中形成。在一些實施例中，所述的製造圖像感測器的方法還包括：在所述第一矽化物層及所述第二矽化物層之上全域地沉積蝕刻停止層；在所述蝕刻停止層之上沉積第二介電層；在穿透所述蝕刻停止層及所述第二介電層的第一開口中形成第一導電接觸件，以透過所述第一矽化物層電耦合到所述儲存電晶體閘極；在穿過所述蝕刻停止層及所述第二介電層的第二開口中形成第二導電接觸件，以透過所述第二矽化物層電耦合到所述遮罩層；以及形成電耦合到所述第一導電接觸件及所述第二導電接觸件的內連線。在一些實施例中，在所述的製造圖像感測器的方法中，在所述基底中形成所述儲存節點還包括在遠離所述儲存節點的所述基底中形成感光節點。在一些實施例中，在所述的製造圖像感測器的方法中，在所述基底上及在所述儲存節點之上形成所述儲存電晶體閘極還包括：在所述基底上及在所述儲存節點與所述感光節點之間且遠離所述儲存電晶體閘極形成電晶體閘極。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造 並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、代替及變更。
S301、S302、S303、S304、S305、S306、S307、S308、S309:步驟

Claims (9)

  1. 一種圖像感測器，包括：儲存裝置，包括：記憶體元件，包括：儲存節點；以及儲存電晶體閘極，位於所述儲存節點之上；第一介電層，位於所述儲存電晶體閘極的一部分之上；以及光遮罩元件，位於所述第一介電層上，且包括：半導體層，與所述記憶體元件電隔離，其中在平面上沿著所述記憶體元件與所述光遮罩元件的堆疊方向的垂直投影中，所述光遮罩元件與所述儲存電晶體閘極的周界的至少一部分交疊；以及第二金屬矽化物層，位於所述半導體層之上且與所述半導體層接觸，其中所述堆疊方向垂直於所述平面。
  2. 如請求項1所述的圖像感測器，其中所述記憶體元件更包括：第一金屬矽化物層，位於被所述第一介電層顯露出的所述儲存電晶體閘極之上且電耦合到被所述第一介電層顯露出的所述儲存電晶體閘極，其中所述儲存電晶體閘極包括： 閘極電極，所述閘極電極的一部分被形成在所述第一介電層中的第一凹部顯露出來；以及閘極介電層，位於所述儲存節點與所述閘極電極之間，其中所述第一金屬矽化物層與被形成在所述第一介電層中的所述第一凹部暴露出的所述閘極電極的所述部分接觸。
  3. 如請求項1所述的圖像感測器，其中所述儲存裝置更包括基底，所述儲存節點位於所述基底中，且所述儲存電晶體閘極位於所述基底上，其中所述第一介電層包括：第一介電部分，在所述儲存電晶體閘極之上延伸；以及第二介電部分，在所述基底之上且在所述儲存電晶體閘極的旁邊延伸，並且所述第一介電部分與所述第二介電部分彼此連接，且其中所述光遮罩元件包括：第一遮罩部分，位於所述第一介電部分上。
  4. 如請求項3所述的圖像感測器，其中所述光遮罩元件更包括：第二遮罩部分，位於所述第二介電部分之上，且所述第一介電部分與所述第二介電部分彼此連接。
  5. 如請求項4所述的圖像感測器，其中所述光遮罩元件的厚度是非恒定的。
  6. 一種圖像感測器，包括： 感光裝置；儲存裝置，鄰近於所述感光裝置，且包括：基底；P-N接面，位於所述基底內；閘極介電層，位於所述基底上及所述P-N接面之上；閘極電極，位於所述閘極介電層之上；第一介電層，具有位於所述閘極電極上的第一部分及位於所述基底上的第二部分，所述第一部分連接到所述第二部分；遮罩層，位於所述閘極電極之上且與所述閘極電極電隔離，其中所述遮罩層具有位於所述第一介電層上的半導體層以及包覆所述半導體層的金屬矽化物層；以及第二介電層，位於所述遮罩層及所述閘極電極之上，其中在所述基底上沿著所述基底與所述閘極電極的堆疊方向的垂直投影中，所述遮罩層至少與所述閘極電極的邊緣交疊；以及驅動電路，鄰近於所述儲存裝置。
  7. 如請求項6所述的圖像感測器，其中所述儲存裝置更包括：第一金屬接觸件，位於所述第二介電層中且將所述遮罩層電接地；第二金屬接觸件，位於所述第二介電層中且電耦合到所述閘 極電極，所述第二金屬接觸件穿透所述第二介電層且穿過形成在所述遮罩層中的第一凹部及形成在所述第一介電層中的第二凹部；以及內連線，位於所述第二介電層上且電耦合到所述第一金屬接觸件及所述第二金屬接觸件。
  8. 如請求項7所述的圖像感測器，其中在所述基底上沿著所述堆疊方向的所述垂直投影中，形成在所述遮罩層中的所述第一凹部及形成在所述第一介電層中的所述第二凹部與所述閘極電極交疊。
  9. 一種製造圖像感測器的方法，包括：提供基底；在所述基底中形成儲存節點；在所述基底上及在所述儲存節點之上形成儲存電晶體閘極；在所述儲存電晶體閘極及所述基底之上形成第一介電材料；在所述第一介電材料之上形成半導體材料；對所述半導體材料進行圖案化以形成具有第一接觸孔的遮罩層，從而暴露出位於所述儲存電晶體閘極頂部的所述第一介電材料的一部分；對被所述第一接觸孔暴露出的所述第一介電材料圖案化，以形成具有第二接觸孔的第一介電層，從而暴露出所述儲存電晶體閘極；在被形成在所述遮罩層中的所述第一接觸孔及形成在所述第 一介電層中的所述第二接觸孔暴露出的所述儲存電晶體閘極上形成第一矽化物層；以及在所述遮罩層上形成第二矽化物層。
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