JP3454058B2 - 半導体メモリおよびその製造方法 - Google Patents
半導体メモリおよびその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体膜や高誘
電体膜を用いたＤＲＡＭ（Dynamic Random Access memo
ry）やＦＲＡＭ（Ferroelectric Random Access Memor
y）装置に関する。近年、メモリ素子の高集積化にとも
ない、強誘電体膜や高誘電体膜などの、誘電率の高いキ
ャパシタ膜を用いて微細化を図ったＤＲＡＭが注目され
つつある。また、その不揮発性やアクセスタイムの速さ
から、強誘電体膜を用いたＦＲＡＭが注目されつつあ
る。
電体膜を用いたＤＲＡＭ（Dynamic Random Access memo
ry）やＦＲＡＭ（Ferroelectric Random Access Memor
y）装置に関する。近年、メモリ素子の高集積化にとも
ない、強誘電体膜や高誘電体膜などの、誘電率の高いキ
ャパシタ膜を用いて微細化を図ったＤＲＡＭが注目され
つつある。また、その不揮発性やアクセスタイムの速さ
から、強誘電体膜を用いたＦＲＡＭが注目されつつあ
る。
【０００２】
【従来の技術】高誘電体膜としては、（Ｂａ，Ｓｒ）Ｔ
ｉＯ3 （以降ＢＳＴと呼ぶ）、ＳｒＴｉＯ3 （以降ＳＴ
Ｏと呼ぶ）が、また、強誘電体膜としては、Ｐｂ（Ｚ
ｎ，Ｔｉ）Ｏ3 （以降ＰＺＴと呼ぶ）などの複合酸化物
が良く知られている。これらの強誘電体膜や高誘電体膜
は、現在ＤＲＡＭのキャパシタ絶縁膜として用いられて
いるシリコン窒化膜やシリコン酸化膜とは異なる性質を
持つため、これらの従来用いられていた絶縁膜とは異な
った種々の問題がある。
ｉＯ3 （以降ＢＳＴと呼ぶ）、ＳｒＴｉＯ3 （以降ＳＴ
Ｏと呼ぶ）が、また、強誘電体膜としては、Ｐｂ（Ｚ
ｎ，Ｔｉ）Ｏ3 （以降ＰＺＴと呼ぶ）などの複合酸化物
が良く知られている。これらの強誘電体膜や高誘電体膜
は、現在ＤＲＡＭのキャパシタ絶縁膜として用いられて
いるシリコン窒化膜やシリコン酸化膜とは異なる性質を
持つため、これらの従来用いられていた絶縁膜とは異な
った種々の問題がある。
【０００３】以下にその問題点について説明する。図１
３は従来技術によって形成された、強誘電体膜等を用い
たメモリ素子のセル部の模式断面図である。なお、簡単
のため、上部電極に局所配線で配線した工程までを示し
ており、実際には、この上に層間絶縁膜やＡｌによる上
層配線やパッシベーション膜が形成されるが、省略して
いる。
３は従来技術によって形成された、強誘電体膜等を用い
たメモリ素子のセル部の模式断面図である。なお、簡単
のため、上部電極に局所配線で配線した工程までを示し
ており、実際には、この上に層間絶縁膜やＡｌによる上
層配線やパッシベーション膜が形成されるが、省略して
いる。
【０００４】図中１０１はシリコン基板、１０２はフィ
ールド絶縁膜、１０３はゲート絶縁膜、１０４はゲート
電極、１０５、１０６はソース・ドレイン拡散層、１０
７は第１の層間絶縁膜、１０８はビットライン、１０９
は第２の層間絶縁膜、１１０はキャパシタの下部電極、
１１１はキャパシタ絶縁膜、１１２はキャパシタの上部
電極、１１３は第３の層間絶縁膜、１１４はローカルイ
ンターコネクト配線である。
ールド絶縁膜、１０３はゲート絶縁膜、１０４はゲート
電極、１０５、１０６はソース・ドレイン拡散層、１０
７は第１の層間絶縁膜、１０８はビットライン、１０９
は第２の層間絶縁膜、１１０はキャパシタの下部電極、
１１１はキャパシタ絶縁膜、１１２はキャパシタの上部
電極、１１３は第３の層間絶縁膜、１１４はローカルイ
ンターコネクト配線である。
【０００５】この強誘電体メモリは概略以下のような工
程で形成される。はじめに、シリコン基板１０１上にフ
ィールド酸化膜１０２で画定されたメモリセル領域の素
子形成領域に、ゲート絶縁膜１０３、ゲート電極１０４
およびソース・ドレイン拡散層１０５、１０６からなる
ＭＯＳトランジスタを形成する。
程で形成される。はじめに、シリコン基板１０１上にフ
ィールド酸化膜１０２で画定されたメモリセル領域の素
子形成領域に、ゲート絶縁膜１０３、ゲート電極１０４
およびソース・ドレイン拡散層１０５、１０６からなる
ＭＯＳトランジスタを形成する。
【０００６】つづいて、シリコン酸化膜１０７を形成
し、周知のフォトリソグラフィ法を用いて、ビットライ
ンに接続する一方のソース・ドレイン拡散層１０５上に
コンタクトホールを形成する。つぎに、ソース・ドレイ
ン拡散層１０５とコンタクトするようにタングステンシ
リサイドなどのビットライン１０８を形成する。
し、周知のフォトリソグラフィ法を用いて、ビットライ
ンに接続する一方のソース・ドレイン拡散層１０５上に
コンタクトホールを形成する。つぎに、ソース・ドレイ
ン拡散層１０５とコンタクトするようにタングステンシ
リサイドなどのビットライン１０８を形成する。
【０００７】つぎにシリコン酸化膜１０９を形成する。
つぎに、下部電極となるチタン膜とプラチナ膜を順次形
成する。なお、以降は積層膜の記載方法として、たとえ
ば上層がプラチナ膜、下層がチタン膜の場合にはＰｔ／
Ｔｉと記載することとする。つぎに、周知のフォトリソ
グラフィ法を用いて下部電極パターンを形成するための
レジストパターンを形成し、このレジストをマスクとし
てイオンミリング法により、Ｐｔ／Ｔｉ電極のエッチン
グを行い、フィールド領域１０２上のシリコン酸化膜１
０９上に下部電極パターン１１０を形成する。
つぎに、下部電極となるチタン膜とプラチナ膜を順次形
成する。なお、以降は積層膜の記載方法として、たとえ
ば上層がプラチナ膜、下層がチタン膜の場合にはＰｔ／
Ｔｉと記載することとする。つぎに、周知のフォトリソ
グラフィ法を用いて下部電極パターンを形成するための
レジストパターンを形成し、このレジストをマスクとし
てイオンミリング法により、Ｐｔ／Ｔｉ電極のエッチン
グを行い、フィールド領域１０２上のシリコン酸化膜１
０９上に下部電極パターン１１０を形成する。
【０００８】つぎに、レジストを除去したあと、強誘電
体であるＰＺＴをＲＦスパッタ法等によって形成し、レ
ジストパターンを用いてイオンミリング法によりＰＺＴ
膜をエッチングしてキャパシタ絶縁膜１１１を形成す
る。つぎに、上部電極となるプラチナ膜を形成し、下部
電極形成と同様な手法によってイオンミリング法により
エッチング除去し、上部電極１１２を形成する。
体であるＰＺＴをＲＦスパッタ法等によって形成し、レ
ジストパターンを用いてイオンミリング法によりＰＺＴ
膜をエッチングしてキャパシタ絶縁膜１１１を形成す
る。つぎに、上部電極となるプラチナ膜を形成し、下部
電極形成と同様な手法によってイオンミリング法により
エッチング除去し、上部電極１１２を形成する。
【０００９】つぎに、シリコン酸化膜からなる層間絶縁
膜１１３を形成し、他方のソース・ドレイン拡散層１０
６上と、上部電極１１２上ににコンタクト用のスルーホ
ールを形成する。つぎに、反応性スパッタ法等を用いて
窒化チタン膜を形成し、パターニングしてローカルイン
ターコネクトとなる配線層１１４を形成する。これによ
って、キャパシタ電極である上部電極１１２と、ＭＯＳ
トランジスタのソース・ドレイン拡散層の一方１０６が
接続されて、セル構造が形成される。
膜１１３を形成し、他方のソース・ドレイン拡散層１０
６上と、上部電極１１２上ににコンタクト用のスルーホ
ールを形成する。つぎに、反応性スパッタ法等を用いて
窒化チタン膜を形成し、パターニングしてローカルイン
ターコネクトとなる配線層１１４を形成する。これによ
って、キャパシタ電極である上部電極１１２と、ＭＯＳ
トランジスタのソース・ドレイン拡散層の一方１０６が
接続されて、セル構造が形成される。
【００１０】従来のメモリセル構造においては、前記図
１３に示したようにメモリセルを構成するトランジスタ
の拡散層１０６とキャパシタ電極との接続は、ローカル
インターコネクトを用いて上部電極１１２側に行われ
る。しかし、集積度を高めるためには、図１４に模式的
に示すようにトランジスタの拡散層１０６とキャパシタ
電極との接続を拡散層上の導電体プラグ１１５を用いて
下部電極側１１０を用いて行い、トランジスタの上にキ
ャパシタ構造を積み重ねることが求められている。
１３に示したようにメモリセルを構成するトランジスタ
の拡散層１０６とキャパシタ電極との接続は、ローカル
インターコネクトを用いて上部電極１１２側に行われ
る。しかし、集積度を高めるためには、図１４に模式的
に示すようにトランジスタの拡散層１０６とキャパシタ
電極との接続を拡散層上の導電体プラグ１１５を用いて
下部電極側１１０を用いて行い、トランジスタの上にキ
ャパシタ構造を積み重ねることが求められている。
【００１１】本構造の製造方法は、概略以下のとおりで
ある。シリコン酸化膜１０９の形成までは、図１３の説
明と同じ方法で行う。なお、図中の記号で図１３中に相
当するものには、同じ記号をつけている。シリコン酸化
膜１０９を形成したあと、他方のソース・ドレイン拡散
層１０６上にコンタクトホールを形成し、たとえばｎ型
シリコン層を埋め込んでプラグ１１５を形成する。
ある。シリコン酸化膜１０９の形成までは、図１３の説
明と同じ方法で行う。なお、図中の記号で図１３中に相
当するものには、同じ記号をつけている。シリコン酸化
膜１０９を形成したあと、他方のソース・ドレイン拡散
層１０６上にコンタクトホールを形成し、たとえばｎ型
シリコン層を埋め込んでプラグ１１５を形成する。
【００１２】つぎに、タンタル膜とプラチナ膜とＰＺＴ
膜を順次形成し、パターニングして下部電極１１０とキ
ャパシタ絶縁膜１１１ををプラグ上に形成する。つぎ
に、ＣＶＤ酸化膜１１６を形成し、キャパシタ絶縁膜上
にホールを形成したあと、プラチナ膜を形成して上部電
極を形成する。これによって、キャパシタ電極である下
部電極１１０と、ＭＯＳトランジスタのソース・ドレイ
ン拡散層の一方１０６が接続されて、セル構造が形成さ
れる。なお、ここで下部電極としてＰｔ／Ｔａ構造を用
いるのは、Ｔｉを用いた場合にはプラグ１１５からシリ
コンがはい上がり、下部電極１１０とキャパシタ絶縁膜
１１１の間にＳｉＯ2 が形成されてしまうのに対して、
Ｔａの場合にはこのような現象を防ぐことができるから
である。
膜を順次形成し、パターニングして下部電極１１０とキ
ャパシタ絶縁膜１１１ををプラグ上に形成する。つぎ
に、ＣＶＤ酸化膜１１６を形成し、キャパシタ絶縁膜上
にホールを形成したあと、プラチナ膜を形成して上部電
極を形成する。これによって、キャパシタ電極である下
部電極１１０と、ＭＯＳトランジスタのソース・ドレイ
ン拡散層の一方１０６が接続されて、セル構造が形成さ
れる。なお、ここで下部電極としてＰｔ／Ｔａ構造を用
いるのは、Ｔｉを用いた場合にはプラグ１１５からシリ
コンがはい上がり、下部電極１１０とキャパシタ絶縁膜
１１１の間にＳｉＯ2 が形成されてしまうのに対して、
Ｔａの場合にはこのような現象を防ぐことができるから
である。
【００１３】
【発明が解決しようとする課題】しかしながら、上記の
ようなメモリセル構造では以下に示すような問題があっ
た。はじめに、Ｐｔ／Ｔｉ電極を用いた場合にの問題点
について説明する。キャパシタ絶縁膜としてＰＺＴを用
いた場合には、ＰＺＴの成膜は一般にＲＦスパッタリン
グ法を用いて、酸素を含む雰囲気で行われる。このと
き、ＰＺＴから下部電極のＰｔ／Ｔｉ電極に鉛や酸素が
拡散する。
ようなメモリセル構造では以下に示すような問題があっ
た。はじめに、Ｐｔ／Ｔｉ電極を用いた場合にの問題点
について説明する。キャパシタ絶縁膜としてＰＺＴを用
いた場合には、ＰＺＴの成膜は一般にＲＦスパッタリン
グ法を用いて、酸素を含む雰囲気で行われる。このと
き、ＰＺＴから下部電極のＰｔ／Ｔｉ電極に鉛や酸素が
拡散する。
【００１４】また、膜質の向上や改善のために成長後に
酸素雰囲気中でアニールすることが行われるが、このよ
うなアニールによっても、酸素が下部電極に拡散する。
ＰｔやＴｉには、これらの物質の拡散を阻止する能力が
乏しいため、これらの電極を通して下側のプラグ領域ま
で達してしまう。拡散層上のプラグとしてシリコンなど
が用いられた場合、酸素の拡散のためプラグ表面が酸化
され、シリコンプラグとＰｔ／Ｔｉ電極との界面にシリ
コン酸化膜等の絶縁膜が形成され、オーミックコンタク
トがとれなくなるという問題があった。
酸素雰囲気中でアニールすることが行われるが、このよ
うなアニールによっても、酸素が下部電極に拡散する。
ＰｔやＴｉには、これらの物質の拡散を阻止する能力が
乏しいため、これらの電極を通して下側のプラグ領域ま
で達してしまう。拡散層上のプラグとしてシリコンなど
が用いられた場合、酸素の拡散のためプラグ表面が酸化
され、シリコンプラグとＰｔ／Ｔｉ電極との界面にシリ
コン酸化膜等の絶縁膜が形成され、オーミックコンタク
トがとれなくなるという問題があった。
【００１５】また、ＰＺＴから鉛が抜け出ることによ
り、ＰＺＴの組成がずれてしまい、強誘電特性や高誘電
特性を失ってしまうという問題があった。さらに、Ｐｔ
層およびＴｉ層を拡散した鉛（Ｐｂ）が酸化してＰｂＯ
になり、Ｐｔ層とＴｉ層の界面やＴｉ層と下地の絶縁膜
の界面に形成されるため、これらの界面ではがれるとい
う問題もあった。
り、ＰＺＴの組成がずれてしまい、強誘電特性や高誘電
特性を失ってしまうという問題があった。さらに、Ｐｔ
層およびＴｉ層を拡散した鉛（Ｐｂ）が酸化してＰｂＯ
になり、Ｐｔ層とＴｉ層の界面やＴｉ層と下地の絶縁膜
の界面に形成されるため、これらの界面ではがれるとい
う問題もあった。
【００１６】キャパシタ絶縁膜としてＢＳＴ膜を形成す
る場合には、スパッタリング法では約５００℃、ＣＶＤ
法では約６００℃程度の基板温度が必要とされている。
これは、ＢＳＴ等の複合酸化物を高誘電体として用いる
ためには、結晶化する必要があるからである。このと
き、ＰＺＴの成長とおなじく酸素雰囲気が用いられるた
め、酸素がＢＳＴ膜から下部電極のＰｔ／Ｔｉを通って
抜けていく。したがって、ＰＺＴの成長の場合と同じ
く、シリコンプラグとＰｔ／Ｔｉ電極との界面にシリコ
ン酸化膜ができるため、オーミックコンタクトがとれな
くなるという問題があった。
る場合には、スパッタリング法では約５００℃、ＣＶＤ
法では約６００℃程度の基板温度が必要とされている。
これは、ＢＳＴ等の複合酸化物を高誘電体として用いる
ためには、結晶化する必要があるからである。このと
き、ＰＺＴの成長とおなじく酸素雰囲気が用いられるた
め、酸素がＢＳＴ膜から下部電極のＰｔ／Ｔｉを通って
抜けていく。したがって、ＰＺＴの成長の場合と同じ
く、シリコンプラグとＰｔ／Ｔｉ電極との界面にシリコ
ン酸化膜ができるため、オーミックコンタクトがとれな
くなるという問題があった。
【００１７】つぎに、Ｐｔ／Ｔａ電極を用いた場合の問
題点について説明する。上述したように、Ｐｔ膜は酸素
の拡散を阻止する能力が低いため、ＰＺＴ膜やＢＳＴ膜
の形成ときや、そのあとの酸素アニール等により、酸素
はＰｔ膜を透過してＴａ膜表面にまで達する。このた
め、Ｐｔ膜とＴａ膜との間にＴａ2 Ｏ5 が形成されてし
まい、キャパシタ構造は、Ｔａ電極、Ｔａ2 Ｏ5 膜、Ｐ
ｔ電極、ＢＳＴ膜、上部電極という構造になり、キャパ
シタを直列に配置した構造になる。
題点について説明する。上述したように、Ｐｔ膜は酸素
の拡散を阻止する能力が低いため、ＰＺＴ膜やＢＳＴ膜
の形成ときや、そのあとの酸素アニール等により、酸素
はＰｔ膜を透過してＴａ膜表面にまで達する。このた
め、Ｐｔ膜とＴａ膜との間にＴａ2 Ｏ5 が形成されてし
まい、キャパシタ構造は、Ｔａ電極、Ｔａ2 Ｏ5 膜、Ｐ
ｔ電極、ＢＳＴ膜、上部電極という構造になり、キャパ
シタを直列に配置した構造になる。
【００１８】Ｔａ2 Ｏ5 膜はＳｉＯ2 膜にくらべれば誘
電率が高いが、ＢＳＴなどにくらべて１桁程度誘電率が
低い。したがって、誘電率の低いＴａ2 Ｏ5 膜の分だ
け、容量が減少してしまうという問題があった。
電率が高いが、ＢＳＴなどにくらべて１桁程度誘電率が
低い。したがって、誘電率の低いＴａ2 Ｏ5 膜の分だ
け、容量が減少してしまうという問題があった。
【００１９】
【課題を解決するための手段】［手段］
上記課題は、一導電型半導体基板上にゲート絶縁膜を介
して形成され、ワード線に接続されるＭＩＳトランジス
タのゲート電極と、前記ゲート電極の両側の一導電型半
導体基板中に形成された前記ＭＩＳトランジスタのソー
ス・ドレインとなる反対導電型の拡散層と、前記拡散層
の一方に接続されたビット線と、前記ＭＩＳトランジス
タを含む前記半導体基板上に形成された絶縁膜と、前記
絶縁膜に形成され前記拡散層の他方に達するコンタクト
ホールと、前記コンタクトホール内に埋め込まれたシリ
コンからなる埋め込み導電層と、前記埋め込み導電層を
含む前記絶縁膜上に形成され、前記埋め込み導電層に電
気的に接続された、Ｔｉ層と前記Ｔｉ層上に形成された
ＴｉＮ層と前記ＴｉＮ層上に形成されたＩｒ層と前記Ｉ
ｒ層上に形成されたＩｒＯ 2 層と前記ＩｒＯ 2 層上に形
成されたＩｒ層を含む下層電極と、前記下層電極表面に
形成された強誘電体膜からなるキャパシタ絶縁膜と、前
記キャパシタ絶縁膜表面に形成された上層電極とを有す
ることを特徴とする半導体メモリによって解決される。
して形成され、ワード線に接続されるＭＩＳトランジス
タのゲート電極と、前記ゲート電極の両側の一導電型半
導体基板中に形成された前記ＭＩＳトランジスタのソー
ス・ドレインとなる反対導電型の拡散層と、前記拡散層
の一方に接続されたビット線と、前記ＭＩＳトランジス
タを含む前記半導体基板上に形成された絶縁膜と、前記
絶縁膜に形成され前記拡散層の他方に達するコンタクト
ホールと、前記コンタクトホール内に埋め込まれたシリ
コンからなる埋め込み導電層と、前記埋め込み導電層を
含む前記絶縁膜上に形成され、前記埋め込み導電層に電
気的に接続された、Ｔｉ層と前記Ｔｉ層上に形成された
ＴｉＮ層と前記ＴｉＮ層上に形成されたＩｒ層と前記Ｉ
ｒ層上に形成されたＩｒＯ 2 層と前記ＩｒＯ 2 層上に形
成されたＩｒ層を含む下層電極と、前記下層電極表面に
形成された強誘電体膜からなるキャパシタ絶縁膜と、前
記キャパシタ絶縁膜表面に形成された上層電極とを有す
ることを特徴とする半導体メモリによって解決される。
【００２０】また、一導電型半導体基板上にゲート絶縁
膜を介して形成され、ワード線に接続されるＭＩＳトラ
ンジスタのゲート電極を形成する工程と、前記ゲート電
極の両側の一導電型半導体基板中に前記ＭＩＳトランジ
スタのソース・ドレインとなる反対導電型の拡散層を形
成する工程と、前記拡散層の一方に接続されたビット線
と、前記ＭＩＳトランジスタを含む前記半導体基板上に
第１の絶縁膜を形成する工程と、前記第１の絶縁膜に形
成され前記拡散層の他方に達するコンタクトホールを形
成する工程と、前記コンタクトホール内にシリコンから
なる埋め込み導電層を埋め込む工程と、前記埋め込み導
電層を含む前記第１の絶縁膜上にＴｉ層、ＴｉＮ層、Ｉ
ｒ層、ＩｒＯ 2 層、Ｉｒ層を順次形成する工程と、前記
Ｔｉ層、前記ＴｉＮ層、前記Ｉｒ層、前記ＩｒＯ 2 層、
前記Ｉｒ層をパターニングして、前記埋め込み導電層を
含む前記絶縁膜上に下層電極を形成する工程と、前記下
層電極表面を含む領域に第２の絶縁膜を形成する工程
と、前記第２の絶縁膜をパターニングして強誘電体膜か
らなるキャパシタ絶縁膜を形成する工程と、前記キャパ
シタ絶縁膜表面を含む前記半導体基板上に導電層を形成
する工程と、前記導電層をパターニングして上層電極を
形成する工程とを含むことを特徴とする半導体メモリの
製造方法によって解決される。 ［作用］ Ｉｒ／ＩｒＯ2 ／Ｉｒ電極を用いたときの、酸素の拡散
の抑制の効果を以下のような実験によって調査した。
膜を介して形成され、ワード線に接続されるＭＩＳトラ
ンジスタのゲート電極を形成する工程と、前記ゲート電
極の両側の一導電型半導体基板中に前記ＭＩＳトランジ
スタのソース・ドレインとなる反対導電型の拡散層を形
成する工程と、前記拡散層の一方に接続されたビット線
と、前記ＭＩＳトランジスタを含む前記半導体基板上に
第１の絶縁膜を形成する工程と、前記第１の絶縁膜に形
成され前記拡散層の他方に達するコンタクトホールを形
成する工程と、前記コンタクトホール内にシリコンから
なる埋め込み導電層を埋め込む工程と、前記埋め込み導
電層を含む前記第１の絶縁膜上にＴｉ層、ＴｉＮ層、Ｉ
ｒ層、ＩｒＯ 2 層、Ｉｒ層を順次形成する工程と、前記
Ｔｉ層、前記ＴｉＮ層、前記Ｉｒ層、前記ＩｒＯ 2 層、
前記Ｉｒ層をパターニングして、前記埋め込み導電層を
含む前記絶縁膜上に下層電極を形成する工程と、前記下
層電極表面を含む領域に第２の絶縁膜を形成する工程
と、前記第２の絶縁膜をパターニングして強誘電体膜か
らなるキャパシタ絶縁膜を形成する工程と、前記キャパ
シタ絶縁膜表面を含む前記半導体基板上に導電層を形成
する工程と、前記導電層をパターニングして上層電極を
形成する工程とを含むことを特徴とする半導体メモリの
製造方法によって解決される。 ［作用］ Ｉｒ／ＩｒＯ2 ／Ｉｒ電極を用いたときの、酸素の拡散
の抑制の効果を以下のような実験によって調査した。
【００２１】図１に示すような構造のケルビンコンタク
ト抵抗を用いて、シリコンとＩｒ／ＩｒＯ2 ／Ｉｒ電極
とのコンタクト抵抗の酸素アニールによる変化を調べ
た。酸素の拡散が抑制されれば、シリコンと電極との界
面のシリコン酸化膜の形成が抑制でき、ケルビンコンタ
クト部のＩ−Ｖ特性は、オーミックとなる。図中パッド
Ｄ１からＤ２につながる層は拡散層であり、パッドＮ１
からＮ２につながる層はＩｒ電極である。これら２つの
層は、コンタクトホールＣＨでコンタクトされている。
ト抵抗を用いて、シリコンとＩｒ／ＩｒＯ2 ／Ｉｒ電極
とのコンタクト抵抗の酸素アニールによる変化を調べ
た。酸素の拡散が抑制されれば、シリコンと電極との界
面のシリコン酸化膜の形成が抑制でき、ケルビンコンタ
クト部のＩ−Ｖ特性は、オーミックとなる。図中パッド
Ｄ１からＤ２につながる層は拡散層であり、パッドＮ１
からＮ２につながる層はＩｒ電極である。これら２つの
層は、コンタクトホールＣＨでコンタクトされている。
【００２２】測定は、Ｄ１とＮ２の間に電圧を印加し、
Ｄ２とＮ１との間で電流測定して行った。試料は、ｎ型
の抵抗率１５Ωｃｍのシリコン基板にケルビンコンタク
トパターンに合わせてリンを５０Ｋｅｖの加速エネルギ
ーで５×１０15ｃｍ-2のドーズ量で打ち込み、ｎ型拡散
層を形成した。このあと、活性化させるために９００℃
の窒素雰囲気中で２０分間アニールした。
Ｄ２とＮ１との間で電流測定して行った。試料は、ｎ型
の抵抗率１５Ωｃｍのシリコン基板にケルビンコンタク
トパターンに合わせてリンを５０Ｋｅｖの加速エネルギ
ーで５×１０15ｃｍ-2のドーズ量で打ち込み、ｎ型拡散
層を形成した。このあと、活性化させるために９００℃
の窒素雰囲気中で２０分間アニールした。
【００２３】つづいて層間絶縁膜としてＣＶＤ酸化膜を
形成し、０．７２μｍ径のコンタクトホールを形成した
後、全面にＴｉを２０ｎｍ、Ｉｒを５０ｎｍ、ＩｒＯ2
を１００〜２００ｎｍ、上層のＩｒを５０ｎｍ形成し
た。本コンタクト構造で酸素アニールを行い、コンタク
ト抵抗の増加の有無を調べた。アニール条件は６００
℃、１気圧でＯ２流量５ＳＬＭ（Standard Little per
Minute) とし、アニール時間は、１０秒、６０秒とふっ
た。
形成し、０．７２μｍ径のコンタクトホールを形成した
後、全面にＴｉを２０ｎｍ、Ｉｒを５０ｎｍ、ＩｒＯ2
を１００〜２００ｎｍ、上層のＩｒを５０ｎｍ形成し
た。本コンタクト構造で酸素アニールを行い、コンタク
ト抵抗の増加の有無を調べた。アニール条件は６００
℃、１気圧でＯ２流量５ＳＬＭ（Standard Little per
Minute) とし、アニール時間は、１０秒、６０秒とふっ
た。
【００２４】図２にこのアニールによるケルビンコンタ
クト抵抗の特性を示すＩ−Ｖ特性である。図中○印は６
０秒、●印は１０秒のアニールによるＩ−Ｖ特性を示
す。両アニールとも測定点が重なってしまっているが、
アニール時間を１０〜６０秒にふっても、Ｉ−Ｖ特性は
直線的であり、コンタクト特性がオーミックコンタクト
であることが分かる。
クト抵抗の特性を示すＩ−Ｖ特性である。図中○印は６
０秒、●印は１０秒のアニールによるＩ−Ｖ特性を示
す。両アニールとも測定点が重なってしまっているが、
アニール時間を１０〜６０秒にふっても、Ｉ−Ｖ特性は
直線的であり、コンタクト特性がオーミックコンタクト
であることが分かる。
【００２５】すなわち、ＩｒとＩｒＯ2 の積層構造を用
いることにより、酸素の拡散を防ぐことができることが
分かった。つぎに、Ｐｔ−Ｉｒ合金を用いた場合の、酸
素の拡散の抑制の効果を以下のような実験によって調査
した。試料として、シリコンウェーハ上にスパッタリン
グ法を用いてチタン膜２０ｎｍと窒化チタン膜５０ｎｍ
とイリジウムを１０重量％含む白金イリジウム合金１０
０ｎｍを順次成膜して、Ｐｔ−Ｉｒ／ＴｉＮ／Ｔｉ構造
を作成した。
いることにより、酸素の拡散を防ぐことができることが
分かった。つぎに、Ｐｔ−Ｉｒ合金を用いた場合の、酸
素の拡散の抑制の効果を以下のような実験によって調査
した。試料として、シリコンウェーハ上にスパッタリン
グ法を用いてチタン膜２０ｎｍと窒化チタン膜５０ｎｍ
とイリジウムを１０重量％含む白金イリジウム合金１０
０ｎｍを順次成膜して、Ｐｔ−Ｉｒ／ＴｉＮ／Ｔｉ構造
を作成した。
【００２６】つづいて酸素雰囲気中で１気圧で４００
℃、５００℃、６００℃の温度でアニールを行った。各
アニール時間は３０分とした。図３〜５にオージェ電子
分光法（Auger Electron Spectoscopy :以降ＡＥＳと呼
ぶ）を用いて測定した、各元素の深さ方向分析を示す。
図３、４から分かるように、４００℃、５００℃アニー
ルでは、Ｐｔ−Ｉｒ／ＴｉＮ／Ｔｉ構造内で酸素がほと
んど検出できていない。これに対して、図５に示すよう
に６００℃アニールでは、表面近傍で若干酸素濃度が高
くなるが、内部にいくにつれて濃度が下がっており、ほ
とんど検出できなくなっている。このことは、白金イリ
ジウム合金によって酸素の拡散が防止できることを示し
ている。また、本発明者はイリジウムの濃度を振って実
験を行った結果、白金中に重量パーセントで１０％以上
イリジウムを混入した白金イリジウム合金を用いること
で、酸素の拡散を抑制することができることが分かっ
た。なお、原料の入手のしやすさ等から考えると、イリ
ジウムの含有量は１０〜５０重量％程度が望ましく、で
きれば１０重量％程度が望ましい。
℃、５００℃、６００℃の温度でアニールを行った。各
アニール時間は３０分とした。図３〜５にオージェ電子
分光法（Auger Electron Spectoscopy :以降ＡＥＳと呼
ぶ）を用いて測定した、各元素の深さ方向分析を示す。
図３、４から分かるように、４００℃、５００℃アニー
ルでは、Ｐｔ−Ｉｒ／ＴｉＮ／Ｔｉ構造内で酸素がほと
んど検出できていない。これに対して、図５に示すよう
に６００℃アニールでは、表面近傍で若干酸素濃度が高
くなるが、内部にいくにつれて濃度が下がっており、ほ
とんど検出できなくなっている。このことは、白金イリ
ジウム合金によって酸素の拡散が防止できることを示し
ている。また、本発明者はイリジウムの濃度を振って実
験を行った結果、白金中に重量パーセントで１０％以上
イリジウムを混入した白金イリジウム合金を用いること
で、酸素の拡散を抑制することができることが分かっ
た。なお、原料の入手のしやすさ等から考えると、イリ
ジウムの含有量は１０〜５０重量％程度が望ましく、で
きれば１０重量％程度が望ましい。
【００２７】
【発明の実施の形態】図６〜図８の模式工程断面図をも
とに、本発明の第１の実施の形態を説明する。 はじめ
に図６（ａ）に示すように、ｐ型シリコン基板１１上に
周知のシリコンプロセスを用いて、フィールド酸化膜１
２で画定されたメモリセル領域の素子形成領域上に、ゲ
ート絶縁膜１３、ゲート電極１４およびｎ型ソース・ド
レイン拡散層１５、１６からなるＭＯＳトランジスタを
形成する。
とに、本発明の第１の実施の形態を説明する。 はじめ
に図６（ａ）に示すように、ｐ型シリコン基板１１上に
周知のシリコンプロセスを用いて、フィールド酸化膜１
２で画定されたメモリセル領域の素子形成領域上に、ゲ
ート絶縁膜１３、ゲート電極１４およびｎ型ソース・ド
レイン拡散層１５、１６からなるＭＯＳトランジスタを
形成する。
【００２８】つづいて、シリコン酸化膜１７を形成し、
周知のフォトリソグラフィ法を用いて、ビットラインに
接続する一方のソース・ドレイン拡散層１５上にコンタ
クトホールを形成する。つづいて、ＣＶＤ法を用いてタ
ングステンシリサイド膜を形成し、パターニングしてソ
ース・ドレイン拡散層１５とコンタクトするようにビッ
トライン１８を形成する。
周知のフォトリソグラフィ法を用いて、ビットラインに
接続する一方のソース・ドレイン拡散層１５上にコンタ
クトホールを形成する。つづいて、ＣＶＤ法を用いてタ
ングステンシリサイド膜を形成し、パターニングしてソ
ース・ドレイン拡散層１５とコンタクトするようにビッ
トライン１８を形成する。
【００２９】つぎに図６（ｂ）に示すようにシリコン酸
化膜１９を形成し、ＣＭＰ（Chemical Mechanical Poli
shing)法を用いて平坦化する。なお、平坦化法はドライ
エッチング法を用いた全面エッチバックを用いても構わ
ないし、工程上平坦化が必要とされないなら特に平坦化
工程は含めなくても構わない。つづいて、シリコン酸化
膜１９およびシリコン酸化膜１７を選択的にエッチング
除去して、他方のソース・ドレイン拡散層１６に到達す
るコンタクトホール２０を形成する。
化膜１９を形成し、ＣＭＰ（Chemical Mechanical Poli
shing)法を用いて平坦化する。なお、平坦化法はドライ
エッチング法を用いた全面エッチバックを用いても構わ
ないし、工程上平坦化が必要とされないなら特に平坦化
工程は含めなくても構わない。つづいて、シリコン酸化
膜１９およびシリコン酸化膜１７を選択的にエッチング
除去して、他方のソース・ドレイン拡散層１６に到達す
るコンタクトホール２０を形成する。
【００３０】つぎに、図６（ｃ）に示すようにＣＶＤ法
を用いてリンを不純物として含むｎ型ドープトアモルフ
ァスシリコン膜２１を形成し、コンタクトホール２０を
埋め込む。つぎに、図７（ａ）に示すようにドライエッ
チング法を用いて全面エッチングを行い、シリコン酸化
膜１９上のアモルファスシリコン膜２１を除去して、コ
ンタクトホール２０内にシリコンプラグ２２を形成す
る。
を用いてリンを不純物として含むｎ型ドープトアモルフ
ァスシリコン膜２１を形成し、コンタクトホール２０を
埋め込む。つぎに、図７（ａ）に示すようにドライエッ
チング法を用いて全面エッチングを行い、シリコン酸化
膜１９上のアモルファスシリコン膜２１を除去して、コ
ンタクトホール２０内にシリコンプラグ２２を形成す
る。
【００３１】なお、このとき、ドライエッチング法のか
わりに、前に絶縁膜の平坦化で用いたＣＭＰ法を用いて
も構わない。つづいて、チタンターゲットを用いたＰＶ
Ｄ法により、Ｔｉ膜を２０ｎｍ形成し、つづいて同じタ
ーゲットで窒素ガスを導入したリアクティブスパッタ法
を用いることでＴｉＮ膜を５０ｎｍ形成する。
わりに、前に絶縁膜の平坦化で用いたＣＭＰ法を用いて
も構わない。つづいて、チタンターゲットを用いたＰＶ
Ｄ法により、Ｔｉ膜を２０ｎｍ形成し、つづいて同じタ
ーゲットで窒素ガスを導入したリアクティブスパッタ法
を用いることでＴｉＮ膜を５０ｎｍ形成する。
【００３２】このＴｉ膜およびＴｉＮ膜は必ずしも必要
ではないが、ＴｉＮ膜はシリコンプラグからのシリコン
の拡散を防ぐ効果が、また、Ｔｉ膜はシリコンプラグと
のコンタクト抵抗を下げる効果があるため、シリコンを
プラグとして用いる場合にはあったほうが望ましい。つ
づいて、イリジウムターゲットを用いたＰＶＤ法によ
り、Ｉｒ膜を５０ｎｍ形成し、つづいて同じターゲット
を用いて酸素ガスを導入したリアクティブスパッタ法を
用いることでＩｒＯ2 膜を１００ｎｍ形成する。さら
に、酸素ガスの導入をストップした状態で再びＩｒ膜を
５０ｎｍ形成する。
ではないが、ＴｉＮ膜はシリコンプラグからのシリコン
の拡散を防ぐ効果が、また、Ｔｉ膜はシリコンプラグと
のコンタクト抵抗を下げる効果があるため、シリコンを
プラグとして用いる場合にはあったほうが望ましい。つ
づいて、イリジウムターゲットを用いたＰＶＤ法によ
り、Ｉｒ膜を５０ｎｍ形成し、つづいて同じターゲット
を用いて酸素ガスを導入したリアクティブスパッタ法を
用いることでＩｒＯ2 膜を１００ｎｍ形成する。さら
に、酸素ガスの導入をストップした状態で再びＩｒ膜を
５０ｎｍ形成する。
【００３３】以上の工程により、Ｉｒ／ＩｒＯ2 ／Ｉｒ
／ＴｉＮ／Ｔｉ構造からなる導電層２３が形成される。
つづいて、ＰＺＴターゲットを用いたＲＦスパッタリン
グ法により、非加熱状態で１０〜２０％の酸素を含む雰
囲気中でＰＺＴ膜２４を１８０ｎｍ形成する。つぎに、
図７（ｂ）に示すように周知のフォトリソグラフィ法を
用いて下部電極パターンを形成するためのレジストパタ
ーンを形成し、このレジストをマスクとしてイオンミリ
ング法により、ＰＺＴ膜２４とＩｒ、ＩｒＯ2 、Ｉｒ膜
のエッチングを行い、つづいてクロロフォルム（ＣＨ2
Ｃｌ) とＣｌ2 を反応ガスとしたＲＩＥ（Reactive Ion
Eching)法によりＴｉＮとＴｉ膜のエッチングを行い、
下部電極２５とキャパシタ絶縁膜２６を形成する。
／ＴｉＮ／Ｔｉ構造からなる導電層２３が形成される。
つづいて、ＰＺＴターゲットを用いたＲＦスパッタリン
グ法により、非加熱状態で１０〜２０％の酸素を含む雰
囲気中でＰＺＴ膜２４を１８０ｎｍ形成する。つぎに、
図７（ｂ）に示すように周知のフォトリソグラフィ法を
用いて下部電極パターンを形成するためのレジストパタ
ーンを形成し、このレジストをマスクとしてイオンミリ
ング法により、ＰＺＴ膜２４とＩｒ、ＩｒＯ2 、Ｉｒ膜
のエッチングを行い、つづいてクロロフォルム（ＣＨ2
Ｃｌ) とＣｌ2 を反応ガスとしたＲＩＥ（Reactive Ion
Eching)法によりＴｉＮとＴｉ膜のエッチングを行い、
下部電極２５とキャパシタ絶縁膜２６を形成する。
【００３４】つづいて、レジストをアッシング除去す
る。つぎに、図７（ｃ）に示すように、シリコン酸化膜
２７をＣＶＤ法により形成し、キャパシタ絶縁膜２６の
上部のシリコン酸化膜２７を選択的に除去してホール２
８を形成する。つぎに、図８（ａ）に示すように、ＰＶ
Ｄ法によりプラチナを５０ｎｍ形成し、イオンミリング
法等を用いてパターニングして上部電極２９を形成す
る。
る。つぎに、図７（ｃ）に示すように、シリコン酸化膜
２７をＣＶＤ法により形成し、キャパシタ絶縁膜２６の
上部のシリコン酸化膜２７を選択的に除去してホール２
８を形成する。つぎに、図８（ａ）に示すように、ＰＶ
Ｄ法によりプラチナを５０ｎｍ形成し、イオンミリング
法等を用いてパターニングして上部電極２９を形成す
る。
【００３５】つぎに、図８（ｂ）に示すように、シリコ
ン酸化膜からなる層間絶縁膜３０やＡｌ配線層３１を形
成して、ＦＲＡＭメモリセルを形成する。本実施の形態
では、下部電極としてＩｒ／ＩｒＯ2 ／Ｉｒ／ＴｉＮ／
Ｔｉ構造を用いたため、ＰＺＴ形成時の酸素の影響は下
部電極で防ぐことができ、シリコンプラグ２２の表面が
酸化されることはなく、良好なコンタクト特性を得るこ
とができる。
ン酸化膜からなる層間絶縁膜３０やＡｌ配線層３１を形
成して、ＦＲＡＭメモリセルを形成する。本実施の形態
では、下部電極としてＩｒ／ＩｒＯ2 ／Ｉｒ／ＴｉＮ／
Ｔｉ構造を用いたため、ＰＺＴ形成時の酸素の影響は下
部電極で防ぐことができ、シリコンプラグ２２の表面が
酸化されることはなく、良好なコンタクト特性を得るこ
とができる。
【００３６】また、ＩｒＯ2 膜を用いているため、ＰＺ
Ｔからの下部電極への鉛の拡散を防ぐこともできる。つ
ぎに、図９〜図１１の模式工程断面図をもとに、本発明
の第２の実施の形態を説明する。これらの図で、図６〜
図８と同じまたは相当する記号については、同じ記号を
付している。
Ｔからの下部電極への鉛の拡散を防ぐこともできる。つ
ぎに、図９〜図１１の模式工程断面図をもとに、本発明
の第２の実施の形態を説明する。これらの図で、図６〜
図８と同じまたは相当する記号については、同じ記号を
付している。
【００３７】はじめに図９（ａ）に示すように、ｐ型シ
リコン基板１１上にフィールド酸化膜１２で画定された
メモリセル領域の素子形成領域を形成する。つづいて、
ゲート絶縁膜１３、ゲート電極１４およびシリコン酸化
膜３２を順次形成し、パターニングしてゲート電極１４
上にシリコン酸化膜３２を有する電極構造を形成する。
リコン基板１１上にフィールド酸化膜１２で画定された
メモリセル領域の素子形成領域を形成する。つづいて、
ゲート絶縁膜１３、ゲート電極１４およびシリコン酸化
膜３２を順次形成し、パターニングしてゲート電極１４
上にシリコン酸化膜３２を有する電極構造を形成する。
【００３８】つづいて、イオン注入法によりｎ型ソース
・ドレイン拡散層１５、１６を形成してＭＯＳトランジ
スタを形成する。つぎに図９（ｂ）に示すように、シリ
コン酸化膜１７を形成し、ビットラインに接続する方の
ソース・ドレイン拡散層１５上のシリコン酸化膜を異方
性エッチングすることで、自己整合的にコンタクトホー
ル３３を形成する。このとき、ゲート電極１４は電極上
のシリコン酸化膜３２と、シリコン酸化膜１７を異方性
エッチングすることで得られたサイドウォールにより覆
われる。
・ドレイン拡散層１５、１６を形成してＭＯＳトランジ
スタを形成する。つぎに図９（ｂ）に示すように、シリ
コン酸化膜１７を形成し、ビットラインに接続する方の
ソース・ドレイン拡散層１５上のシリコン酸化膜を異方
性エッチングすることで、自己整合的にコンタクトホー
ル３３を形成する。このとき、ゲート電極１４は電極上
のシリコン酸化膜３２と、シリコン酸化膜１７を異方性
エッチングすることで得られたサイドウォールにより覆
われる。
【００３９】つぎに図９（ｃ）に示すように、ＣＶＤ法
を用いてタングステンシリサイド膜を形成し、パターニ
ングしてソース・ドレイン拡散層１５とコンタクトする
ようにビットライン１８を形成する。つぎに図１０
（ａ）に示すようにシリコン酸化膜１９を形成し、ＣＭ
Ｐ（Chemical Mechanical Polishing)法を用いて平坦化
する。
を用いてタングステンシリサイド膜を形成し、パターニ
ングしてソース・ドレイン拡散層１５とコンタクトする
ようにビットライン１８を形成する。つぎに図１０
（ａ）に示すようにシリコン酸化膜１９を形成し、ＣＭ
Ｐ（Chemical Mechanical Polishing)法を用いて平坦化
する。
【００４０】つづいて、シリコン酸化膜１９およびシリ
コン酸化膜１７を選択的にエッチング除去して、他方の
ソース・ドレイン拡散層１６に到達するコンタクトホー
ル２０を形成する。つぎに、図１０（ｂ）に示すように
ＣＶＤ法を用いてリンを不純物として含むｎ型ドープト
アモルファスシリコン膜２１を形成し、コンタクトホー
ル２０を埋め込む。
コン酸化膜１７を選択的にエッチング除去して、他方の
ソース・ドレイン拡散層１６に到達するコンタクトホー
ル２０を形成する。つぎに、図１０（ｂ）に示すように
ＣＶＤ法を用いてリンを不純物として含むｎ型ドープト
アモルファスシリコン膜２１を形成し、コンタクトホー
ル２０を埋め込む。
【００４１】つづいて、ドライエッチング法を用いて全
面エッチングを行い、シリコン酸化膜１９上のアモルフ
ァスシリコン膜２１を除去して、コンタクトホール２０
内にシリコンプラグ２２を形成する。つづいて、チタン
ターゲットを用いたＰＶＤ法により、Ｔｉ膜を２０ｎｍ
形成し、つづいて同じターゲットで窒素ガスを導入した
リアクティブスパッタ法を用いることでＴｉＮ膜を５０
ｎｍ形成する。
面エッチングを行い、シリコン酸化膜１９上のアモルフ
ァスシリコン膜２１を除去して、コンタクトホール２０
内にシリコンプラグ２２を形成する。つづいて、チタン
ターゲットを用いたＰＶＤ法により、Ｔｉ膜を２０ｎｍ
形成し、つづいて同じターゲットで窒素ガスを導入した
リアクティブスパッタ法を用いることでＴｉＮ膜を５０
ｎｍ形成する。
【００４２】つづいて、プラチナとイリジウムの合金タ
ーゲットを用いたＰＶＤ法により、Ｐｔ−Ｉｒ膜を１０
０ｎｍ形成し、Ｐｔ−Ｉｒ／ＴｉＮ／Ｔｉ構造からなる
導電層２３が形成される。ここで、イリジウムの濃度は
１０重量％以上を用いることができ、望ましくは、１０
〜５０重量％、さらに望ましくは１０重量％程度を用い
ることが好ましい。
ーゲットを用いたＰＶＤ法により、Ｐｔ−Ｉｒ膜を１０
０ｎｍ形成し、Ｐｔ−Ｉｒ／ＴｉＮ／Ｔｉ構造からなる
導電層２３が形成される。ここで、イリジウムの濃度は
１０重量％以上を用いることができ、望ましくは、１０
〜５０重量％、さらに望ましくは１０重量％程度を用い
ることが好ましい。
【００４３】つぎに、図１１（ａ）に示すように周知の
フォトリソグラフィ法を用いて下部電極パターンを形成
するためのレジストパターンを形成し、このレジストを
マスクとしてイオンミリング法により、Ｐｔ−Ｉｒのエ
ッチングを行い、つづいてクロロフォルムとＣｌ2 の混
合ガスを用いたＲＩＥ法によってＴｉＮとＴｉ膜のエッ
チングを行い、下部電極２５を形成する。
フォトリソグラフィ法を用いて下部電極パターンを形成
するためのレジストパターンを形成し、このレジストを
マスクとしてイオンミリング法により、Ｐｔ−Ｉｒのエ
ッチングを行い、つづいてクロロフォルムとＣｌ2 の混
合ガスを用いたＲＩＥ法によってＴｉＮとＴｉ膜のエッ
チングを行い、下部電極２５を形成する。
【００４４】つづいて、レジストをアッシング除去した
後、ＢＳＴターゲットを用いたＲＦスパッタリング法に
より、５００℃〜６００℃に加熱した状態で１０〜２０
％の酸素を含む雰囲気中でＢＳＴ膜を１８０ｎｍ形成
し、つづいてＰＶＤ法によりプラチナを５０ｎｍ形成す
る。つづいて上部電極パターンを形成するためのレジス
トパターンを形成し、イオンミリング法等を用いてプラ
チナとＢＳＴ膜をエッチング除去して、上部電極２９と
キャパシタ絶縁膜２６を形成する。
後、ＢＳＴターゲットを用いたＲＦスパッタリング法に
より、５００℃〜６００℃に加熱した状態で１０〜２０
％の酸素を含む雰囲気中でＢＳＴ膜を１８０ｎｍ形成
し、つづいてＰＶＤ法によりプラチナを５０ｎｍ形成す
る。つづいて上部電極パターンを形成するためのレジス
トパターンを形成し、イオンミリング法等を用いてプラ
チナとＢＳＴ膜をエッチング除去して、上部電極２９と
キャパシタ絶縁膜２６を形成する。
【００４５】つぎに、図１１（ｂ）に示すように、シリ
コン酸化膜からなる層間絶縁膜３０やＡｌ配線層３１を
形成して、ＤＲＡＭメモリセルを形成する。本実施の形
態では、下部電極としてＰｔ−Ｉｒ／ＴｉＮ／Ｔｉ構造
を用いたため、ＢＳＴ形成時やその後の結晶化アニール
等による酸素の影響は下部電極で防ぐことができ、シリ
コンプラグ２２の表面が酸化されることはなく、良好な
コンタクト特性を得ることができる。しかも、第１の実
施の形態にくらべて単層構造で同様な効果を得ることが
できるため、工程短縮や薄膜化の点で有利である。
コン酸化膜からなる層間絶縁膜３０やＡｌ配線層３１を
形成して、ＤＲＡＭメモリセルを形成する。本実施の形
態では、下部電極としてＰｔ−Ｉｒ／ＴｉＮ／Ｔｉ構造
を用いたため、ＢＳＴ形成時やその後の結晶化アニール
等による酸素の影響は下部電極で防ぐことができ、シリ
コンプラグ２２の表面が酸化されることはなく、良好な
コンタクト特性を得ることができる。しかも、第１の実
施の形態にくらべて単層構造で同様な効果を得ることが
できるため、工程短縮や薄膜化の点で有利である。
【００４６】なお、本実施の形態では、ビットラインの
コンタクトホールを開ける３３を開ける際に、シリコン
酸化膜サイドウォールを用いたが、ゲート電極１４をシ
リコン窒化膜で覆った、いわゆる窒化膜スペーサセルフ
アラインコンタクト法を用いても構わないのは言うまで
もない。第１の実施の形態と第２の実施の形態で、キャ
パシタ絶縁膜と下部電極の構造をそれぞれ変えている
が、第１の実施の形態の下部電極としてＰｔ−Ｉｒ合金
を用いても第２の実施の形態の下部電極としてＩｒ／Ｉ
ｒＯ2 ／Ｉｒ構造を用いても構わないし、キャパシタ絶
縁膜としてＢＳＴ、ＰＺＴだけでなく他の複合酸化膜強
誘電体膜や高誘電体膜も用いることができる。ここで、
第１の実施の形態で示したＩｒ／ＩｒＯ2 ／Ｉｒ構造で
上層のＩｒは、その上層にくるＰＺＴ膜の配向性を整え
る役目がある。ＩｒＯ2 は多結晶であるため、直接ＰＺ
Ｔ膜を形成すると配向性がばらばらになってしまい、リ
ーク特性や疲労特性などの強誘電体特性の劣化が見られ
る。これに対して、ＩｒＯ2 上にＩｒを形成すると、Ｉ
ｒが配向性をもつため、ＰＺＴ膜の配向性を整えること
ができ、強誘電体特性上好ましい。
コンタクトホールを開ける３３を開ける際に、シリコン
酸化膜サイドウォールを用いたが、ゲート電極１４をシ
リコン窒化膜で覆った、いわゆる窒化膜スペーサセルフ
アラインコンタクト法を用いても構わないのは言うまで
もない。第１の実施の形態と第２の実施の形態で、キャ
パシタ絶縁膜と下部電極の構造をそれぞれ変えている
が、第１の実施の形態の下部電極としてＰｔ−Ｉｒ合金
を用いても第２の実施の形態の下部電極としてＩｒ／Ｉ
ｒＯ2 ／Ｉｒ構造を用いても構わないし、キャパシタ絶
縁膜としてＢＳＴ、ＰＺＴだけでなく他の複合酸化膜強
誘電体膜や高誘電体膜も用いることができる。ここで、
第１の実施の形態で示したＩｒ／ＩｒＯ2 ／Ｉｒ構造で
上層のＩｒは、その上層にくるＰＺＴ膜の配向性を整え
る役目がある。ＩｒＯ2 は多結晶であるため、直接ＰＺ
Ｔ膜を形成すると配向性がばらばらになってしまい、リ
ーク特性や疲労特性などの強誘電体特性の劣化が見られ
る。これに対して、ＩｒＯ2 上にＩｒを形成すると、Ｉ
ｒが配向性をもつため、ＰＺＴ膜の配向性を整えること
ができ、強誘電体特性上好ましい。
【００４７】したがって、強誘電体特性を必要とするＰ
ＺＴなどの強誘電体膜を用いる場合には、ＩｒＯ2 上に
Ｉｒを形成しておくことが望ましいが、強誘電体特性を
必要としないＢＳＴなどの高誘電体膜の場合には、特に
上層のＩｒを設けなくても構わない。なお、上記Ｉｒ／
ＩｒＯ2 ／Ｉｒ構造で下層のＩｒは、その下層にあるＴ
ｉＮ膜やシリコンなどが、ＩｒＯ2 成長中に酸化される
のを防ぐ役割がある。したがって、Ｉｒ／ＩｒＯ2 ／Ｉ
ｒ構造の下層の導電層が酸化されないか、酸化されても
素子特性に悪影響を与えないものであるなら、下層のＩ
ｒはなくても構わない。また、第２の実施の形態で示し
たＰｔ−Ｉｒ合金ではＩｒＯ2 層がないが、実際にはＰ
ＺＴ膜など鉛を含む強誘電体膜や高誘電体膜の下部電極
としても有効に使用することができた。
ＺＴなどの強誘電体膜を用いる場合には、ＩｒＯ2 上に
Ｉｒを形成しておくことが望ましいが、強誘電体特性を
必要としないＢＳＴなどの高誘電体膜の場合には、特に
上層のＩｒを設けなくても構わない。なお、上記Ｉｒ／
ＩｒＯ2 ／Ｉｒ構造で下層のＩｒは、その下層にあるＴ
ｉＮ膜やシリコンなどが、ＩｒＯ2 成長中に酸化される
のを防ぐ役割がある。したがって、Ｉｒ／ＩｒＯ2 ／Ｉ
ｒ構造の下層の導電層が酸化されないか、酸化されても
素子特性に悪影響を与えないものであるなら、下層のＩ
ｒはなくても構わない。また、第２の実施の形態で示し
たＰｔ−Ｉｒ合金ではＩｒＯ2 層がないが、実際にはＰ
ＺＴ膜など鉛を含む強誘電体膜や高誘電体膜の下部電極
としても有効に使用することができた。
【００４８】本発明者の実験によれば、ＰＺＴ膜とＰｔ
−Ｉｒ合金との界面では、Ｉｒの濃度が上がり、Ｐｔの
濃度が下がることが観察された。そして、界面に蓄積さ
れたＩｒが、ＰＺＴの成長や酸素アニールの際に酸化さ
れ、ＩｒＯ2 が形成される。これが、Ｐｂの拡散を防ぐ
役割をを果たすものと思われる。さらに、電極材料とし
てＩｒだけではなく、Ｒｕでも同様な効果を得ることが
できる。ただし、ＲｕＯ2 はＩｒＯ2 にくらべてＰｂの
拡散阻止能力が劣っているため、特に、ＰＺＴなどのＰ
ｂを含む材料に対しては、Ｉｒ系の合金や電極構造を用
いるほうが望ましい。
−Ｉｒ合金との界面では、Ｉｒの濃度が上がり、Ｐｔの
濃度が下がることが観察された。そして、界面に蓄積さ
れたＩｒが、ＰＺＴの成長や酸素アニールの際に酸化さ
れ、ＩｒＯ2 が形成される。これが、Ｐｂの拡散を防ぐ
役割をを果たすものと思われる。さらに、電極材料とし
てＩｒだけではなく、Ｒｕでも同様な効果を得ることが
できる。ただし、ＲｕＯ2 はＩｒＯ2 にくらべてＰｂの
拡散阻止能力が劣っているため、特に、ＰＺＴなどのＰ
ｂを含む材料に対しては、Ｉｒ系の合金や電極構造を用
いるほうが望ましい。
【００４９】上記第１、第２の実施の形態では、Ｉｒ電
極やＰｔ電極のエッチングはイオンミリング法を用いて
行った。プラチナやイリジウムは蒸気圧の高い化合物が
ないため、これらの材料を用いた場合にはイオンミリン
グ法やスパッタエッチング法などでパターニングをしな
ければならない。しかし、Ｒｕの酸化物であるＲｕＯ4
は蒸気圧の高い気体であるため、ＲｕやＲｕＯ2 などを
電極として用いた場合には、エッチングガスとして酸素
ガスを用いることができる。
極やＰｔ電極のエッチングはイオンミリング法を用いて
行った。プラチナやイリジウムは蒸気圧の高い化合物が
ないため、これらの材料を用いた場合にはイオンミリン
グ法やスパッタエッチング法などでパターニングをしな
ければならない。しかし、Ｒｕの酸化物であるＲｕＯ4
は蒸気圧の高い気体であるため、ＲｕやＲｕＯ2 などを
電極として用いた場合には、エッチングガスとして酸素
ガスを用いることができる。
【００５０】ただし、酸素ガスはレジストもアッシング
除去してしまうため、マスクとしてレジストを用いるこ
とができない。したがって、このような場合には酸化膜
等をマスクとして用いればよい。図１２は本願発明の第
３の実施の形態を示す図であり、ＲｕやＲｕＯ2 などを
電極として用いた場合の電極のエッチング方法に関する
ものである。
除去してしまうため、マスクとしてレジストを用いるこ
とができない。したがって、このような場合には酸化膜
等をマスクとして用いればよい。図１２は本願発明の第
３の実施の形態を示す図であり、ＲｕやＲｕＯ2 などを
電極として用いた場合の電極のエッチング方法に関する
ものである。
【００５１】先に述べたように、ＲｕやＲｕＯ2 などを
電極として用いた場合には、酸化膜をマスクとして酸素
ガスでパターニングすることができる。しかし、酸化膜
をマスクとして用いた場合には、酸化膜形成時に酸素の
影響によってＲｕやＲｕＯ2 の酸化がおこり、これら電
極表面に露出した結晶面により酸化反応の違いによっ
て、酸化膜厚がかわるため、表面荒れが生じた。
電極として用いた場合には、酸化膜をマスクとして酸素
ガスでパターニングすることができる。しかし、酸化膜
をマスクとして用いた場合には、酸化膜形成時に酸素の
影響によってＲｕやＲｕＯ2 の酸化がおこり、これら電
極表面に露出した結晶面により酸化反応の違いによっ
て、酸化膜厚がかわるため、表面荒れが生じた。
【００５２】特に、下部電極として用いた場合には、電
極表面の凹凸により電界集中によってリークが生じると
いう問題や、キャパシタ容量を減らさないためには酸化
膜を除去する必要があり、工程増となるという問題があ
る。第３の実施の形態は、これらの問題を解決した手法
を示すものである。
極表面の凹凸により電界集中によってリークが生じると
いう問題や、キャパシタ容量を減らさないためには酸化
膜を除去する必要があり、工程増となるという問題があ
る。第３の実施の形態は、これらの問題を解決した手法
を示すものである。
【００５３】第２の実施の形態と同様な方法で、図１０
（ｂ）に示すように下部電極を形成する。ただし、本実
施の形態では下部電極構造としては、Ｐｔ−Ｉｒのかわ
りにＲｕ／ＲｕＯ2 ／Ｒｕ／ＴｉＮ／Ｔｉを用いてい
る。つぎに図１２（ａ）に示すように下部電極２５上に
Ｐｔマスク３４を形成する。Ｐｔマスクは、ＰＶＤ法に
よってプラチナ膜を形成したあと、レジストをマスクと
してイオンミリング法を用いてパターニングする。
（ｂ）に示すように下部電極を形成する。ただし、本実
施の形態では下部電極構造としては、Ｐｔ−Ｉｒのかわ
りにＲｕ／ＲｕＯ2 ／Ｒｕ／ＴｉＮ／Ｔｉを用いてい
る。つぎに図１２（ａ）に示すように下部電極２５上に
Ｐｔマスク３４を形成する。Ｐｔマスクは、ＰＶＤ法に
よってプラチナ膜を形成したあと、レジストをマスクと
してイオンミリング法を用いてパターニングする。
【００５４】つぎに図１２（ｂ）に示すようにＰｔマス
ク３４をマスクとして酸素ガスを用いてＲＩＥ法で異方
性エッチングを行い、Ｒｕ／ＲｕＯ2 ／Ｒｕを選択的に
エッチング除去する。つづいて、同じくＰｔマスク３４
をマスクとして、クロロフォルムとＣｌ2 の混合ガスを
用いたＲＩＥ法によりＴｉＮとＴｉ膜をエッチング除去
する。
ク３４をマスクとして酸素ガスを用いてＲＩＥ法で異方
性エッチングを行い、Ｒｕ／ＲｕＯ2 ／Ｒｕを選択的に
エッチング除去する。つづいて、同じくＰｔマスク３４
をマスクとして、クロロフォルムとＣｌ2 の混合ガスを
用いたＲＩＥ法によりＴｉＮとＴｉ膜をエッチング除去
する。
【００５５】つづいて、第２の実施の形態と同じく、Ｂ
ＳＴ膜やＰＺＴ膜などのキャパシタ絶縁膜２６と上部電
極２９を形成する。本実施の形態では、プラチナをマス
クとして用いることで、下部電極を酸素ガスを用いてエ
ッチング除去することが可能となる。しかも、Ｐｔは導
電性の膜であるため、電極の一部として使用することが
可能となり、下部電極上に残した状態でキャパシタ絶縁
膜を形成することができるため、工程増とはならない。
ＳＴ膜やＰＺＴ膜などのキャパシタ絶縁膜２６と上部電
極２９を形成する。本実施の形態では、プラチナをマス
クとして用いることで、下部電極を酸素ガスを用いてエ
ッチング除去することが可能となる。しかも、Ｐｔは導
電性の膜であるため、電極の一部として使用することが
可能となり、下部電極上に残した状態でキャパシタ絶縁
膜を形成することができるため、工程増とはならない。
【００５６】なお、本実施の形態ではプラチナを例とし
て上げたが、酸素と反応して除去されない物質で、導電
性を保てる物質なら同様な効果を得ることができる。ま
た、下部電極としてＲｕの合金を用いたが、Ｉｒの合金
を用いても同様な効果が得られる。本発明の実施の形態
で、Ｉｒ、ＩｒＯ2 、ＲｕやＲｕＯ2 膜の形成方法とし
てＰＶＤ法を用いたが、ＣＶＤ法を用いても形成するこ
とができる。
て上げたが、酸素と反応して除去されない物質で、導電
性を保てる物質なら同様な効果を得ることができる。ま
た、下部電極としてＲｕの合金を用いたが、Ｉｒの合金
を用いても同様な効果が得られる。本発明の実施の形態
で、Ｉｒ、ＩｒＯ2 、ＲｕやＲｕＯ2 膜の形成方法とし
てＰＶＤ法を用いたが、ＣＶＤ法を用いても形成するこ
とができる。
【００５７】本発明の実施の形態で、代表的な誘電体膜
としてＢＳＴ膜とＰＺＴ膜について説明したが、これら
のかわりにＳｒＴｉＯ3 、ＳｒＢｉ2 （Ｎｂ，Ｔａ）2
Ｏ9、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 、（Ｐｂ，Ｌｎ）（Ｚ
ｒ，Ｔｉ）Ｏ3 などの高誘電体膜や強有電体膜にも同様
に適用できる。
としてＢＳＴ膜とＰＺＴ膜について説明したが、これら
のかわりにＳｒＴｉＯ3 、ＳｒＢｉ2 （Ｎｂ，Ｔａ）2
Ｏ9、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 、（Ｐｂ，Ｌｎ）（Ｚ
ｒ，Ｔｉ）Ｏ3 などの高誘電体膜や強有電体膜にも同様
に適用できる。
【００５８】
【発明の効果】本発明によれば、強誘電体膜や高誘電体
膜を用いたメモリ構造において、キャパシタ誘電体膜形
成時やその後の結晶化アニール等による酸素の影響を下
層電極で防ぐことができ、キャパシタの下層電極と、拡
散層上の導電層プラグとの良好なコンタクト特性を得る
ことができる。
膜を用いたメモリ構造において、キャパシタ誘電体膜形
成時やその後の結晶化アニール等による酸素の影響を下
層電極で防ぐことができ、キャパシタの下層電極と、拡
散層上の導電層プラグとの良好なコンタクト特性を得る
ことができる。
【００５９】また、鉛を含むキャパシタ絶縁膜において
も、鉛の拡散を防ぐことができるため、キャパシタ絶縁
膜の組成の変動による特性の劣化を防ぐことができる。
さらに、下層または上層電極のエッチングを、工程を増
やすことなく確実に行うことができ、メモリ製品の信頼
性や歩留り向上に寄与するところが大きい。
も、鉛の拡散を防ぐことができるため、キャパシタ絶縁
膜の組成の変動による特性の劣化を防ぐことができる。
さらに、下層または上層電極のエッチングを、工程を増
やすことなく確実に行うことができ、メモリ製品の信頼
性や歩留り向上に寄与するところが大きい。
【図１】ケルビンコンタクトを説明する平面図である。
【図２】ケルビンコンタクトのＩ−Ｖ特性を示す図であ
る。
る。
【図３】オージェ分析の結果を示す図（その１）であ
る。
る。
【図４】オージェ分析の結果を示す図（その２）であ
る。
る。
【図５】オージェ分析の結果を示す図（その３）であ
る。
る。
【図６】本発明の第１の実施の形態を示す模式工程断面
図（その１）である。
図（その１）である。
【図７】本発明の第１の実施の形態を示す模式工程断面
図（その２）である。
図（その２）である。
【図８】本発明の第１の実施の形態を示す模式工程断面
図（その３）である。
図（その３）である。
【図９】本発明の第２の実施の形態を示す模式工程断面
図（その１）である。
図（その１）である。
【図１０】本発明の第２の実施の形態を示す模式工程断
面図（その２）である。
面図（その２）である。
【図１１】本発明の第２の実施の形態を示す模式工程断
面図（その３）である。
面図（その３）である。
【図１２】本発明の第３の実施の形態を示す模式工程断
面図である。
面図である。
【図１３】従来技術を説明する模式断面図（その１）で
ある。
ある。
【図１４】従来技術を説明する模式断面図（その２）で
ある。
ある。
１１、１０１ シリコン基板
１２、１０２ 素子分離絶縁膜
１３、１０３ ゲート絶縁膜
１４、１０４ ゲート電極
１５、１６、１０５、１０６ ソース・ドレイン拡散
層 １８、１０８ ビットライン ２２、１１５ 導電体プラグ ２５、１１０ キャパシタ下層電極 ２６、１１１ キャパシタ絶縁膜 ２９、１１２ キャパシタ上層電極 ３４ プラチナマスク
層 １８、１０８ ビットライン ２２、１１５ 導電体プラグ ２５、１１０ キャパシタ下層電極 ２６、１１１ キャパシタ絶縁膜 ２９、１１２ キャパシタ上層電極 ３４ プラチナマスク
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平８−264665（ＪＰ，Ａ)
特開 平８−316430（ＪＰ，Ａ)
特開 平８−51165（ＪＰ，Ａ)
特開 平８−260148（ＪＰ，Ａ)
特開 平８−186236（ＪＰ，Ａ)
特開 平５−55514（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/105
H01L 21/822
H01L 21/8242
H01L 27/04
H01L 27/108
Claims (11)
- 【請求項１】 一導電型半導体基板上にゲート絶縁膜を
介して形成され、ワード線に接続されるＭＩＳトランジ
スタのゲート電極と、 前記ゲート電極の両側の一導電型半導体基板中に形成さ
れた前記ＭＩＳトランジスタのソース・ドレインとなる
反対導電型の拡散層と、 前記拡散層の一方に接続されたビット線と、 前記ＭＩＳトランジスタを含む前記半導体基板上に形成
された絶縁膜と、 前記絶縁膜に形成され前記拡散層の他方に達するコンタ
クトホールと、 前記コンタクトホール内に埋め込まれたシリコンからな
る埋め込み導電層と、 前記埋め込み導電層を含む前記絶縁膜上に形成され、前
記埋め込み導電層に電気的に接続された、Ｔｉ層と前記
Ｔｉ層上に形成されたＴｉＮ層と前記ＴｉＮ層上に形成
されたＩｒ層と前記Ｉｒ層上に形成されたＩｒＯ 2 層と
前記ＩｒＯ 2 層上に形成されたＩｒ層を含む下層電極
と、 前記下層電極表面に形成された強誘電体膜からなるキャ
パシタ絶縁膜と、 前記キャパシタ絶縁膜表面に形成された上層電極とを有
することを特徴とする半導体メモリ。 - 【請求項２】 前記強誘電体膜はＰＺＴであることを特
徴とする請求項１記載の半導体メモリ。 - 【請求項３】 前記ＩｒのかわりにＲｕ、ＩｒＯ 2 のか
わりにＲｕＯ 2 を有することを特徴とする請求項１記載
の半導体メモリ。 - 【請求項４】 前記ＩｒとＩｒＯ 2 の積層膜のかわりに
ＰｔとＩｒの合金を用いることを特徴とする請求項１記
載の半導体メモリ。 - 【請求項５】 前記下層電極はさらに上層にＰｔ層とを
含むことを特徴とする請求項１記載の半導体メモリ。 - 【請求項６】 一導電型半導体基板上にゲート絶縁膜を
介して形成され、ワード線に接続されるＭＩＳトランジ
スタのゲート電極を形成する工程と、 前記ゲート電極の両側の一導電型半導体基板中に前記Ｍ
ＩＳトランジスタのソース・ドレインとなる反対導電型
の拡散層を形成する工程と、 前記拡散層の一方に接続されたビット線と、 前記ＭＩＳトランジスタを含む前記半導体基板上に第１
の絶縁膜を形成する工程と、 前記第１の絶縁膜に形成され前記拡散層の他方に達する
コンタクトホールを形成する工程と、 前記コンタクトホール内にシリコンからなる埋め込み導
電層を埋め込む工程と、 前記埋め込み導電層を含む前記第１の絶縁膜上にＴｉ
層、ＴｉＮ層、Ｉｒ層、ＩｒＯ 2 層及びＩｒ層を順次形
成する工程と、 前記Ｔｉ層、ＴｉＮ層、Ｉｒ層、ＩｒＯ 2 層及びＩｒ層
をパターニングして、前記埋め込み導電層を含む前記絶
縁膜上に下層電極を形成する工程と、 前記下層電極表面を含む領域に第２の絶縁膜を形成する
工程と、 前記第２の絶縁膜をパターニングして強誘電体膜からな
るキャパシタ絶縁膜を形成する工程と、 前記キャパシタ絶縁膜表面を含む前記半導体基板上に導
電層を形成する工程と、 前記導電層をパターニングして上層電極を形成する工程
とを含むことを特徴とする半導体メモリの製造方法 。 - 【請求項７】 前記強誘電体膜はＰＺＴであることを特
徴とする請求項６記載の半導体メモリ。 - 【請求項８】 前記ＩｒのかわりにＲｕ、ＩｒＯ 2 のか
わりにＲｕＯ 2 を形成する工程を含むことを特徴とする
請求項６記載の半導体メモリの製造方法。 - 【請求項９】 前記下層電極と前記キャパシタ絶縁膜は
同一のマスクを用いてエッチングすることを特徴とする
請求項６記載の半導体メモリの製造方法。 - 【請求項１０】 前記上層電極と前記キャパシタ絶縁膜
は同一のマスクを用いてエッチングすることを特徴とす
る請求項６記載の半導体メモリの製造方法。 - 【請求項１１】 前記上層電極または下層電極のエッチ
ングマスクとしてＰｔ層を用いることを特徴とする請求
項６記載の半導体メモリの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33131996A JP3454058B2 (ja) | 1996-12-11 | 1996-12-11 | 半導体メモリおよびその製造方法 |
| US08/901,279 US5905278A (en) | 1996-12-11 | 1997-07-29 | Semiconductor device having a dielectric film and a fabrication process thereof |
| KR1019970036925A KR100281017B1 (ko) | 1996-12-11 | 1997-08-01 | 반도체 메모리 및 그 제조방법 |
| US09/256,080 US6337238B1 (en) | 1996-12-11 | 1999-02-24 | Semiconductor device having a dielectric film and a fabrication process thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33131996A JP3454058B2 (ja) | 1996-12-11 | 1996-12-11 | 半導体メモリおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10173138A JPH10173138A (ja) | 1998-06-26 |
| JP3454058B2 true JP3454058B2 (ja) | 2003-10-06 |
Family
ID=18242364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33131996A Expired - Lifetime JP3454058B2 (ja) | 1996-12-11 | 1996-12-11 | 半導体メモリおよびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5905278A (ja) |
| JP (1) | JP3454058B2 (ja) |
| KR (1) | KR100281017B1 (ja) |
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|---|---|---|---|---|
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| JP3830652B2 (ja) * | 1998-02-27 | 2006-10-04 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JP2000091539A (ja) * | 1998-07-16 | 2000-03-31 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US6358810B1 (en) * | 1998-07-28 | 2002-03-19 | Applied Materials, Inc. | Method for superior step coverage and interface control for high K dielectric capacitors and related electrodes |
| US6271131B1 (en) * | 1998-08-26 | 2001-08-07 | Micron Technology, Inc. | Methods for forming rhodium-containing layers such as platinum-rhodium barrier layers |
| JP3517876B2 (ja) * | 1998-10-14 | 2004-04-12 | セイコーエプソン株式会社 | 強誘電体薄膜素子の製造方法、インクジェット式記録ヘッド及びインクジェットプリンタ |
| DE19858357A1 (de) * | 1998-12-17 | 2000-06-29 | Siemens Ag | Mikroelektronische Struktur sowie Verfahren zu deren Herstellung |
| KR100318442B1 (ko) | 1998-12-24 | 2002-02-19 | 박종섭 | 반도체소자의금속게이트전극형성방법 |
| WO2000049660A1 (en) * | 1999-02-16 | 2000-08-24 | Symetrix Corporation | Iridium oxide diffusion barrier between local interconnect layer and thin film of layered superlattice material |
| US6190963B1 (en) * | 1999-05-21 | 2001-02-20 | Sharp Laboratories Of America, Inc. | Composite iridium-metal-oxygen barrier structure with refractory metal companion barrier and method for same |
| DE19932844A1 (de) * | 1999-07-14 | 2001-01-25 | Forschungszentrum Juelich Gmbh | Speicherkondensator |
| KR100389913B1 (ko) * | 1999-12-23 | 2003-07-04 | 삼성전자주식회사 | 공정조건을 변화시키면서 화학기상 증착법으로 루테늄막을형성하는 방법 및 그에 의해 형성된 루테늄막 |
| KR100320438B1 (ko) * | 1999-12-27 | 2002-01-15 | 박종섭 | 불휘발성 강유전체 메모리 소자 및 그 제조방법 |
| WO2001088969A2 (en) * | 2000-05-16 | 2001-11-22 | Applied Materials, Inc. | Improved capacitor electrodes |
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| KR100391987B1 (ko) * | 2000-09-18 | 2003-07-22 | 삼성전자주식회사 | 강유전체 캐퍼시터를 갖는 반도체 장치 및 그 제조방법 |
| KR100389032B1 (ko) * | 2000-11-21 | 2003-06-25 | 삼성전자주식회사 | 강유전체 메모리 장치 및 그의 제조 방법 |
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| KR100487528B1 (ko) * | 2002-06-26 | 2005-05-03 | 삼성전자주식회사 | 피로 현상을 억제하기 위한 금속산화막을 갖는 강유전체캐패시터 및 그 제조방법 |
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