KR100318442B1 - 반도체소자의금속게이트전극형성방법 - Google Patents
반도체소자의금속게이트전극형성방법 Download PDFInfo
- Publication number
- KR100318442B1 KR100318442B1 KR1019980058595A KR19980058595A KR100318442B1 KR 100318442 B1 KR100318442 B1 KR 100318442B1 KR 1019980058595 A KR1019980058595 A KR 1019980058595A KR 19980058595 A KR19980058595 A KR 19980058595A KR 100318442 B1 KR100318442 B1 KR 100318442B1
- Authority
- KR
- South Korea
- Prior art keywords
- metal
- film
- gate
- gate electrode
- forming
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 41
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 30
- 239000002184 metal Substances 0.000 title claims abstract description 29
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 229910052741 iridium Inorganic materials 0.000 claims abstract description 11
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 claims abstract description 11
- 238000010405 reoxidation reaction Methods 0.000 claims abstract description 11
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 10
- 230000003647 oxidation Effects 0.000 claims abstract description 9
- 229910044991 metal oxide Inorganic materials 0.000 claims abstract description 6
- 150000004706 metal oxides Chemical class 0.000 claims abstract description 6
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims abstract description 4
- 229910052762 osmium Inorganic materials 0.000 claims abstract description 4
- SYQBFIAQOQZEGI-UHFFFAOYSA-N osmium atom Chemical compound [Os] SYQBFIAQOQZEGI-UHFFFAOYSA-N 0.000 claims abstract description 4
- 229910052707 ruthenium Inorganic materials 0.000 claims abstract description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 5
- 239000012298 atmosphere Substances 0.000 claims description 4
- 230000004888 barrier function Effects 0.000 claims description 4
- 238000009792 diffusion process Methods 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical group [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 2
- 230000001590 oxidative effect Effects 0.000 claims description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 abstract description 12
- 229910052721 tungsten Inorganic materials 0.000 abstract description 12
- 239000010937 tungsten Substances 0.000 abstract description 12
- 230000002159 abnormal effect Effects 0.000 abstract description 6
- 238000002844 melting Methods 0.000 abstract description 4
- 230000008018 melting Effects 0.000 abstract description 4
- 230000015556 catabolic process Effects 0.000 abstract description 2
- 238000006731 degradation reaction Methods 0.000 abstract description 2
- 239000007772 electrode material Substances 0.000 abstract description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 13
- 229920005591 polysilicon Polymers 0.000 description 13
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 3
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910000457 iridium oxide Inorganic materials 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005984 hydrogenation reaction Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical group [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- ZNOKGRXACCSDPY-UHFFFAOYSA-N tungsten trioxide Chemical compound O=[W](=O)=O ZNOKGRXACCSDPY-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4941—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a barrier layer between the silicon and the metal or metal silicide upper layer, e.g. Silicide/TiN/Polysilicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Crystallography & Structural Chemistry (AREA)
- Ceramic Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 반도체 기술에 관한 것으로, 특히 반도체 소자의 금속 게이트 전극 형성방법에 관한 것이며, 게이트 재산화 공정시 써멀 버지트 및 게이트 절연막의 열화를 증가시키지 않으면서 금속의 이상산화 현상을 방지할 수 있는 반도체 소자의 금속 게이트 전극 형성방법을 제공하는데 그 목적이 있다. 본 발명은 종래의 텅스텐과 같은 고융점 금속 대신 이리듐(Ir), 루테늄(Ru), 오스뮴(Os) 등과 같이 산화되어 비휘발성의 도전성 금속 산화막을 형성하는 금속을 게이트 전극 재료로 사용한다. 이에 따라, 통상의 게이트 재산화 공정을 수행하더라도, 금속막의 이상산화 현상 없이 균일한 산화막을 얻을 수 있을 뿐만 아니라, 그 산화막이 전도성을 가지고 있으므로 게이트 전극의 저항 특성을 개선할 수 있다.
Description
본 발명은 반도체 기술에 관한 것으로, 특히 반도체 소자의 금속 게이트 전극 형성방법에 관한 것이다.
일반적으로, 모스 트랜지스터의 게이트 전극은 폴리실리콘막을 사용하여 형성하여 왔다. 폴리실리콘 게이트 전극은 그 형성 공정이 안정하다는 장점이 있다. 그러나, 반도체 소자의 고집적화에 따라 게이트 전극을 비롯한 각종 패턴이 미세화 되고 있으며, 최근에는 0.15㎛ 선폭 이하까지 미세화가 진행되고 있다. 이에 따라, 통상적인 게이트 전극 형성시 사용되어 온 도핑된 폴리실리콘(doped polysilicon)은 그 자체의 높은 비저항 특성으로 인하여 지연 시간이 길어 빠른 동작을 요구하는 소자에 적용하기가 어려운 문제점이 있었다.
이러한 문제점은 반도체 소자의 고집적화에 따라 더욱 심각한 문제로 대두되고 있으며, 이를 개선하기 위하여 텅스텐, 티타늄 등의 고융점 금속 원소를 이용한 폴리사이드(polycide, 폴리실리콘/실리사이드(silicide)) 구조의 게이트 전극 기술에 대두되었다. 그러나, 이러한 폴리사이드 구조의 게이트 전극 또한 초고집적화된 반도체 소자의 동작 속도 향상에 한계가 있어 최근에는 텅스텐(W)과 같은 고융점 금속(refractory metal)을 게이트 전극으로 사용하는 기술에 대한 많은 연구·개발이 진행되고 있다.
첨부된 도면 도 1은 종래기술에 따라 형성된 텅스텐 게이트 전극의 단면을 도시한 것으로, 이하 이를 참조하여 설명한다.
종래 공정은 우선, 실리콘 기판(10) 상에 게이트 산화막(11)을 성장시키고 그 상부에 도핑된 폴리실리콘막(doped polysilicon)(12)을 증착한다. 이어서, 폴리실리콘막(12) 상부에 확산방지막으로서 WN막(13) 및 텅스텐막(14)을 증착하고, 그상부에 마스크 산화막(15)을 증착한다.
계속하여, 마스크 산화막(15) 및 텅스텐막(14), WN막(13) 및 폴리실리콘막(12)을 차례로 선택 식각하여 게이트 전극을 패터닝한다.
이후, 게이트 전극 패터닝을 위한 건식 식각시 게이트 전극 및 게이트 산화막(11)의 식각 손상(damage)을 회복시키기 위하여 게이트 재산화(gate re-oxidation) 공정을 실시한다.
이때, 텅스텐막(14)이 고온의 산화 분위기에 노출되어 텅스텐막(14) 측벽에 휘발성 절연 물질인 텅스텐 옥사이드(WO3)(16)가 형성되어 게이트 전극의 외양 (morphology)이 망가지게 된다. 이와 같이 변형된 게이트 전극은 이온주입 공정, 측벽 스페이서 형성 공정 등의 후속 공정에 영향을 주게 되어 원하는 소자 특성을 얻는데 큰 장애가 되고 있다. 또한, 텅스텐막(14)의 산화가 심하게 일어나면 텅스텐(W)의 양이 줄어들어 게이트 전극의 저항이 증가하는 문제점이 있었다.
도면 부호 '17'은 게이트 재산화 공정에 의해 폴리실리콘막(12) 측벽에 형성된 열산화막을 나타낸 것이다.
이러한 문제점을 해결하기 위해 야마모토(N. Yamamoto) 등에 의해 습식 수소 산화(Wet Hydrogen Oxidation)(Journal of Electrochemical Society, Vol. 133, p. 401(1986) 참조) 공정이 제안되었으나, 이 공정은 필요한 열산화막의 두께를 얻기 위해서는 고온(1000℃)에서 장시간의 산화 공정이 필요하고, 이는 금속 게이트 전극의 사용이 예상되는 4GDRAM급 이상의 반도체 소자에서는 너무 큰 써멀버지트(thermal budget)가 된다.
또한, 이러한 문제를 피하기 위해 질소 분위기에서 열처리를 실시하는 경우, 게이트 산화막의 특성이 산소 분위기에서 열처리를 한 경우에 비해 열화되는 문제점이 있었다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 게이트 재산화 공정시 써멀 버지트 및 게이트 절연막의 열화를 증가시키지 않으면서 금속의 이상산화 현상을 방지할 수 있는 반도체 소자의 금속 게이트 전극 형성방법을 제공하는데 그 목적이 있다.
도 1은 종래기술에 따라 형성된 텅스텐 게이트 전극의 단면도.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 이리듐 게이트 전극 형성 공정도.
* 도면의 주요 부분에 대한 부호의 설명
20 : 실리콘 기판 21 : 게이트 산화막
22 : 도핑된 폴리실리콘막 23 : WN막
24 : 이리듐막 25 : 마스크 산화막
26a : 열산화막 26b : 산화 이리듐막
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 반도체 기판 상에 게이트 절연막 및 게이트 실리콘막을 형성하는 제1 단계; 상기 게이트 실리콘막 상부에 산화시 도전성 금속 산화막을 형성하는 금속막을 형성하는 제2 단계; 상기 금속막 및 상기 게이트 실리콘막을 선택 식각하여 게이트 전극 패턴을 형성하는 제3 단계; 및 게이트 재산화 공정을 실시하는 제4 단계를 포함하여 이루어진 반도체 소자의 금속 게이트 전극 형성방법이 제공된다.
본 발명은 종래의 텅스텐과 같은 고융점 금속 대신 이리듐(Ir), 루떼늄(Ru), 오스뮴(Os) 등과 같이 산화되어 비휘발성의 도전성 금속 산화막을 형성하는 금속을게이트 전극 재료로 사용한다. 이에 따라, 통상의 게이트 재산화 공정을 수행하더라도, 금속막의 이상산화 현상 없이 균일한 산화막을 얻을 수 있을 뿐만 아니라, 그 산화막이 전도성을 가지고 있으므로 게이트 전극의 저항 특성을 개선할 수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 이리듐 게이트 전극 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
우선, 도 2a에 도시된 바와 같이 실리콘 기판(20) 상에 게이트 산화막(21)을 성장시키고, 그 상부에 도핑된 폴리실리콘막(22)을 500∼1500Å 두께로 증착한다. 이어서, 그 상부에 확산방지막으로서 50∼300Å 두께의 WN막(23)(또는 TiN막) 및 300∼1000Å 두께의 이리듐막(Ir)(24)을 증착하고, 이리듐막(24) 상에 마스크 산화막(25)을 증착한다.
다음으로, 도 2b에 도시된 바와 같이 마스크 산화막(25), 이리듐막(24), WN막(23) 및 폴리실리콘막(22)을 선택적으로 건식 식각하여 게이트 전극을 패터닝한다. 이때, 게이트 산화막(21) 또한 약간 식각 된다.
계속하여, 도 2c에 도시된 바와 같이 700∼900℃ 온도의 습식 또는 건식 분위기에서 통상적인 게이트 재산화 공정을 수행하여 게이트 산화막(21)의 식각 손상을 회복시키고, 폴리실리콘막(22) 측벽에 열산화막(26a)이, 이리듐막(24) 측벽에는도전성 산화 이리듐막(IrO2)(26b)이 각각 30∼150Å의 균일한 두께로 형성된다.
이후, LDD(lightly doped drain) 이온주입 및 측벽 스페이서 형성 공정을 실시하고, 소오스/드레인 이온주입을 실시하게 된다.
상기와 같은 공정을 진행하게 되면, 게이트 재산화 공정시 게이트 금속 측벽에 균일한 도전성 금속 산화막이 형성되므로 이상산화 현상을 방지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예를 들어, 전술한 실시예에서는 게이트 금속으로 이리듐을 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 이를 대신하여 루테늄(Ru), 오스뮴(Os)과 같이 산화되어 도전성 금속 산화막을 형성하는 금속을 사용할 수 있다.
전술한 본 발명은 기존의 폴리실리콘 게이트 또는 폴리사이드 게이트를 위해 셋업(set-up)된 게이트 재산화 공정을 그대로 사용하더라도 금속막의 이상산화 현상을 억제할 수 있으며, 별도의 추가적인 공정 없이도 금속 게이트 전극의 전기적 특성 및 공정의 안정성을 확보할 수 있는 효과가 있다.
Claims (7)
- 반도체 기판 상에 게이트 절연막 및 게이트 실리콘막을 형성하는 제1 단계;상기 게이트 실리콘막 상부에 산화시 도전성 금속 산화막을 형성하는 금속막을 형성하는 제2 단계;상기 금속막 및 상기 게이트 실리콘막을 선택 식각하여 게이트 전극 패턴을 형성하는 제3 단계; 및게이트 재산화 공정을 실시하는 제4 단계를 포함하여 이루어진 반도체 소자의 금속 게이트 전극 형성방법.
- 제1항에 있어서,상기 제1 단계 수행 후, 상기 게이트 실리콘막 상에 확산방지막을 형성하는 제5 단계를 더 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 금속 게이트 전극 형성방법.
- 제1항 또는 제2항에 있어서,상기 제2 단계 수행 후,상기 금속막 상에 마스크 절연막을 형성하는 제6 단계와,상기 마스크 절연막을 선택 식각하는 제7 단계를 더 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 금속 게이트 전극 형성방법.
- 제1항 또는 제2항에 있어서,상기 금속막은 이리듐(Ir), 루떼늄(Ru), 오스뮴(Os) 중 어느 하나인 것을 특징으로 하는 반도체 소자의 금속 게이트 전극 형성방법.
- 제2항에 있어서,상기 확산방지막은 TiN막 또는 WN막인 것을 특징으로 하는 반도체 소자의 금속 게이트 전극 형성방법.
- 제4항에 있어서,상기 금속막은 300∼1000Å의 두께인 것을 특징으로 하는 반도체 소자의 금속 게이트 전극 형성방법.
- 제1항 또는 제2항에 있어서,게이트 재산화 공정은 700∼900℃의 산화 분위기에서 수행하는 것을 특징으로 하는 반도체 소자의 금속 게이트 전극 형성방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980058595A KR100318442B1 (ko) | 1998-12-24 | 1998-12-24 | 반도체소자의금속게이트전극형성방법 |
| TW088121363A TW432513B (en) | 1998-12-24 | 1999-12-07 | Method of forming gate electrode in semiconductor device |
| JP35270099A JP3689757B2 (ja) | 1998-12-24 | 1999-12-13 | 半導体素子のゲート電極形成方法 |
| US09/460,815 US6303494B1 (en) | 1998-12-24 | 1999-12-14 | Method of forming gate electrode in semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980058595A KR100318442B1 (ko) | 1998-12-24 | 1998-12-24 | 반도체소자의금속게이트전극형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000042430A KR20000042430A (ko) | 2000-07-15 |
| KR100318442B1 true KR100318442B1 (ko) | 2002-02-19 |
Family
ID=19565677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980058595A KR100318442B1 (ko) | 1998-12-24 | 1998-12-24 | 반도체소자의금속게이트전극형성방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6303494B1 (ko) |
| JP (1) | JP3689757B2 (ko) |
| KR (1) | KR100318442B1 (ko) |
| TW (1) | TW432513B (ko) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100313943B1 (ko) * | 1999-04-22 | 2001-11-15 | 김영환 | 반도체 소자의 게이트 전극 형성 방법 |
| JP2000349285A (ja) * | 1999-06-04 | 2000-12-15 | Hitachi Ltd | 半導体集積回路装置の製造方法および半導体集積回路装置 |
| TW434704B (en) * | 1999-06-11 | 2001-05-16 | Univ Nat Yunlin Sci & Tech | Device of amorphous WO3 ion sensitive field effect transistor (ISFET) and method for making the same |
| KR100511897B1 (ko) * | 1999-06-24 | 2005-09-02 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 전극 형성 방법 |
| US6830975B2 (en) * | 2002-01-31 | 2004-12-14 | Micron Technology, Inc. | Method of forming field effect transistor comprising at least one of a conductive metal or metal compound in electrical connection with transistor gate semiconductor material |
| JP4622213B2 (ja) * | 2003-07-04 | 2011-02-02 | 株式会社日立製作所 | 半導体装置 |
| KR100596802B1 (ko) * | 2005-05-27 | 2006-07-04 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| JP2007073637A (ja) * | 2005-09-05 | 2007-03-22 | Tokyo Electron Ltd | 成膜方法および半導体装置の製造方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5979573A (ja) | 1982-10-29 | 1984-05-08 | Hitachi Ltd | 半導体装置 |
| US4839700A (en) | 1987-12-16 | 1989-06-13 | California Institute Of Technology | Solid-state non-volatile electronically programmable reversible variable resistance device |
| JPH022134A (ja) | 1988-06-15 | 1990-01-08 | Toshiba Corp | 絶縁ゲート型トランジスタ |
| US5264380A (en) | 1989-12-18 | 1993-11-23 | Motorola, Inc. | Method of making an MOS transistor having improved transconductance and short channel characteristics |
| JPH03286569A (ja) | 1990-04-03 | 1991-12-17 | Nec Corp | Ｍｅｓ型電界効果トランジスタ |
| JPH0548095A (ja) | 1991-08-07 | 1993-02-26 | Canon Inc | 半導体装置及びその製造方法 |
| JPH09246490A (ja) * | 1996-03-11 | 1997-09-19 | Toshiba Corp | 半導体装置及びその製造方法 |
| US5723893A (en) | 1996-05-28 | 1998-03-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for fabricating double silicide gate electrode structures on CMOS-field effect transistors |
| DE19623517C1 (de) | 1996-06-12 | 1997-08-21 | Siemens Ag | MOS-Transistor für biotechnische Anwendungen |
| JP3454058B2 (ja) | 1996-12-11 | 2003-10-06 | 富士通株式会社 | 半導体メモリおよびその製造方法 |
| JPH10294431A (ja) * | 1997-04-18 | 1998-11-04 | Oki Electric Ind Co Ltd | 半導体記憶素子およびその製造方法 |
| US5907780A (en) | 1998-06-17 | 1999-05-25 | Advanced Micro Devices, Inc. | Incorporating silicon atoms into a metal oxide gate dielectric using gas cluster ion beam implantation |
-
1998
- 1998-12-24 KR KR1019980058595A patent/KR100318442B1/ko not_active IP Right Cessation
-
1999
- 1999-12-07 TW TW088121363A patent/TW432513B/zh not_active IP Right Cessation
- 1999-12-13 JP JP35270099A patent/JP3689757B2/ja not_active Expired - Fee Related
- 1999-12-14 US US09/460,815 patent/US6303494B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000196083A (ja) | 2000-07-14 |
| KR20000042430A (ko) | 2000-07-15 |
| US6303494B1 (en) | 2001-10-16 |
| JP3689757B2 (ja) | 2005-08-31 |
| TW432513B (en) | 2001-05-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6544873B1 (en) | Methods of fabricating integrated circuit field effect transistors including multilayer gate electrodes having narrow and wide conductive layers | |
| US6331478B1 (en) | Methods for manufacturing semiconductor devices having chamfered metal silicide layers | |
| KR100318442B1 (ko) | 반도체소자의금속게이트전극형성방법 | |
| KR100318459B1 (ko) | 티타늄폴리사이드게이트전극형성방법 | |
| US7135407B2 (en) | Method of manufacturing a semiconductor device | |
| KR20020013195A (ko) | 반도체 장치의 게이트 패턴 형성 방법 | |
| KR100353525B1 (ko) | 반도체 소자의 게이트 전극 형성방법 | |
| KR100465855B1 (ko) | 반도체장치의게이트전극형성방법 | |
| KR100691927B1 (ko) | 반도체 소자의 캐패시터 제조 방법 | |
| KR100365409B1 (ko) | 반도체 소자의 게이트 전극 형성방법 | |
| KR100249773B1 (ko) | 혼합비정질 박막을 이용한 반도체 제작방법 | |
| KR100335274B1 (ko) | 반도체소자의제조방법 | |
| KR100314810B1 (ko) | 대머신 게이트를 적용한 반도체 소자 제조방법 | |
| KR100265348B1 (ko) | 폴리사이드 게이트를 갖는 모스펫 제조방법 | |
| KR100609035B1 (ko) | 반도체 장치의 모스트랜지스터 게이트 제조방법 | |
| KR20040059931A (ko) | 반도체소자의 듀얼 게이트 산화막 제조방법 | |
| KR100313936B1 (ko) | 반도체소자의살리사이드층형성방법 | |
| KR20010064118A (ko) | 선택적 에피택셜 성장 기술을 적용한 대머신 게이트형모스 트랜지스터 제조방법 | |
| KR100353527B1 (ko) | 반도체 소자의 게이트 전극 및 그 형성방법 | |
| KR100333373B1 (ko) | 산화공정을 이용한 텅스텐 게이트 리세스 방법 | |
| KR100321720B1 (ko) | 텅스텐폴리사이드구조를가진모스트랜지스터의게이트전극형성방법 | |
| KR100209929B1 (ko) | 반도체 소자의 제조방법 | |
| KR20010058641A (ko) | 반도체장치의 모스 트랜지스터 제조방법 | |
| KR19990031572A (ko) | 실리콘 질화막 스페이서를 갖춘 게이트 전극 형성방법 | |
| KR20010075765A (ko) | 반도체 소자의 캐패시터 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20111121 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20121121 Year of fee payment: 12 |
|
| LAPS | Lapse due to unpaid annual fee |