KR100335274B1 - 반도체소자의제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로서, 다결정실리콘층과 금속층의 적층구조의 게이트 전극의 형성공정 시 상기 게이트 전극의 측벽에 식각선택비 차이를 갖는 2중구조의 절연막 스페이서를 형성하되, 상기 적층구조에 인접하는 절연막 스페이서는 식각선택비가 큰 물질로 형성하고, 후속공정으로 상기 적층구조에 인접한 절연막 스페이서를 습식식각공정으로 소정 두께 제거하여 게이트 절연막만 노출시킨 후, 상기 게이트 절연막을 산화시켜 상기 게이트 전극을 형성하기 위한 식각공정 시 손상된 게이트 절연막을 재형성시킴으로써 상기 산화공정 시 상기 금속층이 산화되는 것을 방지하여 공정수율 및 소자 동작의 신뢰성을 향상시키고, 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 다결정실리콘층/금속층 구조의 게이트 전극 형성 후 산화공정 시 상기 금속층이 산화되는 것을 방지하여 소자의 특성을 향상시키고, 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 제조방법에 관한 것이다.
반도체소자가 고집적화되어 감에 따라 모스 전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor; 이하 MOSFET라 칭함)의 게이트 전극도 폭이 줄어들고 있으나, 게이트 전극의 폭이 N배 줄어들면 게이트 전극의 전기 저항이 N배 증가되어 반도체소자의 동작 속도를 떨어뜨리는 문제점이 있다. 따라서 게이트 전극의 저항을 감소시키기 위하여 가장 안정적인 MOSFET 특성을 나타내는 다결정실리콘층/산화막 계면의 특성을 이용하여 다결정실리콘층과 실리사이드의 적층 구조인 폴리사이드가 저 저항 게이트로서 사용된다.
일반적으로 반도체 회로를 구성하는 트랜지스터의 기능에서 가장 중요한 기능은 전류구동능력이며, 이를 고려하여 MOSFET의 채널 폭을 조정한다. 가장 널리 쓰이는 MOSFET는 게이트 전극으로 불순물이 도핑된 다결정실리콘층을 사용하고, 소오스/드레인 영역은 반도체기판 상에 불순물이 도핑된 확산 영역이 사용된다. 여기서 게이트 전극의 면저항은 약 30∼70Ω/□ 정도이며, 소오스/드레인 영역의 면저항은 N+의 경우에는 약 70∼150Ω/□, P+의 경우 약 100∼250Ω/□ 정도이며, 게이트 전극이나 소오스/드레인 영역 상에 형성되는 콘택의 경우에는 콘택 저항이 하나의 콘택 당 약 30∼70Ω/□ 정도이다.
이와 같이 게이트 전극과 소오스/드레인 영역의 높은 면저항 및 콘택 저항을 감소시키기 위하여 살리사이드(salicide; self-aligned silicide) 방법이나 선택적 금속막 증착 방법으로 게이트전극과 소오스/드레인 영역의 상부에만 금속 실리사이드막을 형성하여 MOSFET의 전류구동능력을 증가시켰다. 이러한 실리사이드중에서 TiSi2는 저항이 가장 낮고, 비교적 열 안정성이 우수하고 제조방법이 용이하여 가장 각광받고 있다.
Ti 실리사이드를 사용하면 게이트전극과 소오스/드레인 영역의 면저항을 약 5Ω/□, 콘택 저항은 콘택당 약 3Ω/□ 이하로 현저하게 감소되어 MOSFET의 전류구동능력이 40% 이상 증가되므로 MOSFET의 고집적화가 가능하다.
또한, 기가급 이상의 DRAM 소자나, 고집적화와 동시에 고속동작이 요구되는 로직 소자에서는 다결정실리콘층과 금속층의 적층구조의 게이트 전극이 사용되고 있다.
상기와 같이 종래 기술에 따른 반도체소자의 제조방법에서 다결정실리콘층과 금속층의 적층구조의 게이트 전극을 형성한 후, 식각공정 시 손상된 게이트 절연막을 보상히기 위하여 산화공정을 실시하면 상기 금속층이 산화되기 때문에 상기 금속층을 산화시키지 않기 위하여 선택적으로 산화공정을 실시하는 경우에는 950 ℃ 이상의 높은 공정 온도로 인하여 웰의 농도프로파일 또는 문턱전압이 불균일하게 되어 공정수율 및 소자 동작을 저하시키는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 다결정실리콘층/금속층의 적층구조로 형성된 게이트 전극을 형성하고, 제1절연막과 상기 제1절연막보다 식각속도가 느린 제2절연막을 순차적으로 형성한 다음, 상기 제2절연막과 제1절연막을 전면식각하여 상기 게이트 전극의 측벽에 2중구조의 절연막 스페이서를 형성한 후, 상기 제1절연막 스페이서를 습식식각공정으로 소정 두께 제거하여 게이트 절연막을 노출시킨 다음, 상기 게이트 절연막을 산화시킴으로써 상기 게이트 전극의 형성공정시 손상된 게이트 절연막을 재형성하여 소자의 특성 및 소자 동작의신뢰성을 향상시키고, 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 제조방법을 제공함에 있다.
도 1 내지 도 4 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
11 : 반도체기판 13 : 게이트 절연막
15 : 다결정실리콘층패턴 17 : 확산방지막패턴
19 : 금속층패턴 21 : 마스크 절연막패턴
23 : 제1절연막 스페이서 25 : 제2절연막 스페이서
27 : 제3절연막
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은,
반도체기판 상부에 게이트 절연막을 형성하는 공정과,
상기 게이트 절연막 상부에 다결정실리콘층, 확산방지막, 금속층 및 마스크 절연막의 적층구조를 형성하는 공정과,
게이트 전극 마스크를 이용한 식각공정으로 상기 적층구조를 식각하여 게이트전극을 형성하되, 상기 식각공정 시 상기 게이트절연막의 소정 두께가 식각되는 공정과,
전체표면 상부에 제1절연막과 제2절연막을 순차적으로 형성하는 공정과,
상기 제2절연막과 제1절연막을 전면식각하여 상기 적층구조의 측벽에 제2절연막 스페이서와 제1절연막 스페이서를 형성하는 공정과,
상기 제2절연막 스페이서에 의해 노출되는 제1절연막 스페이서를 습식식각방법으로 소정 두께 제거하여 상기 제1절연막 스페이서 하부의 게이트 절연막을 노출시키는 공정과,
상기 노출된 게이트 절연막의 산화공정으로 제3절연막을 형성하여 상기 적층구조 식각공정 시 손상된 부분을 보상하는 것을 특징으로 한다.
이하, 본 발명에 따른 반도체소자의 제조방법에 관하여 첨부 도면을 참조하여 상세히 설명한다.
도 1 내지 도 4 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 반도체기판(11)의 원하는 부분에 원하는 불순물의 종류를 이온주입하여 웰과 트랜지스터의 채널 부분 및 소자분리 영역의 아래 부분에 원하는 형태로 불순물이 존재하도록 한 후, 상기 반도체기판(11)에서 소자분리 영역으로 예정되어 있는 부분에 소자분리 절연막(도시안됨)을 형성한다.
다음, 상기 반도체기판(11) 상부에 게이트 절연막(13)을 형성한다.
그 다음, 상기 게이트 절연막(13) 상부에 다결정실리콘층, 확산방지막, 금속층 및 마스크 절연막의 적층구조를 순차적으로 형성한다. 이때, 상기 다결정실리콘층은 300 ∼ 800Å 두께로 형성하고, 상기 확산방지막은 WN 또는 TiN막 등의 질화막계열의 금속층을 사용하여 30 ∼ 150Å 두께로 형성한다. 그리고, 상기 금속층은 텅스텐(W)을 사용하여 500 ∼ 1000Å 두께로 형성한다.
그리고, 게이트 전극으로 예정되는 부분을 보호하는 게이트 전극 마스크를 식각마스크로 사용하여 상기 적층구조를 식각하여 마스크절연막패턴(21), 금속층패턴(19), 확산방지막패턴(17) 및 다결정실리콘층패턴(15)을 형성한다. 상기 식각공정시 상기 게이트 절연막(13)이 소정 두께 제거된다. (도 1참조)
다음, 전체표면 상부에 제1절연막과 제2절연막을 형성하되, 상기 제1절연막은 상기 제2절연막에 비하여 식각선택비가 상대적으로 큰 박막을 사용하여 형성한다. 상기 제1절연막과 제2절연막은 도프드 산화막과 언도프드 산화막의 적층구조 또는 산화막과 질화막의 적층구조로 형성하되, 각각 50 ∼ 150Å 두께로 형성한다.
그 다음, 상기 제2절연막과 제1절연막을 순차적으로 전면식각하여 상기 마스크 절연막패턴(21), 금속층패턴(19), 확산방지막패턴(17), 다결정실리콘층패턴(15) 및 소정 두께의 게이트 절연막(13)의 측벽에 제1절연막 스페이서(23)와 제2절연막 스페이서(25)를 형성한다. (도 2참조)
다음, 상기 제2절연막 스페이서(25)에 의해 노출되는 상기 제1절연막 스페이서(23)을 HF 또는 비.오.이.(buffered oxide etchant, 이하 BOE 라 함)용액으로 소정 두께 습식식각하여 상기 게이트 절연막(13)을 노출시킨다. (도 3참조)
그 다음, 상기 노출된 게이트 절연막(13)을 산화시켜 제3절연막(27)을 형성함으로써 상기 적층구조의 식각공정 시 손상된 게이트 절연막(13)을 재형성한다. 상기 산화공정은 건식 또는 습식 또는 급속열산화(rapid thermal oxidation)공정으로 실시한다. (도 4참조)
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 다결정실리콘층과 금속층의 적층구조의 게이트 전극의 형성공정 시 상기 게이트 전극의 측벽에 식각선택비 차이를 갖는 2중구조의 절연막 스페이서를 형성하되, 상기 적층구조에 인접하는 절연막 스페이서는 식각선택비가 큰 물질로 형성하고, 후속공정으로 상기 적층구조에 인접한 절연막 스페이서를 습식식각공정으로 소정 두께 제거하여 게이트 절연막만 노출시킨 후, 상기 게이트 절연막을 산화시켜 상기 게이트 전극을 형성하기 위한 식각공정시 손상된 게이트 절연막을 재형성시킴으로써 상기 산화공정시 상기 금속층이 산화되는 것을 방지하여 공정수율 및 소자 동작의 신뢰성을 향상시키고, 그에 따른 반도체소자의 고집적화를 가능하게 하는 이점이 있다.
Claims (8)
- 반도체기판 상부에 게이트 절연막을 형성하는 공정과,상기 게이트 절연막 상부에 다결정실리콘층, 확산방지막, 금속층 및 마스크 절연막의 적층구조를 형성하는 공정과,게이트 전극 마스크를 이용한 식각공정으로 상기 적층구조를 식각하여 게이트전극을 형성하되, 상기 식각공정 시 상기 게이트절연막의 소정 두께가 식각되는 공정과,전체표면 상부에 제1절연막과 제2절연막을 순차적으로 형성하는 공정과,상기 제2절연막과 제1절연막을 전면식각하여 상기 적층구조의 측벽에 제2절연막 스페이서와 제1절연막 스페이서를 형성하는 공정과,상기 제2절연막 스페이서에 의해 노출되는 제1절연막 스페이서를 습식식각방법으로 소정 두께 제거하여 상기 제1절연막 스페이서 하부의 게이트 절연막을 노출시키는 공정과,상기 노출된 게이트 절연막의 산화공정으로 제3절연막을 형성하여 상기 적층구조 식각공정 시 손상된 부분을 보상하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 다결정실리콘층은 300 ∼ 800Å 두께로 형성되는 것을 특징으로 하는반도체소자의 제조방법.
- 제 1 항에 있어서,상기 확산방지막은 WN 또는 TiN막 등의 질화막계열의 금속층을 사용하여 30 ∼ 150Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 금속층은 텅스텐을 사용하여 500 ∼ 1000Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 제1절연막과 제2절연막은 도프드 산화막과 언도프드 산화막을 사용하여 각각 50 ∼ 150Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 습식식각공정은 HF 또는 BOE용액을 에천트로 사용하여 실시되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 산화공정은 건식, 습식 또는 급속열산화공정으로 실시되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 제1절연막과 제2절연막은 산화막과 질화막을 사용하여 각각 50 ∼ 150Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
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| KR100419874B1 (ko) * | 2001-12-22 | 2004-02-25 | 주식회사 하이닉스반도체 | 반도체 소자의 워드 라인 형성 방법 |
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1998
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