KR20050014420A - 반도체소자의 제조방법 - Google Patents
반도체소자의 제조방법Info
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 다마신 T형 게이트전극의 제조방법에서, 다마신 공정의 최종 단계인 다결정실리콘층 식각 공정을 건식 식각 후, 습식 공정을 진행하여 게이트전극의 상부에 단차가 형성되지 않게하여 후속 공정에서의 불량 발생을 방지하고, 게이트전극의 저항 불균형을 방지하며, 공정 비용이 절감되어 공정수율 및 소자의 신뢰성을 향상시킬 수 있다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 모스 전계효과 트랜지스터(Metal Oxide Semi conductor Field Effect Transistor; 이하 MOS FET라 칭함)에서 T형 게이트전극을 다마신 공정으로 형성함에 있어 게이트전극의 상부 함몰을 방지하여 게이트저항이 불균일하게 되거나, 후속 공정을 방해하여 공정수율및 소자의 신뢰성이 떨어지는 것을 방지할 수 있는 반도체소자의 제조방법에 관한 것이다.
반도체소자가 고집적화되어 감에 따라 MOSFET의 게이트 전극도 폭이 줄어들고 있으나, 게이트 전극의 폭이 N배 줄어들면 게이트전극의 전기 저항이 N배 증가되어 반도체소자의 동작 속도를 떨어뜨린다. 따라서 게이트전극의 저항을 감소시키기 위하여 가장 안정적인 MOSFET 특성을 나타내는 폴리실리콘층/산화막 계면의 특성을 이용하여 폴리실리콘층과 실리사이드의 적층 구조인 폴리사이드가 저 저항 게이트로서 사용된다.
일반적으로 반도체 회로를 구성하는 트랜지스터의 기능에서 가장 중요한 기능은 전류구동능력이며, 이를 고려하여 MOSFET의 채널 폭을 조정한다. 여기서 가장 널리 쓰이는 MOSFET는 게이트 전극으로 불순물이 도핑된 폴리실리콘층을 사용하고, 소오스/드레인 영역은 반도체기판상에 불순물이 도핑된 확산 영역이 사용된다. 여기서 게이트전극의 면저항은 약 30∼70Ω/? 정도이며, 소오스/드레인 영역의 면저항은 N+의 경우에는 약 70∼150Ω/?, P+의 경우 약 100∼250Ω/? 정도이며, 게이트 전극이나 소오스/드레인 영역 상에 형성되는 콘택의 경우에는 콘택 저항이 하나의 콘택당 약 30∼70Ω/? 정도이다.
이와 같이 게이트전극과 소오스/드레인 영역의 높은 면저항 및 콘택 저항을 감소시키기 위하여 살리사이드(salicide; self-aligned silicide) 방법이나 선택적 금속막 증착 방법으로 게이트전극과 소오스/드레인 영역의 상부에만 금속 실리사이드막을 형성하여 MOSFET의 전류구동능력을 증가시켰다. 이러한 실리사이드중에서TiSi2는 저항이 가장 낮고, 비교적 열 안정성이 우수하고 제조방법이 용이하여 가장 각광받고 있다.
Ti 실리사이드를 사용하면 게이트전극과 소오스/드레인 영역의 면저항을 약 5Ω/?, 콘택 저항은 콘택당 약 3Ω/? 이하로 현저하게 감소되어 MOSFET의 전류구동능력이 40% 이상 증가되므로 MOSFET의 고집적화가 가능하다.
따라서 기가급 이상의 DRAM 소자나, 고집적화와 동시에 고속동작이 요구되는 로직 소자에서는 게이트전극과 소오스/드레인 영역의 표면에 실리사이드막을 형성하여 면저항을 낮추어 줄 필요성이 증가되고 있으며, 상기 Ti실리사이드막 보다 열적 안정성이 우수한 W-실리사이드막이 게이트전극으로 사용되기도 하지만 실리사이드막 자체의 저항이 통상의 금속보다는 높아 기가급 이상의 소자에서는 열적 안정성이 우수하고, 저항이 낮은 W층을 사용하기도 한다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체소자의 제조 공정도로서, 다마신 공정을 이용한 T형 게이트 형성의 예이다.
먼저, 실리콘 웨이퍼 반도체기판(10)상에 제1산화막(12)과 질화막(14) 및 제2산화막(16)을 순차적으로 도포한 후, 게이트 패턴닝 마스크를 이용하여 게이트로 예정되어있는 부분상의 제2산화박(16)과 질화막(14)을 제거하여 제1산화막(12)을 노출시키는 게이트영역을 오픈한다. (도 1a 참조).
그다음 상기 게이트영역의 질화막(14)과 제2산화막(16) 패턴의 측벽에 절연막 스페이서(18)를 형성한다. (도 1b 참조).
그후, 상기 스페이서(18)와 제2산화막(16) 패턴을 마스크로 노출되어있는 제1산화막(12) 하부의 반도체기판(10)에 불순물 이온을 이온주입하여 채널스톱영역(20)과 Vt 조절 이온주입영역(22)을 형성한다. (도 1c 참조).
그다음 상기 노출되어있는 제1산화막(12)을 제거하여 반도체기판(10)을 노출시킨 후, 상기 절연막 스페이서(18)를 제거하고, 상기 노출된 반도체기판(10)상에 게이트산화막(24)을 형성한다. (도 1d 참조).
그후, 상기 구조의 전표면에 게이트전극이 되는 다결정실리콘층(26)을 도포하여 상기 게이트영역을 메운 후, (도 1e 참조), 상기 다결정실리콘층(26)과 제2산화막(16)을 순차적으로 CMP 공정으로 식각하여 질화막(14) 패턴에 매립된 다마신 T형 게이트전극을 다결정실리콘층(26) 패턴으로 형성한다. (도 1f 참조).
상기와 같은 종래 기술에 따른 반도체소자의 제조방법은 다마신 T형 게이트전극을 CMP 방법으로 형성하는데, 다결정실리콘층과 산화막의 CMP 선택비 조절이 용이하지 않아 도 2에 도시된 바와 같이, 게이트전극 상부에 단차가 발생하게 되며, 고비용의 CMP 공정으로 많은 두께를 식각하여야하므로 비용이 증가되고, 상기의 단차에 의해 후속 살리사이드 공정의 진행이 용이하지 않아 게이트전극의 저항이 불균일해져 공정수율 및 소자의 신뢰성을 떨어뜨리는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명은 목적은 다마신 T형 게이트전극을 단차 없이 용이하게 형성하여 비용을 절감하고, 단차에 의해 게이트전극의 저항이 불균일해지는 것을 방지하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체소자의 제조공정도.
도 2는 종래 반도체소자의 단면 SEM 사진.
도 3a 내지 도 3c는 본 발명에 따른 반도체소자의 제조공정도.
<도면의 주요 부분에 대한 부호의 설명>
10, 30 : 반도체기판 12, 14 : 재1산화막
14, 34 : 질화막 16, 36 : 제2산화막
18, 38 : 절연막 스페이서 20, 40 : 채널스톱영역
22, 42 : Vt저절 이온주입 24, 44 : 게이트산화막
26, 46 : 다결정실리콘층
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자 제조방법의 특징은,
반도체기판상에 제1절연막과, 제2잘연막 및 제3절연막을 순차적으로 형성하되, 상기 제2절연막은 상기 제1 및 제3 절연막과는 식각선택비 차를 가지는 물질로 형성하는 공정과,
상기 제2 및 제3절연막의 게이트영역으로 예정되어있는 부분을 게이트 마스크를 이용하여 패턴닝하여 제2절연막 및 제3절연막 패턴을 형성하여 제1절연막을 노출되는 게이트영역을 형성하는 공정과,
상기 게이트영역상의 제2 및 제3절연막 측벽에 절연막 스페이서를 형성하는 공정과,
상기 절연막 스페이서에 의해 노출되어있는 제1절연막을 제거하여 반도체기판을 노출시키는 공정과,
상기 절연막 스페이서를 제거하는 공정과,
상기 노출된 반도체기판상에 게이트산화막을 형성하는 공정과,
상기 구조의 전표면에 다결정실리콘층을 도포하여 상기 게이트영역을 메우는 공정과,
상기 다결정실리콘층을 건식식각하여 제2절연막의 높이로 남는 다결정실리콘층 패턴으로된 게이트전극을 형성하는 공정과,
상기 제3절연막 패턴을 습식식각 방법으로 제거하는 공정을 구비함에 있다.
또한 본 발명의 다른 특징은, 상기 습식식각 방법은 HF 또는 BOE를 사용하며, 상기 다결정실리콘층과 제3절연막의 식각 공정을 하나의 건식식각 공정을 진행하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체소자의 제조방법에 대하여 상세히 설명을 하기로 한다.
도 3a 내지 도 3c는 본 발명에 따른 반도체소자의 제조공정도이다.
먼저, 실리콘 웨이퍼 등의 반도체기판(30)상에 활성영역을 정의하기 위한 소자분리 영역(도시되지 않음)을 형성하고, 전면에 제1산화막(32)과 질화막(34) 및 제2산화막(36)을 순차적으로 도포한다.
그다음 게이트 패턴닝 마스크를 이용하여 게이트로 예정되어있는 부분상의 제2산화막(36)과 질화막(34)을 순차적으로 제거하여 제1산화막(32)을 노출시키는 게이트영역을 오픈한 후, 상기 게이트영역의 질화막(34)과 제2산화막(36) 패턴의 측벽에 절연막 스페이서(도시되지 않음)를 형성한다.
그후, 상기 절연막 스페이서와 제2산화막 패턴을 마스크로 노출되어있는 제1산화막(32) 하부의 반도체기판(30)에 불순물 이온을 이온주입하여 채널스톱영역(40)과 Vt 조절 이온주입영역(42)을 형성한 후, 상기 노출되어있는 제1산화막(32)을 제거하여 반도체기판(30)을 노출시킨다.
그다음 상기 절연막 스페이서를 제거하고, 상기 노출된 반도체기판(30)상에 게이트산화막(44)을 형성한 후, 상기 구조의 전표면에 게이트전극이 되는 다결정실리콘층(46)을 도포하여 상기 게이트영역을 메운다. (도 3a 참조).
그후, 상기 다결정실리콘층(46)을 건식식각 방법으로 식가하되, 상기 질화막(34) 패턴의 높이까지 식각하여, 제2산화막(36) 패턴이 완전히 노출되도록한다. 이때 상기 제2산화막(36) 패턴도 상당 두께가 식각되어 후속 식각 공정시간을 단축시킨다. (도 3b 참조).
그다음 상기 남아 있는 제2산화막(36) 패턴을 습식식각방법으로 제거하되, HF 또는 BOE를 이용하여 제거하면, 다결정실리콘과의 식각선택비 차가 커서 다결정실리콘층(46)에는 영향을 미치지 않고, 제2산화막(36) 만 제거된다. (도 3c 참조).
상기에서는 건식후 습식 식각방법으로 다마신 T형 게이트전극을 형성하였으나, 건식 식각방법만으로 식각 공정을 진행할 수도 있다. 이는 Cl와 CF계 가스 및 O2 혼합 가스를 이용하거나, CF4/CHF3를 사용하여 가스의 조성 비율을 조절하여 다결정실리콘층과 제2산화막간의식각선택비를 1:1 로 유지하여 에치백하여 형성할 수 있다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은 다마신 T형 게이트전극의 제조방법에서, 다마신 공정의 최종 단계인 다결정실리콘층 식각 공정을 건식 식각 후, 습식 공정을 진행하여 게이트전극의 상부에 단차가 형성되지 않게하여 후속 공정에서의 불량 발생을 방지하고, 게이트전극의 저항 불균형을 방지하며, 공정 비용이 절감되어 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.
Claims (3)
- 반도체기판상에 제1절연막과, 제2잘연막 및 제3절연막을 순차적으로 형성하되, 상기 제2절연막은 상기 제1 및 제3 절연막과는 식각선택비 차를 가지는 물질로 형성하는 공정과,상기 제2 및 제3절연막의 게이트영역으로 예정되어있는 부분을 게이트 마스크를 이용하여 패턴닝하여 제2절연막 및 제3절연막 패턴을 형성하여 제1절연막을 노출되는 게이트영역을 형성하는 공정과,상기 게이트영역상의 제2 및 제3절연막 측벽에 절연막 스페이서를 형성하는 공정과,상기 절연막 스페이서에 의해 노출되어있는 제1절연막을 제거하여 반도체기판을 노출시키는 공정과,상기 절연막 스페이서를 제거하는 공정과,상기 노출된 반도체기판상에 게이트산화막을 형성하는 공정과,상기 구조의 전표면에 다결정실리콘층을 도포하여 상기 게이트영역을 메우는 공정과,상기 다결정실리콘층을 건식식각하여 제2절연막의 높이로 남는 다결정실리콘층 패턴으로된 게이트전극을 형성하는 공정과,상기 제3절연막 패턴을 습식식각 방법으로 제거하는 공정을 구비하는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 습식식각 방법은 HF 또는 BOE를 사용하는 것을 특징으로하는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 다결정실리콘층과 제3절연막의 식각 공정을 하나의 건식식각 공정을 진행하는 것을 특징으로하는 반도체소자의 제조방법.
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Cited By (1)
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|---|---|---|---|---|
| KR100791690B1 (ko) * | 2006-12-15 | 2008-01-04 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
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2003
- 2003-07-31 KR KR1020030053054A patent/KR20050014420A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100791690B1 (ko) * | 2006-12-15 | 2008-01-04 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
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