KR100861358B1 - 반도체 메모리 소자의 형성 방법 - Google Patents

반도체 메모리 소자의 형성 방법 Download PDF

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Abstract

본 발명은 게이트 상부에 하드마스크용 나이트라이드막을 증착한 후 게이트 스페이서용 마스크의 길이를 게이트 전도체 보다 길게 형성한 후 이를 이용하여 하드 마스트용 나이트라이드막을 정의한 후 한번의 식각 공정을 통해 셀 및 페리 영역에 여러 종류의 게이트 스페이서 형성함으로써 각 트랜지스터의 특성에 맞는 스페이서를 형성할 수 있는 이점이 있다.
스페이서, 게이트, 하드마스크 나이트라이드, NM1

Description

반도체 메모리 소자의 형성 방법{METHOD FOR FORMING OF SEMICONDUCTOR MEMORY DEVICE}
도1a 내지 도1 는 종래 기술에 의한 반도체 메모리 소자의 형성 방법을 나타낸 단면도들이다.
도2a 내지 도2e는 본 발명에 의한 반도체 메모리 소자의 형성 방법을 나나낸 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
200 : 실리콘 기판 201 : 소자 분리막
202 : 게이트 산화막 203 : 게이트 폴리
204 : 텅스텐막 205 : 포토레지스트 패턴
206 : 산화막 207 : 셀 영역 LDD
208 : NM 마스크 209 : 페리 영역 LDD
210 : HDP 산화막 211 : 하드마스크용 나이트라이드막
212 : 게이트 스페이서 마스크 213 : 페리 영역 소오스/드레인
214 : 버퍼 나이트라이드막 215 : 마스크
216 : 셀 영역 소오스/드레인
본 발명은 스페이서용 마스크를 적용하여 셀과 페리 영역의 각 트랜지스터의 특성에 알맞은 적당한 두께의 스페이서를 형성함으로써 후속 식각 공정시 스페이서의 손실을 최소화하기 위한 반도체 메모리 소자의 형성 방법에 관한 것이다.
도1a 내지 도1d는 종래 기술에 의한 반도체 메모리 소자의 형성 방법을 나타낸 단면도들이다.
도1a를 참조하면, 셀 영역(A)과 페리 영역(B)이 정의된 실리콘 기판(100)에 소자 분리 공정을 진행하여 트렌치를 형성한 후 절연물질을 증착하고 CMP 공정을 진행하여 소자분리막(101)을 형성한다.
이어서, 웰(미도시함)을 형성하기 위한 임플란트 공정을 진행하고, 게이트 산화막(102)을 형성한 후 게이트 폴리실리콘(103), 텅스텐 실리사이드(104) 및 하드마스크용 나이트라이드막(105)을 차례로 증착한 후 포토레지스트 패턴(106)을 마스크로 식각 공정을 통해 게이트(C)를 형성한다.
이때, 하드 마스크용 나이트라이드막(105)은 후속 식각 공정에서 게이트 전극을 보호하는 역할을 한다.
도1b를 참조하면, 포토레지스트 패턴(106)을 제거한 후 게이트에 라이트 산화 공정을 진행하여 게이트의 측벽에 산화막(107)을 형성한다. 이어서, 하드 마스크용 나이트라이드막(105)을 마스크로 게이트 에지 부분에 NM1 블랭킷 임플란트 공정을 진행하여 셀 영역 LDD(108)를 형성한다. 셀 영역(A)에 NM 마스크(109)를 형성한 후 이를 마스크로 페리 영역(B)에 할로 & NM 임플란트 공정을 진행하여 페리 영역 LDD(110)를 형성한다.
도1c를 참조하면, 게이트 스페이서용 나이트라이드막(111) 및 게이트 스페이서용 산화막(112)을 증착한다. 이어서, 페리 영역(B)의 스페이서를 형성하기 위한 제 1 포토레지스트 마스크(113)를 형성한 후 이를 마스크로 식각 공정을 진행하여 페리 영역의 게이트에 스페이서를 형성한다.
도1d를 참조하면, 고농도 임플란트 공정을 진행하여 페리 영역(B)에 소오스/드레인(114)을 형성한다. 이어서, 제 1 포토레지스트 마스크(113)를 제거한 후 셀 영역(A)에 스페이서를 형성하기 위한 제 2 포토레지스트 마스크(115)를 형성한 다음 셀 영역(A)의 스페이서용 산화막(112)를 제거한다.
이어서, 셀 영역(A)에 임플란트 공정을 진행하여 소오스/드레인(116)을 형성한다.
그러나, 이러한 종래 기술에 의한 게이트 스페이서 형성 방법은 스페이서 두께만큼 증착을 한 후 마스크를 적용하여 블랭킷 식각을 통해 게이트 측벽에 스페이서를 남기는 공정을 진행하였다.
그러나 이러한 공정을 적용할 경우, 각 트랜지스터의 용도에 따라 각각 다른 게이트 스페이서 두께를 남기기 위해, 서로 다른 물질의 스페이서를 번갈아 증착한 후 원하는 부분을 오픈시킨 후 불필요한 스페이서를 제거하여 알맞은 게이트 스페이서를 형성하였다.
이와 같은 공정을 통해 스페이서를 형성할 경우 스페이서 종류가 여러 가지 필요하면 공정의 단계가 너무 많이 늘어나게 된다. 페리 영역에는 여러 종류의 트랜지스터가 존재하는데 스페이서 두께를 한 종류만 사용하여 각각의 특성에 부합하는 트랜지스터를 제조하기 어려운 문제점이 있었다.
삭제
상기와 같은 문제점을 해결하기 위한 본 발명은, 각 트랜지스터의 특성에 맞는 스페이서를 형성할 수 있는 반도체 메모리 소자의 형성 방법을 제공하는 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 셀 영역과 페리 영역이 정의된 실리콘기판상에 게이트 산화막과 게이트 도전층을 형성하는 단계와, 게이트 도전층 및 게이트 산화막을 패터닝하여 게이트 스택을 형성하는 단계와, 셀 영역 및 페리 영역의 실리콘기판에 각각 LDD 영역을 형성하는 단계와, LDD 영역이 형성된 결과물 상에 층간절연막을 형성하는 단계와, 게이트 스택의 상부가 노출되도록 층간절연막을 평탄화하는 단계와, 평탄화된 결과물 상에 하드마스크용 절연막을 형성하는 단계와, 셀 영역 및 페리 영역의 하드마스크용 절연막 상에, 서로 다른 폭의 마스크를 형성하는 단계와, 하드마스크용 절연막 및 층간절연막을 식각하여 셀 영역 및 페리 영역의 게이트 스택의 측벽에 서로 다른 두께의 스페이서를 형성하는 단계, 및 셀 영역 및 페리 영역의 실리콘기판에 고농도 소오스/드레인을 각각 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 형성 방법을 제공한다.
상기 층간 절연막은 HLD 산화막으로 형성하는 것을 특징으로 한다.
상기 하드마스크용 나이트라이드막을 게이트의 길이보다 길게한 후 스페이서를 형성하는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도2a 내지 도2e는 본 발명에 의한 반도체 메모리 소자의 형성 방법을 나타낸 단면도들이다.
도2a를 참조하면, 셀 영역(A)과 페리 영역(B)이 정의된 실리콘 기판(200)에 소자 분리영역을 형성하기 위한 식각 공정을 진행한 후 절연 물질을 증착하고 CMP 평탄화를 진행하여 소자 분리막(201)을 형성한다.
이어서, 임플란트 공정을 진행하여 웰(미도시함)을 형성한 후 게이트 산화막(202)을 형성한다. 게이트 산화막(202) 상부에 게이트 폴리실리콘(203) 및 텅스텐 실리사이드(204) 또는 텅스텐을 증착한 후 게이트용 포토레지스트 패턴(205)을 형성하고, 포토레지스트 패턴(205)을 마스크로 식각 공정을 진행하여 게이트(C)를 형성한다.
도2b를 참조하면, 포토레지스트 패턴을 제거한 후 게이트 측벽에 산화막(206)을 형성한 후 NM1 블랭킷 임플란트 공정을 진행하여 셀 영역 LDD(207)를 형성한다. 이어서, NM 마스크(208)을 형성한 후 NM 마스크를 이용하여 페리 영역에 할로 임플란트 공정을 진행하여 페리 영역 LDD(209)를 형성한다.
도2c를 참조하면, NM 마스크를 제거한 다음, 층간절연막으로 HDP 산화막(210)을 증착한 후 게이트 상부의 텅스텐 실리사이드(204)가 드러나도록 오버 CMP를 적용하여 평탄화한다. 이어서, 하드 마스크용 나이트라이드막(211)을 증착한다.
도2d를 참조하면, 게이트 스페이서 마스크(212)를 형성하고 이를 이용한 식각 공정을 통해 게이트 스페이서를 형성한다.
이때, 상기 게이트 스페이서 마스크(212)의 길이를 조절함으로써 셀과 페리의 특성에 맞게 게이트 스페이서의 두께를 조절하기 용이하며, 게이트 스페이서 마스크(212)를 사용하여 하드마스크용 나이트라이드막(211)의 길이를 게이트 보다 길게 형성하여 스페이서를 형성할 수 있다.
도2e를 참조하면, 셀 영역(A)에 마스크(미도시함)를 형성한 후 페리 영역(B)에 고농도 임플란트 공정을 진행하여 페리 영역 소오스/드레인(213)을 형성한다. 이어서, 버퍼 나이트라이드막(214)을 증착한 다음, 페리 영역(B)에 마스크(215)를 형성한 후 셀 영역(A)에 임플란트 공정을 진행하여 셀 영역 소오스/드레인(216)을 형성한다.
상기한 바와 같이 본 발명은, 게이트 상부에 하드마스크용 나이트라이드막을 증착한 후 게이트 스페이서용 마스크의 길이를 게이트 전도체보다 길게 형성한 후 이를 이용하여 하드 마스크용 나이트라이드막을 정의한 후 한번의 식각 공정을 통해 셀 및 페리 영역에 여러 종류의 게이트 스페이서를 형성함으로써 각 트랜지스터의 특성에 맞는 스페이서를 형성할 수 있는 이점이 있다.
또한, 게이트 하드 마스크용 나이트라이드막을 게이트 전도체보다 길게 형성하여 하드마스크용 나이트라이드막 아래에는 산화막만으로 스페이서를 형성함으로써 스트레스를 완화하고, 산화막 스페이서 상부에 하드 마스크용 나이트라이드막이 존재하므로 후속 식각 공정시 스페이서의 손실을 최소화하여 게이트와 다른 배선과의 쇼트를 방지할 수 있는 이점이 있다.

Claims (3)

  1. 셀 영역과 페리 영역이 정의된 실리콘기판상에 게이트 산화막과 게이트 도전층을 형성하는 단계;
    상기 게이트 도전층 및 게이트 산화막을 패터닝하여 게이트 스택을 형성하는 단계;
    상기 셀 영역 및 페리 영역의 실리콘기판에 각각 LDD 영역을 형성하는 단계;
    상기 LDD 영역이 형성된 결과물 상에 층간절연막을 형성하는 단계;
    상기 게이트 스택의 상부가 노출되도록 상기 층간절연막을 평탄화하는 단계;
    상기 평탄화된 결과물 상에 하드마스크용 절연막을 형성하는 단계;
    상기 셀 영역 및 페리 영역의 하드마스크용 절연막 상에, 서로 다른 폭의 마스크를 형성하는 단계;
    상기 하드마스크용 절연막 및 층간절연막을 식각하여 상기 셀 영역 및 페리 영역의 게이트 스택의 측벽에 서로 다른 두께의 스페이서를 형성하는 단계; 및
    상기 셀 영역 및 페리 영역의 실리콘기판에 고농도 소오스/드레인을 각각 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 형성 방법.
  2. 제 1항에 있어서, 상기 층간절연막은 HLD 산화막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 형성 방법.
  3. 제 1항에 있어서, 상기 하드마스크용 나이트라이드막을 게이트의 길이보다 길게한 후 스페이서를 형성하는 것을 특징으로 하는 반도체 메모리 소자의 형성 방법.
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