KR100486120B1 - Ｍｏｓ 트랜지스터의 형성 방법 - Google Patents

Ｍｏｓ 트랜지스터의 형성 방법 Download PDF

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Abstract

본 발명은 복수의 게이트 사이의 반도체 기판 상에서도 충분한 소오스/드레인 영역을 확보하여 동일 면적에서 MOS 트랜지스터의 전류 구동 능력을 극대화 할 수 있는 MOS 트랜지스터 형성 방법에 관한 것이다.
본 발명에 의한 MOS 트랜지스터 형성 방법은 소자 분리막에 의해 활성 영역이 정의된 반도체 기판 상에 복수의 게이트를 형성하는 단계; 상기 복수의 게이트 측벽에 게이트 스페이서를 형성하는 단계; 상기 게이트 스페이서를 마스크로 P+ 이온을 이용한 1차 임플란트 공정을 진행하여, 상기 복수의 게이트 중에서 양 말단의 게이트와 소자 분리막 사이의 반도체 기판 상에 소오스/드레인 영역을 형성하는 단계; 상기 복수의 게이트가 매립되도록 층간 절연막을 형성하는 단계; 상기 층간 절연막 상에 비트라인 콘택 형성 영역을 정의하는 1 차 포토레지스트 패턴을 형성하는 단계; 상기 1 차 포토레지스트 패턴을 마스크로, 상기 양 말단의 게이트와 소자 분리막 사이 영역의 층간 절연막과, 상기 복수의 게이트 사이의 영역의 층간 절연막 및 게이트 스페이서의 일부를 식각하여 비트라인 콘택을 형성하는 단계; 상기 1 차 포토레지스트 패턴을 제거하는 단계; 상기 층간 절연막 위에 상기 비트라인 콘택을 노출하는 2 차 포토레지스트 패턴을 형성하는 단계; 상기 2 차 포토레지스트 패턴을 마스크로 P+ 이온을 이용한 2 차 임플란트 공정을 진행하여, 상기 복수의 게이트 사이의 반도체 기판 상에 소오스/드레인 영역을 형성하는 단계; 및 상기 비트라인 콘택에 금속막을 증착하여 비트라인을 형성하는 단계;를 포함하는 것을 특징으로 한다.

Description

ＭＯＳ 트랜지스터의 형성 방법{METHOD FOR FORMING OF MOS TRANSISTOR}
본 발명은 비트라인 콘택 마스크를 이용하여 복수의 게이트 사이의 게이트 스페이서를 추가로 식각한 후 임플란트 공정을 진행하여 충분한 정션을 확보함으로써 동일 면적에서 MOS 트랜지스터의 전류 구동 능력을 극대화하기 위한 MOS 트랜지스터의 형성 방법에 관한 것이다.
반도체장치의 집적도가 높아짐에 따라 소자의 크기뿐만 아니라 수직구조의 감소(vertical scale down)가 요구되고 있다. 이러한 수직구조의 감소 중에서 가장 중요한 것으로 접합(junction) 깊이의 감소를 들 수 있다.
그러나, 종래의 트랜지스터 제조 공정시 게이트의 선폭이 감소하여 정션이 충분히 확보되지 않아서 쇼트 채널효과(short channel effect)에 따라 문턱전압(threshold voltage)이 급격히 감소하며 동시에 핫 캐리어 효과(hot carrier effect)도 심하게 발생하게 되는 문제점이 있었다.
이러한 종래 기술에 의한 트랜지스터 제조 방법의 문제점을 아래에 도시된 도면을 참조하여 설명하면 다음과 같다.
도1a 내지 도1f는 종래 기술에 의한 MOS 트랜지스터의 제조 방법에 관한 것이다.
우선, 도1a를 참조하면 반도체 기판(100) 상에 상부에 증착되는 패드 질화막의 완충막 역할을 하도록 패드 산화막(101)을 형성한 후 트렌치 식각 공정시 마스크 역할을 하는 패드 질화막(102)을 증착하고, 그 상부에 트렌치 식각 마스크를 형성하기 위한 포토레지스트 패턴(103)을 형성한다. 상기 포토레지스트 패턴(103)을 이용하여 트렌치 식각 패턴을 형성하기 위한 식각 공정을 진행하여 패드 질화막(102)을 패터닝한다. 상기의 패터닝된 패드 질화막(102)을 마스크로 이용한 식각 공정을 진행하여 트렌치(104)를 형성한 후 포토레지스트 패턴(103)을 제거한다.
그리고 나서, 도1b에 도시된 바와 같이 HDP 산화막을 증착한 후 CMP 공정을 진행하여 소자분리막(104')을 형성하고, 패드 질화막(102) 및 패드 산화막(101)을 제거한다.
상기 소자 분리막이 형성된 결과물 상에 N-웰을 형성하기 위한 포토레지스트 패턴(105)을 형성한 후 임플란트 공정을 진행하여 N-웰(미도시함)을 형성한다.
이어서, 도1d에 도시된 바와 같이 산화 공정을 진행하여 게이트 산화막(106)을 형성한 후 폴리실리콘(107), 텅스텐실리사이드(108) 및 하드마스크(109)를 차례로 증착한 다음, 게이트를 패터닝 하기 위한 포토레지스트 패턴(110)을 형성한다.
상기 포토레지스트 패턴(110)을 이용한 식각 공정을 진행하여 게이트(G)를 형성한 후 포토레지스트 패턴(110)을 제거한다.
그런 다음, 도1e에 도시된 바와 같이 상기 결과물 상부 전면에 산화막을 증착한후 에치백하여 게이트(G)의 측면에 라운딩 형상의 스페이서(111)를 형성한 후 이를 마스크로 상기 반도체기판(100)상에 P+ 이온을 이용한 1차 임플란트 공정을 진행하여 소오스/드레인 영역(112)을 형성한다. 이때, 1차 임플란트 공정에 의한 이온 주입 영역은 후속 열 공정에 의한 영향을 받게 되어, 채널쪽으로 확산되어 숏 채널 효과(Short Channel Effect)가 커짐으로써 게이트 스페이서가 충분히 남아있어야만 정상적인 트랜지스터로 동작할 수 있게된다.
상기 소오스/드레인 영역이 형성된 결과물 상에 도1f에 도시된 바와 같이, 제 1 층간 절연막(112)을 증착한 후 비트라인 콘택을 형성하기 위한 포토레지스트 패턴(113)을 형성한 다음 식각 공정을 진행하여 비트라인 콘택을 형성한 후 상기 포토레지스트 패턴(113)을 제거하고 P+ 이온을 이용하여 2차 임플란트 공정을 진행한다.
그러나, 이러한 종래의 기술에 의한 트랜지스터 제조 방법은 게이트 스페이서(111) 식각 공정시 스페이서가 식각 되지 않고 남아 있거나, 상기 도1e의 A 부분과 같이 상기 스페이서로 인해 반도체 기판의 노출 면적이 충분하지 않아 P+ 임플란트 공정시 정션이 충분히 확보되지 않으므로, 복수의 게이트 사이 영역에서는 소오스/드레인 영역이 제대로 형성되지 못하는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명은 게이트와 게이트 사이의 거리가 좁아 게이트 스페이서가 식각 되지 않거나, 상기 게이트 스페이서 사이의 면적이 좁아 임플란트 공정이 충분히 이루어지지 않아서 정션이 이루어지지 못한 부분에 대하여 비트라인 콘택 마스킹 공정시 게이트 스페이서를 한번 더 식각한 후 추가의 임플라트 공정을 진행함으로써 충분한 정션을 확보할 수 있는 MOS 트랜지스터의 형성 방법을 제공하기 위한 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 소자 분리막에 의해 활성 영역이 정의된 반도체 기판 상에 복수의 게이트를 형성하는 단계; 상기 복수의 게이트 측벽에 게이트 스페이서를 형성하는 단계; 상기 게이트 스페이서를 마스크로 P+ 이온을 이용한 1차 임플란트 공정을 진행하여, 상기 복수의 게이트 중에서 양 말단의 게이트와 소자 분리막 사이의 반도체 기판 상에 소오스/드레인 영역을 형성하는 단계; 상기 복수의 게이트가 매립되도록 층간 절연막을 형성하는 단계; 상기 층간 절연막 상에 비트라인 콘택 형성 영역을 정의하는 1 차 포토레지스트 패턴을 형성하는 단계; 상기 1 차 포토레지스트 패턴을 마스크로, 상기 양 말단의 게이트와 소자 분리막 사이 영역의 층간 절연막과, 상기 복수의 게이트 사이의 영역의 층간 절연막 및 게이트 스페이서의 일부를 식각하여 비트라인 콘택을 형성하는 단계; 상기 1 차 포토레지스트 패턴을 제거하는 단계; 상기 층간 절연막 위에 상기 비트라인 콘택을 노출하는 2 차 포토레지스트 패턴을 형성하는 단계; 상기 2 차 포토레지스트 패턴을 마스크로 P+ 이온을 이용한 2 차 임플란트 공정을 진행하여, 상기 복수의 게이트 사이의 반도체 기판 상에 소오스/드레인 영역을 형성하는 단계; 및 상기 비트라인 콘택에 금속막을 증착하여 비트라인을 형성하는 단계;를 포함하는 것을 특징으로 하는 MOS 트랜지스터 형성 방법에 관한 것이다.
이와 같이 본 발명에 따르면, 게이트와 게이트 사이의 면적이 좁은 영역의 비트라인 콘택 마스킹 공정시 게이트 스페이서를 한번더 식각한 후 임플라트 공정을 진행함으로써 충분한 정션을 확보하여 MOS 트랜지스터의 두께를 극대화하여 전류의 구동 능력을 향상시킬 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도2a 내지 도2h는 본 발명에 의한 MOS 트랜지스터의 제조 방법에 관한 것이다.
먼저, 도2a를 참조하면 반도체 기판(100) 상에 상부에 증착되는 패드 질화막의 완충막 역할을 하도록 패드 산화막(101)을 형성한 후 트렌치 식각 공정시 마스크 역할을 하는 패드 질화막(102)을 증착한다.
그리고 나서, 그 상부에 트렌치 식각 마스크를 형성하기 위한 제 1 포토레지스트 패턴(103)을 형성한다. 상기 제 1 포토레지스트 패턴(103)을 이용하여 트렌치 식각 패턴을 형성하기 위한 식각 공정을 진행하여 패드 질화막(102)을 패터닝 한다. 상기의 패터닝된 패드 질화막(102)을 마스크로 이용한 식각 공정을 진행하여 트렌치(104)를 형성한 후 제 1 포토레지스트 패턴(103)을 제거한다.
그리고 나서, 도2b에 도시된 바와 같이 갭필 산화막(104)으로 HDP 산화막을 증착한 후 CMP 공정을 진행하여 소자분리막(104')을 형성하고, 습식각 공정을 진행하여 패드 질화막(102) 및 패드 산화막(101)을 제거한다.
이어서, 도2c에 도시된 바와 같이 소자 분리막이 형성된 결과물 상에 N-웰을 형성하기 위한 제 2 포토레지스트 패턴(105)을 형성한 후 임플란트 공정을 진행하여 N-웰(미도시함)을 형성한다.
그런 후에 도2d에 도시된 바와 같이, 열산화 공정을 진행하여 게이트 산화막(106)을 형성한 후 폴리실리콘(107), 텅스텐실리사이드(108) 및 하드마스크(109)를 차례로 증착한 다음, 게이트를 패터닝 하기 위한 제 3 포토레지스트 패턴(110)을 형성한다. 상기 제 3 포토레지스트 패턴(110)을 이용한 식각 공정을 진행하여 복수의 게이트(G)를 형성한 후 제 3 포토레지스트 패턴(110)을 제거한다.
상기 결과물 상부 전면에 도2e에 도시된 바와 같이 산화막을 증착한후 에치백하여 복수의 게이트(G) 측면에 라운딩 형상의 스페이서를 형성한 후 이를 마스크로 상기 반도체기판(100)상에 P+ 이온을 이용한 1차 임플란트 공정을 진행하여 소오스/드레인 영역(112)을 형성한다. 이 때, 종래 기술에서 본 바와 마찬가지로, 복수의 게이트 사이의 영역에는 게이트의 측벽에 형성된 스페이서로 인하여 반도체 기판의 노출 면적이 충분치 않으므로, 소오스/드레인 영역이 제대로 형성될 수 없으며, 이에 따라, 위 1차 임플란트 공정을 진행하면, 복수의 게이트 중에서 양 말단의 게이트와 소자 분리막 사이의 반도체 기판 상에만 소오스/드레인 영역이 형성된다.
한편, 상기와 같은 소오스/드레인 영역이 형성된 결과물 상에 도2f에 도시된 바와 같이, 복수의 게이트가 매립되도록 층간 절연막(113)을 증착한 다음 비트라인 콘택을 형성하기 위한 제 4 포토레지스트 패턴(114)을 형성한다. 이때 상기 제 4 포토레지스트 패턴(114)은, 양 말단의 게이트와 소자 분리막(104') 사이의 영역에서 뿐만 아니라, 복수의 게이트 사이의 영역에서도 비트라인 콘택을 대략 동일한 선폭으로 양호하게 형성하기 위해, 상기 양쪽의 영역에서 대략 동일한 폭으로 하부의 층간 절연막(113)을 노출시킨다.그리고 나서, 도 2g에 나타난 바와 같이, 상기 제 4 포토레지스트 패턴(114)을 마스크로 하부 구조를 식각하여, 복수의 게이트 사이의 영역 및 양 말단의 게이트와 소자 분리막(104')의 사이 영역에 비트라인 콘택을 형성한다. 그런데, 이러한 제 4 포토레지스트 패턴(114)은, 복수의 게이트 사이의 영역 및 양 말단의 게이트와 소자 분리막(104') 사이의 영역에서 대략 동일한 폭으로 하부의 층간 절연막(113)을 노출시키므로, 이를 마스크로 식각을 진행하여 비트라인 콘택을 형성하면, 도 2g에서 볼 수 있는 바와 같이, 복수의 게이트 사이의 영역에서는 하부의 층간 절연막(113) 뿐 아니라 게이트 측벽에 형성된 게이트 스페이서의 일부까지 식각 제거되어, 상기 복수의 게이트 사이의 영역에 소오스/드레인 영역을 양호하게 형성할 수 있을 정도의 충분한 면적으로 반도체 기판이 노출된다.
그리고 나서, 제 4 포토레지스트 패턴(114)을 제거하고, 상기 층간 절연막(113) 위에 2차 임플란트 공정시의 마스크 역할을 하기 위한 제 5 포토레지스트 패턴(115)을 형성한 후, 이를 마스크로 하여 P+ 불순물로 2차 임플란트 공정을 진행한다.
이때, 상기 비트라인 콘택 형성을 위한 식각 공정에 따라, 복수의 게이트 사이의 영역에서 소오스/드레인 영역을 형성하기 위한 반도체 기판의 표면이 충분한 면적으로 노출되어 있으므로, 이러한 2차 임플란트 공정에 의해 상기 복수의 게이트 사이의 영역에서도 소오스/드레인 영역이 양호하게 형성될 수 있다.
그런 다음 도2h에 도시된 바와 같이, 비트라인 콘택에 Ti/TiN을 증착한 후 비트라인으로 사용될 텅스텐막을 증착한후 마스킹 공정을 진행하여 비트라인(116)을 형성한다.
도3은 본 발명에 의해 형성된 MOS 트랜지스터를 나타낸 단면도로, 이러한 도면에 도시된 바와 같이, 본 발명에서는 비트라인 콘택의 형성 과정에서 복수의 게이트 사이의 영역에서도 반도체 기판이 충분한 면적으로 노출되도록 식각 공정을 진행한 후에 추가로 P+ 이온을 주입함으로써, 이러한 복수의 게이트 사이의 영역에서도 충분한 정션 역할을 할 수 있는 소오스/드레인 영역을 양호하게 형성한다. 도4는 본 발명에 의한 트랜지스터의 특성을 나타낸 그래프이다.
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여기에 도시된 바와 같이 게이트 스페이서를 콘택 마스크를 이용하여 식각함으로써 게이트 스페이서의 두께가 얇게 되어도, 예를 들어 250Å 이상만 남게되어도 숏 채널 효과(Short Channel Effect)를 유발시키지 않게 되어 결과적으문턱 전압 변화에는 거의 영향을 주지 않게된다.
상기한 바와 같이 본 발명은 고도 기술로 발전 하면서 사용되는 면적의 감소로 인한 트랜지스터의 폭 감소로 인해 사용되지 않던 부분을 추가의 공정 없이 트랜지스터 폭으로 사용가능 하도록 하여 기존의 MOS 트랜지스터의 두께를 극대화하여 전류의 구동 능력을 향상시킬 수 있는 이점이 있다.
또한, 게이트 스페이서의 두께가 얇아도 숏 채널 효과가 유발되지 않으므로 MOS의 문턱 전압의 변화를 감소시켜 소자의 신뢰성을 확보할 수 있는 이점이 있다.
도1a 내지 도1f는 종래 기술에 의한 MOS 트랜지스터의 제조 방법에 관한 것이다.
도2a 내지 도2h는 본 발명에 의한 MOS 트랜지스터의 제조 방법에 관한 것이다.
도3은 본 발명에 의해 형성된 MOS 트랜지스터를 나타낸 단면도이다.
도4는 본 발명에 의한 트랜지스터의 특성을 나타낸 그래프이다.
- 도면의 주요부분에 대한 부호의 설명 -
100 : 반도체 기판 104' : 소자분리막
111 : 게이트 스페이서 112 : 소오스/드레인 영역
113 : 층간 절연막 116 : 비트라인
B : 비트라인 콘택

Claims (1)

  1. 소자 분리막에 의해 활성 영역이 정의된 반도체 기판 상에 복수의 게이트를 형성하는 단계;
    상기 복수의 게이트 측벽에 게이트 스페이서를 형성하는 단계;
    상기 게이트 스페이서를 마스크로 P+ 이온을 이용한 1차 임플란트 공정을 진행하여, 상기 복수의 게이트 중에서 양 말단의 게이트와 소자 분리막 사이의 반도체 기판 상에 소오스/드레인 영역을 형성하는 단계;
    상기 복수의 게이트가 매립되도록 층간 절연막을 형성하는 단계;
    상기 층간 절연막 상에 비트라인 콘택 형성 영역을 정의하는 1 차 포토레지스트 패턴을 형성하는 단계;
    상기 1 차 포토레지스트 패턴을 마스크로, 상기 양 말단의 게이트와 소자 분리막 사이 영역의 층간 절연막과, 상기 복수의 게이트 사이의 영역의 층간 절연막 및 게이트 스페이서의 일부를 식각하여 비트라인 콘택을 형성하는 단계;
    상기 1 차 포토레지스트 패턴을 제거하는 단계;
    상기 층간 절연막 위에 상기 비트라인 콘택을 노출하는 2 차 포토레지스트 패턴을 형성하는 단계;
    상기 2 차 포토레지스트 패턴을 마스크로 P+ 이온을 이용한 2 차 임플란트 공정을 진행하여, 상기 복수의 게이트 사이의 반도체 기판 상에 소오스/드레인 영역을 형성하는 단계; 및
    상기 비트라인 콘택에 금속막을 증착하여 비트라인을 형성하는 단계;를
    포함하는 것을 특징으로 하는 MOS 트랜지스터 형성 방법.
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Publication number Priority date Publication date Assignee Title
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KR101152819B1 (ko) * 2006-03-17 2012-06-12 에스케이하이닉스 주식회사 반도체 소자의 제조방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1098101A (ja) * 1996-09-24 1998-04-14 Oki Electric Ind Co Ltd 半導体装置の製造方法
KR19980084560A (ko) * 1997-05-23 1998-12-05 윤종용 반도체장치의 제조공정에서 콘택홀 형성방법
KR19990085622A (ko) * 1998-05-20 1999-12-15 윤종용 반도체 장치의 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1098101A (ja) * 1996-09-24 1998-04-14 Oki Electric Ind Co Ltd 半導体装置の製造方法
KR19980084560A (ko) * 1997-05-23 1998-12-05 윤종용 반도체장치의 제조공정에서 콘택홀 형성방법
KR19990085622A (ko) * 1998-05-20 1999-12-15 윤종용 반도체 장치의 제조 방법

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