KR100277892B1 - 플래쉬 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 기판의 데미지를 방지하기 위한 산화막을 형성하는 공정을 생략함으로써 게이트 산화막의 두께가 두꺼워지는 것을 방지하여 플래쉬 메모리 소자의 동작특성을 향상시킬 수 있도록 한 플래쉬 메모리 소자의 제조방법에 관한 것으로서, 반도체 기판상에 제 1 절연막 및 제 2 절연막을 차례로 형성하는 단계와, 상기 제 2 절연막 및 제 1 절연막을 일방향으로 일정한 간격을 갖도록 패터닝하는 단계와, 상기 패터닝된 제 2 절연막 및 제 1 절연막의 양측면에 제 3 절연막 측벽을 형성하는 단계와, 상기 제 3 절연막 측벽 양측의 반도체 기판 표면내에 소오스/드레인 불순물 영역을 형성하는 단계와, 상기 반도체 기판의 중심부에 형성된 제 2 절연막 및 제 1 절연막을 매트릭스 형태로 패터닝하는 단계와, 상기 반도체 기판의 전면에 제 4 절연막을 형성하고 상기 제 4, 2, 1 절연막을 선택적으로 제거하여 반도체 기판의 표면을 일정부분 노출시키는 단계와, 상기 제 2 절연막을 제거하고 노출된 반도체 기판의 표면에 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막상에 일방향으로 일정한 간격을 갖는 부유 게이트 라인을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히 사이즈(Size)의 감소 및 동작특성을 향상시키는데 적당한 플래쉬 메모리 소자의 제조방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래의 플래쉬 메모리 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래의 플래쉬 메모리 소자의 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)상에 게이트 산화막(12)을 약 300Å 두께로 형성하고, 상기 게이트 산화막(12)상에 부유 게이트용 폴리 실리콘층과 질화막을 차례로 증착한다.
이어, 상기 질화막 및 폴리 실리콘층을 선택적으로 제거하여 캡 질화막(14) 및 부유 게이트 라인(13)을 형성한다.
도 1b에 도시한 바와 같이, 상기 캡 질화막(14) 및 부유 게이트 라인(13)을 포함한 반도체 기판(11)의 전면에 절연막을 증착한 후에 에치백공정을 실시하여 상기 캡 질화막(14) 및 부유 게이트 라인(13)의 양측면에 절연막 측벽(15)을 형성한다.
도 1c에 도시한 바와 같이, 상기 절연막 측벽(15) 및 캡 질화막(14)을 마스크로 이용하여 상기 반도체 기판(11)의 전면에 고농도 N+형 불순물 이온을 주입한 후 어닐공정을 실시하여 상기 부유 게이트 라인(13) 양측의 반도체 기판(11) 표면내에 소오스/드레인 불순물 영역(16)을 형성한다.
도 1d에 도시한 바와 같이, 상기 반도체 기판(11)의 표면을 산화시키어 상기 소오스/드레인 불순물 영역(16)이 형성된 반도체 기판(11)의 표면에 산화막(17)을 형성한다.
여기서 상기 산화막(17)을 형성할 때 상기 부유 게이트 라인(13) 하부의 게이트 절연막(12)의 두께가 두껍게 된다.
한편, 상기 소오스/드레인 불순물 영역(16)이 형성된 반도체 기판(11)의 표면에 산화막(17)을 형성하는 이유는 부유 게이트 라인(13)을 채널의 수직방향으로 에치하여 부유 게이트(도면에는 도시되지 않음)를 형성할 때 반도체 기판(11)의 데미지(Damage)를 방지하기 위해 형성한다.
이후 공정은 도면에 도시하지 않았지만, 일반적인 방법으로 부유 게이트 라인(13)의 표면에 절연막을 형성한다.
이어, 상기 부유 게이트 라인(13)과 수직한 방향으로 일정한 간격을 갖는 제어 게이트 라인을 형성하고, 상기 제어 게이트 라인의 표면에 절연막을 형성한다.
그리고 상기 제어 게이트 라인과 동일한 방향으로 소거 게이트 라인을 형성한다.
그러나 상기와 같은 종래의 플래쉬 메모리 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.
즉, 부유 게이트를 형성할 때 기판의 데미지를 방지하기 위해 소오스/드레인 불순물 영역이 형성된 기판의 표면에 산화막을 형성할 때 셀 채널방향으로 게이트 산화막의 두께가 두꺼워(도 1d의 "A" 부분)지기 때문에 플래쉬 메모리 소자의 동작특성이 저하된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 기판의 데미지를 방지하기 위한 산화막을 형성하는 공정을 생략함으로써 게이트 산화막의 두께가 두꺼워지는 것을 방지하여 플래쉬 메모리 소자의 동작특성을 향상시킬 수 있도록 한 플래쉬 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래의 플래쉬 메모리 소자의 제조방법을 나타낸 공정단면도
도 2a 내지 도 2j는 본 발명에 의한 플래쉬 메모리 소자의 제조방법을 나타낸 공정단면도
도면의 주요부분에 대한 부호의 설명
21 : 반도체 기판 22 : 산화막
23 : 질화막 24 : 포토레지스트
25 : 제 1 HLD 측벽 26 : 소오스/드레인 불순물 영역
27 : 제 2 HLD 28 : 게이트 산화막
29a : 부유 게이트 라인 30 : ONO막
31a : 제어 게이트 라인 32 : 제 3 HLD
33 : 트랜치 34 : 제 4 HLD 측벽
35 : 소거 게이트 라인
상기와 같은 목적을 달성하기 위한 본 발명에 의한 플래쉬 메모리 소자의 제조방법은 반도체 기판상에 제 1 절연막 및 제 2 절연막을 차례로 형성하는 단계와, 상기 제 2 절연막 및 제 1 절연막을 일방향으로 일정한 간격을 갖도록 패터닝하는 단계와, 상기 패터닝된 제 2 절연막 및 제 1 절연막의 양측면에 제 3 절연막 측벽을 형성하는 단계와, 상기 제 3 절연막 측벽 양측의 반도체 기판 표면내에 소오스/드레인 불순물 영역을 형성하는 단계와, 상기 반도체 기판의 중심부에 형성된 제 2 절연막 및 제 1 절연막을 매트릭스 형태로 패터닝하는 단계와, 상기 반도체 기판의 전면에 제 4 절연막을 형성하고 상기 제 4, 2, 1 절연막을 선택적으로 제거하여 반도체 기판의 표면을 일정부분 노출시키는 단계와, 상기 제 2 절연막을 제거하고 노출된 반도체 기판의 표면에 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막상에 일방향으로 일정한 간격을 갖는 부유 게이트 라인을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 플래쉬 메모리 소자의 제조방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2j는 본 발명에 의한 플래쉬 메모리 소자의 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(21)상에 산화막(22)과 질화막(23)을 차례로 형성하고, 상기 질화막(23)상에 포토레지스트(24)를 도포한 후, 노광 및 현상공정으로 패터닝한다.
도 2b에 도시한 바와 같이, 상기 패터닝된 포토레지스트(24)를 마스크로 이용하여 상기 질화막(23)과 산화막(22)을 패터닝하고, 상기 포토레지스트(24)를 제거한다.
여기서 상기 질화막(23)과 산화막(22)은 일방향으로 일정한 간격을 갖도록 패터닝한다.
이어, 상기 패터닝된 질화막(23)과 산화막(22)을 포함한 반도체 기판(21)의 전면에 제 1 HLD(High temperature Low pressure Deposition)를 형성한 후, 전면에 에치백공정을 실시하여 상기 질화막(23)과 산화막(22)의 양측면에 제 1 HLD 측벽(25)을 형성한다.
그리고 상기 제 1 HLD 측벽(25) 및 질화막(23)을 마스크로 이용하여 상기 반도체 기판(21)의 전면에 고농도 n형 불순물 이온을 주입하고 어닐공정을 실시하여 상기 제 1 HLD 측벽(25) 양측의 반도체 기판(21) 표면내에 소오스/드레인 불순물 영역(26)을 형성한다.
도 2c에 도시한 바와 같이, 상기 질화막(23) 및 산화막(22)을 선택적으로 제거하여 매트릭스 형태를 갖는 질화막(23)과 산화막(22)을 각각 형성한다.
여기서 상기 매트릭스 형태를 갖는 질화막(23) 및 산화막(22)은 반도체 기판(21)의 중심부 즉, 최외각의 질화막(23) 및 산화막(22)을 제외한 중심부분에 형성된 질화막(23) 및 산화막(22)만을 선택적으로 제거하여 형성한다.
도 2d에 도시한 바와 같이, 상기 반도체 기판(21)의 전면에 제 2 HLD(27)을 형성하고, 사진석판술 및 식각공정을 실시하여 상기 제 2 HLD(27)와 질화막(23) 및 산화막(22)을 선택적으로 제거하여 반도체 기판(21)의 표면을 노출시킨다.
여기서 상기 반도체 기판(21)의 최외각부에 형성된 질화막(23) 및 산화막(22)그리고 제 2 HLD(27)을 모두 제거하여 반도체 기판(21)을 표면을 노출시키고, 상기 반도체 기판(21)의 중심부에 매트릭스 형태로 형성된 질화막(23) 및 산화막(22) 그리고 제 2 HLD(27)은 반도체 기판(21)의 표면이 소정부분 노출되도록 선택적으로 제거한다.
도 2e에 도시한 바와 같이, 습식식각 공정으로 상기 질화막(23)을 제거하고, 상기 반도체 기판(21)에 산화공정을 실시하여 노출된 반도체 기판(21)의 표면에 약 100Å 두께를 갖는 게이트 산화막(28)을 형성한다.
여기서 상기 습식식각 공정에 사용되는 용액은 H3PO4이다.
이어, 상기 게이트 산화막(28)을 포함한 반도체 기판(21)의 전면에 부유 게이트용 제 1 폴리 실리콘층(29)을 형성한다.
도 2f에 도시한 바와 같이, 상기 제 1 폴리 실리콘층(29)을 선택적으로 제거하여 일방향으로 일정한 간격을 갖는 복수개의 부유 게이트 라인(29a)을 형성한다.
여기서 상기 제 1 폴리 실리콘층(29)을 선택적으로 제거하여 부유 게이트 라인(29a)을 형성할 때 반도체 기판(21)의 최외각부에 제 1 폴리 실리콘층(29)이 잔류하여 플레이트(Plate)로 사용된다.
한편, 상기 플레이트로 사용되는 제 1 폴리 실리콘층(29)이 플래쉬 메모리 동작에 어려움이 있을 때에는 제 1 폴리 실리콘층(29)을 제거하고 그 부분에 LOCOS공정으로 필드 산화막을 형성할 수 있다.
도 2g에 도시한 바와 같이, 상기 각 부유 게이트 라인(29a)의 표면에 ONO(Oxide Nitride Oxide)막(30)을 형성한다.
이어, 전면에 제어 게이트용 제 2 폴리 실리콘층(31)을 형성하고, 상기 제 2 폴리 실리콘층(31)상에 제 3 HLD(32)를 형성한 후, 상기 제 3 HLD(32)을 일방향으로 일정한 간격으로 갖도록 패터닝한다.
여기서 상기 제 3 HLD(32)는 부유 게이트 라인(29a)과 수직한 방향으로 패터닝한다.
도 2h에 도시한 바와 같이, 상기 패터닝된 제 3 HLD(32)를 마스크로 이용하여 상기 제 2 폴리 실리콘층(31)을 선택적으로 제거하여 제어 게이트 라인(31a)을 형성한다.
도 2i에 도시한 바와 같이, 상기 제 3 HLD(32) 및 제어 게이트 라인(31a) 사이의 제 1 폴리 실리콘층(29)에 소정깊이를 갖는 트랜치(33)를 형성한다.
도 2j에 도시한 바와 같이, 상기 트랜치(33)를 포함한 반도체 기판(21)의 전면에 제 4 HLD을 형성한 후에 전면에 에치백공정을 실시하여 상기 제어 게이트 라인(31a) 및 제 3 HLD(32) 그리고 트랜치(33)의 양측면에 제 4 HLD 측벽(34)을 형성한다.
이어, 상기 제 4 HLD 측벽(34)을 포함한 반도체 기판(21)의 전면에 소거 게이트용 제 3 폴리 실리콘층을 형성한다.
그리고 상기 제 3 폴리 실리콘층을 선택적으로 제거하여 소거 게이트 라인(35)을 형성한다.
여기서 상기 소거 게이트 라인(35)은 상기 제어 게이트 라인(31a)과 동일한 방향으로 형성하고, 부유 게이트 라인(29a)과는 수직한 방향으로 형성한다.
이상에서 설명한 바와 같이 본 발명에 의한 플래쉬 메모리 소자의 제조방법은 다음과 같은 효과가 있다.
첫째, 부유 게이트를 형성할 때 기판의 데미지를 방지하기 위해 소오스/드레인 불순물 영역이 형성된 기판의 표면에 산화막을 형성하는 공정을 생략할 수 있어 게이트 산화막의 두께를 최적화하여 플래쉬 메모리 소자의 동작특성을 향상시킬 수 있다.
둘째, 질화막이 제거된 부분에 부유 게이트를 형성함으로써 부유 게이트를 형성할 때 식각공정을 용이하게 할 수 있다.
Claims (4)
- 반도체 기판상에 제 1 절연막 및 제 2 절연막을 차례로 형성하는 단계;상기 제 2 절연막 및 제 1 절연막을 일방향으로 일정한 간격을 갖도록 패터닝하는 단계;상기 패터닝된 제 2 절연막 및 제 1 절연막의 양측면에 제 3 절연막 측벽을 형성하는 단계;상기 제 3 절연막 측벽 양측의 반도체 기판 표면내에 소오스/드레인 불순물 영역을 형성하는 단계;상기 반도체 기판의 중심부에 형성된 제 2 절연막 및 제 1 절연막을 매트릭스 형태로 패터닝하는 단계;상기 반도체 기판의 전면에 제 4 절연막을 형성하고 상기 제 4, 2, 1 절연막을 선택적으로 제거하여 반도체 기판의 표면을 일정부분 노출시키는 단계;상기 제 2 절연막을 제거하고 노출된 반도체 기판의 표면에 게이트 산화막을 형성하는 단계;상기 게이트 산화막상에 일방향으로 일정한 간격을 갖는 부유 게이트 라인을 형성하는 단계를 포함하여 형성함을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 제 1 절연막과 제 2 절연막은 식각선택비가 다른 절연막을 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 게이트 산화막은 반도체 기판을 산화시키어 약 100Å두께로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 제 2 절연막은 H3PO4용액으로 제거하는 것을 플래쉬 메모리 소자의 방법.
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