KR100368594B1 - 스플릿 게이트형 플래쉬 메모리소자 - Google Patents

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Abstract

본 발명은 워드라인저항을 감소시키고 드레인과 워드라인간의 쇼트를 방지할 수 있는 스플릿 게이트형 플래쉬 메모리소자 및 그의 제조방법에 관한 것이다.
본 발명은 제1게이트 절연막을 갖는 플로팅 게이트와; 상기 플로팅 게이트를 감싸도록 형성된 제1스페이서와; 상기 제1스페이서와 오버랩된 제1접합영역과; 상기 제1스페이서와 접하여, 상기 제1접합영역상에 형성된 제1도전성라인을 구비한 반도체 기판을 제공하는 제1단계와; 상기 기판전면에 제1절연막과 제1도전막 및 제2절연막을 순차 형성하는 제2단계와; 상기 제1도전성 라인 및 제1도전막의 일부분이 노출되도록 상기 제2절연막 및 제1도전막을 소정두께만큼 식각하는 제3단계와; 상기 노출된 제1도전성 라인 및 제1도전막의 일부분에 제3절연막을 형성하는 제4단계와; 상기 남아있는 제2절연막을 제거하여 그하부의 제1도전막을 노출시키는 제5단계와; 상기 제3절연막을 마스크로 상기 제1도전막의 노출된 부분 및 제1절연막을 식각하여 제2게이트 절연막 및 워드라인을 형성하는 제6단계와; 상기 워드라인의 측벽에 제2스페이서를 형성하는 제7단계와; 상기 워드라인 및 제2스페이서와 오버랩된 제2접합영역을 기판에 형성하는 제8단계와; 상기 제2접합영역을 노출시키는 콘택홀을 구비한 층간 절연막을 기판전면에 형성하는 제9단계와; 상기 콘택홀을 통해 상기 제2접합영역과 콘택되는 제2도전성 라인을 형성하는 제10단계를 구비한다.

Description

스플릿 게이트형 플래쉬 메모리소자{Split Gate Flash Memory Device}
본 발명은 스플릿게이트를 갖는 플래쉬 메모리소자에 관한 것으로서, 보다 구체적으로는 워드라인의 저항을 감소시키고 드레인과 워드라인간의 쇼트를 방지할 수 있는 플래쉬 메모리소자 및 그의 제조방법에 관한 것이다.
최근, 스플릿 게이트형 플래쉬 메모리소자는 데이터 저장용 소자로 사용량이급격히 증가하고 있는 추세에 있다.
도 1은 통상적인 스플릿 게이트형 플래쉬 메모리소자의 평면구조이고, 도 2a 내지 도 2j 는 도 1의 1A-1A'선에 따른 단면 구조이고, 도 3a 내지 도 3j는 도 1의 1B-1B'선에 따른 단면구조이다.
도 2a 내지 도 2j 그리고 도 3a 내지 도 3j를 참조하여 종래의 스플릿 게이트형 플래쉬 메모리소자의 제조방법을 설명하면 다음과 같다.
도 2a 및 도 3a를 참조하면, 반도체 기판(100)의 액티브영역상에 제1산화막(101)을 형성하고, 그위에 폴리실리콘막으로된 제1도전막(102)을 증착하며, 필드영역에 필드산화막(103)을 형성한다. 상기 필드산화막(103)은 LOCOS(Local Oxidation of Silicon)공정, PBL(Poly-Buffered LOCOS) 공정 또는 STI(shallow Trench isolation) 공정등을 진행하여 필드 산화막(103)을 형성한다.
도 2a 및 도 3a에는 STI 공정을 진행하여 트렌치형 필드산화막(103)을 형성하는 것을 예시하였다. STI 공정에 의한 필드산화막의 형성방법을 설명하면, 먼저 기판전면에 상기 제1산화막(101)과 제1도전막(102)을 형성하고 그위에 제1질화막(도면상에는 도시되지 않음)을 증착한다.
상기 제1질화막, 제1도전막(102) 및 제1산화막(101)을 통상적인 사진식각공정을 통해 패터닝하여 기판중 필드영역에 해당하는 부분을 노출시키고, 이어서 노출된 기판을 식각하여 트렌치(도면상에 도시되지 않음)를 형성한다.
다음, 트렌치를 포함한 제1질화막상에 산화막을 증착하고 상기 제1질화막이 노출될 때까지 CMP 공정을 진행하여 트렌치내에 산화막을 매립하여 STI 형 필드 산화막(103)을 형성한다, 이어서, 상기 제1도전막(102)상에 남아있는 제1질화막을 제거한다.
STI 형 필드 산화막(103)을 형성한 다음 기판상에 제2질화막(104)을 증착한 다음 통상적인 사진식각공정을 수행하여 제1도전막(102)의 일부가 노출되도록 패터닝한다.
도 2b 및 도 3b를 참조하면, 제2질화막(104) 및 제1도전막(102)상에 제2산화막(105)을 증착한다. 도면상에는 도시되지 않았으나, 상기 제2산화막(105)을 증착하기 전에, 상기 제2질화막(104)을 마스크로 하여 상기 제1도전막(102)을 일정두께만큼 식각하거나, 또는 산화공정을 수행하여 상기 노출된 제1도전막(102)을 일정두께만큼 산화시킨 다음 제2산화막(105)을 증착한다. 따라서, 제1도전막(102)중 노출된 부분의 두께가 상대적으로 노출되지 않은 부분보다 얇게 되도록 한다.
도 2c 및 도 3c를 참조하면, 상기 제2산화막(105)을 에치백하여 제2질화막(104)의 측벽에 산화막 스페이서(106)를 형성한다. 이어서, 상기 스페이서(106)를 마스크로 하여 노출된 제1도전막(102)과 제1산화막(101)을 식각하여 기판을 노출시킨다.
상기 스페이서(106) 및 제2질화막(104)을 마스크로 하여 상기 기판의 노출된 부분으로 소정 도전형의 불순물, 즉 기판과 반대도전형의 불순물을 이온주입하여 소오스 접합영역(107)을 형성한다.
이때, 도면상에는 도시되지 않았으나, 상기 스페이서(106)를 마스크로하여 상기 제1도전막(102) 및 제1산화막(101)의 식각시 상기 제1도전막(102)의 측면이노출되어지는데, 후속공정에서 형성되는 소오스 라인과의 쇼트를 방지하기 위하여 기판전면에 CVD(chemical vapor deposition) 산화막을 형성한 다음 에치백하여 최종적으로 도 2c 및 도 3c와 같이 상기 제1도전막을 감싸는 구조의 스페이서(106)가 형성되게 된다. 상기 CVD 산화막 대신에 열산화공정에 의한 열산화막을 형성할 수도 있다.
도 2d 및 도 3d를 참조하면, 기판 전면에 폴리실리콘막으로된 제2도전막을 증착한 다음 에치백하여 상기 소오스 접합영역(107)과 직접 콘택되는 소오스 라인(109)을 형성한다. 이때, 상기 소오스 라인(109)은 상기 스페이서(106)에 의해 제1도전막(102)과 절연되어진다.
도 2e 및 도 3e를 참조하면, 인산을 이용하여 상기 제2질화막(104)을 선택적으로 제거한 다음 상기 스페이서(106)를 셀프 마스크로 하여 제1도전막(102)과 제1 막(101)을 식각한다. 이로써, 제1게이트 절연막(110)과 플로팅 게이트(111)가 형성되어진다.
도 2f 및 도 3f와 같이 제3산화막(113)과 폴리실리콘막으로 된 제3도전막(114)을 증착한 다음 도 2g 및 도 3g와 같이 에치백하여 스페이서(106)의 측벽에 제2게이트 절연막(115) 및 워드라인(116)을 형성한다.
이어서, 도 2h 및 도 3h와 같이 제4산화막과 제3질화막을 기판전면에 증착한 다음 에치백하여 워드라인(116)의 측벽에 질화막으로된 스페이서(118)를 형성하고, 기판의 드레인 접합영역이 형성될 부분을 노출시킨다.
도 2i 및 도 3i와 같이 이온주입용 마스크(도면상에는 도시되지 않음)를 이용하여 노출된 기판으로 상기 소오스 접합영역과 동일한 도전형의 불순물을 이온주입하여 드레인 접합영역(119)을 형성한다. 이어서, 도 2j 및 도 3j와 같이 실리사이드 공정을 통해 소오스 라인(109), 드레인 접합영역(119) 및 워드라인(116)상에 실리사이드막(120)을 형성하고, 기판전면에 층간 절연막(121)을 형성하고 드레인 접합영역(119)이 노출되도록 콘택홀(122)을 형성한다. 최종적으로, 상기 층간 절연막(121)상에 상기 콘택홀(122)을 통해 드레인 접합영역(119)과 콘택되는 금속라인(123)을 형성한다. 이로써 종래의 스플릿 게이트형 플래쉬 메모리소자가 제조된다.
상기한 바와같은 스플릿 게이트형 플레쉬 메모리소자의 프로그램 및 소거동작을 도 4a 및 도 4b를 참조하여 설명하면 다음과 같다.
먼저, 도 4a를 참조하여 프로그램동작을 설명하면, 소오스 라인(109)을 통해 소오스 접합영역(107)에 고전압(VDD)을 인가하고, 드레인 접합영역(119)에 저전압(0V)을 인가한다. 드레인영역(119)에서 발생된 전자는 워드라인(116)에 인가된 문턱전압(Vth)에 의해 약하게 반전된(weakly-inverted) 채널영역을 통해 소오스 접합영역(107)을 향해 이동한다. 소오스 접합영역(107)을 향해 이동하는 상기 전자는 소오스 라인(109)에 인가된 고전압에 커플링된 플로팅 게이트(111)와 드레인 접합영역(119)간의 전위차에 의해 여기되어 플로팅게이트(111)로 주입된다. 즉, 프로그램동작은 플로팅 게이트(111)로의 핫캐리어주입(hot carrier injection)에 의해 이루어진다.
한편, 소거동작은 도 4b에 도시된 바와같이, 워드라인(111)에 고전압(VDD)을인가하고 소오스 및 드레인 접합영역(107), (119)에 저전압(0V)을 인가하면 플로팅 게이트에 차아지된 전자들이 워드라인(111)에 인가된 고전압에 의해 워드라인(111)으로 F-N(Fowler-Nordheim) 터널링되어 소거된다.
그러나, 상기한 바와같은 스플릿 게이트형 플래쉬소자는 워드라인 저항이 증가하고 워드라인과 드레인간에 쇼트가 발생되는 문제점이 있는데, 이를 도 5a 내지 도 5d를 참조하여 상세히 설명하면 다음과 같다.
첫째, 도 5a 에 도시된 바와같이, 제3도전막인 폴리실리콘막을 증착한 다음 패터닝할 때, 폴리실리콘막이 오버에칭되어 워드라인(116a)이 완만하게 형성되어 그의 높이가 낮아지게 된다. 이에 따라 워드라인(116a)의 단면적이 작아져서 워드라인 자체의 저항이 높아지는 문제점이 있었다.
둘째, 워드라인(116a)이 높이가 낮아지게 됨에 따라 도 5b와 같이 질화막(118a)을 층착한 다음 에치백하면 도 5c와 같이 워드라인(116a)의 측면에 스페이서(118b)가 형성될 뿐만 아니라 워드라인(116a)상에도 질화막 잔여물(130)이 남게 된다. 또한, 워드라인(116a)의 측벽에 형성된 질화막 스페이서(118b)의 면적도 작아지게 된다.
따라서, 도 5d에 도시된 바와같이 실리사이드공정을 진행하여 워드라인(116a)과 드레인영역(119)에 실리사이드(120)를 형성하면, 질화막 스페이서(118b)가 워드라인(116a)과 드레인(119)간을 충분히 절연시켜 주지 못하게 되어 워드라인과 드레인간에 쇼트(140)가 발생하는 문제점이 있었다.
게다가, 워드라인(116a)상에 남아있는 질화막 잔유물(130)에 의해워드라인(116a)상에 형성되는 실리사이드(120)의 면적이 감소하게 되어 역시 저항이 증가하는 문제점이 있었다.
본 발명은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, 워드라인의 저항을 감소시킬 수 있는 스플릿 게이트형 플래쉬 메모리소자 및 그의 제조방법을 제공하는 데 그 목적이 있다.
본 발명의 다른 목적은 워드라인과 드레인 접합영역간의 쇼트를 방지할 수 있는 스플릿 게이트형 플래쉬 메모리소자 및 그의 제조방법을 제공하는 데 그 목적이 있다.
본 발명의 다른 목적은 워드라인의 측벽을 수직하게 형성하여 줌으로써 워드라인의 면적감소에 따른 저항 증가를 방지할 수 있는 스플릿 게이트형 플래쉬 메모리소자 및 그의 제조방법을 제공하는 데 그 목적이 있다.
본 발명의 또 다른 목적은 워드라인의 측벽에 형성되는 질화막 스페이서에 의해 소오스/드레인 접합영역과 워드라인간을 충분히 절연시켜 줌으로써 그들간의 쇼트를 방지할 수 있는 스플릿 게이트형 플래쉬 메모리소자 및 그의 제조방법을 제공하는 데 그 목적이 있다.
본 발명의 또 다른 목적은 워드라인 측벽에만 질화막 스페이서를 형성하여 줌으로써 워드라인상의 질화막 잔유물에 의한 실리사이드의 면적감소에 따른 워드라인의 저항증가를 방지할 수 있는 스플릿 게이트형 플래쉬 메모리소자 및 그의 제조방법을 제공하는 데 그 목적이 있다.
도 1은 통상적인 스플릿 게이트형 플래쉬 메모리소자의 레이아웃도,
도 2a 내지 도 2j는 도 1A-A'선에 따른 종래의 스플릿 게이트형 플래쉬 메모리소자의 제조공정도,
도 3a 내지 도 3j는 도 1B-B'선에 따른 종래의 스플릿 게이트형 플래쉬 메모리소자의 제조공정도,
도 4a 및 도 4b는 종래의 스플릿 게이트형 플래쉬 메모리소자의 프로그램 및 소거동작을 설명하기 위한 도면,
도 5a 내지 도 5d는 종래의 스플릿 게이트형 플래쉬 메모리소자에서 발생하는 문제점을 설명하기 위한 도면,
도 6a 내지 도 6o는 본 발명의 일실시예에 따른 스플릿 게이트형 플래쉬 메모리소자의 제조공정도,
도 7a 내지 도 7o는 본 발명의 일실시예에 따른 스플릿 게이트형 플래쉬 메모리소자의 제조공정도,
도 8a 내지 도 8o는 본 발명의 다른 실시예에 따른 스플릿 게이트형 플래쉬 메모리소자의 제조공정도,
도 9a 내지 도 9o는 본 발명의 다른 실시예에 따른 스플릿 게이트형 플래쉬메모리소자의 제조공정도,
*도면의 주요부분에 대한 부호의 설명*
200, 300 : 반도체 기판 202, 302 : 제1도전막
201, 301, 205, 305, 213, 313, 220, 320, 216, 316 : 산화막
204, 304, 215, 315, 221, 321 : 질화막
203, 303 : 필드 산화막 206, 306 : 산화막 스페이서
207, 307 : 소오스 접합영역 205, 305 : CE2 : 메모리셀
209, 309 : 소오스 라인 210, 310 : 제1게이트 절연막
211, 311 : 플로팅 게이트 214, 314 : 제2도전막
217, 317 : 제2게이트 절연막 218, 318 : 워드라인
223, 323 : 질화막 스페이서 224, 324 : 드레인 접합영역
226, 326 : 실리사이드막 227, 327 : 층간 절연막
228, 328 : 콘택홀 229, 329 : 금속라인
이와 같은 목적을 달성하기 위한 본 발명은 소정 도전형의 반도체 기판과; 반도체 기판상에 형성된 제1게이트 절연막 및 플로팅 게이트와; 상기 플로팅 게이트를 감싸도록 상기 기판상에 형성된 제1스페이서와; 상기 제1스페이서와 오버랩되어 기판에 형성되는, 상기 기판과 반대 도전형의 제1접합영역과; 상기 제1스페이서의 측벽에 형성된 제2게이트 절연막 및 워드라인과; 상기 워드라인의 측벽에 형성된 제2스페이서와; 상기 제1스페이서와 접하여 상기 제1접합영역상에 형성된 제1도전성 라인과; 상기 워드라인 및 제2스페이서와 오버랩되어 기판에 형성되는, 상기 제1접합영역과 동일한 도전형의 제2접합영역과; 상기 제2접합영역을 노출시키는 콘택홀을 구비한, 상기 기판전면에 걸쳐 형성된 층간 절연막과; 상기 콘택홀을 통해 제2접합영역과 콘택되는 제2도전성 라인을 구비하며, 상기 워드라인은 그의 폭이 균일하며 상기 제2스페이서와 접하는 그의 측벽이 수직한 구조를 갖는 스플릿 게이트형 플래쉬 메모리소자를 제공하는 것을 특징으로 한다.
또한, 본 발명은 소정 도전형의 반도체 기판과; 반도체 기판상에 형성된 제1게이트 절연막 및 플로팅 게이트와; 상기 플로팅 게이트를 감싸도록 상기 기판상에 형성된 제1스페이서와; 상기 제1스페이서와 오버랩되어 기판에 형성되는, 상기 기판과 반대 도전형의 제1접합영역과; 상기 제1스페이서의 측벽에 형성된 제2게이트 절연막 및 워드라인과; 상기 워드라인의 측벽에 형성된 제2스페이서와; 상기 제1스페이서와 접하여 상기 제1접합영역상에 형성된 제1도전성 라인과; 상기 워드라인 및 제2스페이서와 오버랩되어 기판에 형성되는, 상기 제1접합영역과 동일한 도전형의 제2접합영역과; 상기 제2접합영역을 노출시키는 콘택홀을 구비한, 상기 기판전면에 걸쳐 형성된 층간 절연막과; 상기 콘택홀을 통해 제2접합영역과 콘택되는 제2도전성 라인을 구비하며, 상기 워드라인은 상기 제2스페이서와 접하는 그의 측벽이 수직한 구조를 갖으며, 상기 제1스페이서와 오버랩되도록 형성되는 스플릿 게이트형 플래쉬 메모리소자를 제공하는 것을 특징으로 한다.
또한, 본 발명은 그의 표면상에 형성된 제1게이트 절연막을 갖는 플로팅 게이트와; 상기 플로팅 게이트를 감싸도록 형성된 제1스페이서와; 상기 제1스페이서와 오버랩되어 형성된, 상기 소정도전형의 제1접합영역과; 상기 제1스페이서와 접하여, 상기 제1접합영역상에 형성된 제1도전성라인을 구비한, 상기 제1접합영역과 반대 도전형의 반도체 기판을 제공하는 제1단계와; 상기 기판전면에 제1절연막과 제1도전막 그리고 제2절연막을 순차 형성하는 제2단계와; 상기 제1도전성 라인 및 제1도전막의 일부분이 노출되도록 상기 제2절연막 및 제1도전막을 소정두께만큼 식각하는 제3단계와; 상기 노출된 제1도전성 라인 및 제1도전막의 일부분에 제3절연막을 형성하는 제4단계와; 상기 남아있는 제2절연막을 제거하여 그하부의 제1도전막을 노출시키는 제5단계와; 상기 제3절연막을 마스크로 상기 제2절연막의 제거에 의해 노출된 상기 제1도전막 및 제1절연막을 식각하여 제2게이트 절연막 및 워드라인을 형성하는 제6단계와; 상기 워드라인의 측벽에 제2스페이서를 형성하는 제7단계와; 상기 워드라인 및 제2스페이서와 오버랩되는, 상기 제1접합영역과 동일 도전형의 제2접합영역을 기판에 형성하는 제8단계와; 상기 제2접합영역을 노출시키는 콘택홀을 구비한 층간 절연막을 기판전면에 형성하는 제9단계와; 상기 콘택홀을 통해 상기 제2접합영역과 콘택되는 제2도전성 라인을 형성하는 제10단계를 구비하는 스플릿 게이트형 플래쉬 메모리소자의 제조방법을 제공하는 것을 특징으로 한다.
상기 제1접합영역은 소오스 접합영역이고, 제2접합영역은 드레인 접합영역이며; 상기 제1도전성 라인은 폴리실리콘막으로된 소오스 라인이고, 제2도전성 라인은 금속라인으로 이루어진다.
상기 제3단계에서, 상기 제2절연막과 제1도전막은 상기 제1도전성 라인이 노출될 때까지 CMP 공정을 통해 소정두께만큼 식각되며; 상기 제4단계에서, 제3절연막은 제2절연막을 마스크로 한 산화공정을 통해 선택적으로 형성된 산화막인 것을 특징으로 한다.
상기 제2절연막은 질화막 또는 SiON 막중 하나이고; 상기 워드라인은 그의 폭이 균일하고 상기 제2스페이서와 접하는 측벽이 수직한 구조를 갖는 것을 특징으로 한다.
또한, 본 발명은 그의 표면상에 형성된 제1게이트 절연막을 갖는 플로팅 게이트와; 상기 플로팅 게이트를 감싸도록 형성된 제1스페이서와; 상기 제1스페이서와 오버랩되어 형성된, 상기 소정도전형의 제1접합영역과; 상기 제1스페이서와 접하여, 상기 제1접합영역상에 형성된 제1도전성라인을 구비한, 상기 제1접합영역과 반대 도전형의 반도체 기판을 제공하는 제1단계와; 상기 기판전면에 제1절연막과 제1도전막 그리고 제2절연막을 순차 형성하는 제2단계와; 상기 제1도전막의 일부분이 노출되도록 상기 제2절연막 및 제1도전막을 소정두께만큼 식각하는 제3단계와; 상기 노출된 제1도전막의 일부분에 제3절연막을 형성하는 제4단계와; 상기 남아있는 제2절연막을 제거하여 그하부의 제1도전막을 노출시키는 제5단계와; 상기 제3절연막을 마스크로 하여 상기 제2절연막의 제거에 의해 노출된 상기 제1도전막 및 제1절연막을 식각하는 제6단계와; 상기 제3절연막을 제거하는 제7단계와; 상기 제1도전막 및 제1절연막을 패터닝하여 워드라인 및 제2게이트 절연막을 형성하는 제8단계와; 상기 워드라인의 측벽에 제2스페이서를 형성하는 제9단계와; 상기 워드라인 및 제2스페이서와 오버랩되는, 상기 제1접합영역과 동일 도전형의 제2접합영역을 기판에 형성하는 제10단계와; 상기 제2접합영역을 노출시키는 콘택홀을 구비한 층간 절연막을 기판전면에 형성하는 제11단계와; 상기 콘택홀을 통해 상기 제2접합영역과 콘택되는 제2도전성 라인을 형성하는 제12단계를 구비하는 스플릿 게이트형 플래쉬 메모리소자의 제조방법를 제공하는 것을 특징으로 한다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 일 실시예를 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 6a 내지 도 6o 및 도 7a 내지 도 7o는 본 발명의 일실시예에 따른 스플릿 게이트형 플래쉬 메모리소자의 제조공정도를 도시한 것이다.
본 발명의 일실시예에 따른 스플릿 게이트형 플래쉬 메모리소자의 평면 구조는 도 1에 도시된 레이아웃과 동일하고, 도 6a 내지 도 6o는 도 1의 1A-1A' 선의 단면구조에 따른 제조공정도를 도시한 것이고, 도 7a 내지 도 7o 는 도 1B-1B'선의 단면구조에 따른 제조공정도를 도시한 것이다.
도 6a 내지 도 6e 그리고 도 7a 내지 도 7e에 도시된 공정은 도 2a 내지 도 2e 그리고 도 3a 내지 도 3e에 도시된 공정과 동일하다. 즉, 소정 도전형의 반도체기판(200)의 액티브 영역상에 제1산화막(201) 및 제1도전막(202) 그리고 반도체 기판(200)의 필드영역상에 STI 형 필드 산화막(203)을 형성한다. 상기 제1도전막(202)의 소정부분이 노출되도록 질화막(204)의 패턴을 형성한 다음, 제2산화막(205)으로된 스페이서(206)를 상기 제1질화막(204)의 측벽에 형성한다. 이때, 본 발명의 실시예에서는 필드 산화막(203)을 STI 공정에 의해 형성하였으나. LOCOS 공정, PBL 공정 등에 의해 형성할 수도 있으며, 제1도전막(202)중 상기 제1질화막(204)의 패턴형성에 따라 노출된 부분은 노출되지 않은 부분에 비해 상대적으로 얇은 두께를 갖는다.
이어서, 상기 스페이서(206)를 마스크로 하여 기판의 노출된 부분으로 소정 도전형의 불순물, 즉 상기 기판과 반대도전형의 불순물을 이온주입하여 소오스 접합영역(207)을 형성하고, 폴리실리콘막으로된 제2도전막을 증착한 다음 에치백하여 상기 소오스 접합영역(207)과 콘택되는 소오스 라인(209)을 형성한다.
상기 소오스 라인(209)을 형성한 다음 상기 제1질화막(204)의 패턴을 제거하고, 상기 스페이서(206)를 마스크로 하여 그 하부의 제1도전막과 제1산화막을 식각하여 플로팅 게이트(211)와 제1게이트 절연막(210)을 형성한다.
도 6f 및 도 7f 내지 도 6k 및 도 7k는 워드라인을 형성하는 공정을 도시한 것이다. 먼저, 기판전면에 제3산화막(213)과 폴리실리콘막으로된 제3도전막(214)을 형성하고, 상기 제3도전막(214)상에 제2질화막(215)을 순차 형성한다. 이때, 제3산화막(213)은 CVD 법에 의해 형성된 CVD 산화막 또는 열산화법에 의해 형성된 열산화믹이다.
이어서, CMP(Chemical Mechanical Polishing)공정을 진행하여 상기 소오스 라인(209)이 노출될 때까지 상기 제2질화막(215)과 제3도전막(214)를 식각하여 기판을 평탄화시킨다. 상기 CMP 공정에 의해 제3도전막(214)의 일부를 노출시킨다. 상기 제3도전막(214)상에 상기 제2질화막(215) 대신에 SiON 막을 사용하여 CMP 공정을 진행할 수도 있다.
CMP 공정후 남아있는 질화막(215a)을 산화마스크로 산화공정을 진행하여 상기 소오스 라인(209)의 노출된 부분과 제3도전막(214a)의 노출된 부분을 산화시켜 제4산화막(216)을 선택적으로 형성한다.
다음, 상기 산화공정시 산화마스크로서 작용한 남아있는 질화막(215a)을 습식식각법으로 제거하여 그하부의 제3도전막(214a)을 노출시킨다. 상기 제4산화막(216)을 마스크로하여 상기 제3도전막(214a) 및 제3산화막(213)을 식각하여 제2게이트 절연막(217) 및 워드라인(218)을 형성한다.
본 발명의 일실시예에 따르면, 종래의 스페이서형태로 워드라인을 형성하는 대신 제4산화막(216)을 마스크로 하여 폴리실리콘막의 제3도전막(214a)을 식각하여 워드라인을 형성하여 줌으로써 완만한 측벽대신 수직한 측벽구조 및 그의 폭이 균일한 워드라인(218)이 얻어진다.
도 6l 및 도 6m 그리고 도 7l 및 도 7m은 워드라인의 측벽에 질화막 스페이서 및 드레인 접합영역을 형성하는 공정이다. 먼저, 기판전면에 제5산화막(220)과 제3질화막(221)을 순차 증착한 다음 에치백하여 워드라인(218)의 측벽에 질화막 스페이서(223)을 형성한다,
이어서, 이온주입용 마스크(도면상에는 도시되지 않음)을 이용하여 노출된 기판으로 상기 소오스 접합영역과 동일한 도전형을 갖는 불순물을 이온주입하여 드레인 접합영역(224)을 형성한다.
도 6n 및 도 6o 그리고 도 7n 및 도 7o는 금속라인을 형성하는 공정이다, 먼저, 실리사이드공정을 수행하여 노출된 소오스 라인(207), 드레인 접합영역(224) 그리고 워드라인(218)에 실리사이드막(226)을 형성한다.
기판전면에 층간 절연막(227)을 증착한 다음 상기 드레인 접합영역(224)이 노출되도록 상기 층간 절연막(227)을 식각하여 콘택홀(228)을 형성한다. 이어서, 금속막을 증착한 다음 패터닝하여 상기 콘택홀(228)을 통해 상기 드레인 접합영역(224)과 콘택되는 금속라인(229)을 형성하면 본 발명의 일실시예에 따른 스플릿 게이트형 플래쉬 메모리소자가 제조된다.
본 발명의 일실시예에 따르면, 그의 폭이 균일하고 수직한 측벽의 워드라인(218)이 얻어지므로, 종래의 스페이서공정에 의해 형성된 워드라인과는 달리 워드라인의 면적감소가 방지되어 워드라인 자체의 저항감소를 방지할 수 있다.
또한, 워드라인(218)의 측벽이 수직한 구조를 얻음으로써, 후속공정에서 형성되는 질화막(223)도 상기 워드라인(218)과 후속공정에서 형성되는 드레인 접합영역을 충분히 절연시키도록 형성되어져 워드라인(218)과 드레인 접합영역(224)과의 쇼트를 방지할 수 있다.
게다가, 질화막 스페이서 형성시 질화막 잔유물이 워드라인상에 존재하지 않으므로, 실리사이드(226)의 면적도 충분히 얻어지므로 워드라인의 저항을 감소시킬수 있다.
도 8a 내지 도 8o 및 도 9a 내지 도 9o는 본 발명의 다른 실시예에 따른 스플릿 게이트형 플래쉬 메모리소자의 제조공정도를 도시한 것이다.
본 발명의 다른 실시예에 따른 스플릿 게이트형 플래쉬 메모리소자의 평면 구조는 도 1에 도시된 레이아웃과 동일하고, 도 8a 내지 도 8o는 도 1의 1A-1A' 선에 따른 단면구조를 도시한 것이고, 도 9a 내지 도 9o 는 도 1B-1B'선에 따른 단면구조를 도시한 것이다.
도 8a 내지 도 8e 그리고 도 9a 내지 도 9e에 도시된 공정은 도 6a 내지 도 6e 그리고 도 7a 내지 도 7e에 도시된 공정과 동일하다. 먼저, 소정 도전형의 반도체 기판(300)상에 제1산화막(301)으로 된 제1게이트 절연막(310)과 제2도전막(302)으로 된 플로팅 게이트(311) 및 제2산화막(305)으로 된 스페이서(306)를 형성한다. 다음, 상기 플로팅 게이트(311)사이의 반도체 기판(300)에 소정도전형, 즉 상기 기판과 반대 도전형의 소오스 접합영역(307)과 제2도전막으로 된 소오스 라인(309)을 상기 소오스 접합영역(307)과 콘택되도록 형성한다. 상기 제1 및 제2도전막은 폴리실리콘막이다.
도 8f 및 도 9f 내지 도 8k 및 도 9k은 를 참조하면, 기판전면에 제3산화막(313)과 제2도전막(314)을 형성한 다음 그위에 질화막(315)을 순차 형성한다. 상기 제3산화막(313)은 CVD 산화막 또는 열산화막중 하나이다.
CMP공정을 진행하여 제3도전막(313)이 노출되도록 상기 질화막(315)과 제3도전막(314)을 소정두께만큼만 식각하여 기판을 평탄화시킨다. CMP 공정후 남아있는질화막(315a)을 산화마스크로 하여 상기 남아있는 제3도전막(314a)의 노출된 부분을 산화시켜 제4산화막(316)을 형성한다. 상기 제3도전막(314)상에 형성된 상기 질화막(315) 대신에 SiON 막을 형성하여 CMP 공정을 진행할 수도 있다.
상기 산화공정시 산화마스크로서 작용한 남아있는 질화막(315a)을 습식식각법으로 제거한 다음 상기 제4산화막(316)을 마스크로하여 제3도전막(314a)중 상기 질화막(315a)의 제거에 의해 노출된 부분 및 그하부의 제2산화막(313)을 식각한다.
이어서, 상기 산화막(316)을 제거한 다음, 감광막(도면상에는 도시되지 않음)을 마스크로 하여 상기 제3도전막(214a) 및 제3산화막(313)을 식각하여 제2게이트 절연막(317) 및 워드라인(318)을 형성한다. 발명의 다른 실시예에서도 마찬가지로, 수직한 측벽구조 및 상기 제1스페이서와 오버랩되는 구조의 워드라인(318)이 얻어진다.
도 8l 및 도 8m 그리고 도 9l 및 도 9m은 워드라인의 측벽에 질화막 스페이서 및 드레인 접합영역을 형성하는 공정이다. 먼저, 기판전면에 제5산화막(220)과 질화막(321)을 순차 증착한 다음 에치백하여 워드라인(318)의 측벽에 질화막 스페이서(323)을 형성한다, 이어서, 노출된 기판으로 상기 소오스 접합영역(207)과 동일한 도전형을 갖는 불순물을 이온주입하여 드레인 접합영역(324)을 형성한다.
도 8n 및 도 8o 그리고 도 9n 및 도 9o는 금속라인을 형성하는 공정이다, 먼저, 실리사이드공정을 수행하여 노출된 드레인 접합영역(324) 및 소오스 라인(309) 그리고 워드라인(318)에 실리사이드막(326)을 형성한다.
기판전면에 층간 절연막(327)을 증착한 다음 상기 드레인 접합영역(326)이노출되도록 상기 층간 절연막(327)을 식각하여 콘택홀(328)을 형성한다. 이어서, 금속막을 증착한 다음 패터닝하여 상기 콘택홀(328)을 통해 상기 드레인 접합영역(326)과 콘택되는 금속라인(329)을 형성하면 본 발명의 다른 실시예에 따른 스플릿 게이트형 플래쉬 메모리소자가 제조된다.
상기한 바와같은 본 발명의 스플릿 게이트형 플래쉬 메모리소자 및 그의 제조방법은 워드라인의 측벽을 수직하게 형성하고 그의 폭을 균일하게 형성하여 줌으로써 워드라인의 면적감소에 따른 저항감소를 방지할 수 있다. 또한, 후속의 공정에서 형성되는 질화막 스페이서가 워드라인의 측벽에만 형성되므로, 워드라인상에 질화막이 잔존하게 되는 것을 방지할 수 있다. 이에 따라 워드라인의 저항증가를 방지하고, 질화막 스페이서에 의해 드레인 접합영역과 워드라인간의 쇼트를 방지할 수 있는 이점이 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (22)

  1. 소정 도전형의 반도체 기판과;
    반도체 기판상에 형성된 제1게이트 절연막 및 플로팅 게이트와;
    상기 플로팅 게이트를 감싸도록 상기 기판상에 형성된 제1스페이서와;
    상기 제1스페이서와 오버랩되어 기판에 형성되는, 상기 기판과 반대 도전형의 제1접합영역과;
    상기 제1스페이서의 측벽에 형성된 제2게이트 절연막 및 워드라인과;
    상기 워드라인의 측벽에 형성된 제2스페이서와;
    상기 제1스페이서와 접하여 상기 제1접합영역상에 형성된 제1도전성 라인과;
    상기 워드라인 및 제2스페이서와 오버랩되어 기판에 형성되는, 상기 제1접합영역과 동일한 도전형의 제2접합영역과;
    상기 제2접합영역을 노출시키는 콘택홀을 구비한, 상기 기판전면에 걸쳐 형성된 층간 절연막과;
    상기 콘택홀을 통해 제2접합영역과 콘택되는 제2도전성 라인을 구비하며,
    상기 워드라인은 그의 폭이 균일하며 상기 제2스페이서와 접하는 그의 측벽이 수직한 구조를 갖는 것을 특징으로 하는 스플릿 게이트형 플래쉬 메모리소자.
  2. 제 1 항에 있어서, 상기 제1접합영역은 소오스 접합영역이고, 제2접합영역은 드레인 접합영역인 것을 특징으로 하는 스플릿 게이트형 플래쉬 메모리소자.
  3. 제 2 항에 있어서, 상기 제1도전성 라인은 폴리실리콘막으로된 소오스 라인이고, 제2도전성 라인은 금속라인으로 이루어지는 것을 특징으로 하는 스플릿 게이트형 플래쉬 메모리소자.
  4. 제 1 항에 있어서, 상기 제1스페이서는 산화막으로 이루어지고, 상기 제2스페이서는 질화막으로 이루어지는 것을 특징으로 하는 스플릿 게이트형 플래쉬 메모리소자.
  5. 소정 도전형의 반도체 기판과;
    반도체 기판상에 형성된 제1게이트 절연막 및 플로팅 게이트와;
    상기 플로팅 게이트를 감싸도록 상기 기판상에 형성된 제1스페이서와;
    상기 제1스페이서와 오버랩되어 기판에 형성되는, 상기 기판과 반대 도전형의 제1접합영역과;
    상기 제1스페이서의 측벽에 형성된 제2게이트 절연막 및 워드라인과;
    상기 워드라인의 측벽에 형성된 제2스페이서와;
    상기 제1스페이서와 접하여 상기 제1접합영역상에 형성된 제1도전성 라인과;
    상기 워드라인 및 제2스페이서와 오버랩되어 기판에 형성되는, 상기 제1접합영역과 동일한 도전형의 제2접합영역과;
    상기 제2접합영역을 노출시키는 콘택홀을 구비한, 상기 기판전면에 걸쳐 형성된 층간 절연막과;
    상기 콘택홀을 통해 제2접합영역과 콘택되는 제2도전성 라인을 구비하며,
    상기 워드라인은 제2스페이서와 접하는 그의 측벽이 수직한 구조를 갖으며, 상기 제1스페이서와 오버랩되도록 형성되는 것을 특징으로 하는 스플릿 게이트형 플래쉬 메모리소자.
  6. 제 5 항에 있어서, 상기 제1접합영역은 소오스 접합영역이고, 제2접합영역은 드레인 접합영역인 것을 특징으로 하는 스플릿 게이트형 플래쉬 메모리소자.
  7. 제 6 항에 있어서, 상기 제1도전성 라인은 폴리실리콘막으로된 소오스 라인이고, 제2도전성 라인은 금속라인으로 이루어지는 것을 특징으로 하는 스플릿 게이트형 플래쉬 메모리소자.
  8. 제 5 항에 있어서, 상기 제1스페이서는 산화막으로 이루어지고, 상기 제2스페이서는 질화막으로 이루어지는 것을 특징으로 하는 스플릿 게이트형 플래쉬 메모리소자.
  9. 그의 표면상에 형성된 제1게이트 절연막을 갖는 플로팅 게이트와; 상기 플로팅 게이트를 감싸도록 형성된 제1스페이서와; 상기 제1스페이서와 오버랩되어 기판에 형성된, 상기 소정도전형의 제1접합영역과; 상기 제1스페이서와 접하여, 상기제1접합영역상에 형성된 제1도전성라인;을 구비한, 상기 제1접합영역과 반대 도전형의 반도체 기판을 제공하는 제1단계와;
    상기 기판전면에 제1절연막과 제1도전막 그리고 제2절연막을 순차 형성하는 제2단계와;
    상기 제1도전성 라인 및 제1도전막의 일부분이 노출되도록 상기 제2절연막 및 제1도전막을 소정두께만큼 식각하는 제3단계와;
    상기 노출된 제1도전성 라인 및 제1도전막의 일부분에 제3절연막을 형성하는 제4단계와;
    상기 남아있는 제2절연막을 제거하여 그하부의 제1도전막을 노출시키는 제5단계와;
    상기 제3절연막을 마스크로 하여 상기 제2절연막의 제거에 따라 노출된 상기 제1도전막 및 제1절연막을 식각하여 제2게이트 절연막 및 워드라인을 형성하는 제6단계와;
    상기 워드라인의 측벽에 제2스페이서를 형성하는 제7단계와;
    상기 워드라인 및 제2스페이서와 오버랩되는, 상기 제1접합영역과 동일 도전형의 제2접합영역을 기판에 형성하는 제8단계와;
    상기 제2접합영역을 노출시키는 콘택홀을 구비한 층간 절연막을 기판전면에 형성하는 제9단계와;
    상기 콘택홀을 통해 상기 제2접합영역과 콘택되는 제2도전성 라인을 형성하는 제10단계를 구비하는 것을 특징으로 하는 스플릿 게이트형 플래쉬 메모리소자의제조방법.
  10. 제 9 항에 있어서, 상기 제1접합영역은 소오스 접합영역이고, 제2접합영역은 드레인 접합영역인 것을 특징으로 하는 스플릿 게이트형 플래쉬 메모리소자의 제조방법.
  11. 제 10 항에 있어서, 상기 제1도전성 라인은 폴리실리콘막으로된 소오스 라인이고, 제2도전성 라인은 금속라인으로 이루어지는 것을 특징으로 하는 스플릿 게이트형 플래쉬 메모리소자의 제조방법.
  12. 제 9 항에 있어서, 상기 제3단계에서, 상기 제2절연막과 제1도전막은 상기 제1도전성 라인이 노출될 때까지 CMP 공정을 통해 소정두께만큼 식각되는 것을 특징으로 하는 스플릿 게이트형 플래쉬 메모리소자의 제조방법.
  13. 제 12 항에 있어서, 상기 제4단계에서, 제3절연막은 제2절연막을 마스크로 한 산화공정을 통해 선택적으로 형성된 산화막인 것을 특징으로 하는 스플릿 게이트형 플래쉬 메모리소자의 제조방법.
  14. 제 13 항에 있어서, 상기 제2절연막은 질화막 또는 SiON 막중 하나인 것을 특징으로 하는 스플릿 게이트형 플래쉬 메모리소자의 제조방법.
  15. 제 9 항에 있어서, 상기 워드라인은 그의 폭이 균일하고 상기 제2스페이서와 접하는 측벽이 수직한 구조를 갖는 것을 특징으로 하는 스플릿형 플래쉬 메모리소자의 제조방법.
  16. 그의 표면상에 형성된 제1게이트 절연막을 갖는 플로팅 게이트와; 상기 플로팅 게이트를 감싸도록 형성된 제1스페이서와; 상기 제1스페이서와 오버랩되어 기판에 형성된, 상기 소정도전형의 제1접합영역과; 상기 제1스페이서와 접하여, 상기 제1접합영역상에 형성된 제1도전성라인을 구비한, 상기 제1접합영역과 반대 도전형의 반도체 기판을 제공하는 제1단계와;
    상기 기판전면에 제1절연막과 제1도전막 그리고 제2절연막을 순차 형성하는 제2단계와;
    상기 제1도전막의 일부분이 노출되도록 상기 제2절연막 및 제1도전막을 소정두께만큼 식각하는 제3단계와;
    상기 노출된 제1도전막의 일부분에 제3절연막을 형성하는 제4단계와;
    상기 남아있는 제2절연막을 제거하여 그하부의 제1도전막을 노출시키는 제5단계와;
    상기 제3절연막을 마스크로 하여 상기 제2절연막의 제거에 따라 노출된 상기 제1도전막 및 제1절연막을 식각하는 제6단계와;
    상기 제3절연막을 제거하는 제7단계와;
    상기 제1도전막 및 제1절연막을 패터닝하여 워드라인 및 제2게이트 절연막을 형성하는 제8단계와;
    상기 워드라인의 측벽에 제2스페이서를 형성하는 제9단계와;
    상기 워드라인 및 제2스페이서와 오버랩되는, 상기 제1접합영역과 동일 도전형의 제2접합영역을 기판에 형성하는 제10단계와;
    상기 제2접합영역을 노출시키는 콘택홀을 구비한 층간 절연막을 기판전면에 형성하는 제11단계와;
    상기 콘택홀을 통해 상기 제2접합영역과 콘택되는 제2도전성 라인을 형성하는 제12단계를 구비하는 것을 특징으로 하는 스플릿 게이트형 플래쉬 메모리소자의 제조방법.
  17. 제 16 항에 있어서, 상기 제1접합영역은 소오스 접합영역이고, 제2접합영역은 드레인 접합영역인 것을 특징으로 하는 스플릿 게이트형 플래쉬 메모리소자의 제조방법.
  18. 제 16 항에 있어서, 상기 제1도전성 라인은 폴리실리콘막으로된 소오스 라인이고, 제2도전성 라인은 금속라인으로 이루어지는 것을 특징으로 하는 스플릿 게이트형 플래쉬 메모리소자의 제조방법.
  19. 제 16 항에 있어서, 상기 제4단계에서, 제3절연막은 제2절연막을 마스크로한 산화공정을 통해 선택적으로 형성된 산화막인 것을 특징으로 하는 스플릿 게이트형 플래쉬 메모리소자의 제조방법.
  20. 제 19 항에 있어서, 상기 제2절연막은 질화막 또는 SiON 막중 하나인 것을 특징으로 하는 스플릿 게이트형 플래쉬 메모리소자의 제조방법.
  21. 제 16 항에 있어서, 상기 워드라인은 상기 제2스페이서와 접하는 측벽이 수직한 구조를 갖으며, 그의 일부분이 상기 제1스페이서와 오버랩되도록 형성되는 것을 특징으로 하는 스플릿형 플래쉬 메모리소자의 제조방법.
  22. 제 16 항에 있어서, 상기 제1스페이서는 산화막 스페이서이고, 제2스페이서는 질화막 스페이서인 것을 특징으로 하는 스플릿 게이트형 플래쉬 메모리소자의 제조방법.
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