KR20000041749A - 스플릿 게이트 플래쉬 이이피롬 셀 제조 방법 - Google Patents

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Abstract

본 발명은 스플릿 게이트 플래쉬 이이피롬 셀 제조 방법에 관한 것으로, 콘트롤 게이트와 플로팅 게이트를 형성하기 위한 자기 정렬 식각 공정 이후 포토레지스트 패턴을 제거하는 과정에서 셀렉트 게이트 산화막이 형성될 부분이 플라즈마로부터 손상을 받아 열화되므로써, 소자 제조 공정 완료 후 셀 동작 시에 셀렉트 게이트 산화막 밑으로 누설 전류가 발생함에 따른 프로그램 교란(program disturb) 현상을 방지하고, 또한 워드 라인으로 사용되는 셀렉트 게이트를 형성할 때 폴리사이드 구조의 상부층인 텅스텐 실리사이드층의 스텝-커버리지 불량으로 인한 저항 증가 문제를 해결하기 위하여, 본 발명에서는 포토레지스트 패턴을 이용한 1차 자기 정렬 식각 공정으로 층간 절연용으로 적용되는 탑 산화막, 콘트롤 게이트용으로 적용되는 제 2 폴리실리콘층 및 ONO 유전체막의 일부를 식각한 후, 포토레지스트 패턴을 제거하고, 탑 산화막을 식각 마스크로 한 2차 자기 정렬 식각 공정으로 나머지 ONO 유전체막과 플로팅 게이트용으로 적용되는 제 1 폴리실리콘층을 식각하므로써, 셀렉트 게이트 산화막이 형성될 부분이 플라즈마로부터 손상을 받지 않고, 식각 마스크로 사용된 탑 산화막의 두께도 낮출 수 있어 텅스텐 실리사이드층의 스텝-커버리지를 향상시켜, 스플릿 게이트 플래쉬 이이피롬 제품의 수율 및 전기적 특성을 향상시킬 수 있다.

Description

스플릿 게이트 플래쉬 이이피롬 셀 제조 방법
본 발명은 스플릿 게이트 플래쉬 이이피롬 셀(self align flash EEPROM cell) 제조 방법에 관한 것으로, 특히 자기 정렬 식각(self align etch) 및 포토레지스트 패턴 제거 공정을 개선하여, 셀렉트 게이트 산화막(select gate oxide film)이 형성될 부분의 플라즈마 손상(plasma damage)을 방지하고, 셀렉트 게이트 형성시 스텝-커버리지(step-coverage)를 향상시킬 수 있는 스플릿 게이트 플래쉬 이이피롬 셀 제조 방법에 관한 것이다.
일반적으로, 플래쉬 이이피롬은 핫 캐리어 인젝션(hot carrier injection)과 F-N 터널링(tunneling) 현상을 이용하여 플로팅 게이트(floating gate)에 전하(charge)를 저장하거나 소거하므로써, 전기적으로 데이터(data)를 쓰고 지우는 소자이며, 셀 구조에 따라 크게 스택 게이트 셀(stack gate cell)과 스플릿 게이트 셀로 나뉘어 진다. 스플릿 게이트 셀은 플로팅 게이트와 셀렉트 게이트로 형성되는 2개의 트랜지스터에 의해 1개의 셀을 형성하는데, 플로팅 게이트는 셀의 데이터를 저장하는 역할을 하고, 셀렉트 게이트는 셀을 프로그램( program)하거나 셀의 데이터를 리드(read)할 때 특정 어드레스(address)를 선택해 주는 역할을 한다.
도 1a 내지 도 1c는 종래 스플릿 게이트 플래쉬 이이피롬 셀 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(1)에 필드 산화막(도시 안됨)을 형성하여 액티브 영역을 정의한 후, 터널 산화막(2) 및 제 1 폴리실리콘층(3)을 순차적으로 형성한다. 제 1 폴리실리콘층 마스크를 사용한 포토리소그라피(photolithography) 공정 및 폴리 식각 공정으로 필드 산화막 윗부분의 제 1 폴리실리콘층(3) 부분을 식각 한다. 1차 식각된 제 1 폴리실리콘층(3)을 포함한 전체 구조상에 ONO 유전체막(4), 제 2 폴리실리콘층(5) 및 탑 산화막(top oxide film; 6)을 형성한다. 제 2 폴리실리콘층(5)의 상부에 제 2 폴리실리콘층 마스크를 사용한 포토리소그라피 공정으로 포토레지스트 패턴(51)을 형성한다.
도 1b를 참조하면, 포토레지스트 패턴(51)을 식각 마스크로 한 자기 정렬 식각 공정으로 탑 산화막(6), 제 2 폴리실리콘층(5), ONO 유전체막(4) 및 제 1 폴리실리콘층(3)을 순차적으로 식각하고, 이로 인하여 터널 산화막(2), 플로팅 게이트(3A), ONO 유전체막(4), 콘트롤 게이트(5A) 및 탑 산화막(6)이 패터닝된 적층 구조로 형성된다. 포토레지스트 패턴(51)은 플라즈마를 이용한 건식 식각 공정으로 제거한다. 소오스/드레인 이온 주입 마스크를 사용한 소오스/드레인 이온 주입 공정으로 플로팅 게이트(3A)에 일부 중첩되는 드레인 접합부(8)와 플로팅 게이트(3A)로부터 일정 거리 이격되는 소오스 접합부(7)가 형성된다. 플로팅 게이트(3A)와 소오스 접합부(7) 사이의 반도체 기판(1)은 셀렉트 게이트 산화막이 형성될 부분이다.
상기에서, 포토레지스트 패턴(51)을 제거하기 위한 플라즈마 건식 식각 공정 동안 셀렉트 게이트 산화막이 형성될 부분의 반도체 기판(1)은 플라즈마로부터 손상을 받아 그 부분에 플라즈마 손상부(100)가 생기게 된다.
도 1c를 참조하면, 소오스 접합부(7) 및 드레인 접합부(8)를 형성한 후의 전체 구조상에 산화 및 증착 공정으로 산화막 및 질화막을 형성한 후, 스페이서 식각 공정을 실시하여 스페이서 산화막(9) 및 스페이서 질화막(10)을 형성한다. 스페이서 산화막(9)과 스페이서 질화막(10)은 탑 산화막(6)과 함께 플로팅 게이트(3A) 및 콘트롤 게이트(5A)를 후에 형성될 셀렉트 게이트와 전기적으로 절연시키는 층간 절연막 역할을 한다. 산화 공정으로 플로팅 게이트(3A)와 소오스 접합부(7) 사이의 반도체 기판(1) 상에 셀렉트 게이트 산화막(11)을 형성한다. 이후, 셀렉트 게이트 산화막(11)을 포함한 전체 구조상에 제 3 폴리실리콘층(12A)과 텅스텐 실리사이드층(12B)을 순차적으로 증착한 후에 패터닝하여 워드 라인으로 사용되는 셀렉트 게이트(12)를 형성한다.
상기에서, 터널 산화막(2), 플로팅 게이트(3A), ONO 유전체막(4), 콘트롤 게이트(5A) 및 탑 산화막(6)으로 이루어진 적층 구조로 인한 높은 단차로 텅스텐 실리사이드층(12B) 증착시 스텝-커버리지가 나빠 스텝 코너(step corner)에 증착 불량부(200)가 생기게 된다.
상술한 바와 같이, 종래 방법으로 스플릿 게이트 플래쉬 이이피롬 셀을 제조할 경우, 포토레지스트 패턴(51)을 제거하기 위한 플라즈마 건식 식각 공정으로 셀렉트 게이트 산화막이 형성될 부분의 반도체 기판(1)에 플라즈마 손상부(100)가 생기게 되고, 또한 높은 단차로 텅스텐 실리사이드층(12B)의 스텝 코너(step corner)에 증착 불량부(200)가 생기게 된다.
셀렉트 게이트 산화막(11) 부분의 플라즈마 손상부(100)는 소자 공정 완료 후, 셀 동작 시에 셀렉트 게이트 산화막(11) 밑으로 누설 전류가 발생한다. 이러한 누설 전류는 셀 리드 동작시의 전류에 비해서는 작은 양이나, 프로그램 동작 시에는 원하는 셀 이외의 콘트롤 게이트(5A)를 공유하는 다른 셀에 적은 양의 핫 일렉트론(hot electron)을 발생시켜 약간씩 프로그램이 이루어진다. 콘트롤 게이트(5A)를 공유하는 셀은, 도시하지는 않았지만, 일반적으로 전체 셀 어레이(cell array)에서 1000개 또는 그 이상이므로 이러한 상태가 반복되므로써, 원하지 않는 셀이 프로그램 되는, 이른바 프로그램 교란(program disturb)이 발생한다. 포토레지스트 패턴(51) 제거시의 플라즈마 손상을 방지하기 위하여 황산을 이용한 습식 식각 공정을 적용할 수는 있으나, 자기 정렬 식각시 폴리실리콘, 포토레지스트 등이 식각 화학제(etch chemical) 등과 반응하여 발생되는 부산물이 황산 용액의 침투를 억제하여 제대로 포토레지스트 패턴이 제거되지 않는 문제가 있어 널리 사용되지 않고 있다.
텅스텐 실리사이드층(12B)의 증착 불량부(200)는 셀렉트 게이트(12) 형성 후에 실시되는 산화 공정 시에 이 부분이 산화되면서 텅스텐 실리사이드층(12B)의 연결 상태가 불량해지며, 결국 워드 라인의 저항 증가로 인한 시정수 지연(RC delay)에 따른 센싱 스피드(sensing speed) 저하를 초래하는 문제점이 있다. 이러한 문제점을 해결하기 위해서는 탑 산화막(6)의 두께를 낮추어 전체 단차를 줄이는 방법이 있으나, 탑 산화막(6)의 두께는 제 2 폴리실리콘층 마스크 공정시의 안정성(제 2 폴리실리콘층에서 반사되는 빛과 탑 산화막의 표면에서 반사되는 빛의 간섭을 최소화시켜 포토리소그라피 공정에서의 포토레지스트 패턴을 깨끗하게 유지해야 함)을 위하여 1000 내지 1500Å 정도의 두께로 진행해야 하기 때문에 그 두께를 낮추는데 한계가 있다.
따라서, 본 발명은 자기 정렬 식각 및 포토레지스트 패턴 제거 공정을 개선하여, 셀렉트 게이트 산화막이 형성될 부분의 플라즈마 손상을 방지하고, 셀렉트 게이트 형성시 스텝-커버리지를 향상시켜, 제품의 수율 및 전기적 특성을 향상시킬 수 있는 스플릿 게이트 플래쉬 이이피롬 셀 제조 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 스플릿 게이트 플래쉬 이이피롬 셀 제조 방법은 필드 산화막이 형성된 반도체 기판 상에 터널 산화막 및 제 1 폴리실리콘층을 순차적으로 형성한 후, 상기 필드 산화막 윗부분의 상기 제 1 폴리실리콘층을 제거하는 단계; 상기 제 1 폴리실리콘층을 포함한 전체 구조상에 ONO 유전체막, 제 2 폴리실리콘층 및 탑 산화막을 형성하는 단계; 포토레지스트 패턴을 식각 마스크로 한 1차 자기 정렬 식각 공정으로 상기 탑 산화막, 제 2 폴리실리콘층 및 ONO 유전체막의 일부를 식각 하여 콘트롤 게이트를 형성하는 단계; 상기 포토레지스트 패턴을 제거한 후, 패터닝된 상기 탑 산화막을 식각 마스크로 한 2차 자기 정렬 식각 공정으로 나머지 ONO 유전체막과 제 1 폴리실리콘층을 식각 하여 플로팅 게이트를 형성하는 단계; 소오스 접합부 및 드레인 접합부를 형성하는 단계; 상기 플로팅 게이트 및 콘트롤 게이트에 측부에 스페이서 산화막 및 스페이서 질화막을 형성하는 단계; 및 셀렉트 게이트 산화막 및 셀렉트 게이트를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 도 1c는 종래 스플릿 게이트 플래쉬 이이피롬 셀 제조 방법을 설명하기 위한 소자의 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 스플릿 게이트 플래쉬 이이피롬 셀 제조 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 31: 반도체 기판 2, 32: 터널 산화막
3, 33: 제 1 폴리실리콘층 3A, 33A: 플로팅 게이트
4, 34: ONO 유전체막 5, 35: 제 2 폴리실리콘층
5A, 35A: 콘트롤 게이트 6, 36: 탑 산화막
7, 37: 소오스 접합부 8, 38: 드레인 접합부
9, 39: 스페이서 산화막 10, 40: 스페이서 질화막
11, 41: 셀렉트 게이트 산화막 12A, 42A: 제 3 폴리실리콘층
12B, 42B: 텅스텐 실리사이드층 12, 42: 셀렉트 게이트
51, 61: 포토레지스트 패턴 100: 플라즈마 손상부
200: 증착 불량부
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 스플릿 게이트 플래쉬 이이피롬 셀 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 반도체 기판(31)에 필드 산화막(도시 안됨)을 형성하여 액티브 영역을 정의한 후, 터널 산화막(32) 및 제 1 폴리실리콘층(33)을 순차적으로 형성한다. 제 1 폴리실리콘층 마스크를 사용한 포토리소그라피 공정 및 폴리 식각 공정으로 필드 산화막 윗부분의 제 1 폴리실리콘층(33) 부분을 식각 한다. 1차 식각된 제 1 폴리실리콘층(33)을 포함한 전체 구조상에 ONO 유전체막(34), 제 2 폴리실리콘층(35) 및 탑 산화막(36)을 형성한다. 제 2 폴리실리콘층(35)의 상부에 제 2 폴리실리콘층 마스크를 사용한 포토리소그라피 공정으로 포토레지스트 패턴(61)을 형성한다.
도 2b를 참조하면, 포토레지스트 패턴(61)을 식각 마스크로 한 1차 자기 정렬 식각 공정으로 탑 산화막(36), 제 2 폴리실리콘층(35) 및 ONO 유전체막(34)의 일부를 식각하고, 이로 인하여 콘트롤 게이트(35A)가 형성된다.
도 2c를 참조하면, 포토레지스트 패턴(61)을 플라즈마를 이용한 건식 식각 공정으로 제거한 후, 패터닝된 탑 산화막(36)을 식각 마스크로 한 2차 자기 정렬 식각 공정으로 나머지 ONO 유전체막(34)과 제 1 폴리실리콘층(33)을 순차적으로 식각하고, 이로 인하여 터널 산화막(32), 플로팅 게이트(33A), ONO 유전체막(34), 콘트롤 게이트(35A) 및 탑 산화막(36)이 패터닝된 적층 구조로 완료된다. 소오스/드레인 이온 주입 마스크를 사용한 소오스/드레인 이온 주입 공정으로 플로팅 게이트(33A)에 일부 중첩되는 드레인 접합부(38)와 플로팅 게이트(33A)로부터 일정 거리 이격되는 소오스 접합부(37)가 형성된다. 플로팅 게이트(33A)와 소오스 접합부(37) 사이의 반도체 기판(31)은 셀렉트 게이트 산화막이 형성될 부분이다.
상기에서, 포토레지스트 패턴(61)을 제거하기 위한 플라즈마 건식 식각 공정 동안 셀렉트 게이트 산화막이 형성될 부분의 반도체 기판(31)은 노출되지 않기 때문에 종래와 같은 플라즈마 손상부(100)가 생기지 않는다. 또한, 2차 자기 정렬 식각 공정 동안 식각 마스크로 사용된 탑 산화막(36)은 일부 제거되어 그 두께가 최초 증착된 두께보다 얇아지게 되고, 이로 인하여 적층 구조의 단차가 줄어들게 된다.
도 2d를 참조하면, 소오스 접합부(37) 및 드레인 접합부(38)를 형성한 후의 전체 구조상에 산화 및 증착 공정으로 산화막 및 질화막을 형성한 후, 스페이서 식각 공정을 실시하여 스페이서 산화막(39) 및 스페이서 질화막(40)을 형성한다. 스페이서 산화막(39)과 스페이서 질화막(40)은 탑 산화막(36)과 함께 플로팅 게이트(33A) 및 콘트롤 게이트(35A)를 후에 형성될 셀렉트 게이트와 전기적으로 절연시키는 층간 절연막 역할을 한다. 산화 공정으로 플로팅 게이트(33A)와 소오스 접합부(37) 사이의 반도체 기판(31) 상에 셀렉트 게이트 산화막(41)을 형성한다. 이후, 셀렉트 게이트 산화막(41)을 포함한 전체 구조상에 제 3 폴리실리콘층(42A)과 텅스텐 실리사이드층(42B)을 순차적으로 증착한 후에 패터닝하여 워드 라인으로 사용되는 셀렉트 게이트(42)를 형성한다.
상기에서, 터널 산화막(32), 플로팅 게이트(33A), ONO 유전체막(34), 콘트롤 게이트(35A) 및 탑 산화막(36)으로 이루어진 적층 구조는 탑 산화막(36)의 두께가 얇아지므로 인해 종래보다 단차가 낮아져 텅스텐 실리사이드층(42B) 증착시 스텝-커버리지가 향상되어 종래와 같은 증착 불량부(200) 발생을 줄일 수 있다.
상술한 바와 같이, 본 발명은 포토레지스트 패턴을 이용한 1차 자기 정렬 식각 공정으로 층간 절연용으로 적용되는 탑 산화막, 콘트롤 게이트용으로 적용되는 제 2 폴리실리콘층 및 ONO 유전체막의 일부를 식각한 후, 포토레지스트 패턴을 제거하고, 탑 산화막을 식각 마스크로 한 2차 자기 정렬 식각 공정으로 나머지 ONO 유전체막과 플로팅 게이트용으로 적용되는 제 1 폴리실리콘층을 식각하므로써, 셀렉트 게이트 산화막이 형성될 부분의 플라즈마 손상이 제거되어 누설 전류에 의한 프로그램 교란의 방지로 스플릿 게이트 플래쉬 이이피롬 제품의 수율을 향상시킬 수 있고, 식각 마스크로 사용된 탑 산화막의 두께가 얇아져 텅스텐 실리사이드층의 스텝-커버리지의 향상으로 워드 라인의 저항 증가가 억제되어 스플릿 게이트 플래쉬 이이피롬 제품의 센싱 스피드를 향상시킬 수 있다.

Claims (5)

  1. 자기 정렬 식각 공정으로 플로팅 게이트와 콘트롤 게이트를 형성하는 스플릿 게이트 플래쉬 이이피롬 셀 제조 방법에 있어서,
    포토레지스트 패턴을 식각 마스크로 한 1차 자기 정렬 식각으로 탑 산화막, 제 2 폴리실리콘층 및 ONO 유전체막의 일부를 식각 하는 단계; 및
    상기 포토레지스트 패턴을 제거한 후, 패터닝된 상기 탑 산화막을 식각 마스크로 한 2차 자기 정렬 식각 공정으로 나머지 ONO 유전체막과 제 1 폴리실리콘층을 순차적으로 식각 하는 단계를 포함하여 이루어지는 것을 특징으로 하는 스플릿 게이트 플래쉬 이이피롬 셀 제조 방법.
  2. 필드 산화막이 형성된 반도체 기판 상에 터널 산화막 및 제 1 폴리실리콘층을 순차적으로 형성한 후, 상기 필드 산화막 윗부분의 상기 제 1 폴리실리콘층을 제거하는 단계;
    상기 제 1 폴리실리콘층을 포함한 전체 구조상에 ONO 유전체막, 제 2 폴리실리콘층 및 탑 산화막을 형성하는 단계;
    포토레지스트 패턴을 식각 마스크로 한 1차 자기 정렬 식각 공정으로 상기 탑 산화막, 제 2 폴리실리콘층 및 ONO 유전체막의 일부를 식각 하여 콘트롤 게이트를 형성하는 단계;
    상기 포토레지스트 패턴을 제거한 후, 패터닝된 상기 탑 산화막을 식각 마스크로 한 2차 자기 정렬 식각 공정으로 나머지 ONO 유전체막과 제 1 폴리실리콘층을 식각 하여 플로팅 게이트를 형성하는 단계;
    소오스 접합부 및 드레인 접합부를 형성하는 단계;
    상기 플로팅 게이트 및 콘트롤 게이트에 측부에 스페이서 산화막 및 스페이서 질화막을 형성하는 단계; 및
    셀렉트 게이트 산화막 및 셀렉트 게이트를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 스플릿 게이트 플래쉬 이이피롬 셀 제조 방법.
  3. 제 2 항에 있어서,
    상기 포토레지스트 패턴은 플라즈마를 이용한 건식 식각 공정으로 제거하는 것을 특징으로 하는 스플릿 게이트 플래쉬 이이피롬 셀 제조 방법.
  4. 제 2 항에 있어서,
    상기 탑 산화막은 2차 자기 정렬 식각 공정 동안 일부 제거되는 것을 특징으로 하는 스플릿 게이트 플래쉬 이이피롬 셀 제조 방법.
  5. 제 2 항에 있어서,
    상기 셀렉트 게이트는 폴리실리콘층과 텅스텐 실리사이드층을 순차적으로 증착한 후에 패터닝하여 형성되는 것을 특징으로 하는 스플릿 게이트 플래쉬 이이피롬 셀 제조 방법.
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KR100449246B1 (ko) * 2001-12-24 2004-09-18 주식회사 하이닉스반도체 반도체소자의 게이트전극 형성방법

Cited By (1)

* Cited by examiner, † Cited by third party
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KR100449246B1 (ko) * 2001-12-24 2004-09-18 주식회사 하이닉스반도체 반도체소자의 게이트전극 형성방법

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