KR100683389B1 - 플래시 메모리의 셀 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 플래시 메모리의 셀 트랜지스터 및 그 제조 방법에 관한 것으로, 특히 반도체 기판 상부에 스택형 구조로 순차적으로 적층된 터널 산화막, 플로팅 게이트, 게이트간 절연막, 및 컨트롤 게이트와, 컨트롤 게이트 내지 터널 산화막 측벽에 형성된 절연박막과, 컨트롤 게이트 내지 터널 산화막 측벽 중 어느 한 측벽에 절연박막을 내재하여 형성된 액세스 게이트와, 플로팅 게이트에 의해 드러난 반도체 기판에 형성된 드레인 영역과, 드레인 영역과 일정 간격을 두고 액세스 게이트에 의해 드러난 반도체 기판에 형성된 소오스 영역을 포함한다. 그러므로 본 발명은 플로팅 게이트 및 컨트롤 게이트가 스택형 구조로 적층되며, 그 측벽에 플로팅 및 컨트롤 게이트와 수직으로 오버랩되는 액세스 게이트를 구비함으로써 스플리트 게이트 구조에 비해 셀 크기를 줄일 수 있으며 액세스 게이트에 의해 과잉 소거에 의한 셀의 오동작을 줄일 수 있다.
플래시 메모리, 셀 트랜지스터, 액세스 게이트, 스택
Description
도 1은 종래 기술에 의한 플래시 메모리의 ETOX 셀 트랜지스터 구조를 나타낸 수직 단면도,
도 2는 종래 기술에 의한 플래시 메모리의 스플리트 게이트형 셀 트랜지스터 구조를 나타낸 수직 단면도,
도 3은 본 발명에 따른 플래시 메모리의 셀 트랜지스터 구조를 나타낸 수직 단면도,
도 4a 내지 도 4g는 본 발명의 일 실시예에 따른 플래시 메모리의 셀 트랜지스터 제조 방법을 순차적으로 나타낸 공정 순서도.
＜도면의 주요부분에 대한 부호의 설명＞
100 : 반도체 기판 102 : 터널 산화막
104 : 플로팅 게이트 106 : 게이트간 절연막
108 : 컨트롤 게이트 110 : 제 1절연막
112 : 제 2절연막 114 : 드레인 영역
115 : 소오스 영역 116, 124 : 절연박막
118 : 측벽막 120 : 층간 절연막
126a : 액세스 게이트
본 발명은 플래시 메모리에 관한 것으로서, 특히 셀 크기를 줄일 수 있는 플래시 메모리의 셀 트랜지스터 및 그 제조 방법에 관한 것이다.
일반적으로 비휘발성 메모리 중에서도 전기적으로 메모리 셀의 데이터를 일괄적으로 또는 섹터 단위로 소거하는 기능을 가지고 있는 EEPROM(Electrically Erasable Programmable Read-Only Memory)형 플래시 메모리는 EEPROM형 플래시 메모리의 셀 구조는 스택(stack) 구조의 ETOX 셀과, 1셀당 2개 트랜지스터로 이루어진 스플리트 게이트(splite gate) 셀로 구분된다.
도 1은 종래 기술에 의한 플래시 메모리의 ETOX 셀 트랜지스터 구조를 나타낸 수직 단면도이다. 도 1을 참조하면, 종래 ETOX 셀 트랜지스터는 반도체 기판(10)의 활성 영역 위에 터널 산화막(tunnel oxide)(12)과, 그 위에 순차적으로 적층된 플로팅 게이트(floating gate)(14), 게이트간 절연막(16) 및 컨트롤 게이트(control gate)(18)가 형성되어 있다. 그리고, 플로팅 게이트(14) 하부의 채널 영역을 사이에 두고 서로 이격된 소오스/드레인(20)이 형성되어 있다.
이러한 ETOX 셀 구조를 갖는 플래시 메모리 장치는 프로그래밍(programming)시 컨트롤 게이트(18)에 연결된 워드 라인과, 드레인(20)에 연결된 비트 라인을 통해 프로그래밍 전압을 인가한다. 그러면 드레인(20)의 전자는 터널 산화막(12)을 거쳐 플로팅 게이트(14)쪽으로 핫-캐리어(hot carrier) 방식으로 주입되고 이로 인해 셀 트랜지스터의 프로그램이 수행된다. 데이터 소거(erase)시 소오스(20)에 연결된 소오스 라인을 통해 소오스(20)에 소거 전압을 인가한다. 그러면 플로팅 게이트(14)에 주입된 전자는 다시 터널 산화막(12)을 통해 채널쪽으로 방출되고 이로 인해 셀 트랜지스터의 문턱 전압을 낮추어 소거가 수행된다.
이러한 플래시 메모리의 ETOX 셀 트랜지스터는 작은 셀 크기 구현이 가능하지만, 비트 라인을 따라서 드레인 컨택(drain contact)을 형성해야하기 때문에 유효 셀 크기가 커지는 단점이 있고 디바이스 측면에서는 과잉 소거에 의한 셀의 오동작 가능성을 제어해야 하는 문제점이 있었다.
도 2는 종래 기술에 의한 플래시 메모리의 스플리트 게이트형 셀 트랜지스터 구조를 나타낸 수직 단면도이다. 도 2를 참조하면, 스플리트 게이트 구조의 플래시 메모리의 셀 트랜지스터는 반도체 기판(30) 상부에 형성된 터널 산화막(32)과, 터널 산화막(32)상부에 형성된 플로팅 게이트(34)와, 플로팅 게이트(34) 및 반도체 기판에 형성된 게이트간 절연막(36)과, 게이트간 절연막(36) 상부에 플로팅 게이트(34) 일부와 오버랩되도록 형성된 컨트롤 게이트(38)와, 컨트롤 게이트(38)의 일측면과 플로팅 게이트(34)의 일측면 아래의 반도체 기판(30)상에 각각 형성된 소오스/드레인(40)으로 구성된다. 이와 같이 구성된 스플리트 게이트형 플래시 메모리는 상술한 ETOX 구조와 동일하게 프로그래밍 및 소거 동작을 수행한다.
이러한 스플리트 게이트형 플래시 메모리는 플로팅 게이트가 없는 선택 트랜지스터(selective transistor)와 플로팅 게이트 및 컨트롤 게이트가 오버랩된 셀 트랜지스터(cell transistor)가 일체화된 구조로서, 셀당 선택 트랜지스터의 추가로 인하여 단위 셀 크기가 다소 커지게 되지만 셀 트랜지스터에서 과잉 소거되더라도 선택 트랜지스터에 의해 과잉 소거에 의한 셀 오동작을 방지할 수 있다. 하지만 종래 스플리트 게이트형 플래시 메모리는 컨트롤 게이트를 플로팅 게이트와 기판에 대해 오버랩되도록 패터닝해야 하기 때문에 게이트 선폭(CD : Critical Dimension)이 커서 셀 트랜지스터의 전기적 특성을 저하시킨다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 플로팅 게이트 및 컨트롤 게이트가 스택형 구조로 적층되며, 그 측벽에 플로팅 및 컨트롤 게이트와 수직으로 오버랩되는 액세스 게이트를 구비함으로써 스플리트 게이트 구조에 비해 셀 크기를 줄일 수 있으며 액세스 게이트에 의해 과잉 소거에 의한 셀의 오동작을 줄일 수 있는 플래시 메모리의 셀 트랜지스터를 제공하는데 있다.
본 발명의 다른 목적은 스택형 구조로 적층된 플로팅 게이트 및 컨트롤 게이트를 형성한 후에 그 측벽에 플로팅 및 컨트롤 게이트와 수직으로 오버랩되는 액세스 게이트를 형성함으로써 스플리트 게이트 구조에 비해 셀 크기를 줄일 수 있으며 액세스 게이트에 의해 과잉 소거에 의한 셀의 오동작을 줄일 수 있는 플래시 메모리의 셀 트랜지스터 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 플래시 메모리의 셀 트랜지스터에 있어서, 반도체 기판 상부에 스택형 구조로 순차적으로 적층된 터널 산화막, 플로 팅 게이트, 게이트간 절연막, 및 컨트롤 게이트와, 컨트롤 게이트 내지 터널 산화막 측벽에 형성된 절연박막과, 컨트롤 게이트 내지 터널 산화막 측벽 중 어느 한 측벽에 절연박막을 내재하여 형성된 액세스 게이트와, 플로팅 게이트에 의해 드러난 반도체 기판에 형성된 드레인 영역과, 드레인 영역과 일정 간격을 두고 액세스 게이트에 의해 드러난 반도체 기판에 형성된 소오스 영역을 포함한다.
상기 다른 목적을 달성하기 위하여 본 발명은, 플래시 메모리의 셀 트랜지스터 제조 방법에 있어서, 반도체 기판 상부에 스택형 구조로 순차적으로 적층된 터널 산화막, 플로팅 게이트, 게이트간 절연막, 및 컨트롤 게이트를 형성하는 단계와, 플로팅 게이트 에지에 의해 드러난 반도체 기판에 드레인 영역을 형성하면서, 동시에 플로팅 게이트 다른 에지에 의해 드러난 반도체 기판에 일정 간격을 두고 소오스 영역을 형성하는 단계와, 컨트롤 게이트 내지 터널 산화막 측벽에 절연박막을 형성하는 단계와, 컨트롤 게이트 내지 터널 산화막 측벽 중 소오스 영역 방향의 측벽에 절연박막을 내재하여 액세스 게이트를 형성하는 단계를 포함한다.
이하, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 본 발명의 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 더욱 상세히 설명하기로 한다.
도 3은 본 발명에 따른 플래시 메모리의 셀 트랜지스터 구조를 나타낸 수직 단면도이다.
도 3을 참조하면, 본 발명에 따른 플래시 메모리의 셀 트랜지스터는 반도체 기판(100)의 활성 영역 위에 스택형 구조로 순차 적층된 터널 산화막(102), 플로팅 게이트(104), 게이트간 절연막(106) 및 컨트롤 게이트(108)를 포함한다. 여기서, 플로팅 게이트(104), 컨트롤 게이트(108)는 도프트 폴리실리콘, 텅스텐(W) 등의 금속, 텅스텐 실리사이드(WSi) 등의 금속 실리사이드 중에서 어느 하나 이상의 도전 물질로 형성된다. 이들 게이트(104, 108)는 각각 상기 언급된 도전 물질의 단일층 또는 복합층으로 이루어진다. 게이트간 절연막(106)은 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4), 및 고유전체막 중에서 어느 하나이상의 절연 물질로 형성되는데, 예를 들어 ONO(Oxide Nitride Oxide), 또는 Ta2O5로 사용된다.
본 발명의 셀 트랜지스터는, 컨트롤 게이트(108) 내지 터널 산화막(102) 측벽에 형성된 실리콘 산화막(SiO2) 등의 절연박막(124)을 포함한다. 그리고, 컨트롤 게이트(108) 내지 터널 산화막(102) 측벽 중 어느 한 측벽에 절연박막(124)을 내재하여 형성된 액세스 게이트(access gate)(126a)를 포함한다. 여기서, 액세스 게이트(126a)는 도프트 폴리실리콘, 금속, 금속 실리사이드 중에서 어느 하나의 도전 물질로 이루어진 단일층으로 형성된다. 혹은 상기 언급된 도전 물질의 적어도 두 개이상 적층한 복합층으로 형성된다. 한편, 절연박막(124)은 컨트롤 게이트(108) 내지 터널 산화막(102) 측벽뿐만 아니라, 액세스 게이트(126a)와 오버랩된 반도체 기판(100) 상부에도 형성된다.
본 발명의 셀 트랜지스터는, 플로팅 게이트(104)에 의해 드러난 반도체 기판에 형성된 드레인 영역(114)을 포함하고, 드레인 영역(114)과 일정 간격을 두고 액 세스 게이트(126a)에 의해 드러난 반도체 기판에 형성된 소오스 영역(115)을 포함한다. 여기서, 셀 트랜지스터의 드레인 영역(114) 및 소오스 영역(115)은 n형 도펀트(예를 들어, P, As) 또는 p형 도펀트(예를 들어, B)가 고농도로 주입되어 형성된다.
본 발명의 셀 트랜지스터에 있어서, 소오스 영역(115)은 인접된 두 개의 셀 트랜지스터에서 공통으로 사용된다. 그리고 플로팅 게이트(104)와 액세스 게이트(126a) 아래의 드레인 영역(114)과 소오스 영역(115) 사이에는 상기 영역에 주입된 n형 또는 p형 도펀트의 캐리어가 이동하는 채널 영역이 된다.
도면에 도시되지 않았지만, 본 발명의 플래시 메모리의 셀 트랜지스터는, 컨트롤 게이트(108) 상부에 식각 선택성이 있는 절연 물질로 이루어진 적어도 2층 이상의 절연막을 더 포함한다. 예를 들어, 컨트롤 게이트(108) 상부면에 실리콘 산화막(SiO2)이 얇게 형성되며 그 위에 이보다 두껍게 실리콘 질화막(Si3N4)이 형성된다.
도 4a 내지 도 4g는 본 발명의 일 실시예에 따른 플래시 메모리의 셀 트랜지스터 제조 방법을 순차적으로 나타낸 공정 순서도이다. 이들 도면을 참조하여 본 발명의 일 실시예에 따른 플래시 메모리의 셀 트랜지스터 제조 방법에 대해 설명한다.
우선 도 4a에 도시된 바와 같이, 반도체 기판(100)으로서 실리콘 기판에 화학적기상증착(CVD : Chemical Vapor Deposition) 공정으로 실리콘 산화막(SiO2)을 증착하고, 터널 형태로 식각하여 터널 산화막(102)을 형성한다. 그 위에 도프트 폴리실리콘, ONO 및 도프트 폴리실리콘을 순차적으로 증착하고, 게이트 마스크를 이용한 사진 및 건식 식각 공정으로 상기 적층된 도프트 폴리실리콘, ONO, 도프트 폴리실리콘, 터널 산화막을 스택 구조로 패터닝한다. 이로 인해, 반도체 기판(100) 상부에는 터널 산화막(102), 도프트 폴리실리콘의 플로팅 게이트(104), ONO의 게이트간 절연막(106), 도프트 폴리실리콘의 컨트롤 게이트(108)가 스택 구조로 적층된다.
이때, 컨트롤 게이트(108) 상부에는 식각 선택성이 있는 절연 물질로 이루어진 적어도 2층 이상의 절연막(110, 112)을 적층할 수 있는데, 예를 들어, 컨트롤 게이트(108) 상부면에 실리콘 산화막(SiO2)을 얇게, 그 위에 이보다 두껍게 실리콘 질화막(Si3N4)을 적층하고 게이트 마스크를 이용한 사진 및 식각 공정시 함께 식각된다.
그리고, 사진 및 이온 주입 공정을 실시하여 플로팅 게이트(104)에 의해 드러난 반도체 기판(100)에 드레인 영역(114)을 형성하면서, 드레인 영역(114)과 일정 간격을 두고 액세스 게이트(126a)에 의해 드러난 반도체 기판에 소오스 영역(115)을 형성한다. 이때, 셀 트랜지스터의 드레인 영역(114) 및 소오스 영역(115)은 n형 도펀트(예를 들어, P, As) 또는 p형 도펀트(예를 들어, B)를 고농도로 이온 주입하여 형성한다.
도 4b에 도시된 바와 같이, 재산화 공정(re-oxidation)을 실시하여 터널 산 화막(102) 내지 절연막(110) 측벽과 반도체 기판(100) 표면에 절연박막(116)으로서, 실리콘 산화막(SiO2)을 형성하고, 그 위에 화학적기상증착(CVD) 공정으로 실리콘 질화막(Si3N4)(118)을 증착한 후에 전면 식각(etch back) 공정으로 실리콘 질화막(118)을 식각해서 터널 산화막(102) 내지 절연막(110) 측벽 부위의 절연박막(116)의 측벽에 실리콘 질화막(118)을 형성한다.
도 4c에 도시된 바와 같이, 상기 결과물 전면에 상기 게이트 사이의 공간을 채우도록 O3-TEOS 등의 절연 물질을 화학적기상증착(CVD) 공정으로 증착하여 층간 절연막(120)을 형성하고, 컨트롤 게이트(108) 상부의 실리콘 질화막(112)이 드러날 때까지 화학적기계적연마(CMP : Chemical Mechanical Polishing) 공정을 수행하여 평탄화한다.
계속해서 사진 공정으로 실시하여 소오스 영역 부위를 오픈하는 포토레지스트 패턴(미도시됨)을 형성하고 HF 용액 등을 사용한 습식 식각 공정으로 포토레지스트 패턴에 의해 오픈된 부위의 층간 절연막(120)만 제거한 후에, O2 플라즈마 에싱 공정에 의해 포토레지스트 패턴을 제거한다. 이로 인해, 도 4d와 같이 소오스 영역 부위(122)의 실리콘 질화막(118) 및 절연박막(116)인 실리콘 산화막(SiO2)이 노출된다.
그리고 습식 또는 건식 식각 공정으로 소오스 영역 부위에 노출된 실리콘 질화막(118) 및 절연박막(116)인 실리콘 산화막(SiO2)을 제거하여 도 4e와 같이, 소오 스 영역(115) 부위의 반도체 기판을 노출시킨다. 이때, 컨트롤 게이트(108) 상부의 실리콘 질화막(112) 또한 일정 두께가 식각된다.
도 4f에 도시된 바와 같이, 소오스 영역(115) 부위의 반도체 기판(100) 표면과 터널 산화막(102) 내지 컨트롤 게이트(108) 측면에 절연박막(124)을 얇게 형성한다. 이때, 절연박막(124)은 실리콘 산화막(SiO2)으로 형성하는데, 예를 들어 열산화, 습식 산화 등의 공정으로 형성한다.
그 다음 절연박막(124)이 형성된 컨트롤 게이트(108) 사이의 공간에 도전 물질(126)로서 도프트 폴리실리콘을 갭필한다. 이때, 도전 물질(126)의 갭필은 화학적기상증착(CVD) 공정으로 진행하며 컨트롤 게이트(108) 상부 표면까지 또는 그 위의 실리콘 질화막(112)까지 진행한다.
그리고나서, 도 4g에 도시된 바와 같이, 액세스 게이트 마스크를 이용한 사진 및 건식 식각 공정을 진행하여 도전 물질을 패터닝하여 컨트롤 게이트(108)와 소오스 영역(115) 사이인 컨트롤 게이트(108) 내지 터널 산화막(102) 측벽에 오버랩되는 액세스 게이트(126a)를 형성한다. 이때, 액세스 게이트(126a)는 컨트롤 게이트(108) 내지 터널 산화막(102) 측벽 중에서 소오스 영역(115) 방향의 측벽에 형성된다. 이로 인해, 액세스 게이트(126a)는 컨트롤 게이트(108) 및 플로팅 게이트(104)와 수직으로 오버랩된다.
이상 설명한 바와 같이, 본 발명은 스택형 구조로 적층된 플로팅 게이트 및 컨트롤 게이트를 형성한 후에 그 측벽에 절연박막을 내재하여 플로팅 및 컨트롤 게이트와 수직으로 오버랩되는 액세스 게이트를 형성함으로써 셀 트랜지스터를 제조한다.
그러므로 본 발명의 플래시 메모리의 셀 트랜지스터는 스플리트 게이트 구조에 비해 셀 크기를 줄일 수 있으며 액세스 게이트에 의해 과잉 소거에 의한 셀의 오동작을 줄일 수 있는 장점이 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
Claims (14)
- 플래시 메모리의 셀 트랜지스터에 있어서,반도체 기판 상부에 스택형 구조로 순차적으로 적층된 터널 산화막, 플로팅 게이트, 게이트간 절연막, 및 컨트롤 게이트와,상기 컨트롤 게이트 내지 상기 터널 산화막 측벽에 형성된 절연박막과,상기 절연박막을 내재하여 상기 플로팅 게이트 및 상기 컨트롤 게이트와 수직으로 오버랩되어 형성된 액세스 게이트와,상기 플로팅 게이트에 의해 드러난 상기 반도체 기판에 형성된 드레인 영역과,상기 드레인 영역과 일정 간격을 두고 상기 액세스 게이트에 의해 드러난 상기 반도체 기판에 형성된 소오스 영역을 포함하는 플래시 메모리의 셀 트랜지스터.
- 제 1 항에 있어서,상기 컨트롤 게이트 상부에 형성된 적어도 2층 이상의 절연막을 더 포함하는 것을 특징으로 하는 플래시 메모리의 셀 트랜지스터.
- 제 2 항에 있어서,상기 적어도 2층 이상의 절연막은 식각 선택성이 있는 절연물질로 이루어진 것을 특징으로 하는 플래시 메모리의 셀 트랜지스터.
- 제 1 항 내지 제 3항 중 어느 한 항에 있어서,상기 플로팅 게이트는 도프트 폴리실리콘, 금속 및 금속 실리사이드 중 적어도 하나를 포함하는 복합층으로 이루어진 것을 특징으로 하는 플래시 메모리의 셀 트랜지스터.
- 제 1 항 내지 제 3항 중 어느 한 항에 있어서,상기 컨트롤 게이트는 도프트 폴리실리콘, 금속 및 금속 실리사이드 중 적어도 하나를 포함하는 복합층으로 이루어진 것을 특징으로 하는 플래시 메모리의 셀 트랜지스터.
- 제 1 항 내지 제 3항 중 어느 한 항에 있어서,상기 액세스 게이트는 도프트 폴리실리콘, 금속 및 금속 실리사이드 중 적어도 하나를 포함하는 복합층으로 이루어진 것을 특징으로 하는 플래시 메모리의 셀 트랜지스터.
- 제 1 항 내지 제 3항 중 어느 한 항에 있어서,상기 절연박막은 상기 액세스 게이트와 오버랩된 상기 반도체 기판 사이에도 연장되게 형성된 것을 특징으로 하는 플래시 메모리의 셀 트랜지스터.
- 플래시 메모리의 셀 트랜지스터 제조 방법에 있어서,반도체 기판 상부에 스택형 구조로 순차적으로 적층된 터널 산화막, 플로팅 게이트, 게이트간 절연막, 및 컨트롤 게이트를 형성하는 단계와,상기 플로팅 게이트 에지에 의해 드러난 반도체 기판에 드레인 영역을 형성하면서, 동시에 상기 플로팅 게이트 다른 에지에 의해 드러난 반도체 기판에 일정 간격을 두고 소오스 영역을 형성하는 단계와,상기 컨트롤 게이트 내지 상기 터널 산화막 측벽에 절연박막을 형성하는 단계와,상기 절연박막을 내재하고, 상기 플로팅 게이트 및 상기 컨트롤 게이트와 수직으로 오버랩되는 액세스 게이트를 형성하는 단계를 포함하는 플래시 메모리의 셀 트랜지스터 제조 방법.
- 제 8 항에 있어서,상기 컨트롤 게이트를 형성하는 단계는,상기 컨트롤 게이트 상부에 적어도 2층 이상의 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리의 셀 트랜지스터 제조 방법.
- 제 9 항에 있어서,상기 적어도 2층 이상의 절연막은 식각 선택성이 있는 절연물질로 형성하는 것을 특징으로 하는 플래시 메모리의 셀 트랜지스터 제조 방법.
- 제 8 항 내지 제 10 항 중 어느 한 항에 있어서,상기 플로팅 게이트는 도프트 폴리실리콘, 금속 및 금속 실리사이드 중 적어도 하나를 포함하는 복합층으로 형성하는 것을 특징으로 하는 플래시 메모리의 셀 트랜지스터 제조 방법.
- 제 8 항 내지 제 10 항 중 어느 한 항에 있어서,상기 컨트롤 게이트는 도프트 폴리실리콘, 금속 및 금속 실리사이드 중 적어도 하나를 포함하는 복합층으로 형성하는 것을 특징으로 하는 플래시 메모리의 셀 트랜지스터 제조 방법.
- 제 8 항 내지 제 10 항 중 어느 한 항에 있어서,상기 액세스 게이트는 도프트 폴리실리콘, 금속 및 금속 실리사이드 중 적어도 하나를 포함하는 복합층으로 형성하는 것을 특징으로 하는 플래시 메모리의 셀 트랜지스터 제조 방법.
- 제 8 항 내지 제 10 항 중 어느 한 항에 있어서,상기 절연박막은 상기 액세스 게이트와 오버랩된 상기 반도체 기판 사이에 연장되게 형성하는 것을 특징으로 하는 플래시 메모리의 셀 트랜지스터 제조 방법.
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