KR100654359B1 - 비휘발성 메모리 소자 제조 방법 - Google Patents
비휘발성 메모리 소자 제조 방법 Download PDFInfo
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Abstract
비휘발성 메모리 소자 제조 방법이 제공된다. 비휘발성 메모리 소자 제조 방법은 반도체 기판 상에 플로팅 게이트를 쌍으로 형성하는 단계, 하부에 터널 절연막이 위치하며, 플로팅 게이트 일부와 오버랩되는 컨트롤 게이트를 형성하는 단계, 결과물을 따라 컨포말하게 버퍼막을 형성하는 단계, 쌍으로 형성된 플로팅 게이트 사이의 반도체 기판으로 이온 주입 공정을 실시하여 플로팅 게이트 일부와 오버랩되는 공통 소스 영역을 형성하는 단계, 버퍼막 상부에 스페이서용 절연막을 증착하는 단계, 버퍼막 및 스페이서용 절연막을 이방성 식각하여 컨트롤 게이트 및 플로팅 게이트 측벽에 스페이서를 형성하는 단계 및 컨트롤 게이트 양측의 반도체 기판 내에 드레인 영역을 형성하는 단계를 포함한다.
버퍼막, 이온 주입, 공통 소스
Description
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 레이 아웃도이다.
도 2는 도 1의 Ⅱ-Ⅱ' 선에 따라 절단된 단면도이다.
도 3 내지 도 11은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 과정을 순차적으로 나타낸 단면도이다.
<도면의 주요 부분에 관한 부호의 설명>
100: 반도체 기판 102: 소자 분리막
104: 공통 소스 영역 106: 드레인 영역
112a: 게이트 절연막 114a: 플로팅 게이트
116: 산화막 132a: 터널 절연막
134a: 컨트롤 게이트 150: 버퍼막
170: 스페이서용 절연막 180: 스페이서
본 발명은 비휘발성 메모리 소자 제조 방법에 관한 것으로서, 더욱 상세하게는 신뢰성을 향상시킬 수 있는 비휘발성 메모리 소자 제조 방법에 관한 것이다.
일반적으로 비휘발성 메모리 소자란, 전기적으로 데이터의 소거(erase) 및 저장(program)이 가능하고 전원이 차단되어도 데이터의 보존이 가능한 소자이다. 이에 따라 최근 다양한 분야에서 비휘발성 메모리 소자의 사용이 증가하고 있다.
이러한 비휘발성 메모리 소자는 스택(stack) 게이트와 스플리트(split) 게이트로 구분될 수 있다. 이 중, 스플리트 게이트는 비휘발성 메모리 소자의 플로팅 게이트와 컨트롤 게이트가 분리된 구조를 갖는다.
그러나, 스플리트 게이트 형태를 갖는 비휘발성 메모리 소자의 공통 소스 형성시 플로팅 게이트와 소정 영역 오버랩시키기 위해 과도한 도즈량과 에너지로 이온 주입된다. 이와 같이, 공통 소스를 형성하기 위한 이온 주입시, 플로팅 게이트와 터널 산화막의 일부가 노출된 상태에서 이온 주입된다. 따라서, 과도한 도즈량과 에너지에 의해 플로팅 게이트와 터널 산화막이 손상될 수 있다. 그러므로 비휘발성 메모리 소자의 신뢰성이 감소된다.
본 발명이 이루고자 하는 기술적 과제는 비휘발성 메모리 소자의 신뢰성을 향상시킬 수 있는 비휘발성 메모리 소자 제조 방법을 제공하는데 있다.
본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 비휘발성 메모리 소자 제조 방법은 반도체 기판 상에 플로팅 게이트를 쌍으로 형성하는 단계, 하부에 터널 절연막이 위치하며, 플로팅 게이트 일부와 오버랩되는 컨트롤 게이트를 형성하는 단계, 결과물을 따라 컨포말하게 버퍼막을 형성하는 단계, 쌍으로 형성된 플로팅 게이트 사이의 반도체 기판으로 이온 주입 공정을 실시하여 플로팅 게이트 일부와 오버랩되는 공통 소스 영역을 형성하는 단계, 버퍼막 상부에 스페이서용 절연막을 증착하는 단계, 버퍼막 및 스페이서용 절연막을 이방성 식각하여 컨트롤 게이트 및 플로팅 게이트 측벽에 스페이서를 형성하는 단계 및 컨트롤 게이트 양측의 반도체 기판 내에 드레인 영역을 형성하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 도 1 및 도 2를 참조하여 본 발명의 일 실시예에 따른 비휘발성 메모 리 소자의 구조 및 동작에 대해 설명하면 다음과 같다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 레이 아웃도이다. 도 2는 도 1의 Ⅱ-Ⅱ' 선에 따라 절단된 단면도이다.
도 1 및 도 2에 도시된 바와 같이, 반도체 기판(100)은 소자 분리막(102)에 의해 필드 영역과 액티브 영역이 정의되어 있으며, 액티브 영역에는 공통 소스 영역(104)과 공통 소스 영역(104)으로부터 이격된 드레인 영역(106)이 형성되어 있다.
공통 소스 영역(104) 양측의 반도체 기판(100) 상에는 공통 소스 영역(104)과 일부 오버랩되는 플로팅 게이트(114a)가 쌍으로 형성되어 있다. 쌍으로 형성된 플로팅 게이트(114a)의 하부에는 게이트 절연막(112a)이 위치하며, 상부에는 타원 형태의 산화막(116)이 형성되어 있다.
그리고, 드레인 영역(106)과 인접한 반도체 기판(100) 상부로부터 플로팅 게이트(114a) 상부에 걸쳐 컨트롤 게이트(134a)가 형성되어 있다. 즉, 컨트롤 게이트(134a)는 플로팅 게이트(114a) 상부의 산화막(116) 상부면 일부와 공통 소스 영역(104) 반대편의 플로팅 게이트(114a) 측벽을 덮는다. 이와 같은 컨트롤 게이트(134a)의 하부에는 컨트롤 게이트(134a)와 동일한 형태의 터널 절연막(132a)이 위치한다.
또한, 플로팅 게이트(114a) 및 컨트롤 게이트(134a) 측벽에는 스페이서(180)가 형성되어 있다. 이 때, 스페이서(180)는 버퍼막(152)과 스페이스용 절연막(172)으로 이루어진 이중 스페이서이다.
이와 같이 본 발명의 일 실시예에 따른 비휘발성 메모리 소자는 플로팅 게이트(114a)와 컨트롤 게이트(134a)가 분리되어 있으며, 플로팅 게이트(114a)가 전기적으로 외부와 완전히 절연되어 있다.
이와 같은 비휘발성 메모리 소자의 동작에 대해 설명하면 다음과 같다. 먼저, 데이터 저장(program) 동작을 수행하는 경우, 공통 소스 영역(104)과 컨트롤 게이트(134a)에 고전압을 인가한다. 이에 따라 공통 소스 영역(104)과 드레인 영역(106) 사이에 채널이 형성되며, 드레인 영역(106)에서 발생된 전자들이 CHEI(Channel Hot Electron Injection) 방식에 의해 플로팅 게이트(114a)로 주입된다. 이 때, 게이트 절연막(112a)는 공통 소스 영역(104)에 인가된 전압을 커플링하여 플로팅 게이트(114a)의 전위를 높여주는 역할을 한다.
다음으로, 데이터 소거(erase) 동작을 수행하는 경우, 드레인 영역(106) 및 공통 소스 영역(104)에 접지 전압을 인가하고, 컨트롤 게이트(134a)에 고전압을 인가한다. 이에 따라 플로팅 게이트(114a)와 컨트롤 게이트(134a) 사이에 전계가 발생하게 되어 플로팅 게이트(114a) 내의 전자들이 터널 산화막(132a)을 통해 F-N(Fowler-Nordheim) 터널링 방식으로 컨트롤 게이트(134a)로 이동한다. 이 때, 터널 절연막(132a)은 컨트롤 게이트(134a)와 플로팅 게이트(114a) 사이의 커플링 비(coupling ratio)를 감소시켜 양단간의 전위차를 크게 유지시킨다.
이하, 도 3 내지 도 11을 참조하여 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법에 대해 설명하면 다음과 같다.
도 3 내지 도 11은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제 조 과정을 순차적으로 나타낸 단면도이다.
먼저, 반도체 기판(100) 상에 각 메모리 셀을 분리하기 위한 소자 분리 공정을 수행하여 소자 분리막(도 1의 102 참조)을 형성한다. 이에 따라 반도체 기판(100)을 필드 영역과 활성 영역으로 정의할 수 있다. 소자 분리 공정에 이용되는 공정으로는 LOCOS(Local Oxidation of Silicon) 공정 또는 STI(Shallow Trench Isolation) 공정이 이용된다.
도 3에 도시된 바와 같이, 활성 영역이 정의된 반도체 기판(100) 상에 게이트 절연막(112) 및 플로팅 게이트용 도전막(114)을 형성한다. 이 때, 게이트 절연막(112)은 실리콘 산화막(SiO2)으로써 열산화(thermal oxidation) 공정에 의해 약 50~150탔 두께로 형성된다. 그리고 플로팅 게이트용 도전막(114)은 도핑된 폴리 실리콘(doped poly-Si)을 증착하여 약 500~2000Å의 두께로 형성한다. 이 때, 폴리 실리콘은 증착과 동시에 인시츄(in-situ)로 도핑하여 형성할 수 있다. 또한, 비도핑된 폴리실리콘을 먼저 형성하고 나중에 불순물을 주입하여 도핑할 수도 있다.
그리고 나서, 플로팅 게이트용 도전막(114) 상에 절연막을 증착한 다음 패터닝하여 플로팅 게이트용 도전막(114)의 소정 영역을 노출시키는 절연막 패턴(122)를 형성한다. 이 때, 절연막 패턴(122)으로는 실리콘 질화막(SiN)이 사용될 수 있다. 그리고 노출된 플로팅 게이트용 도전막(114)을 산화시켜 산화막(116)을 형성한다. 이 때, 산화막(116)은 열산화 공정에 의해 타원형 형태로 형성될 수 있다.
다음으로, 절연막 패턴(122)을 제거한 뒤 산화막(116)을 식각 마스크로 이용 하여 하부의 플로팅 게이트용 도전막(114) 및 게이트 절연막(112)을 선택적으로 식각한다. 이에 따라 도 4에 도시된 바와 같이 쌍으로 형성된 플로팅 게이트(112a, 114a)가 완성된다.
그리고 나서, 도 5에 도시된 바와 같이, 플로팅 게이트(114a)가 형성된 반도체 기판(100) 전면에 터널 절연막(132) 및 컨트롤 게이트용 도전막(134)을 형성한다. 이 때, 터널 절연막(132)은 열산화 또는 화학 기상 증착 공정에 의해 약 50~200Å의 두께로 형성될 수 있다. 그리고 컨트롤 게이트용 절연막(134)은 도핑된 폴리실리콘(doped poly-Si)을 증착하여 약 500~2000Å의 두께로 형성한다.
다음으로, 도 6에 도시된 바와 같이, 컨트롤 게이트용 도전막(134) 상에 컨트롤 게이트를 형성하기 위한 마스크(142)를 형성한다. 그리고 마스크(142)를 이용하여 컨트롤 게이트용 도전막(134) 및 터널 절연막(132)을 선택적으로 식각하여 컨트롤 게이트(134a)를 완성한다. 이 때, 컨트롤 게이트(134a)는 대칭적으로 형성되며, 반도체 기판(100) 상부로부터 플로팅 게이트(114a)의 일측벽 및 상부 일부를 감싸도록 컨포말하게 형성된다. 그리고 컨트롤 게이트(134a)를 완성한 다음에 마스크(142)를 제거한다. 이와 같이 컨트롤 게이트(134a)가 형성됨으로써 쌍으로 형성된 플로팅 게이트(114a) 각각의 일측벽과 산화막(116)의 상부 일부 및 컨트롤 게이트(134a)의 측벽이 노출된다.
다음으로, 도 7에 도시된 바와 같이, 플로팅 게이트(114a) 및 컨트롤 게이트(134a)가 형성된 반도체 기판(100) 전면에 버퍼막(150)을 형성한다. 이 때, 버퍼막(150)은 후속 공정에서 스페이서 형성 물질로 이용된다. 상세히 설명하면, 버퍼막 (150)은 화학 기상 증착 공정에 의해 약 100~150Å의 두께로 형성되며, MTO(Medium Temperature Oxide)막으로 형성될 수 있다. 이와 같이 형성된 버퍼막(150)은 플로팅 게이트(114a) 각각의 일측벽과 산화막(116)의 상부 일부를 감싸준다. 따라서 후속 공정에서 공통 소스 영역(104) 형성시 과도한 이온 주입에 의해 플로팅 게이트(114a) 및 노출된 터널 절연막(132a)이 손상되는 것을 방지할 수 있다.
그리고 나서, 도 8에 도시된 바와 같이, 쌍으로 형성된 플로팅 게이트(114a) 사이의 버퍼막(150)을 노출시키는 이온 주입 마스크(162)를 형성한다. 이 때, 이온 주입 마스크(162)는 플로팅 게이트(114a) 사이의 폭이 매우 작으므로 플로팅 게이트(114a) 상부의 버퍼막(150)도 노출시킬 수 있다. 그리고 이온 주입 마스크(162)를 이용하여 반도체 기판(100)으로 이온 주입 공정을 실시하면 불순물 이온이 버퍼막(150)을 통과하여 반도체 기판(100) 내에 공통 소스 영역(104)을 형성한다. 이 때, 불순물로는 P 또는 As 이온이 이용될 수 있으며, 약 2E15 ~ 6E15ions/㎠ 농도와 약 20 ~ 40KeV의 에너지로 이온 주입된다.
이와 같이 공통 소스 영역(104)을 형성시 과도한 농도(dose)와 에너지로 불순물을 이온 주입시킴으로써 공통 소스 영역(104)의 일부분이 플로팅 게이트(114a)와 오버랩된다. 이 때, 이온 주입을 위해 노출된 영역에는 버퍼막(150)이 위치하고 있으므로 버퍼막(150)에 의해 둘러쌓여진 플로팅 게이트(114a), 산화막(116) 및 터널 산화막(132a) 일부가 손상되는 것을 방지할 수 있다.
다음으로, 도 9에 도시된 바와 같이, 버퍼막(150) 상부의 이온 주입 마스크(162)를 제거하고, 버퍼막(150) 상에 스페이서용 절연막(170)을 컨포말하게 증착한 다. 이 때, 스페이서용 절연막(170)으로는 실리콘 질화막(SiN)을 화학 기상 증착 공정을 통해 형성할 수 있다.
그리고 나서, 도 10에 도시된 바와 같이, 버퍼막(150) 및 스페이서용 절연막(170)을 이방성 식각함으로써 플로팅 게이트(114a) 및 컨트롤 게이트(134a) 측벽에 스페이서(180)를 형성한다. 이 때, 스페이서(180)는 버퍼막(152)과 질화막(172)으로 형성되어 있어 플로팅 게이트(114a) 및 컨트롤 게이트(134a)의 전기적 특성이 저하되는 것을 방지한다. 이와 같이, 공통 소스 영역(104) 형성시 플로팅 게이트(114a) 및 터널 절연막(132a)의 손상을 방지하는 버퍼막(150)이 이방성 식각 공정을 통해 스페이서(180)로 형성된다. 따라서 추가적인 공정 없이 플로팅 게이트(114a) 및 터널 절연막(132a)의 손상을 방지한다. 그러므로 비휘발성 메모리 소자의 신뢰성이 향상된다.
이 후, 도 11에 도시된 바와 같이, 드레인 영역(106)을 형성하기 위해 공통 소스 영역(104)을 덮는 이온 주입 마스크(192)를 형성한다. 이와 같은 이온 주입 마스크(192)에 의해 컨트롤 게이트(134a)와 인접한 영역의 반도체 기판(100) 상부가 노출된다. 그리고 나서, 반도체 기판(100)으로 불순물을 이온 주입하여 드레인 영역(106)을 형성한다. 드레인 영역(106)을 형성한 다음에는 이온 주입 마스크(192)를 제거함으써 도 1 및 도 2에 도시된 바와 같은 비휘발성 메모리 소자를 완성한다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수 적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같이 본 발명의 비휘발성 메모리 소자 제조 방법에 따르면 공통 소스 영역을 형성하기 위한 이온 주입 공정시 플로팅 게이트, 산화막 및 터널 절연막 일부가 버퍼막에 의해 보호된다. 이 때, 사용되는 버퍼막은 후속 공정에서 스페이서로 이용되는 물질로 형성됨으로써 추가적인 공정이 없다는 장점이 있다.
따라서, 공통 소스 영역 형성시 과도한 이온 주입 공정으로 인해 플로팅 게이트 및 터널 절연막이 손상되는 것을 방지할 수 있으므로 비휘발성 메모리 소자의 신뢰성을 향상시킬 수 있다.
Claims (9)
- 반도체 기판 상에 플로팅 게이트를 쌍으로 형성하는 단계;하부에 터널 절연막이 위치하며, 상기 플로팅 게이트 일부와 오버랩되는 컨트롤 게이트를 형성하는 단계;상기 결과물을 따라 컨포말하게 버퍼막을 형성하는 단계;쌍으로 형성된 상기 플로팅 게이트 사이의 상기 반도체 기판으로 이온 주입 공정을 실시하여 상기 플로팅 게이트 일부와 오버랩되는 공통 소스 영역을 형성하는 단계;상기 버퍼막 상부에 스페이서용 절연막을 증착하는 단계;상기 버퍼막 및 상기 스페이서용 절연막을 이방성 식각하여 상기 컨트롤 게이트 및 상기 플로팅 게이트 측벽에 스페이서를 형성하는 단계; 및상기 컨트롤 게이트 양측의 상기 반도체 기판 내에 드레인 영역을 형성하는 단계를 포함하는 비휘발성 메모리 소자 제조 방법.
- 제 1 항에 있어서, 상기 플로팅 게이트를 형성하는 단계는,상기 반도체 기판 상에 게이트 절연막 및 플로팅 게이트용 도전막을 적층하는 단계;상기 플로팅 게이트용 도전막의 소정 영역을 노출시키는 단계;소정 영역이 노출된 상기 플로팅 게이트용 도전막에 열산화 공정을 실시하여 산화막을 형성하는 단계; 및상기 산화막을 식각 마스크로 이용하여 상기 플로팅 게이트용 도전막 및 상기 게이트 절연막을 순차적으로 식각하는 단계를 포함하는 비휘발성 메모리 소자 제조 방법.
- 제 1 항에 있어서, 상기 컨트롤 게이트를 형성하는 단계는,상기 플로팅 게이트가 형성된 상기 반도체 기판 전면에 터널 절연막 및 컨트롤 게이트용 도전막을 적층하는 단계; 및상기 터널 절연막 및 상기 컨트롤 게이트용 도전막을 부분 식각하여 상기 플로팅 게이트 일부와 오버랩되는 상기 컨트롤 게이트를 완성하는 단계를 포함하는 비휘발성 메모리 소자 제조 방법.
- 제 1 항에 있어서,상기 버퍼막은 약 100 ~ 150Å의 두께로 형성된 비휘발성 메모리 소자 제조 방법.
- 제 4 항에 있어서,상기 버퍼막은 화학 기상 증착 공정에 의해 형성된 비휘발성 메모리 소자 제조 방법.
- 제 5 항에 있어서,상기 버퍼막은 MTO막인 비휘발성 메모리 소자 제조 방법.
- 제 1 항에 있어서,상기 스페이서용 절연막은 질화막인 비휘발성 메모리 소자 제조 방법.
- 제 1 항에 있어서,상기 이온 주입 공정은 약 20 ~ 40KeV의 에너지로 실시되는 비휘발성 메모리 소자 제조 방법.
- 제 1 항에 있어서,상기 이온 주입 공정시 약 2E15 ~ 6E15ions/cm2의 불순물 농도로 실시되는 비휘발성 메모리 소자 제조 방법.
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