KR100733144B1 - 불 휘발성 메모리 소자 및 이의 제조 방법 - Google Patents

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Abstract

불 휘발성 메모리 소자 및 이의 제조방법이 개시되어 있다. 상기 메모리 소자는 액티브 영역을 정의하기 위해 기판에 형성된 소자분리막들을 포함한다. 상기 액티브 영역에 소자분리막과 실질적으로 평행한 제1 방향으로 형성되는 셀 트렌치를 포함한다. 상기 셀 트렌치에 매립된 하부를 갖는 플로팅 게이트를 포함한다. 상기 셀 트렌치에 매립되는 하부를 갖고 제1 방향과 수직하는 제2 방향으로 형성된 워드 라인을 포함한다. 상기 액티브 영역에서 제2 방향으로 형성된 공통 소스 영역을 포함한다. 이렇게 형성된 소자는 워드라인과 액티브 영역과의 접촉면적이 증가로 인해 프로그램 효율이 증가된다.

Description

불 휘발성 메모리 소자 및 이의 제조 방법{non-volatile memory device and Method of forming non-volatile memory device}
도 1은 본 발명의 실시예에 따른 불 휘발성 메모리 소자의 레이아웃을 나타내는 평면도이다.
도 2는 상기 도 1을 I-I'방향으로 절단한 불 휘발성 메모리 소자를 나타내는 단면도이다.
도 3 내지 8은 도 2에 도시된 불 휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 106 : 소자분리 트렌치
110 : 소자 분리막 115 : 액티브 영역
120 : 셀 트렌치 130 : 플로팅 게이트
132 : 터널 절연막 140 : 공통 소스 영역
150 : 워드 라인 152 : 게이트 절연막
160 : 드레인 영역
본 발명은 불 휘발성 메모리 소자 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 스플릿된 플로팅 게이트를 포함하는 불 휘발성 메모리 소자 및 이의 제조 방법에 관한 것이다.
반도체 메모리 장치는 데이터의 입출력이 빠르며 시간이 지남에 따라 데이터가 휘발되는 휘발성 메모리 장치 및 상대적으로 데이터의 입출력이 느리며 한번 데이터가 입력되면 그 상태가 유지되는 불 휘발성 반도체 메모리(Non-Volatile semiconductor Memory: NVM) 장치로 크게 구분된다.
또한, 상기 불 휘발성 메모리 장치는 적층 게이트 구조(stacked gate structure)의 메모리 셀 또는 분할된 게이트 구조(split gate structure)의 메모리 셀로 구분된다.
상기 불 휘발성 반도체 메모리로서 널리 사용되는 플래시 메모리는 행들과 열들의 매트릭스로 배열된 복수 개의 메모리 셀들을 포함한다. 상기 플래시 메모리 는 어레이 내의 하나 또는 그 보다 많은 메모리 셀들의 내용을 전기적으로 프로그램(program) 하거나 읽는 능력을 갖으며, 또한 동시에 메모리 셀들의 전 어레이를 동시에 소거(erase)하는 능력을 갖는다.
이러한 플래시 메모리는 고속으로 전기적 소거가 가능한 EEPROM의 진보된 형태로서, 파울러 노드하임(Fowler- Nordheim; 이하 "F-N"이라 한다) 터널링(tunneling) 또는 열전자(hot electron)를 이용하여 전기적으로 데이터의 입·출력을 제어하는 구조를 갖는다.
그리고, 일반적인 불 휘발성 반도체 메모리의 프로그램 동작은, 워드 라인(컨트롤 게이트)에 인가된 양(positive)의 전압이 플로팅-게이트에 커플링 되어 F-N 터널링(tunneling) 또는 핫-캐리어 주입(hot-carrier injection)에 의해 기판으로부터 전자들이 터널 산화막을 거쳐 상기 플로팅 게이트 내로 포획(capture)되는 것을 원리로 한다. 이와 반대로, 소거(erase) 동작은 워드 라인에 인가된 음(negative)의 전압에 의해 플로팅 게이트 내의 전자들이 기판으로 빠져나가거나 워드라인에 인가된 양(positive)의 전압에 의해 플로팅 게이트 내의 전자들이 워드라인으로 빠져나가 것을 원리로 한다.
이러한 원리로 동작을 하는 불 휘발성 반도체 메모리 소자는 디자인룰 감소를 위한 셀 레이아웃의 축소(Cell Layout Shrink)를 할 경우 프로그램 효율이 감소되는 문제점이 초래된다. 상기 프로그램 효율의 감소는 열 전자(Hot Electron)의 이동으로 이루어지기 때문에 기판과 면접하는 워드 라인의 폭이 축소됨에 따라 셀 전류(Cell Current)의 감소로 발생된다.
또한, 기존의 스플릿된 플로팅 게이트를 포함하는 메모리 소자는 스플릿된 플로팅 게이트와 공통 소스 영역이 중첩되는 영역이 매우 협소하기 때문에 커플링비(Coupling Ratio) 증가의 어려움이 발생된다.
따라서, 본 발명의 목적은 불 휘발성 메모리 소자의 프로그램 효율을 증가시키기 위해 액티브 영역에 대하여 접촉면적이 증가된 워드 라인 및 스플릿된 플로팅 게이트를 포함하는 불 휘발성 메모리 소자를 제공하는데 있다.
또한, 본 발명의 다른 목적은 액티브 영역에 대하여 접촉면적이 향상된 워드 라인 및 스플릿된 플로팅 게이트를 포함하는 불 휘발성 메모리 소자의 제조 방법을 제공하는데 있다.
상술한 목적을 달성하기 위한 본 발명에 일 실시예에 따른 불 휘발성 메모리 소자는 소자분리막들, 셀 트렌치, 플로팅 게이트, 공통 소스 영역 및 워드 라인을 포함한다. 상기 소자분리막들은 상기 기판에 액티브 영역을 정의하기 위해 형성된다. 상기 셀 트렌치는 상기 기판의 액티브 영역에 형성되고, 상기 소자분리막들의 과 실질적으로 평한한 제1 방향으로 연장된다. 상기 플로팅 게이트는 상기 셀 트렌치에 매립된 하부를 갖고 상기 액티브 영역 상에 형성된다. 상기 공통 소스 영역은 상기 플로팅 게이트의 제2 측면과 인접하는 액티브 영역에 형성되고, 상기 제1 방향과 수직하는 제2 방향으로 연장된다. 상기 워드 라인은 상기 플로팅 게이트의 제2 측면과 대향되는 제1 측면에 인접한 액티브 영역 및 상기 소자분리막들 상에 형성되고, 상기 셀 트렌치에 매립되는 하부를 갖으면서 상기 제2 방향으로 연장된다.
상술한 다른 목적을 달성하기 위한 본 발명에 일 실시예에 따른 불 휘발성 메모리 소자를 제조하기 위해서는 먼저 액티브 영역을 정의하기 위해 상기 기판에 소자분리막들을 형성한다. 상기 액티브 영역에 상기 소자분리막들과 실질적으로 평행한 제1 방향으로 연장되는 셀 트렌치를 형성한다. 상기 액티브 영역 상에 상기 셀 트렌치에 매립된 하부를 갖는 플로팅 게이트를 형성한다. 상기 플로팅 게이트의 제1 측면에 인접한 셀 영역과 상기 소자분리막들 상에 상기 셀 트렌치에 매립된 하 부를 갖고 제2 방향으로 연장되는 워드라인을 형성한다. 이때, 상기 워드 라인은 상기 셀 트렌치에 매립된 하부를 갖고, 제2 방향으로 연장되도록 형성된다. 상기 플로팅 게이트의 제1 측면과 대항되는 제2 측면에 인접하는 셀 영역에 상기 제1 방향과 수직하는 제2 방향으로 연장되는 공통 소스 영역을 형성한다.
본 발명의 일 예로서, 상기 플로팅 게이트는 상기 공통 소스 영역 및 상기 소자분리막 일부에 중첩되도록 형성할 수 있다. 상기 플로팅 게이트는 공통 소스 영역을 중심으로 하여 제1 방향으로 이격된 한 쌍의 플로팅 게이트를 포함할 수 있다.
상기 액티브 영역은 상기 제1 방향 연장되는 제1 액티브 영역과 상기 제2 방향으로 연장되는 제2 액티브 영역을 포함할 수 있다. 이때, 상기 제2 액티브 영역은 불순물이 도핑된 공통 소스 영역을 포함한다. 상기 공통 소스 영역은 제1 방향으로 연장된 셀 트렌치를 교차하도록 형성하는 것이 바람직하다.
상기 셀 트렌치가 형성된 액티브 영역과 플로팅 게이트 사이에는 실질적으로 균일한 두께를 갖는 터널 산화막을 포함한다. 상기 플로팅 게이트와 상기 워드 라인을 절연시키기 위한 게이트 절연막을 더 포함한다.
상기 워드 라인은 상기 플로팅 게이트와 인접한 셀 트렌치가 형성된 액티브 영역, 상기 플로게이트의 제2 측면, 상기 플로팅 게이트 상면의 일부 및 상기 소자분리막 상면의 일부와 면접하는 저면을 갖는 것이 바람직하다. 또한, 상기 워드라인을 형성한 후에 상기 워드라인과 인접하는 액티브 영역의 표면 아래로 불순물을 도핑하여 드레인 영역을 형성할 수 있다.
본 발명에 의하면, 액티브 영역에 제1 방향으로 연장되는 셀 트렌치가 형성됨으로 인해 상기 액티브 영역에 형성되는 상기 워드라인 및 플로팅 게이트는 상기 셀 트렌치에 매립된 하부를 가질 수 있다. 즉, 상기 워드 라인 및 플로팅 게이트는 상기 셀 트렌치가 형성된 액티브 영역에 3차원 적으로 면접될 수 있다. 이 때문에 불 휘발성 메모리 소자의 디자인 룰의 증가 없이 액티브 영역에 워드라인 접촉면(핫-캐리어의 주입면)을 증가시킬 수 있어 프로그램 효율을 증가시킬 수 있다. 또한, 스플릿 플로팅 게이트와 공통 소스 영역의 중첩되는 공정 마진을 확보할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 상변화 구조물 형성 방법들에 대하여 상세하게 설명하겠지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 구성 요소들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 구성 요소들이 "제1", "제2"," 제3" 및/또는 "제4"로 언급되는 경우, 이러한 구성 요소들을 한정하기 위한 것이 아니라 단지 구성 요소들을 구분하기 위한 것이다. 따라서 "제1", "제2", "제3" 및/또는 "제4"는 구성 요소들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다. 제1 구성 요소가 제2 구성 요소의 "상"에 형성되는 것으로 언급되는 경우에는 제1 구성 요소가 제2 구성 요소의 위에 직접 형성되는 경우뿐만 아니라 제1 구성 요소 및 제2 구성 요소 사이에 제3 구성 요소가 개재될 수 있다.
도 1은 본 발명의 실시예에 따른 불 휘발성 메모리 소자의 레이아웃을 나타내는 평면도이고, 도 2는 상기 도 1을 I-I'방향으로 절단한 불 휘발성 메모리 소자를 나타내는 단면도이다.
도 1 및 도 2를 참조하면, 불 휘발성 메모리 소자는 액티브 영역(115)을 정의하는 소자분리막(110)이 형성된 기판(100), 상기 액티브 영역(115)에 형성된 셀 트렌치(120), 플로팅 게이트(130), 공통 소스 영역(140) 및 워드 라인(150) 및 드레인 영역(160)을 포함한다. 또한, 상기 기판의 액티브 영역(115)과 플로팅 게이트(130) 사이에 위치하는 터널 산화막(132)을 포함한다. 상기 플로팅 게이트(130)와 워드 라인(150) 사이에 위치하는 게이트 절연막(152)을 포함한다.
상기 소자분리막(110)은 기판(100)에 형성되어 기판을 액티브 영역(115)들과 주변영역(미도시)으로 정의한다. 일 예로서, 상기 소자분리막(110)은 쉘로우 트렌치 소자분리 공정을 수행하여 복수개가 형성된다. 상기 소자분리막(110)은 이웃하는 소자분리막들과 서로 이격된다.
상기 액티브 영역(115)은 셀 트렌치(120), 플로팅 게이트(130), 공통 소스영역(140) 및 드레인 영역(160)이 형성되는 영역이다. 일 예로서, 상기 액티브 영역은 제1 방향으로 연장되는 제1 액티브 영역(A)과 상기 제1 방향과 수직하는 제2 방향으로 연장되는 제2 액티브 영역(B)을 포함한다. 특히, 상기 제2 액티브 영역(B)은 불순물이 도핑된 공통 소스 영역(140)을 포함한다.
상기 셀 트렌치(120)는 상기 액티브 영역(115)을 식각하여 형성된다. 일 예 로서, 상기 셀 트렌치(120)는 상기 제1 액티브 영역(A)에서 상기 소자분리막들과 실질적으로 평행한 제1 길이 방향으로 연장된다. 이때, 상기 셀 트렌치(120)는 상기 제2 액티브 영역(B)을 가로지르도록 형성된다. 상기 셀 트렌치는 제1 액티브 영역(A)의 폭 보다 작은 폭을 갖는다.
상기 플로팅 게이트(130)는 상기 셀 트렌치가 형성된 액티브 영역(115) 상에 형성된다. 일 예로서, 상기 플로팅 게이트(130)는 상기 공통 소스 영역(140)을 중심으로 하여 제1 길이 방향으로 이격된 한 쌍의 플로팅 게이트(130)들을 포함한다. 상기 플로팅 게이트들은 상기 제2 길이 방향으로 배열되면서, 상기 플로팅 게이트들(130)은 각각 상기 공통 소스 영역(140)과 상기 소자분리막(110)에 일부 중첩된다. 상기 제2 길이 방향은 제1 길이 방향과 수직하는 방향이다.
또한, 상기 플로팅 게이트는 셀 트렌치에 매립된 하부를 갖는 구조를 갖음으로 인해 상기 플로팅 게이트의 저면과 액티브 영역과 공통 소스 영역이 면접하는 면적은 증가된다. 상기 플로팅 게이트(130)는 상기 터널 산화막(132)에 의해 기판과 절연된다.
상기 터널 산화막(132)은 상기 플로팅 게이트(130)와 액티브 영역(115) 사이에 구비된다. 상기 터널 산화막(132)은 유전율을 갖는 산화막으로 실리콘 산화물, 실리콘 산질화물, 금속 산화물 등을 포함한다. 본 실시예에서 상기 터널 산화막은 실리콘 산화막인 것이 바람직하다. 일 예로서, 상기 터널 산화막(130)은 상기 셀 트렌치(120)가 형성된 액티브 영역(115) 상에 위치한다.
상기 워드 라인(150)은 액티브 영역(115)과 소자분리막(110) 상에 형성되고, 상기 셀 트렌치(120)에 매립된 하부를 갖는다. 일 예로서, 상기 워드 라인(150)은 상기 플로팅 게이트의 제1 측면에 인접하는 액티브 영역(115)과 소자분리막(110) 상에 위치한다. 상기 플로팅 게이트의 제1 측면은 상기 플로팅 게이트의 제2 측면과 대향된다.
즉, 상기 워드 라인(150)은 상기 플로팅 게이트와 인접한 셀 트렌치(120)가 형성된 액티브 영역 일부와, 상기 플로팅 게이트(130)의 제1 측면과, 상기 플로팅 게이트(130) 상면의 일부와 상기 소자분리막(110) 상면의 일부와 면접하는 저면을 갖는다. 상기 워드 라인(150)은 상기 기판(100) 상에서 상기 제2 길이방향으로 연장된다. 여기서, 상기 워드 라인은 셀 트렌치에 매립된 하부를 갖음으로 인해 액티브 영역과 면접하는 면이 증가된다.
또한, 상기 워드 라인(100)은 상기 플로팅 게이트(150) 및 액티브 영역 상에 형성된 게이트 절연막(152)에 인해 상기 플로팅 게이트(130)와 절연된다. 즉, 상기 게이트 절연막(152)은 상기 액티브 영역(115)과, 플로팅 게이트(130) 제1 측면 및 그 상면 일부에 구비된다. 상기 게이트 절연막(152)은 실리콘 산화물 및 실리콘 산질화물을 포함할 수 있다.
상기 공통 소스 영역(140)은 액티브 영역(115)에 구비된다. 구체적으로 상기 공통 소스 영역(140)은 상기 플로팅 게이트(150)의 제2 측면과 인접하는 제2 액티브 영역(B)에 형성되며, 상기 플로팅 게이트(150)와 일부 중첩된다. 일 예로서, 상기 공통 소스 영역(140)은 상기 제1 길이 방향으로 연장된 셀 트렌치(120)와 교차하면서 제2 길이방향으로 연장된 라인 형상을 갖는다. 상기 제2 길이방향은 제1 길 이방향과 수직하는 방향이다.
상기 드레인 영역(160)은 상기 워드 라인(150)과 인접하는 액티브 영역(115)에 형성된다. 일 예로서, 상기 드레인 영역(160)은 상기 공통 소스 라인(140)의 반대편에 위치한다. 상기 드레인 영역은 상기 워드 라인(150) 저면의 일부와 중첩된다. 상기 트레인 영역은 이후 공정에서 형성되는 비트라인 콘택(미도시)과 전기적으로 연결된다. 상기 공통 소스 영역과 드레인 영역은 동시에 형성된다.
상술한 바와 같이 스플릿된 플로팅 게이트를 포함하는 불 휘발성 메모리 소자에 따르면, 상기 셀 트렌치가 형성된 액티브 영역에 워드 라인을 형성할 경우 디자인 룰의 증가 없이 액티브 영역과 워드 라인 접촉면(핫-캐리어의 주입면)을 증가시킬 수 있어 불 휘발성 메모리 소자의 프로그램 효율을 증가시킬 수 있다. 또한, 플로팅 게이트와 공통 소스 영역의 중첩되는 공정 마진을 확보할 수 있다.
이하, 언급한 불 휘발성 메모리 소자를 제조하기 위한 방법에 대하여 설명하기로 한다.
도 3 내지 8은 도 2에 도시된 불 휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 3을 참조하면, 반도체 기판(100)에 소자분리막(110)을 형성한다.
이를 구체적으로 설명하면, 먼저 반도체 기판(100) 상에 제1 마스크 패턴(미도시)을 형성한다. 상기 제1 마스크 패턴은 실리콘 질화막 또는 실리콘 산화막/실리콘 질화막이 적층된 구조를 가질 수 있다. 상기 실리콘 산화막은 패드 산화막으 로서 열산화 공정, 화학기상 증착 공정 등을 수행하여 형성된다. 상기 실리콘 질화막은 패드 질화막으로서 SiH2Cl2 가스, SiH4 가스, NH3 가스 등을 이용하는 저압화학기상 증착 공정, 플라즈마 증대 화학기상 증착 공정 등을 수행하여 형성된다.
이어서, 상기 제1 마스크 패턴을 식각 마스크로 사용하는 식각 공정을 수행하여 반도체 기판(100)을 식각한다. 그 결과, 상기 반도체 기판(100)에는 소자 분리 트렌치(106)가 형성된다.
일 예로, 상기 반도체 기판(100)에 소자 분리 트렌치(106)를 형성할 때 상기 소자 분리 트렌치(106)의 내벽에 가해진 손상을 치유하기 위하여 상기 소자 분리 트렌치(106)의 측벽과 저면에 측벽 산화막(미도시)을 더 형성할 수 있다. 상기 측벽 산화막은 주로 열 산화 공정을 수행하여 형성할 수 있다. 또한, 후속 공정을 수행할 때 생성되는 불순물들이 소자 분리 트렌치(106)의 내벽을 통하여 상기 반도체 기판(100)으로 침투하는 것을 방지하기 위해 상기 소자 분리 트렌치(106)의 측벽과 저면에 라이너막(도시되지 않음)을 더 형성할 수 있다. 상기 라이너막은 질화막으로 화학기상증착 공정을 수행하여 형성할 수 있다.
이어서, 상기 소자 분리 트렌치(106)를 충분하게 매립하는 실리콘 산화막을 형성한다. 상기 실리콘 산화물의 예로서는 BPSG(boro-phosphor silicate glass), PSG(phosphor silicate glass), USG(undoped silicate glass), SOG(spin on glass), PE-TEOS(plasma enhanced-tetraethylorthosilicate) 등을 들 수 있다. 상기 실리콘 산화막은 상기 트렌치를 매립하기 위해 갭 필링 특성이 우수한 물질을 스핀 코팅하여 형성할 수 있고, 화학기상증착 공정을 수행하여 형성할 수 있다.
이어서, 상기 결과물에 화학적 기계적 연마 공정 및 제1 마스크 패턴을 제거하는 공정을 수행한다. 그 결과, 상기 소자분리 트렌치(106)에 절연물이 충분하게 매립된 소자분리막이 형성된다. 일 예로서, 상기 소자분리막(110)은 복수개를 포함하며, 상기 복수개의 소자분리막(110)은 이웃하는 소자분리막들과 서로 이격된다.
상기 소자분리막(110)은 상기 기판에 액티브 영역(115)을 정의한다. 상기 액티브 영역(115)은 셀 트렌치(120), 플로팅 게이트(130), 공통 소스영역(140) 및 드레인 영역(160)이 형성되는 영역이다. 일 예로서, 상기 액티브 영역(115)은 상기 소자분리막과 실질적으로 평행한 제1 방향으로 연장되는 제1 액티브 영역과 상기 제1 방향과 수직하는 제2 방향으로 연장되는 제2 액티브 영역을 포함한다.
도 4를 참조하면, 상기 소자분리막(110)이 형성된 기판(100) 상에 액티브 영역(115)의 선택적으로 노출시키는 제2 마스크 패턴(미도시)을 형성한다. 상기 마스크 패턴은 상기 액티브 영역을 노출시키는 개구를 갖는 포토레지스트 패턴 또는 질화막 패턴을 포함할 수 있다.
이어서, 상기 제2 마스크 패턴에 노출된 액티브 영역을 식각하여 셀 트렌치(120)를 형성한다. 상기 셀 트렌치(120)는 상기 액티브 영역에서 제1 길이 방향으로 연장되도록 형성된다. 이때, 상기 셀 트렌치(120)는 상기 제2 액티브 영역(B)을 가로지르도록 형성된다. 상기 셀 트렌치는 제1 액티브 영역의 폭 보다 작은 폭을 갖는다.
이어서, 상기 제2 마스크 패턴을 제거한다. 일 예로서, 상기 제2 마스크 패 턴이 포토레지스트 패턴일 경우 제2 마스크 패턴은 산소 플라즈마를 이용한 에싱 및 스트립 공정을 수행하여 제거된다. 반면에 제2 마스크 패턴이 질화막 패턴일 경우 제2 마스크 패턴은 인산 수용액을 이용한 세정공정을 수행하여 제거된다.
도 5를 참조하면, 상기 셀 트렌치(120)가 형성된 액티브 영역(115)에 제1 산화막(132a)을 형성한다. 상기 제1 산화막(132a)은 실리콘 산화물, 실리콘 산질화물 또는 금속 산화물을 포함하는 것이 바람직하다.
일 예로서, 상기 실리콘 산화물을 포함하는 제1 산화막(132a)을 형성하기 위한 열 산화는 약 900 내지 1,200℃의 온도에서 수행한다. 특히, 상기 열 산화의 수행에서는 상기 반도체 기판(100)이 급격한 온도 변화를 격지 않도록 낮은 온도에서 언급한 약 900 내지 1,200℃의 온도인 산화 온도까지 서서히 상승시킨다. 그리고, ㅁ1℃ 범위에서 상기 산화 온도를 유지하여 상기 산화를 수행하여 제1 산화막(132a)을 형성한 후, 상기 온도를 서서히 하강시킨다. 아울러, 상기 열 산화에서는 상기 산화를 위한 반응 물질로서 산소(O2) 또는 수증기(H2O)를 제공한다. 또한, 일 예로서, 상기 제1 산화막(132a)은 약 20 내지 80Å의 두께를 갖도록 형성하는데, 바람직하게는 약 20 내지 70Å의 두께를 갖도록 형성하고, 보다 바람직하게는 약 30 내지 60Å의 두께를 갖도록 형성한다. 이때, 상기 제1 산화막은 셀 트렌치에 노출된 액티브 영역의 표면도 형성된다.
이어서, 상기 제1 산화막(132a)이 형성된 결과물 상에 제1 도전막(130a)을 형성한다. 여기서 상기 도전막(130a)은 폴리실리콘막으로 저압 화학 기상 증 착(LPCVD) 방법으로 형성된다. 이어서, 상기 도전막(132a) 상에 스플릿된 플로팅 게이트의 형상을 정의하는 제3 마스크 패턴(125)을 형성한다. 상기 제3 마스크 패턴을 포토레지스트 패턴인 것이 바람직하다.
도 6을 참조하면, 상기 제3 마스크 패턴(125)에 노출된 제1 도전막(130a) 및 제1 산화막(132a)을 건식식각 한다. 그 결과 액티브 영역(115)에는 상기 플로팅 게이트(130) 및 터널 산화막(132)이 형성된다. 이때, 상기 터널 산화막(132)이 형성되는 액티브 영역 이외에 존재하는 제1 산화막은 제거된다.
상기 플로팅 게이트(130)는 도 1에 도시된 바와 같이 상기 액티브 영역 상에서 제2 길이 방향으로 배열되며, 상기 공통 소스 영역(140)과 상기 소자분리막(110)에 일부 중첩된다. 상기 제2 길이 방향은 제1 길이 방향과 수직하는 방향이다. 또한, 상기 플로팅 게이트(130)는 셀 트렌치(120)에 매립된 하부를 갖는 구조를 갖음으로 인해 상기 플로팅 게이트(130)의 저면과 액티브 영역(115) 및 공통 소스 영역(140)과 면접하는 면적은 증가된다.
이후, 상기 제3 마스크 패턴(125)을 상기 플로팅 게이트(130)로부터 제거한다. 상기 제3 마스크 패턴(125)이 포토레지스트 패턴일 경우 상기 제3 마스크 패턴(125)은 산소 플라즈마를 이용한 에싱 및 스트립 공정으로 제거된다.
도 7을 참조하면, 상기 플로팅 게이트(130)가 형성된 기판 상에 제2 산화막(152a)을 형성한다. 상기 제2 게이트 산화막(152a)은 열 산화 공정 또는 화학적 기상 증착공정을 수행하여 형성된다. 상기 제2 게이트 산화막(152a)은 실리콘 산화물 또는 실리콘 산질화물을 포함한다. 여기서 상기 제2 게이트 산화막(152a)은 화 학적 기상증착 공정으로 형성하는 것이 바람직하다. 상기 게이트 산화막(152)은 상기 플로팅 게이트와 이후 형성되는 워드라인을 절연시키기 위한 게이트 절연막으로 적용된다.
이어서, 상기 게이트 절연막(152a)이 형성된 결과물 상에 제2 도전막(150a)을 형성한다. 여기서 상기 제2 도전막(150a)은 폴리실리콘막으로 저압 화학 기상 증착(LPCVD) 방법으로 형성된다. 이어서, 상기 제2 도전막(150a) 상에 워드라인의 형상을 정의하는 제4 마스크 패턴(145)을 형성한다. 상기 제4 마스크 패턴(145)은 포토레지스트 패턴인 것이 바람직하다.
도 8을 참조하면, 상기 제4 마스크 패턴(155)에 노출된 제2 도전막(150a) 및 제2 산화막(152a)을 건식식각 한다. 그 결과 상기 기판 상에는 게이트 절연막(152) 및 워드 라인(150)이 형성된다. 상기 게이트 절연막(152)은 상기 액티브 영역(115)과, 플로팅 게이트(130) 제1 측면 및 그 상면 일부에 구비된다
상기 워드 라인(150)은 도 1에 도시된 바와 같이 액티브 영역(115)과 소자분리막(110) 상에 형성되고, 상기 셀 트렌치(120)에 매립된 하부를 갖는다. 일 예로서, 상기 워드 라인(150)은 상기 플로팅 게이트의 제1 측면에 인접하는 액티브 영역(115)과 소자분리막(110) 상에 위치한다. 상기 플로팅 게이트(130)의 제1 측면은 상기 플로팅 게이트(130)의 제2 측면과 대향된다. 상기 워드 라인(150)은 상기 기판(100) 상에서 상기 제2 길이 방향으로 연장되는 라인 형상을 갖는다.
구체적으로 상기 워드 라인(150)은 상기 플로팅 게이트와 인접한 셀 트렌치(120)가 형성된 액티브 영역 일부와, 상기 플로팅 게이트(130)의 제1 측면과, 상 기 플로팅 게이트(130) 상면의 일부와 상기 소자분리막(110) 상면의 일부와 면접하는 저면을 갖는다. 여기서, 상기 워드 라인(150)은 셀 트렌치(120)에 매립된 하부를 갖음으로 인해 액티브 영역과 면접하는 면이 증가된다. 즉, 상기 워드 라인은 상기 셀 트렌치가 형성된 액티브 영역에 3차원 적으로 면접될 수 있어 불 휘발성 메모리 소자의 디자인 룰의 증가 없이 불 휘발성 메모리 소자의 프로그램 효율을 증가시킬 수 있다.
이후, 상기 제4 마스크 패턴(145)은 상기 워드 라인(150)으로부터 제거된다.
상기 워드 라인이 형성된 결과물에 이온 주입마스크를 이용한 불순물 도핑공정을 수행한다. 그 결과 도 2에 도시된 바와 같이 공통 소스 영역(140) 및 드레인 영역(160)이 형성된다. 일 예로서, 이온 주입마스크는 포토레지스트 패턴을 적용하여 형성할 수 있다.
상기 공통 소스 영역(140)은 상기 플로팅 게이트(150)와 일부 중첩되도록 상기 플로팅 게이트(150)의 제2 측면과 인접하는 액티브 영역에 형성된다. 일 예로서, 상기 공통 소스 영역(140)은 상기 제1 길이 방향으로 연장된 셀 트렌치(120)와 교차하면서 제2 길이방향으로 연장된 라인 형상을 갖도록 형성된다. 상기 제2 길이방향은 제1 길이방향과 수직하는 방향이다.
상기 드레인 영역(160)은 상기 워드 라인(150)과 인접하는 액티브 영역(115)에 형성된다. 일 예로서, 상기 드레인 영역(160)은 상기 공통 소스 라인(140)의 반대편에 위치한다. 상기 드레인 영역(160)은 상기 워드 라인(150) 저면의 일부와 중첩된다. 상기 드레인 영역은 이후 공정에서 형성되는 비트라인 콘택(미도시)과 전 기적으로 연결된다. 본 실시예에서는 상기 공통 소스 영역과 드레인 영역은 동시에 형성된다.
상술한 바와 같이 본 발명에 의하면, 액티브 영역에 제1 방향으로 연장되는 셀 트렌치가 형성됨으로 인해 상기 액티브 영역에 형성되는 상기 워드라인 및 플로팅 게이트는 상기 셀 트렌치에 매립된 하부를 가질 수 있다.
따라서, 상기 워드 라인 및 플로팅 게이트는 상기 셀 트렌치가 형성된 액티브 영역과 3차원 적으로 면접될 수 있다. 이 때문에 불 휘발성 메모리 소자의 디자인 룰의 증가 없이 액티브 영역과 워드라인의 접촉면(핫-캐리어의 주입면)을 증가시킬 수 있다. 즉, 메모리 소자의 프로그램 효율을 증가시킬 수 있다. 또한, 스플릿 플로팅 게이트와 공통 소스 영역의 중첩되는 공정 마진을 확보할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (17)

  1. 액티브 영역을 정의하기 위해 기판에 형성된 소자분리막들;
    상기 기판의 액티브 영역에 형성되고, 상기 소자분리막들과 실질적으로 평행한 제1 방향으로 연장되는 셀 트렌치;
    상기 셀 트렌치에 매립된 하부를 갖고, 상기 액티브 영역 상에 형성된 플로팅 게이트;
    상기 플로팅 게이트의 제1 측면에 인접한 액티브 영역 및 상기 소자분리막들 상에 형성되고, 상기 셀 트렌치에 매립되는 하부를 갖으면서 상기 제1 방향과 수직하는 제2 방향으로 연장되는 워드 라인; 및
    상기 플로팅 게이트의 제1 측면과 대향되는 상기 플로팅 게이트의 제2 측면과 인접하는 액티브 영역에 형성되고, 상기 제2 방향으로 연장되는 공통 소스 영역을 포함하는 불 휘발성 메모리 소자.
  2. 제1항에 있어서, 상기 플로팅 게이트는 상기 공통 소스 영역 및 상기 소자분리막 일부에 중첩되는 것을 특징으로 하는 특징으로 하는 불 휘발성 메모리 소자.
  3. 제1항에 있어서, 상기 플로팅 게이트는 공통 소스 영역을 중심으로 하여 제1 방향으로 이격된 한 쌍의 플로팅 게이트를 포함하는 것을 특징으로 하는 특징으로 하는 불 휘발성 메모리 소자.
  4. 제1항에 있어서, 상기 액티브 영역은 상기 제1 방향으로 연장되는 제1 액티브 영역과 상기 제2 방향으로 연장되는 제2 액티브 영역을 포함하며, 상기 공통 소스 영역은 상기 제2 액티브 영역에 구비되는 것을 특징으로 하는 것을 특징으로 하는 불 휘발성 메모리 소자.
  5. 제1항에 있어서, 상기 공통 소스 영역은 상기 제1 방향으로 연장된 셀 트렌치와 교차하는 것을 특징으로 하는 불 휘발성 메모리 소자.
  6. 제1항에 있어서, 상기 셀 트렌치가 형성된 액티브 영역과 상기 플로팅 게이트 사이에 형성되고, 실질적으로 균일한 두께를 갖는 터널 산화막을 더 포함하는 것을 특징으로 하는 불 휘발성 메모리 소자.
  7. 제1항에 있어서, 상기 워드 라인은 상기 플로팅 게이트의 제1 측면, 상기 플로팅 게이트 상면의 일부 및 상기 소자분리막 상면의 일부 상에서 중첩되는 것을 특징으로 하는 불 휘발성 메모리 소자.
  8. 제1항에 있어서, 상기 플로팅 게이트와 상기 워드 라인을 절연시키기 위한 게이트 절연막을 더 포함하는 것을 특징으로 하는 불 휘발성 메모리 소자.
  9. 제1항에 있어서, 상기 워드라인에 인접한 상기 액티브 영역의 표면 아래로 불순물이 도핑되어 형성된 드레인 영역을 더 포함하는 것을 특징으로 하는 불 휘발성 메모리 소자의 형성방법.
  10. 액티브 영역을 정의하기 위해 상기 기판에 소자분리막들을 형성하는 단계;
    상기 액티브 영역에 상기 소자분리막들과 실질적으로 평행한 제1 방향으로 연장되는 셀 트렌치를 형성하는 단계;
    상기 액티브 영역 상에 상기 셀 트렌치에 매립된 하부를 갖는 플로팅 게이트를 형성하는 단계;
    상기 플로팅 게이트의 제1 측면에 인접한 액티브 영역과 상기 소자분리막들 상에 상기 셀 트렌치에 매립된 하부를 갖고 상기 제1 방향과 수직하는 제2 방향으로 연장되는 워드라인을 형성하는 단계; 및
    상기 플로팅 게이트의 제1 측면과 대항되는 제2 측면에 인접하는 액티브 영역에 상기 제2 방향으로 연장되는 공통 소스 영역을 형성하는 단계를 포함하는 불 휘발성 메모리 소자의 형성방법.
  11. 제10항에 있어서, 상기 셀 트렌치를 형성하는 단계는,
    상기 액티브 영역의 노출시키는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴에 노출된 액티브 영역을 식각하여 셀 트렌치를 형성하는 단계; 및
    상기 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 불 휘발성 메모리 소자의 형성방법.
  12. 제10항에 있어서, 상기 셀 트렌치가 형성된 액티브 영역에 실질적으로 균일한 두께를 갖는 터널 산화막을 형성하는 단계를 더 수행하는 것을 특징으로 하는 불 휘발성 메모리 소자의 형성방법.
  13. 제10항에 있어서, 상기 플로팅 게이트는 상기 소자분리막의 상면 일부 및 상기 공통 소스 영역 일부에 중첩되도록 형성하는 것을 특징으로 하는 불 휘발성 메모리 소자의 형성방법.
  14. 제10항에 있어서, 상기 공통 소스 영역은
    상기 액티브 영역에는 상기 플로팅 게이트의 제1 측면과 인접하는 액티브 영역의 표면 아래로 불순물을 이온 주입하여 형성하는 것을 특징으로 하는 불 휘발성 메모리 소자의 형성방법.
  15. 제10항에 있어서, 상기 워드라인은 상기 플로팅 게이트의 제2 측면, 상기 플로팅 게이트 상면의 일부 및 상기 소자분리막 상면의 일부와 중첩되도록 형성하는 것을 특징으로 하는 불 휘발성 메모리 소자의 형성방법.
  16. 제10항에 있어서, 상기 플로팅 게이트 및 상기 액티브 영역 상에 상기 플로팅 게이트와 상기 워드 라인을 절연시키기 위한 게이트 절연막을 형성하는 단계를 더 수행하는 것을 특징으로 하는 불 휘발성 메모리 소자의 형성방법.
  17. 제10항에 있어서, 상기 워드라인과 인접하는 액티브 영역의 표면 아래로 불순물을 도핑하여 드레인 영역을 형성하되, 상기 드레인 영역은 공통 소스 영역과 동시에 형성되는 것을 특징으로 하는 불 휘발성 메모리 소자의 형성방법.
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