KR100442090B1 - 분할된 게이트 구조를 갖는 비휘발성 메모리 셀들 및 그제조방법 - Google Patents

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Abstract

분할된 게이트 구조를 갖는 비휘발성 메모리 셀들 및 그 제조방법들을 제공한다. 이 비휘발성 메모리 셀들은 반도체기판의 소정영역에 한정된 활성영역들을 구비한다. 상기 활성영역의 일 부분은 식각되어 셀 트렌치 영역을 형성한다. 상기 셀 트렌치 영역의 측벽들중 상기 활성영역을 가로지르는 방향과 평행한 한 쌍의 측벽들 상에 절연된 부유게이트들이 배치된다. 상기 셀 트렌치 영역의 바닥에는 소오스 영역이 배치된다. 상기 부유게이트들 사이의 갭 영역은 상기 소오스 영역과 전기적으로 접속된 공통 소오스 라인에 의해 채워진다. 상기 공통 소오스 라인은 상기 활성영역을 가로지르는 방향을 따라 연장된다. 상기 부유게이트들과 인접한 상기 활성영역은 상기 공통 소오스 라인과 평행한 워드라인들에 의해 덮여진다. 상기 워드라인들과 인접한 상기 활성영역들에 드레인 영역들이 배치된다. 상기 드레인 영역들은 상기 워드라인들의 상부를 가로지르는 비트라인들에 의해 전기적으로 접속된다.

Description

분할된 게이트 구조를 갖는 비휘발성 메모리 셀들 및 그 제조방법{Non-volatile memory cells having a split gate structure and methods of fabricating the same}
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 분할된 게이트 구조를 갖는 비휘발성 메모리 셀들 및 그 제조방법에 관한 것이다.
데이타를 저장하는 반도체 메모리소자들은 크게 휘발성 메모리소자들 또는 비휘발성 메모리소자들로 분류될 수 있다. 상기 휘발성 메모리소자들은 그들의 전원공급이 차단되는 경우에 그들의 저장된 데이타들을 잃어버리는 반면에, 상기 비휘발성 메모리소자들은 그들의 전원공급이 차단될지라도 그들의 저장된 데이타들을 유지한다. 따라서, 상기 비휘발성 메모리소자들은 메모리 카드 또는 이동통신 단말기 등에 널리 사용된다.
상기 비휘발성 메모리소자들은 적층 게이트 구조의 셀(stacked gate structural cell) 또는 분할된 게이트 구조의 셀(split gate structural cell)을 채택한다. 상기 분할된 게이트 구조의 셀은 프로그램 동작시 또는 소거 동작시 상기 적층 게이트 구조의 셀에 비하여 상대적으로 낮은 전력을 필요로 한다.
도 1은 종래의 분할된 게이트 구조의 셀을 보여주는 평면도이다. 또한, 도 2a, 도 3, 도 4, 도 5a 및 도 6a은 도 1의 Ⅰ-Ⅰ에 따라 취해진 단면도들이고, 도 3b, 도 5b 및 도 6b는 도 1의 Ⅱ-Ⅱ에 따라 취해진 단면도들이다.
도 1, 도 2a 및 도 2b를 참조하면, 반도체기판(1) 상에 터널산화막(3) 및 부유게이트막(5)을 차례로 형성한다. 상기 부유게이트막(5)은 도우핑된 폴리실리콘막으로 형성한다. 상기 부유게이트막(5), 터널산화막(3) 및 반도체기판(1)을 패터닝하여 상기 반도체기판(1)의 소정영역에 활성영역(7a)을 한정하는 트렌치 영역을 형성한다. 상기 트렌치 영역 내에 소자분리막(7)을 형성한다. 그 결과, 상기 활성영역(7a)은 상기 터널산화막(3) 및 상기 부유게이트막(5)에 의해 덮여진다. 상기 소자분리막(7)을 갖는 반도체기판 상에 질화막 패턴(9)을 형성한다. 상기 질화막 패턴(9)은 상기 활성영역을 가로지르는 개구부(9a)를 갖는다.
도 1 및 도 3을 참조하면, 상기 개구부(9a)의 측벽 상에 산화막 스페이서들(11)을 형성한다. 상기 산화막 스페이서들(11) 및 상기 질화막 패턴(9)을 식각 마스크로 사용하여 상기 개구부(9a) 내에 노출된 부유게이트막(5)을 식각하여 상기 활성영역(7a) 상의 터널산화막(3)을 노출시킨다. 이어서, 상기 노출된 터널산화막(3) 하부의 상기 반도체기판 표면에 선택적으로 불순물을 주입하여 소오스 영역(13)을 형성한다.
도 1 및 도 4를 참조하면, 상기 소오스 영역(13)을 갖는 반도체기판을 열산화시키어 상기 패터닝된 부유게이트막(5)의 측벽 상에 측벽 산화막을 형성한다. 상기 측벽 산화막 및 상기 터널산화막(3)을 연속적으로 이방성 식각하여 상기 소오스 영역(13)을 노출시킴과 동시에 상기 패터닝된 부유게이트막(5)의 측벽을 덮는 측벽 산화막 패턴(15)을 남긴다. 상기 측벽 산화막 패턴(15)을 갖는 반도체기판의 전면 상에 도우핑된 폴리실리콘막을 형성한다. 상기 질화막 패턴(9)의 상부면이 노출될 때까지 상기 도우핑된 폴리실리콘막을 에치백하여 상기 노출된 소오스 영역(13) 상에 상기 활성영역(7a)을 가로지르는 공통 소오스 라인(17)을 형성한다.
도 1, 도 5a 및 도 5b를 참조하면, 상기 노출된 질화막 패턴(9)을 선택적으로 제거하여 그 아래의 부유게이트막(5)을 노출시킨다. 이어서, 상기 스페이서들(11)을 식각 마스크로 사용하여 상기 노출된 부유게이트막(5) 및 상기 터널산화막(3)을 연속적으로 식각하여 상기 활성영역을 노출시킨다. 그 결과, 도 5a에 도시된 바와 같이, 상기 스페이서들(11) 및 상기 활성영역(7a) 사이에 부유게이트들(5a)이 형성된다. 여기서, 상기 부유게이트막(5) 및 상기 공통 소오스 라인(17)을 폴리실리콘막으로 형성하는 경우에, 상기 부유게이트막(5)을 식각하는 동안 상기 공통 소오스 라인(17) 역시 식각될 수 있다. 따라서, 상기 공통 소오스 라인(17)이 과도하게 식각되는 것을 방지하기 위해서는 상기 부유게이트막(5)의 두께를 감소시켜야 한다.
상기 부유게이트들(5a)을 갖는 반도체기판을 열산화시키어 상기 노출된 활성영역 상에 게이트 산화막(19)을 형성한다. 상기 게이트 산화막(19)을 형성하는 동안 상기 공통 소오스 라인(17) 및 상기 부유게이트들(5a) 역시 열산화된다. 이에 따라, 상기 공통 소오스 라인(17)의 상부면 및 상기 부유게이트들(5a)의 측벽 상에도 상기 게이트 산화막(19)이 형성된다. 상기 게이트 산화막(19)이 형성된 반도체기판의 전면 상에 게이트 도전막(21)을 형성한다.
도 1, 도 6a 및 도 6b를 참조하면, 상기 게이트 도전막(21)을 이방성 식각하여 상기 스페이서들(11)의 수직한 측벽들 상에 게이트 전극들(21a)을 형성한다. 상기 게이트 전극들(21a)은 도 1에 도시된 바와 같이 상기 활성영역의 상부를 가로지르며 워드라인 역할을 한다. 상기 게이트 전극들(21a), 상기 스페이서들(11) 및 상기 공통 소오스 라인(17)을 이온주입 마스크로 사용하여 상기 활성영역에 불순물을주입하여 드레인 영역들(23)을 형성한다. 상기 드레인 영역들(23)을 갖는 반도체기판의 전면 상에 층간절연막(25)을 형성한다. 상기 층간절연막(25)을 패터닝하여 상기 드레인 영역들(23)을 노출시키는 비트라인 콘택홀들(27)을 형성한다. 이어서, 상기 비트라인 콘택홀들(27)을 덮고 상기 활성영역과 평행한 비트라인(29)을 형성한다.
상술한 종래의 비휘발성 메모리 셀은 상기 비트라인(29)에 접지전압을 인가하고, 상기 공통 소오스 라인(17)에 프로그램 전압을 인가하고, 상기 게이트 전극(21a)에 문턱전압보다 높은 전압을 인가함으로써 이루어진다. 구체적으로, 상기 공통 소오스 라인(17)에 프로그램 전압을 인가하면, 상기 부유게이트(5a) 하부의 반도체기판(1) 표면에 반전층(inversion layer), 즉 제1 채널이 형성된다. 이는, 상기 공통 소오스 라인(17)에 인가된 프로그램 전압에 기인하여 상기 부유게이트(5a)에 상기 제1 채널을 형성시키기에 충분한 전압이 유기되기 때문이다. 또한, 상기 게이트 전극(21a) 하부의 반도체기판(1)의 표면에도 제2 채널이 형성된다. 이에 따라, 상기 제1 및 제2 채널 사이에 강한 수평전계(strong lateral electric field)가 형성되고 상기 수평전계에 의해 열전자들이 생성된다.
상기 열전자들은 상기 부유게이트(5a)에 유기된 전압에 기인하는 수직 전계(vertical electric field)에 의해 상기 터널산화막(3)을 통하여 상기 부유게이트(5a) 내로 주입된다. 여기서, 프로그램 효율을 향상시키기 위해서는 상기 수직전계가 증가되어야 한다. 상기 수직전계를 증가시키기 위해서는 상기 공통 소오스 라인(17) 및 상기 부유게이트(5a) 사이의 중첩면적 및/또는 상기 소오스 영역(13)및 상기 부유게이트(5a) 사이의 중첩면적을 증가시킴으로써 커플링 비율을 증가시키는 것이 요구된다. 다시 말해서, 상기 소오스 영역(13)의 횡방향 확산(lateral diffusion)을 증대시키거나 상기 부유게이트(5a)의 두께를 증가시키는 것이 필요하다. 그러나, 상기 부유게이트(5a)의 두께를 증가시키면, 도 5a에서 설명한 바와 같이, 상기 공통 소오스 라인(17)이 과도식각된다. 또한, 상기 소오스 영역(13)의 횡방향 확산을 증가시키면, 상기 비휘발성 메모리 셀의 읽기 모드에서 펀치쓰루 현상이 발생할 수 있다.
본 발명의 일 특징은 트렌치 영역 내에 형성된 스페이서 형태의 부유게이트 및 상기 스페이서 형태의 부유게이트의 측벽과 중첩되는 공통 소오스 라인을 갖는 비휘발성 메모리소자를 제공하는 데 있다.
본 발명의 다른 특징은 소오스 영역의 접합깊이 및 부유게이트의 두께에 관계없이 커플링 비율을 극대화시킬 수 있는 비휘발성 메모리 셀의 제조방법을 제공하는 데 있다.
도 1은 종래의 비휘발성 메모리 셀들을 보여주는 평면도이다.
도 2a, 도3, 도 4, 도 5a 및 도 6a는 도 1의 Ⅰ-Ⅰ에 따라 취해진 종래의 비휘발성 메모리 셀들의 제조방법을 설명하기 위한 단면도들이다.
도 2b, 도 5b 및 도 6b는 도 1의 Ⅱ-Ⅱ에 따라 취해진 종래의 비휘발성 메모리 셀들의 제조방법을 설명하기 위한 단면도들이다.
도 7은 본 발명의 실시예에 따른 비휘발성 메모리 셀들을 보여주는 평면도이다.
도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a 및 도 14a는 도 7의 Ⅲ-Ⅲ에 따라 취해진 비휘발성 메모리 셀들의 제조방법을 설명하기 위한 단면도들이다.
도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b 및 도 14b는 도 7의 Ⅳ-Ⅳ에 따라 취해진 비휘발성 메모리 셀들의 제조방법을 설명하기 위한 단면도들이다.
도 9c, 도 10c, 도 11c, 도 12c, 도 13c 및 도 14c는 도 7의 Ⅴ-Ⅴ에 따라 취해진 비휘발성 메모리 셀들의 제조방법을 설명하기 위한 단면도들이다.
본 발명의 일 양태(one aspect)에 따르면, 본 발명은 분할된 게이트 구조(split gate structure)를 갖는 비휘발성 메모리 셀을 제공한다. 이 비휘발성 메모리 셀은 반도체기판의 소정영역에 형성되어 활성영역을 한정하는 소자분리막 및 상기 활성영역의 일 부분에 형성된 셀 트렌치 영역을 포함한다. 상기 셀 트렌치 영역의 폭은 상기 활성영역의 폭과 동일한 것이 바람직하다. 상기 셀 트렌치 영역은 상기 활성영역을 가로지르는 방향과 평행한 한 쌍의 제1 측벽들, 상기 활성영역과 평행한 한 쌍의 제2 측벽들, 및 바닥면을 갖는다. 결과적으로, 상기 제2 측벽들은 상기 소자분리막의 측벽에 해당할 수 있다. 상기 제1 측벽들은 절연된 부유게이트들에 의해 덮여진다. 상기 셀 트렌치 영역의 상기 바닥면에 소오스 영역이 배치된다. 상기 절연된 부유게이트들 사이의 상기 셀 트렌치 영역 내에 공통 소오스 라인이 배치된다. 상기 공통 소오스 라인은 상기 부유게이트들로부터 절연되고 상기 소오스 영역과 전기적으로 접속된다. 또한, 상기 공통 소오스 라인은 상기 활성영역을 가로지르는 방향을 따라 연장되어 상기 소자분리막 내부를 지난다(pass through).
상기 부유게이트들과 인접한 상기 활성영역들 상에 상기 공통 소오스 라인과 평행한 절연된 워드라인들이 배치된다. 상기 워드라인들과 인접한 상기 활성영역들에 드레인 영역들이 배치된다. 상기 드레인 영역들은 상기 제1 측벽들과 이격되고(spaced apart), 상기 공통 소오스 라인의 반대편에 위치한다.
이에 더하여, 상기 드레인 영역들, 상기 워드라인들 및 상기 공통 소오스 라인을 갖는 반도체기판은 층간절연막에 의해 덮여진다. 상기 드레인 영역들은 상기 층간절연막을 관통하는 비트라인 콘택홀들에 의해 노출된다. 상기 층간절연막 상에 상기 활성영역과 평행한 비트라인이 배치된다. 상기 비트라인은 상기 비트라인 콘택홀들을 통하여 상기 드레인 영역들과 전기적으로 접속된다.
상기 부유게이트들은 스페이서 형태를 가질 수 있다. 또한, 상기 부유게이트들은 상기 제1 측벽들 및 상기 바닥면으로부터 터널산화막에 의해 절연된다. 더 나아가서, 상기 부유게이트들 및 상기 공통 소오스 라인 사이에 측벽 절연막이 개재된다.
상기 워드라인들 및 상기 활성영역들 사이에 게이트 절연막이 개재된다. 상기 워드라인들은 이들과 인접한 상기 부유게이트들의 상부 영역까지 연장될 수 있다.
본 발명의 다른 양태에 따르면, 본 발명은 분할된 게이트 구조를 갖는 비휘발성 메모리 셀들의 제조방법을 제공한다. 이 방법은 반도체기판의 소정영역에 소자분리막을 형성하여 복수개의 평행한 활성영역들을 한정하는 것을 포함한다. 상기 각 활성영역들의 일 부분을 선택적으로 식각하여 셀 트렌치 영역들을 형성한다. 상기 셀 트렌치 영역들의 각각은 상기 활성영역들을 가로지르는 방향과 평행한 한 쌍의 제1 측벽들, 상기 활성영역들과 평행한 한 쌍의 제2 측벽들, 및 바닥면을 갖는다. 상기 셀 트렌치 영역들의 폭은 상기 활성영역들의 폭과 동일한 것이 바람직하다. 이 경우에, 상기 제2 측벽들은 상기 소자분리막의 측벽에 해당할 수 있다.
상기 제1 측벽들 상에 절연된 부유게이트들을 형성한다. 상기 셀 트렌치 영역들 사이의 상기 소자분리막을 선택적으로 식각하여 소오스 라인 트렌치 영역들을 형성한다. 적어도 상기 셀 트렌치 영역들의 바닥면들에 소오스 영역들을 형성한다. 상기 소오스 라인 트렌치 영역들을 형성하는 동안 상기 반도체기판이 노출될 때까지 상기 소자분리막을 식각하는 경우에, 상기 소오스 영역은 상기 셀 트렌치 영역들의 바닥면들뿐만 아니라 상기 소오스 라인 트렌치 영역들의 바닥면들에도 형성된다. 이에 따라, 상기 소오스 영역들의 각각은 상기 활성영역들을 가로지르는 방향을 따라 라인 형태를 갖는다. 다른 방법으로(alternatively), 상기 소오스 영역들은 상기 셀 트렌치 영역들 사이의 상기 소자분리막을 선택적으로 식각하기 전에 상기 셀 트렌치 영역들의 바닥면들에만 선택적으로 형성할 수도 있다.
상기 부유게이트들의 측벽들 상에 선택적으로 측벽절연막을 형성하여 상기 소오스 영역들을 노출시킨다. 상기 셀 트렌치 영역들 및 상기 소오스 라인 트렌치 영역들 내에 공통 소오스 라인들을 형성한다. 이에 따라, 상기 공통 소오스 라인들은 상기 활성영역들을 가로지르는 방향과 평행하게 형성되고 상기 소오스 영역들과 전기적으로 접속된다. 또한, 상기 공통 소오스 라인들은 상기 측벽 절연막에 의해 상기 부유게이트들로부터 전기적으로 절연된다.
상기 부유게이트들과 인접한 상기 활성영역들 상부에 상기 공통 소오스 라인들과 평행한 절연된 워드라인들을 형성한다. 상기 워드라인들은 상기 활성영역들로부터 게이트 절연막에 의해 절연된다. 상기 워드라인들과 인접한 상기 활성영역들에 드레인 영역들을 형성한다. 상기 드레인 영역들은 상기 제1 측벽들과 이격된다.
이에 더하여, 상기 드레인 영역들을 갖는 반도체기판의 전면 상에 층간절연막을 형성한다. 상기 층간절연막을 패터닝하여 상기 드레인 영역들을 노출시키는 비트라인 콘택홀들을 형성한다. 상기 층간절연막 상에 상기 활성영역들과 평행한 비트라인들을 형성한다. 상기 비트라인들은 상기 비트라인 콘택홀들을 통하여 상기 드레인 영역들과 전기적으로 접속된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 7은 본 발명의 실시예에 따른 비휘발성 메모리 셀들을 보여주는 평면도이다. 또한, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a 및 도 14a는 도 7의 Ⅲ-Ⅲ에 따라 취해진 단면도들이고, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b 및 도 14b는 도 7의 Ⅳ-Ⅳ에 따라 취해진 단면도들이고, 도 9c, 도 10c, 도 11c, 도 12c, 도 13c 및 도 14c는 도 7의 Ⅴ-Ⅴ에 따라 취해진 단면도들이다.
도 7, 도 14a, 도 14b, 도 14c를 참조하면, 반도체기판(51)의 소정영역에 소자분리막(57)이 배치되어 서로 평행한 활성영역들(57a)을 한정한다. 상기 소자분리막(57)은 통상의 트렌치 소자분리 기술을 사용하여 형성할 수 있다. 상기 각 활성영역들(57a) 내에 셀 트렌치 영역(61)들이 위치한다. 상기 셀 트렌치 영역들(61)은 상기 활성영역들(57a)을 가로지르는 방향을 따라 배열된다. 상기 셀 트렌치 영역들(61)의 각각은 상기 활성영역들(57a)을 가로지르는 방향과 평행한 한 쌍의 제1 측벽들(61a), 상기 활성영역들(57a)과 평행한 한 쌍의 제2 측벽들(도 9b의 61b), 및 바닥면(61c)을 갖는다. 상기 각 셀 트렌치 영역들(61)의 폭(도 9b의 W)은상기 활성영역들(57a)의 폭과 동일한 것이 바람직하다. 이 경우에, 상기 제2 측벽들(61b)은 상기 소자분리막(57)의 측벽에 해당한다.
상기 제1 측벽들(61a)은 절연된 부유게이트들(65a)에 의해 덮여진다. 상기 부유게이트들(65a)은 도 14a에 도시된 바와 같이 스페이서 형태를 가질 수 있다. 상기 부유게이트들(65a)은 상기 제1 측벽들(61a) 및 상기 바닥면(61c)으로부터 터널산화막(63)에 의해 절연된다. 상기 부유게이트들(65a)의 측벽들은 측벽 절연막(71)에 의해 덮여진다. 상기 셀 트렌치 영역들(61) 사이의 소자분리막(57)은 선택적으로 식각되어 소오스 라인 트렌치 영역들(68)을 형성한다. 이에 따라, 상기 셀 트렌치 영역들(61) 및 그들 사이의 상기 소오스 라인 트렌치 영역들(68)은 상기 활성영역들 가로지르는 그루브를 구성한다. 적어도 상기 셀 트렌치 영역들(61)의 바닥면들에는 소오스 영역들(69)이 배치된다. 이와는 달리, 상기 소오스 영역들(69)은 상기 활성영역들(57a)을 가로지르는 방향을 따라 연장되어 라인 형태의 소오스 영역(69a)을 구성할 수도 있다. 이 경우에, 상기 소오스 영역(69a)은 상기 셀 트렌치 영역들(61)의 바닥면들(61c)뿐만 아니라 상기 소오스 라인 트렌치 영역들(68)의 바닥면들에도 배치된다.
상기 부유게이트들(65a) 사이의 상기 셀 트렌치 영역들(61) 및 상기 소오스 라인 트렌치 영역들(68)은 공통 소오스 라인(73)에 의해 채워진다. 상기 공통 소오스 라인(73)은 상기 소오스 영역들(69 또는 69a)과 전기적으로 접속되고 상기 부유게이트들(65a)로부터 상기 측벽 절연막(71)에 의해 절연된다. 이에 따라, 상기 셀 트렌치 영역들(61)의 깊이를 증가시키는 경우에, 상기 공통 소오스 라인(73) 및 상기 부유게이트들(65a) 사이의 중첩면적을 증가시킬 수 있다.
상기 부유게이트들(65a)과 인접한 활성영역들(57a)의 상부에 절연된 워드라인들(77)이 배치된다. 다시 말해서, 상기 제1 측벽들(61a)과 인접한 활성영역들(57a)은 상기 절연된 워드라인들(77)에 의해 덮여진다. 상기 워드라인들(77)은 연장되어 상기 공통 소오스 라인(73)과 평행하게 달린다(run parallel with). 상기 워드라인들(77)은 상기 활성영역들(57a)로부터 게이트 절연막(75)에 의해 절연된다. 또한, 상기 워드라인들(77)은 그들과 인접한 상기 부유게이트들(65a)의 상부영역들까지 연장될 수도 있다. 이 경우에, 상기 워드라인들(77) 및 상기 부유게이트들(65a) 사이에 상기 게이트 절연막(75)이 개재된다.
상기 워드라인들(77)과 인접한 상기 활성영역들(57a)에 드레인 영역들(79)이 배치된다. 상기 드레인 영역들(79)은 상기 공통 소오스 라인(73)의 반대편에 위치하고 상기 제1 측벽들(61a)과 이격된다(spaced apart). 상기 워드라인들(77), 공통 소오스 라인(73) 및 드레인 영역들(79)을 갖는 반도체기판은 층간절연막(81)에 의해 덮여진다. 상기 드레인 영역들(79)은 상기 층간절연막(81)을 관통하는 비트라인 콘택홀들(83)에 의해 노출된다. 상기 층간절연막(81) 상에 상기 활성영역들(57a)과 평행한 비트라인들(85)이 배치된다. 상기 비트라인들(85)은 상기 비트라인 콘택홀들(83)을 통하여 상기 드레인 영역들(79)과 전기적으로 접속된다.
상술한 바와 같이 본 발명에 따르면, 상기 셀 트렌치 영역들(61)의 깊이를 증가시킴으로써, 소오스 영역들(69)의 횡적 확산(lateral diffusion)에 관계없이 셀의 커플링 비율을 증가시킬 수 있다.
다음에, 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 셀들의 제조방법을 설명하기로 한다.
도 7, 도 8a 및 도 8b를 참조하면, 반도체기판(51) 상에 패드산화막(53) 및 패드질화막(55)을 차례로 형성한다. 상기 패드질화막(55) 및 패드산화막(53)을 패터닝하여 상기 반도체기판(51)의 소정영역을 노출시킨다. 상기 패터닝된 패드질화막(55)을 식각 마스크로 사용하여 상기 노출된 반도체기판(51)을 식각하여 소자분리 트렌치 영역(isolation trench region)을 형성한다. 상기 패터닝된 패드질화막(55) 상에 상기 소자분리 트렌치 영역을 채우는 절연막을 형성한다. 상기 절연막은 실리콘 산화막으로 형성할 수 있다. 상기 패터닝된 패드질화막(55)이 노출될 때까지 상기 절연막을 평탄화시키어 상기 소자분리 트렌치 영역 내에 소자분리막(57)을 형성한다. 상기 절연막을 평탄화시키는 공정은 화학기계적 연마(CMP) 기술을 사용하여 실시할 수 있다. 이에 따라, 상기 반도체기판(51)에 서로 평행한 활성영역들(57a)이 한정된다. 여기서, 도 7의 Ⅴ-Ⅴ에 따라 취해진 단면도는 도 8b와 동일한 모양(the same configuration)를 갖는다.
도 7, 도 9a, 도 9b 및 도 9c를 참조하면, 상기 패터닝된 패드질화막(55)을 인산(H3PO4; phophoric acid)을 사용하여 제거한다. 상기 패터닝된 패드질화막(55)이 제거된 반도체기판 상에 제1 포토레지스트 패턴(59)을 형성한다. 상기 제1 포토레지스트 패턴(59)은 상기 활성영역들(57a)의 상부를 가로지르는 개구부를 갖는다. 즉, 상기 개구부는 상기 활성영역들(57a) 상의 상기 패터닝된 패드산화막(53)의 소정영역들 및 이들 사이의 소자분리막(57)을 노출시킨다. 상기 제1 포토레지스트 패턴(59)을 식각 마스크로 사용하여 상기 노출된 패드산화막(53) 및 상기 반도체기판(51)을 연속적으로 식각하여 상기 활성영역들(57a) 내에 셀 트렌치 영역들(61)을 형성한다.
상기 셀 트렌치 영역들(61)의 깊이는 적어도 상기 소자분리막(57)의 두께와 동일한 것이 바람직하다. 상기 셀 트렌치 영역들(61)의 각각은 상기 활성영역들(57a)을 가로지르는 방향과 평행한 한 쌍의 제1 측벽들(61a), 상기 활성영역들(57a)과 평행한 한 쌍의 제2 측벽들(61b), 및 바닥면(61c)을 갖는다. 결과적으로, 상기 셀 트렌치 영역들(61)의 폭(W)은 상기 활성영역들(57a)의 폭과 동일하다. 이에 따라, 상기 제2 측벽들(61b)은 상기 소자분리막(57)의 측벽에 해당한다.
도 7, 도 10a, 도 10b 및 도 10c를 참조하면, 상기 제1 포토레지스트 패턴(59)을 제거한다. 다음에, 상기 제1 포토레지스트 패턴(59)이 제거된 반도체기판을 열산화시키어 상기 셀 트렌치 영역들(61)의 측벽들(61a, 61b) 및 바닥면(61c)에 터널산화막(63)을 형성한다. 이때, 상기 제2 측벽들(61b)은 소자분리막(57)의 측벽에 해당하므로 상기 제2 측벽들(61b)에 더 이상 열산화막이 성장하지 않는다. 그 결과, 상기 터널산화막(63)은 상기 제1 측벽들(61a) 및 상기 바닥면(61c)에만 형성된다. 상기 터널산화막(63)을 갖는 반도체기판의 전면 상에 콘포말한 도전막을 형성한다. 상기 도전막은 도우핑된 폴리실리콘막으로 형성하는 것이 바람직하다.
상기 도전막을 이방성 식각하여 상기 제1 및 제2 측벽들(61a, 61b) 상에 스페이서들(65)을 형성한다. 그 결과, 상기 패터닝된 패드산화막(53) 및 상기 소자분리막(57)이 노출된다. 이에 더하여, 상기 셀 트렌치 영역들(61)의 바닥면들 상의 터널산화막(63) 또한 노출된다. 여기서, 상기 스페이서들(65)의 높이는 상기 도전막, 즉 도우핑된 폴리실리콘막의 두께보다는 오히려 상기 셀 트렌치 영역들(61)의 깊이에 의해 결정됨은 자명하다.
상기 스페이서들(65)을 갖는 반도체기판 상에 제2 포토레지스트 패턴(67)을 형성한다. 상기 제2 포토레지스트 패턴(67)은 상기 제1 포토레지스트 패턴(59) 처럼 상기 활성영역들(57a)을 가로지르는 슬릿형 개구부를 갖는다. 그러나, 상기 제2 포토레지스트 패턴(59)의 개구부는 상기 제1 포토레지스트 패턴(59)의 개구부에 비하여 좁은 폭을 갖는다. 좀 더 구체적으로, 상기 제2 포토레지스트 패턴(67)의 개구부는 상기 제2 측벽들(61b) 상의 상기 스페이서들(65) 및 이들 사이의 상기 소자분리막(57)을 노출시킨다. 또한, 상기 제2 포토레지스트 패턴(67)의 개구부는 상기 셀 트렌치 영역들(61)의 바닥면들 상의 터널산화막(63)을 노출시킨다. 이에 반하여, 상기 제1 측벽들(61a) 상의 스페이서들(65) 및 상기 활성영역들(57a)은 상기 제2 포토레지스트 패턴(67)에 의해 덮여진다.
도 7, 도 11a, 도 11b 및 도 11c를 참조하면, 상기 제2 포토레지스트 패턴(67)을 식각 마스크로 사용하여 상기 제2 측벽들(61b) 상의 스페이서들(65)을 선택적으로 식각한다. 그 결과, 상기 제1 측벽들(61a) 상에 격리된(separated) 부유게이트들(65a)이 형성된다. 이어서, 상기 제2 포토레지스트 패턴(67) 및 상기 소자분리막(57)을 이온주입 마스크로 사용하여 상기 셀 트렌치 영역들(61)의 바닥면에 불순물 이온들을 주입하여 소오스 영역들(69)을 형성한다.
계속해서, 상기 제2 포토레지스트 패턴(67)을 식각마스크로 사용하여 상기 노출된 소자분리막(57)을 식각하여 소오스 라인 트렌치 영역들(68)을 형성한다. 그 결과, 상기 활성영역들(57)을 가로지르는 그루브가 형성된다. 상기 노출된 터널산화막(63)은 상기 소자분리막(57)을 식각하는 동안 제거될 수 있다. 상기 그루브는 상기 셀 트렌치 영역들(61) 및 이들 사이의 상기 소오스 라인 트렌치 영역들(68)로 구성된다. 상기 소오스 라인 트렌치 영역들(68)은 상기 반도체기판(51)이 노출될 때까지 상기 소자분리막(57)을 식각함으로써 형성하는 것이 바람직하다. 이와는 달리, 상기 소오스 라인 트렌치 영역들(68)은 상기 소자분리막(57)의 두께보다 작은 깊이로 형성할 수도 있다. 이 경우에, 상기 소오스 라인 트렌치 영역들(68) 아래에 상기 소자분리막(57)의 일부가 잔존한다.
한편, 상기 소오스 영역들(69)을 형성하기 위한 이온주입 공정은 상기 소오스 라인 트렌치 영역들(68)을 형성한 후에 실시될 수도 있다. 이 경우에, 상기 불순물 이온들은 상기 셀 트렌치 영역들(61)의 바닥면들(61c)과 아울러서 상기 소오스 라인 트렌치 영역들(68)의 하부의 반도체기판(51)에 주입될 수 있다. 이에 따라, 상기 활성영역들(57a)을 가로지르는 방향을 따라 라인 형태의 소오스 영역(69a)이 형성될 수도 있다.
도 7, 도 12a, 도 12b 및 도 12c를 참조하면, 상기 제2 포토레지스트 패턴(67)을 제거한다. 상기 제2 포토레지스트 패턴(67)이 제거된 반도체기판의 전면 상에 콘포말한 절연막을 형성한다. 상기 절연막은 실리콘 산화막 또는 실리콘 질화막으로 형성할 수 있다. 상기 절연막을 이방성 식각하여 상기부유게이트들(65a)의 측벽을 덮는 측벽 절연막(71)을 형성함과 동시에 상기 소오스 영역들(69 또는 69a)을 노출시킨다. 상기 측벽 절연막(71)을 갖는 반도체기판의 전면 상에 상기 그루브를 채우는 도전막을 형성한다. 상기 도전막은 도우핑된 폴리실리콘막 또는 금속막으로 형성할 수 있다.
상기 활성영역들(57a) 상에 잔존하는 패드산화막(53) 및 상기 소자분리막(57)이 노출될 때까지 상기 도전막을 평탄화시키어 상기 그루브 내에 공통 소오스 라인(73)을 형성한다. 상기 도전막 평탄화시키는 공정은 에치백 기술 또는 화학기계적 연마 기술을 사용하여 실시할 수 있다. 그 결과, 상기 공통 소오스 라인(73)은 상기 활성영역들(57a)을 가로지르는 라인 형태를 갖고 상기 소오스 영역들(69 또는 69a)과 전기적으로 접속된다. 또한, 상기 공통 소오스 라인(73)은 상기 부유게이트들(65a)로부터 상기 측벽 절연막(71)에 의해 절연된다.
도 12a에 도시된 바와 같이, 상기 셀 트렌치 영역들(61)의 깊이가 증가되는 경우에, 상기 부유게이트들(65a)의 높이 역시 증가한다. 이에 따라, 상기 공통 소오스 라인(73) 및 상기 부유게이트들(65a) 사이의 중첩면적을 종래기술에 비하여 현저히 증가시킬 수 있다. 결과적으로, 상기 부유게이트들(65a)을 형성하기 위한 도전막의 두께 및 상기 소오스 영역들(69)의 횡적 확산에 관계없이 셀 커플링 비율을 극대화시킬 수 있다.
도 7, 도 13a, 도 13b 및 도 13c를 참조하면, 상기 활성영역들(57a) 상에 잔존하는 패드산화막(53)을 제거하여 상기 활성영역들(57a)의 표면들을 노출시킨다. 상기 패드산화막(53)이 제거된 반도체기판의 전면 상에 게이트 절연막(75)을 형성한다. 상기 게이트 절연막(75)은 열산화막 또는 CVD 산화막과 같은 절연막으로 형성할 수 있다. 상기 공통 소오스 라인(73)을 금속막으로 형성하는 경우에는, 상기 게이트 절연막(75)을 CVD 산화막으로 형성하는 것이 바람직하다.
상기 게이트 절연막(75) 상에 게이트 도전막을 형성한다. 상기 게이트 도전막을 패터닝하여 상기 부유게이트들(65a)과 인접한 상기 활성영역들(57a)을 덮는 절연된 워드라인들(77)을 형성한다. 다시 말해서, 상기 워드라인들(77)은 상기 제1 측벽들(65a)과 인접한 상기 활성영역들(57a)을 덮는다. 또한, 상기 워드라인들(77)은 상기 공통 소오스 라인(73)과 평행하도록 형성된다. 이에 더하여, 상기 워드라인들(77)은 도 13a에 도시된 바와 같이 상기 부유게이트들(65a)의 상부영역들까지 연장되도록 형성될 수도 있다.
도 7, 도 14a, 도 14b 및 도 14c를 참조하면, 상기 워드라인들(77)을 이온주입 마스크로 사용하여 상기 활성영역들(57a)에 불순물 이온들을 주입하여 드레인 영역들(79)을 형성한다. 그 결과, 상기 드레인 영역들(79)은 공통 소오스 라인(73)의 반대편에 형성되고, 상기 제1 측벽들(65a)과 이격되도록(spaced apart) 형성된다. 상기 드레인 영역들(79)을 갖는 반도체기판의 전면 상에 층간절연막(81)을 형성한다. 상기 층간절연막(81)을 패터닝하여 상기 드레인 영역들(79)을 노출시키는 비트라인 콘택홀들(83)을 형성한다. 상기 드레인 영역들(79) 상에 상기 게이트 절연막(75)이 잔존하는 경우에는, 상기 층간절연막(81) 및 상기 게이트 절연막(75)을 연속적으로 패터닝하여 상기 비트라인 콘택홀들(83)을 형성한다.
상기 비트라인 콘택홀들(83)을 갖는 반도체기판의 전면 상에 상기 비트라인콘택홀들(83)을 채우는 비트라인 도전막을 형성한다. 상기 비트라인 도전막은 텅스텐막, 알루미늄막 또는 구리막과 같은 금속막으로 형성하는 것이 바람직하다. 상기 비트라인 도전막을 패터닝하여 상기 활성영역들(57a)과 평행한 비트라인들(85)을 형성한다. 상기 비트라인들(85)은 상기 비트라인 콘택홀들(83)을 통하여 상기 드레인 영역들(79)과 전기적으로 접속된다.
상술한 바와 같이 본 발명의 실시예들에 따르면, 활성영역의 일 부분을 식각하여 셀 트렌치 영역을 형성하고 상기 셀 트렌치 영역의 측벽들 상에 스페이서 형태의 부유게이트들을 형성한다. 또한, 상기 부유게이트들 사이의 갭 영역 내에 절연된 공통 소오스 라인을 형성한다. 이에 따라, 상기 공통 소오스 라인 및 상기 부유 게이트들 사이의 중첩면적을 극대화시킬 수 있다. 결과적으로, 상기 공통 소오스 라인에 프로그램 전압을 인가하는 경우에, 상기 부유게이트들에 유기되는 전압을 최대화시키어 프로그램 효율을 향상시킬 수 있다.

Claims (20)

  1. 반도체기판의 소정영역에 형성되어 활성영역을 한정하는 소자분리막;
    상기 활성영역의 일 부분에 형성되되, 상기 활성영역을 가로지르는 방향과 평행한 한 쌍의 제1 측벽들, 상기 활성영역과 평행한 한 쌍의 제2 측벽들, 및 바닥면을 갖는 셀 트렌치 영역;
    상기 제1 측벽들 상에 형성되되 서로 이격된 한 쌍의 절연된 부유게이트들;
    상기 셀 트렌치 영역의 상기 바닥면에 형성된 소오스 영역;
    상기 한 쌍의 부유게이트들 사이에 개재되고 상기 활성영역을 가로지르는 방향을 따라 연장되되, 상기 소오스 영역과 전기적으로 연결되고 상기 소자분리막 내부를 지나는(passing through) 공통 소오스 라인;
    상기 각 부유게이트들과 인접한 상기 활성영역들을 덮되, 상기 공통 소오스 라인과 평행하도록 연장된 한 쌍의 절연된 워드라인들; 및
    상기 워드라인들과 인접한 활성영역들에 형성되되, 상기 공통 소오스 라인의 반대편에 위치한 드레인 영역들을 포함하되, 상기 드레인 영역들은 상기 제1 측벽들과 이격된(spaced apart) 것을 특징으로 하는 비휘발성 메모리 셀들.
  2. 제 1 항에 있어서,
    상기 셀 트렌치 영역의 폭은 상기 활성영역의 폭과 동일한 것을 특징으로 하는 비휘발성 메모리 셀들.
  3. 제 1 항에 있어서,
    상기 부유게이트들은 스페이서 형태를 갖는 것을 특징으로 하는 비휘발성 메모리 셀들.
  4. 제 1 항에 있어서,
    상기 부유게이트들은 상기 셀 트렌치 영역의 제1 측벽들 및 상기 바닥면으로부터 터널산화막에 의해 절연된 것을 특징으로 하는 비휘발성 메모리 셀들.
  5. 제 1 항에 있어서,
    상기 부유게이트들은 상기 공통 소오스 라인으로부터 측벽 절연막에 의해 절연된 것을 특징으로 하는 비휘발성 메모리 셀들.
  6. 제 1 항에 있어서,
    상기 소오스 영역은 상기 공통 소오스 라인을 따라 연장되어 라인 형태를 갖는 것을 특징으로 하는 비휘발성 메모리 셀들.
  7. 제 1 항에 있어서,
    상기 워드라인들은 상기 활성영역들로부터 게이트 절연막에 의해 절연된 것을 특징으로 하는 비휘발성 메모리 셀들.
  8. 제 1 항에 있어서,
    상기 워드라인들은 상기 부유게이트들의 상부 영역까지 연장되는 것을 특징으로 하는 비휘발성 메모리 셀들.
  9. 제 8 항에 있어서,
    상기 워드라인들은 상기 부유게이트들 및 상기 활성영역들로부터 게이트 절연막에 의해 절연된 것을 특징으로 하는 비휘발성 메모리 셀들.
  10. 제 1 항에 있어서,
    상기 워드라인들, 상기 소자분리막, 상기 공통 소오스 라인 및 상기 드레인 영역들을 갖는 반도체기판의 전면 상에 형성된 층간절연막; 및
    상기 층간절연막의 소정영역들을 관통하는 비트라인 콘택홀들을 통하여 상기 드레인 영역들과 전기적으로 접속된 비트라인을 더 포함하되, 상기 비트라인은 상기 활성영역과 평행하도록 배치되는 것을 특징으로 하는 비휘발성 메모리 셀들.
  11. 반도체기판의 소정영역에 소자분리막을 형성하여 복수개의 평행한 활성영역들을 한정하고,
    상기 각 활성영역들의 일 부분을 선택적으로 식각하여 셀 트렌치 영역들을 형성하되, 상기 셀 트렌치 영역들의 각각은 상기 활성영역들을 가로지르는 방향과평행한 한 쌍의 제1 측벽들, 상기 활성영역들과 평행한 한 쌍의 제2 측벽들, 및 바닥면을 갖고,
    상기 제1 측벽들 상에 절연된 부유게이트들을 형성하고,
    상기 셀 트렌치 영역들 사이의 상기 소자분리막을 선택적으로 식각하여 상기 셀 트렌치 영역들 사이에 소오스 라인 트렌치 영역들을 형성하고,
    적어도 상기 셀 트렌치 영역들의 바닥면에 소오스 영역들을 형성하고,
    상기 부유게이트들의 측벽들 상에 상기 소오스 영역들을 노출시키는 측벽 절연막을 형성하고,
    상기 부유게이트들 사이의 상기 셀 트렌치 영역들 및 상기 소오스 라인 트렌치 영역들 내에 공통 소오스 라인들을 형성하되, 상기 공통 소오스 라인들은 상기 소오스 영역들과 전기적으로 접속되고 상기 활성영역들을 가로지르고,
    상기 부유게이트들과 인접한 상기 활성영역들을 덮고 상기 공통 소오스 라인들과 평행한 절연된 워드라인들을 형성하고,
    상기 워드라인들과 인접하고 상기 공통 소오스 라인들의 반대편에 위치하는 활성영역들에 드레인 영역들을 형성하는 것을 포함하는 비휘발성 메모리 셀들의 제조방법.
  12. 제 11 항에 있어서,
    상기 셀 트렌치 영역들을 형성하는 것은
    상기 소자분리막을 포함하는 반도체기판 상에 상기 활성영역을 가로지르는개구부들을 갖는 제1 포토레지스트 패턴을 형성하고,
    상기 제1 포토레지스트 패턴을 식각 마스크로 사용하여 상기 개구부들에 의해 노출된 활성영역들을 소정의 깊이로 식각하고,
    상기 제1 포토레지스트 패턴을 제거하는 것을 포함하는 것을 특징으로 하는 비휘발성 메모리 셀들의 제조방법.
  13. 제 12 항에 있어서,
    상기 소정의 깊이는 상기 소자분리막의 두께와 동일한 것을 특징으로 하는 비휘발성 메모리 셀들의 제조방법.
  14. 제 11 항에 있어서,
    상기 절연된 부유게이트들, 상기 소오스라인 트렌치 영역들 및 상기 소오스 영역들을 형성하는 것은
    상기 셀 트렌치 영역들을 갖는 반도체기판을 열산화시키어 상기 제1 측벽들 및 상기 바닥면에 터널산화막을 형성하고,
    상기 제1 및 제2 측벽들을 덮는 스페이서들을 형성하고,
    상기 스페이서들을 갖는 반도체기판 상에 상기 활성영역들을 가로지르는 개구부들을 갖는 제2 포토레지스트 패턴을 형성하되, 상기 제2 포토레지스트 패턴의 상기 개구부들은 상기 제2 측벽들 상의 상기 스페이서들 및 상기 제2 측벽들 사이의 상기 소자분리막을 노출시키고,
    상기 제2 포토레지스트 패턴을 식각 마스크로 사용하여 상기 노출된 스페이서들을 선택적으로 식각하여 상기 제1 측벽들 상의 스페이서들을 서로 격리시키고(separate),
    상기 제2 포토레지스트 패턴을 식각 마스크로 사용하여 상기 노출된 소자분리막을 식각하여 상기 셀 트렌치 영역들 사이에 소오스 라인 트렌치 영역들을 형성하고,
    상기 제2 포토레지스트 패턴을 이온주입 마스크로 사용하여 불순물을 주입하여 적어도 상기 셀 트렌치 영역들의 바닥면들에 소오스 영역들을 형성하고,
    상기 제2 포토레지스트 패턴을 제거하는 것을 포함하는 것을 특징으로 하는 비휘발성 메모리 셀들의 제조방법.
  15. 제 14 항에 있어서,
    상기 소오스 라인 트렌치 영역들을 형성하기 위한 식각공정은 상기 반도체기판이 노출될 때까지 실시하되, 상기 소오스 영역들은 상기 셀 트렌치 영역들의 바닥면 뿐만 아니라 상기 소오스 라인 트렌치 영역들의 바닥면에 형성되어 상기 활성영역을 가로지르는 방향과 평행한 라인형태를 갖는 것을 특징으로 하는 비휘발성 메모리 셀들의 제조방법.
  16. 제 11 항에 있어서,
    상기 절연된 부유게이트들, 상기 소오스라인 트렌치 영역들 및 상기 소오스영역들을 형성하는 것은
    상기 셀 트렌치 영역들을 갖는 반도체기판을 열산화시키어 상기 제1 측벽들 및 상기 바닥면에 터널산화막을 형성하고,
    상기 제1 및 제2 측벽들을 덮는 스페이서들을 형성하고,
    상기 스페이서들을 갖는 반도체기판 상에 상기 활성영역들을 가로지르는 개구부들을 갖는 제2 포토레지스트 패턴을 형성하되, 상기 제2 포토레지스트 패턴의 상기 개구부들은 상기 제2 측벽들 상의 상기 스페이서들 및 상기 제2 측벽들 사이의 상기 소자분리막을 노출시키고,
    상기 제2 포토레지스트 패턴을 식각 마스크로 사용하여 상기 노출된 스페이서들을 선택적으로 식각하여 상기 제1 측벽들 상의 스페이서들을 서로 격리시키고(separate),
    상기 제2 포토레지스트 패턴 및 상기 노출된 소자분리막을 이온주입 마스크로 사용하여 불순물을 주입하여 상기 셀 트렌치 영역들의 바닥면들에 소오스 영역들을 형성하고,
    상기 제2 포토레지스트 패턴을 식각 마스크로 사용하여 상기 노출된 소자분리막을 식각하여 상기 셀 트렌치 영역들 사이에 소오스 라인 트렌치 영역들을 형성하고,
    상기 제2 포토레지스트 패턴을 제거하는 것을 포함하는 것을 특징으로 하는 비휘발성 메모리 셀들의 제조방법.
  17. 제 11 항에 있어서,
    상기 측벽 절연막을 형성하는 것은
    상기 소오스 영역을 갖는 반도체기판의 전면에 콘포말한 절연막을 형성하고,
    상기 절연막을 이방성 식각하여 상기 소오스 영역들을 노출시키고 상기 부유게이트들의 측벽들 상에 잔존하는 측벽 절연막을 형성하는 것을 포함하는 것을 특징으로 하는 비휘발성 메모리 셀들의 제조방법.
  18. 제 11 항에 있어서,
    상기 공통 소오스 라인들을 형성하는 것은
    상기 측벽 절연막을 갖는 반도체기판의 전면 상에 상기 셀 트렌치 영역들 및 상기 소오스 라인 트렌치 영역들을 채우는 도전막을 형성하고,
    상기 소자분리막 및 상기 활성영역들이 노출될 때까지 상기 도전막을 평탄화시키는 것을 포함하는 것을 특징으로 하는 비휘발성 메모리 셀들의 제조방법.
  19. 제 11 항에 있어서,
    상기 절연된 워드라인들을 형성하는 것은
    상기 공통 소오스 라인들을 갖는 반도체기판의 전면 상에 게이트 절연막을 형성하고,
    상기 게이트 절연막 상에 게이트 도전막을 형성하고,
    상기 게이트 도전막을 패터닝하여 상기 부유게이트들과 인접한 활성영역들을덮고 상기 공통 소오스 라인들과 평행한 워드라인들을 형성하는 것을 포함하는 것을 특징으로 하는 비휘발성 메모리 셀들의 제조방법.
  20. 제 11 항에 있어서,
    상기 드레인 영역들을 갖는 반도체기판의 전면 상에 층간절연막을 형성하고,
    상기 층간절연막을 패터닝하여 상기 드레인 영역들을 노출시키는 비트라인 콘택홀들을 형성하고,
    상기 층간절연막 상에 상기 비트라인 콘택홀들을 통하여 상기 드레인 영역들과 전기적으로 접속된 비트라인들을 형성하는 것을 더 포함하되, 상기 비트라인들의 각각은 상기 각 활성영역들의 상부에 형성되는 것을 특징으로 하는 비휘발성 메모리 셀들의 제조방법.
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