KR100732629B1 - 비휘발성 메모리 장치 및 그 형성 방법 - Google Patents
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Abstract
비휘발성 메모리 장치 및 그 형성 방법이 제공된다. 상기 비휘발성 메모리 장치는 소자분리 영역에 의해 한정된 활성 영역을 구비하는 반도체 기판, 상기 활성 영역 상에 제1 절연막을 개재하여 형성된 부유 게이트, 상기 부유 게이트의 일측면을 덮는 제2 절연막, 상기 부유 게이트 및 제2 절연막의 상부를 덮는 제3 절연막, 상기 부유 게이트의 타측면에 제4 절연막을 개재하여 형성된 제어 게이트를 포함한다. 공통 소오스 라인은 상기 제2 절연막 아래의 상기 기판에 위치한다.
비휘발성, 스플릿 게이트, 공통 소오스 라인
Description
도 1은 통상적인 스택 게이트형 메모리 장치의 단면도이다.
도 2는 통상적인 투-트랜지스터 셀을 갖는 메모리 장치의 단면도이다.
도 3은 통상적인 스플릿 게이트형 메모리 장치의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 평면도이다.
도 5a, 도 5b, 및 도 5c는 각각 도 4의 A-A', B-B', C-C'라인을 따라 취해진 단면도들이다.
도 6a 내지 도 17a, 도 6b 내지 도 17b, 도 6c 내지 도 17c는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 형성 방법을 설명하기 위한 것으로, 각각 도 4의 A-A', B-B', C-C'라인을 따라 취해진 단면도들이다.
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 장치 및 그 형성 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 휘발성 메모리 장치와 비휘발성 메모리 장 치로 구별될 수 있다. 디램(DRAM:Dynamic Random Access Memory) 및 에스램(SRAM:Static Random Access Memory)과 같은 휘발성 메모리 장치는 데이터의 입출력은 빠르지만, 전원이 끊어지면 저장된 데이터를 잃어버리는 메모리 장치이다. 이에 반해, 비휘발성 메모리 장치는 전원이 끊어져도 저장된 데이터를 계속 유지하는 메모리 장치이다.
플래시 메모리 장치는 비휘발성 메모리 장치의 일종으로서, 프로그램(program) 및 소거(erase)가 가능한 이피롬(EPROM:Erasable Programmable Read Only Memory)과 전기적으로 프로그램 및 소거가 가능한 이이피롬(EEPROM: Electrically Erasable Programmable Read Only Memory)의 장점을 조합하여 개발된 고집적 장치이다. 플래시 메모리 장치는 단위 셀을 구성하는 데이터 저장층의 종류에 따라 부유 게이트형(floating gate type)과 부유 트랩형(floating trap type)으로 구분되고, 단위 셀의 구조에 따라 스택 게이트형(stacked gate type)과 스플릿 게이트형(split gate type)으로 구분된다.
도 1은 통상적인 스택 게이트형 메모리 장치의 단면도이다. 도 1을 참조하면, 통상적인 스택 게이트 셀에서는 기판(10) 상에 부유 게이트(24) 및 제어 게이트(28)가 차례로 적층된다. 기판(10)과 부유 게이트(24) 사이에는 터널 산화막(22)이 개재하고, 부유 게이트(24)와 제어 게이트(28) 사이에는 블록킹 산화막(26)이 개재한다. 그리고, 스택 게이트 구조 양측의 기판에 소오스 및 드레인영역(13, 16)이 위치한다. 이와 같은 스택 게이트 셀은 채널 핫 캐리어 인젝션(Channel Hot Electron Injection;CHEI)을 이용하여 드레인영역(16)에서 프로그램(program) 동작 을 실시하고, 파울러-노드하임(Fowler-Nordheim;F-N) 터널링(tunneling)을 이용하여 소오스 영역(13)에서 소거 동작을 실시한다.
이러한 스택 게이트 셀은 크기가 작아 고집적화에 유리하기 때문에 초창기에 많이 사용되어져 왔다. 그러나, 이러한 스택 게이트 셀의 단점으로 과잉소거(over-erase)의 문제가 있다. 과잉소거 문제는 스택 게이트 셀에서의 소거 동작 중 부유 게이트가 과도하게 방전(discharged)되었을 때 일어난다. 과도하게 방전된 셀의 문턱전압(threshold voltages)은 음의 값을 나타낸다. 따라서, 셀이 선택되지 않은(즉, 제어 게이트에 읽기 전압(read voltage)을 가하지 않은) 상태에서도 전류가 흐르게 되는 문제가 발생한다.
이러한 과잉소거 문제를 해결하기 위해 두 가지 구조의 셀이 도입되었다. 하나는 투-트랜지스터 셀(two-transistor cell)이고, 다른 하나는 스플릿 게이트 셀이다.
도 2는 통상적인 투-트랜지스터 셀을 갖는 메모리 장치의 단면도이다. 도 2를 참조하면, 통상적인 투-트랜지스터 셀에서는 통상적인 스택 게이트 셀(20)로부터 이격된 선택 트랜지스터(select transistor,30)가 추가로 채용된다. 선택 트랜지스터(30)는 기판 상에 게이트 절연막(32)을 개재하여 형성된 선택 게이트(38)와 선택 게이트(38) 양측의 기판에 형성된 소오스 및 드레인 영역(13,16)을 포함한다. 통상적인 스택 게이트 셀(20)은 프로그램 및 소거 동작을 수행한다. 그런데, 셀이 선택되지 않은 때에는 선택 게이트(select gate,38)가 과도하게 방전된 부유 게이트(24)로 인한 누설 전류(leakage current)를 방지한다. 그러나, 이러한 투-트랜 지스터 셀 구조는 스택 게이트 셀(20)과 선택 트랜지스터(30) 사이에 불순물 확산 영역(16)이 존재하기 때문에, 메모리 장치의 고집적화 달성에 어려움이 있다.
도 3은 통상적인 스플릿 게이트형 메모리 장치의 단면도이다. 통상적인 스플릿 게이트형 메모리 장치에서 한 쌍의 메모리 셀들(20)이 하나의 소오스 영역(13)을 공유한다. 소오스 영역(13)은 그 위에 배치되는 공통 소오스 라인(15)과 전기적으로 접속된다. 각각의 메모리 셀(20)은 게이트 절연막(22), 부유 게이트(24), 터널링 절연막(26), 및 제어 게이트(28)를 포함한다. 스택 게이트 셀과 달리 제어 게이트(28)가 채널 영역(19) 상에 위치하기 때문에 제어 게이트(28)가 턴-오프(turn-off)되었을 때, 제어 게이트(28) 하부에 위치한 채널 영역이, 과도하게 방전된 부유 게이트(24) 하부에 위치한 채널 영역으로부터의 누설 전류를 방지한다.
상기 스플릿 게이트형 메모리 장치에서는 도전 물질로 형성되는 부유 게이트(24)와 공통 소오스 라인(15) 사이에 쇼트를 방지하기 위해 부유 게이트(24) 측벽에 절연 스페이서(32)가 형성된다. 그러나, 도면에 도시된 바와 같이, 산화막 스페이서(31)와 절연 스페이서(32) 사이(즉, 부유 게이트(24)의 모서리 부분)에서 쇼트가 발생할 가능성이 크다. 메모리 장치가 고집적화될수록 이러한 문제점은 더욱 증가한다. 또한, 종래에는 소자분리 공정에 의해 활성 영역을 먼저 형성하고, 부유 게이트를 형성하기 때문에 부유 게이트와 활성 영역 사이에 오정렬이 발생할 수 있다. 상기 문제들로 인하여, 메모리 장치의 신뢰성이 저하될 수 있다.
본 발명은 이상에서 언급한 상황을 고려하여 제안된 것으로, 본 발명이 이루고자 하는 기술적 과제는 신뢰성이 향상된 고집적의 비휘발성 메모리 장치 및 그 형성 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 소자분리 영역에 의해 한정된 활성 영역을 구비하는 반도체 기판, 상기 활성 영역 상에 제1 절연막을 개재하여 형성된 부유 게이트, 상기 부유 게이트의 일측면을 덮는 제2 절연막, 상기 부유 게이트 및 제2 절연막의 상부를 덮는 제3 절연막, 상기 부유 게이트의 타측면에 제4 절연막을 개재하여 형성된 제어 게이트, 및 상기 제2 절연막 아래의 상기 기판에 형성된 공통 소오스 라인 및 상기 제어 게이트 일측에 형성된 드레인영역을 포함한다.
이 실시예에서, 상기 제어 게이트의 상부 측면은 상기 제3 절연막의 측면과 접촉하여 자기정렬될 수 있다.
본 발명의 다른 실시예에 따른 비휘발성 메모리 장치는 소자분리 영역에 의해 한정된 활성 영역을 구비하는 반도체 기판, 상기 활성 영역 상에 제1 절연막을 개재하여 형성된 적어도 한 쌍의 부유 게이트들, 상기 부유 게이트들 사이의 공간을 채우는 제2 절연막, 상기 부유 게이트들 및 제2 절연막의 상부를 덮는 제3 절연막, 상기 부유 게이트들 각각의 외측면에 제4 절연막을 개재하여 형성된 제어 게이트들, 및 상기 제2 절연막 아래의 상기 기판에 형성된 공통 소오스 라인 및 상기 제어 게이트들 각각의 외측의 활성 영역에 형성된 드레인영역들을 포함한다.
이 실시예에서, 상기 제어 게이트들의 상부 측면은 상기 제3 절연막의 측면과 접촉하여 자기정렬될 수 있다.
본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치는 제1 방향으로 연장되고 상기 제1 방향과 교차하는 제2 방향으로 배열되며, 소자분리용 트렌치를 채우는 소자분리막으로 이루어지는 소자분리 영역들 및 이들에 의해 한정되는 활성 영역들을 구비하는 반도체 기판, 상기 제2 방향으로 배열되고 상기 활성 영역들 상에 형성된 메모리 셀들, 상기 제1 방향으로 인접한 메모리 셀들 사이의 기판에 상기 트렌치의 프로파일을 따라 형성된 공통 소오스 라인, 및 상기 메모리 셀들에 의해서 상기 공통 소오스 라인 반대측으로 이격되어 상기 제2 방향으로 배열되고 상기 활성 영역들에 형성된 드레인영역들을 포함한다.
이 실시예에서, 상기 공통 소오스 라인을 사이에 두고 서로 인접한 한 쌍의 메모리 셀들은 서로 대칭일 수 있다.
이 실시예에서, 상기 메모리 셀들 각각은, 상기 활성 영역 상에 제1 절연막을 개재하여 형성된 부유 게이트, 상기 드레인영역과 마주보는 상기 부유 게이트 측벽 상에 제2 절연막을 개재하여 형성된 제어 게이트를 포함할 수 있다. 또한, 상기 공통 소오스 라인을 사이에 두고 서로 인접한 메모리 셀들 사이에 위치하며, 상기 부유 게이트들 사이에 형성된 수직성분과 상기 부유 게이트들 및 상기 수직성분의 상부를 덮는 수평성분을 포함하는 "T"형 절연막을 더 포함할 수 있으며, 이때 상기 제어 게이트의 상부는 상기 "T"형 절연막의 수평성분과 접촉하여 자기정렬될 수 있다. 상기 메모리 셀들의 제어 게이트들이 상기 제2 방향으로 연결되어 워드 라인을 구성할 수 있다.
이 실시예에서, 상기 공통 소오스 라인은 상기 제1 방향으로 인접한 메모리 셀들 사이의 활성 영역들에 형성된 소오스 영역들 및 상기 소오스 영역들을 전기적으로 연결하는 접속 영역들을 포함하며, 상기 접속 영역들은 상기 소오스 영역들보다 아래에 위치할 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 형성 방법은 반도체 기판의 소자분리 영역에 의해 한정된 활성 영역 상에 제1 절연막 패턴 및 제1 도전막 패턴을 형성하고, 상기 반도체 기판 상에 희생막을 형성하고, 상기 희생막을 식각하여 제2 방향으로 연장되는 제1 개구부를 갖는 희생막 패턴을 형성하고, 상기 제1 개구부 양측벽에 절연막 스페이서를 형성하고, 식각 공정을 진행하여, 상기 절연막 스페이서 사이에 노출된 제1 도전막 패턴, 제1 절연막 패턴, 및 소자분리막을 제거하여 상기 기판을 노출하는 제2 개구부를 형성하고, 상기 제2 개구부 및 제1 개구부를 절연물질로 채워 각각 제2 절연막 및 제3 절연막을 형성하고, 상기 희생막 패턴을 제거한 후 상기 제3 절연막 외측에 노출된 제1 도전막 패턴을 제거하여 상기 제3 절연막 아래에 자기정렬된 부유 게이트를 형성하고, 상기 부유 게이트 측벽에 제4 절연막을 형성하고, 상기 제4 절연막 및 제3 절연막의 측면들 상에 자기정렬된 제어 게이트를 형성하는 것을 포함한다.
이 실시예에서, 상기 제1 절연막 패턴 및 제1 도전막 패턴을 형성하는 것은, 상기 반도체 기판 상에 제1 절연막 및 제1 도전막을 형성하고, 상기 제1 도전막, 제1 절연막, 및 반도체 기판의 일부를 식각하여 제1 방향으로 연장되는 소자분리용 트렌치를 형성하고, 상기 트렌치를 소자분리막으로 채워 활성 영역을 한정하는 소자분리 영역을 형성하는 것을 포함하여 이루어질 수 있다. 이때, 상기 소자분리막은 그 상부면의 높이가 상기 제1 도전막 패턴 상부면의 높이와 같거나 더 크게 형성될 수 있다. 또, 상기 제2 개구부를 형성한 후에, 상기 식각 공정에 의해 노출된 반도체 기판에 이온주입 공정을 진행하여 공통 소오스 라인을 형성하는 것을 더 포함할 수 있으며, 이때 상기 공통 소오스 라인은 상기 트렌치의 프로파일을 따라서 형성될 수 있다.
이 실시예에서, 상기 희생막 패턴을 형성할 때, 상기 제1 개구부에 의해 노출되는 상기 제1 도전막 패턴의 상부가 제거될 수 있다.
이 실시예에서, 상기 식각 공정은 상기 제1 도전막 패턴이 식각되는 제1 단계와 상기 제1 절연막 패턴 및 소자분리막이 식각되는 제2 단계로 이루어지며, 상기 제2 단계에서 상기 절연막 스페이서도 함께 식각되어 상기 제1 도전막 패턴 상에 그 일부가 잔존할 수 있으며, 이때 상기 제3 절연막은 상기 잔존하는 절연막 스페이서를 포함하여 이루어질 수 있다.
이 실시예에서, 상기 희생막 패턴과 상기 제3 절연막은 서로 식각 선택성을 갖는 물질로 형성될 수 있다.
이 실시예에서, 상기 제2 절연막은 상기 활성 영역과 상기 소자분리 영역에 서 그 두께가 다르게 형성될 수 있다.
이 실시예에서, 상기 제어 게이트를 형성하는 것은, 상기 반도체 기판 상에 제2 도전막 및 반사 방지막을 형성하고, 평탄화 공정을 진행하여, 상기 제2 도전막의 일부와 상기 제3 절연막을 노출시키는 반사 방지막 패턴을 형성하고, 열산화 공정을 진행하여, 상기 노출된 제2 도전막 상에 산화막 패턴을 형성하고, 상기 반사 방지막 패턴을 제거한 후 상기 산화막 패턴을 식각 마스크로 사용하여 상기 제2 도전막을 식각하는 것을 포함할 수 있다.
본 발명에 의하면, 메모리 장치가 고집적화되고, 신뢰성이 향상된다.
이하에서는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 제1, 제2 등의 용어가 다양한 영역들 또는 막들 등을 기술하기 위해서 사용되었지만, 이들 영역들 또는 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이러한 용어들은 단지 어느 소정의 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어떤 실시예에서 제1 절연막은 다른 실시예에서 제2 절연막이 될 수 있다. 또한 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장되게 표현될 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
(비휘발성 메모리 장치의 구조)
도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 평면도이다. 도 5a, 도 5b, 및 도 5c는 각각 도 4의 A-A', B-B', C-C'라인을 따라 취해진 단면도들이다.
도 4, 도 5a, 도 5b, 및 도 5c를 참조하면, 반도체 기판(100) 상에 제1 방향(y축 방향)으로 소자분리 영역(111)이 배치되고, 소자분리 영역(111) 사이에 활성 영역(112)이 배치된다. 소자분리 영역(111)은 예컨대, 얕은 트렌치 격리(STI: Shallow Trench Isolation) 공정에 의해 형성된 소자분리막으로 이루어질 수 있다.
활성 영역(112) 상에 4개의 메모리 셀들(120)이 배치된다. 도 4는 설명의 편의 및 도면의 간략화를 위해서 단지 4개의 메모리 셀들을 도시하고 있으나, 다수의 메모리 셀들이 이차원적으로 배열될 수 있다. 메모리 셀들(120) 각각은 제1 절연막(122), 부유 게이트(124), 제4 절연막(126), 및 제어 게이트(128)를 포함한다.
메모리 셀들(120) 사이에 그 단면이 "T"형인 절연막(134)이 위치한다. "T" 형 절연막(134)은 수직 성분의 제2 절연막(132)과 수평 성분의 제3 절연막(133)으로 이루어진다. 제2 절연막(132)은 부유 게이트(124) 사이의 공간을 채워 그 하부면은 공통 소오스 라인(115)과 접촉하고 그 상부면은 제3 절연막(133)의 하부면과 접촉한다. 제3 절연막(133)은 부유 게이트(124) 및 제2 절연막(132)의 상부면을 덮는다. 제2 절연막(132)은 위치에 따라 그 두께가 다를 수 있다. 즉, 활성 영역(112)에서 제2 절연막(132)의 두께는 부유 게이트(124)의 두께(단, 팁을 제외한 두께)와 제1 절연막(122)의 두께의 합과 같지만(도 5a 참조), 소자분리 영역(111)에서는 소자분리막(111s)의 두께와 같다(도 5b 참조). "T"형 절연막(134)은 예컨대, 화학기상증착(CVD) 산화막일 수 있다.
메모리 셀들(120) 사이에 제2 방향(x축 방향)으로 연장되는 공통 소오스 라인(115)이 위치한다. 공통 소오스 라인(115)은 활성 영역(112)에 형성된 소오스 영역(113)과 소오스 영역(113)을 전기적으로 연결하는 접속 영역(114)을 포함한다. 접속 영역(114)은 소자분리용 트렌치(111t)의 프로파일을 따라 형성될 수 있다. 이와 같이, 본 발명의 일 실시예에 따른 메모리 장치에서는 공통 소오스 라인(115)이 기판(100)에 형성되기 때문에, 공통 소오스 라인(115)과 부유 게이트(124) 사이에 쇼트가 발생할 염려가 없다. 이에 의해, 메모리 장치가 고집적화될 수 있으며, 장치의 신뢰성이 향상된다.
제어 게이트(128) 외측의 활성 영역(112)에는 드레인 영역(116)이 위치한다. 소오스 영역(113)과 드레인 영역(116) 사이의 채널 영역(119)은 부유 게이트(124) 아래의 제1 채널 영역(117)과 제어 게이트(128) 아래의 제2 채널 영역(118)을 포함 한다. 스택 게이트 셀과 달리 제어 게이트(128) 아래에 제2 채널 영역(118)이 위치하기 때문에 제어 게이트(128)가 턴-오프(turn-off)되었을 때, 제2 채널 영역(118)이 과도하게 방전된 부유 게이트(124) 하부에 위치한 제1 채널 영역(117)으로부터의 누설 전류를 방지할 수 있다. 또한, 메모리 장치의 오동작이 방지될 수 있다.
부유 게이트(124) 아래에 형성된(제1 채널 영역 상에 형성된) 제1 절연막(122)은 열산화막 또는 기상증착 산화막일 수 있다. 제1 절연막(122)은 프로그램 동작시 소오스 영역(113)에 인가된 전압을 커플링(coupling)하여 부유 게이트(124)의 전위를 높이는 기능을 하며, 커플링 산화막으로 불리기도 한다. 이에 의해, 프로그램 동작시 전하가 제1 절연막(122)을 통해서 부유 게이트(124)로 주입된다. 제어 게이트(128) 아래에 형성된(제2 채널 영역 상에 형성된) 제1 절연막(122)은 부유 게이트(124) 아래의 제1 절연막이 형성될 때 같이 형성될 수도 있고, 별도로 형성될 수도 있다. 예컨대, 제4 절연막(126)이 형성될 때 같이 형성될 수 있다. 또한, 부유 게이트(124) 측벽 상에 형성된 제4 절연막(126)은 열산화막 또는 기상증착 산화막일 수 있다. 제4 절연막(126)은 소거 동작시 터널링 되어 전하의 이동 통로가 되며, 터널링 산화막으로 불리기도 한다. 이에 의해, 소거 동작시 부유 게이트(124)의 전하가 제어 게이트(128)로 이동한다.
제1 채널 영역(117) 상에 제1 절연막(122)을 개재하여 부유 게이트(124)가 위치한다. 부유 게이트(124)는 제3 절연막(133) 아래에서 자기정렬될 수 있으며, 그 상부면은 소자분리막(111s)의 상부면보다 낮을 수 있다. 부유 게이트(124)는 가장자리(제4 절연막(126)과 접하는 부분)에서 날카로운 팁을 가질 수 있으며, 이에 의해 파울러-노드하임 터널링 효과가 증가할 수 있다. 부유 게이트(124)는 예컨대, 도핑된 폴리실리콘으로 이루어질 수 있다. 제2 채널 영역(118) 상에 제1 절연막(122)을 개재하여 제어 게이트(128)가 위치한다. 제어 게이트(128)는 제4 절연막(126) 및 제3 절연막(133)의 측면에 자기정렬될 수 있다. 각 메모리 셀(120)의 제어 게이트(128)는 제2 방향으로 연결되어 워드 라인(WL)을 구성한다. 제어 게이트(128)는 예컨대, 도핑된 폴리실리콘으로 이루어질 수 있다.
게이트 스페이서(136)가 제어 게이트(128)의 측벽을 덮는다. 게이트 스페이서(136)는 예컨대, 실리콘질화막으로 이루어질 수 있다.
이상의 메모리 장치의 동작을 간략히 설명한다. 프로그램 동작시에는 소오스 영역(113)에 높은 전압이 인가되고, 드레인 영역(116)에 상대적으로 낮은 전압이 인가된다. 이에 의해, 전하(핫 캐리어)가 반도체 기판(100)으로부터 부유 게이트(124) 아래의 제1 절연막(122)을 통해서 부유 게이트(124)로 주입된다. 부유 게이트(124)에 주입된 전하량에 따라 2가지 상태, 즉, 프로그램 온 또는 오프인지 결정된다. 읽기 동작은 감지 증폭기(sense amplifier)에 의해서 메모리 셀(120)에 저장된 전하를 감지하는 것에 의해 이루어진다. 한편, 메모리 셀(120)에 대한 소거 동작시에는 제어 게이트(128)에 높은 전압이 인가되어 부유 게이트(124) 내에 주입된 전하가 제4 절연막(126)을 터널링 하여 제어 게이트(128)로 빠져나가게 된다.
전술한 바와 같이, 부유 게이트(128)가 팁 형상을 가지기 때문에(즉, 부유 게이트의 상부 모서리가 날카로운 프로파일을 나타내기 때문에) 전하 이동이 빠르고 프로그램 전압을 낮출 수 있다.
이상에서 설명한 본 발명의 바람직한 실시예에 따른 메모리 장치에 따르면, 부유 게이트(124) 및 제어 게이트(128)가 모두 자기정렬 방식으로 형성되기 때문에 "제어 게이트-기판" 간의 중첩 면적을 좌.우 셀에서 동일하게 할 수 있고 마찬가지로 "부유 게이트-제어 게이트" 간의 중첩 면적을 좌.우 셀에서 동일하게 할 수 있다.
(비휘발성 메모리 장치의 형성 방법)
이하에서는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 형성 방법에 대해서 설명한다.
도 6a 내지 도 17a, 도 6b 내지 도 17b, 도 6c 내지 도 17c는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 형성 방법을 설명하기 위한 것으로, 각각 도 4의 A-A', B-B', C-C'라인을 따라 취해진 단면도들이다.
도 6a, 도 6b, 및 도 6c를 참조하면, 반도체 기판(100) 상에 제1 절연막(121), 제1 도전막(123), 및 마스크 패턴(152)이 형성된다. 반도체 기판(100)은 통상적으로 널리 사용되는 벌크 실리콘 기판일 수 있다. 또한, 벌크 실리콘 기판과는 다른 물리적, 화학적, 전기적 특성을 가진 기판이 사용될 수 있다. 예컨대, 에피탁시얼 성장법을 사용하여 실리콘 기판 상에 실리콘 또는 실리콘 게르마늄의 에피탁시얼층이 형성된 기판일 수 있다. 또한, 절연막 상에 반도체층이 형성된 에쓰오아이(SOI:Silicon On Insulator) 기판이 사용될 수도 있다.
제1 절연막(121)은 널리 알려진 박막형성 공정(예컨대, 열산화 공정 또는 화학기상증착 공정)을 통해 실리콘산화막으로 형성될 수 있다. 제1 도전막(123)은 널리 알려진 박막형성 공정을 통해 도핑된 폴리실리콘으로 형성될 수 있다. 제1 도전막(123)은 부유 게이트를 제공하기 위해 형성된다. 마스크 패턴(152)은 널리 알려진 박막형성 공정과 사진 및 식각 공정을 통해 실리콘질화막으로 형성될 수 있다. 마스크 패턴(152)은 이후에 형성될 활성 영역에 대응한다. 즉, 마스크 패턴(152)에 의해 덮여진 부분이 활성 영역이 되고 노출된 부분이 소자분리 영역이 된다. 사진 공정시 난반사를 방지하기 위해 마스크 상에 실리콘산화질화막과 같은 반사방지막이 더 형성될 수 있다.
도 7a, 도 7b, 및 도 7c를 참조하면, 마스크 패턴(152)을 식각 마스크로 사용하여 제1 도전막(123), 제1 절연막(121), 및 기판(100)의 일부를 식각하여 소자분리용 트렌치(111t)가 형성된다. 이때, 이방성 건식식각 방법이 사용될 수 있다. 이와 같이, 본 발명의 실시예에서는 자기정렬 트렌치 격리 기술을 사용하여 소자분리 공정이 진행된다. 이에 따라, 제1 도전막 패턴(123a) 및 제1 절연막 패턴(121a)은 마스크 패턴(152)의 하부, 즉, 활성 영역(112) 상에만 남게된다. 트렌치(111t)들은 제1 방향으로 연장되며, 반도체 기판(100)에서 이차원적으로 배열된다.
도 8a, 도 8b, 및 도 8c를 참조하면, 트렌치(111t)를 절연 물질로 채운 후 평탄화 공정을 진행하여 소자분리막(111s)이 형성된다. 즉, 소자분리막(111s)은 박막형성 공정과 평탄화 공정의 2단계 공정을 통해 형성될 수 있다. 이때, 박막형성 공정으로 고밀도플라즈마 화학기상증착 공정이 사용될 수 있으며, 평탄화 공정으로 화학적 기계적 평탄화 공정이 사용될 수 있다. 마스크 패턴(152)은 평탄화 공정이 진행되기 전에 인산 등에 의해 제거되거나, 평탄화 공정에 의해 제거될 수 있다. 평탄화 공정은 제1 도전막 패턴(123a)의 상부면이 노출될 때까지 진행될 수 있다.
도 9a, 도 9b, 및 도 9c를 참조하면, 기판(100) 상에 제1 개구부(133g)를 갖는 희생막 패턴(154)이 형성된다. 희생막 패턴(154)은 박막형성 공정을 통해 기판 전면에 희생막을 형성한 후 사진 및 식각 공정을 진행하여 형성될 수 있다. 희생막 패턴(154)은 예컨대, 실리콘질화막으로 형성될 수 있다. 사진 공정시 난반사를 방지하기 위해 희생막 상에 실리콘산화질화막과 같은 반사방지막이 더 형성될 수 있다.
제1 개구부(133g)를 형성하기 위한 식각 공정은 희생막을 식각하기 위한 이방성 식각 단계와 제1 도전막 패턴(123a) 상부에 오목부를 형성하기 위한 등방성 식각 단계를 포함할 수 있다. 오목부의 가장자리(즉, 희생막 패턴(154)의 측벽에 인접하는 영역)는 라운드된 모양을 갖는다. 이와 같이, 라운드된 오목부의 가장자리는 후속 공정에서 부유 게이트의 팁을 형성할 수 있게 한다. 따라서, 제1 개구부(133g)에 의해 노출되는 제1 도전막 패턴(123a)의 상부면은 소자분리막(111s)의 상부면보다 낮아진다.
도 10a, 도 10b, 및 도 10c를 참조하면, 희생막 패턴(154)의 측벽을 덮는 절 연막 스페이서(131)가 형성된다. 절연막 스페이서(131)는 기판 전면에 절연막을 형성한 후 에치백(etch back) 공정을 진행하여 형성될 수 있다. 절연막 스페이서(131)는 희생막 패턴(154)과 식각 선택성을 갖는 물질로 형성되는 것이 바람직하다. 예컨대, 희생막 패턴(154)이 실리콘질화막으로 형성된 경우, 절연막 스페이서(131)는 실리콘산화막으로 형성될 수 있다.
도 11a, 도 11b, 및 도 11c를 참조하면, 절연막 스페이서(131)를 식각 마스크로 사용하여 절연막 스페이서(131) 사이에 노출된 제1 도전막 패턴(123a)이 제거되어 제1 절연막 패턴(121a)이 노출된다. 이어서, 희생막 패턴(154)을 식각 마스크로 사용하여 제1 도전막 패턴(123b) 사이에 노출된 제1 절연막 패턴(121a) 및 소자분리막(111s)이 제거되어 기판(100)이 노출되고, 제2 개구부(132g)가 형성된다. 즉, 제2 개구부(132g)를 형성하기 위한 식각 공정은 이방성 건식 식각일 수 있으며, 제1 도전막 패턴(123a)을 식각하는 제1 단계와 제1 절연막 패턴(121a) 및 소자분리막(111s)을 식각하는 제2 단계를 포함할 수 있다. 따라서, 각 단계에서 적절한 식각 가스가 선택될 수 있다. 예컨대, 제1 단계에서는 폴리실리콘에 대하여 식각 선택성이 큰 식각 가스가 사용될 수 있으며, 제2 단계에서는 실리콘산화막에 대하여 식각 선택성이 큰 식각 가스가 사용될 수 있다. 따라서, 제2 단계에서 제1 절연막 패턴(121a) 및 소자분리막(111s)이 식각될 때, 절연막 스페이서(131)도 함께 식각될 수 있다. 이에 의해, 제2 개구부(132g)가 형성된 후 제1 개구부(133g) 내의 제1 도전막 패턴(123b) 상에 절연막 스페이서의 잔존막(131a)이 남게된다.
제2 개구부(132g)는 형성되는 위치에 따라 그 깊이가 달라진다. 다시, 도 11a와 도 11b를 참조하면, 활성 영역(112)에서 제2 개구부(132g)의 깊이는 상부가 리세스된 제1 도전막 패턴(123b) 및 제1 절연막(122)의 두께의 합과 같은 반면, 소자분리 영역에서는 소자분리막(111s)의 두께와 같다. 즉, 소자분리 영역에서 제2 개구부(132g)는 더 깊게 형성된다.
도 12a, 도 12b, 및 도 12c를 참조하면, 제2 개구부(132g)에 의해 노출된 기판(100)에 이온주입 공정을 진행하여 공통 소오스 라인(115)이 형성된다. 이때, 주입되는 불순물 이온은 도전형을 가진 것으로서 예컨대, p형의 붕소(boron;B) 이온이거나 n형의 인(phosphorous;P) 이온 또는 비소(arsenic;As)일 수 있다. 바람직하게는 확산 속도가 빠른 인 이온이 주입될 수 있다. 공통 소오스 라인(115)은 활성 영역에 형성된 소오스 영역(113)과 소오스 영역을 전기적으로 연결하는 접속 영역(114)을 포함한다. 공통 소오스 라인(115)은 소자분리용 트렌치(111t)의 하부 프로파일을 따라 형성된다. 주입된 불순물 이온은 기판(100) 내에서 확산되므로 공통 소오스 라인(115)의 폭은 제2 개구부(132g)의 폭보다 커질 수 있다.
도 13a, 도 13b, 및 도 13c를 참조하면, 제2 개구부(132g) 및 제1 개구부(133g)에 절연 물질을 채워 "T"형 절연막(134)이 형성된다. "T"형 절연막(134)은 수직 성분의 제2 절연막(132)과 수평 성분의 제3 절연막(133)으로 구성된다. 제2 절연막(132)은 제2 개구부(132g)에 대응하고, 제3 절연막(133)은 제1 개구부(133g)에 대응한다. 제3 절연막(133)은 절연막 스페이서의 잔존막(131a)을 포함할 수 있다. "T"형 절연막(134)은 널리 알려진 박막형성 공정(예컨대, 화학기상증착 공정) 및 평탄화 공정을 통해 형성될 수 있다. "T"형 절연막(134)은 희생막 패턴(154)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 예컨대, 희생막 패턴(154)이 실리콘질화물로 형성된 경우, "T"형 절연막(134)은 실리콘산화물로 형성될 수 있다.
도 14a, 도 14b, 및 도 14c를 참조하면, 희생막 패턴(154)을 제거한 후 노출된 제1 도전막 패턴(123b)을 제거하여 부유 게이트(124)가 형성된다. 희생막 패턴(154)은 인산 용액을 사용하는 습식식각 공정을 통해 제거될 수 있고, 노출된 제1 도전막 패턴(123b)은 건식식각 공정을 통해 제거될 수 있다. 이때, 부유 게이트(124)는 제3 절연막(133) 아래에 자기정렬되며, 부유 게이트(124)의 가장자리에는 팁이 형성된다. 팁에 의해 메모리 장치의 동작 특성이 향상될 수 있다. 이어서, 부유 게이트(124) 측벽에 제4 절연막(126)이 형성된다. 제4 절연막(126)은 널리 알려진 박막형성 공정(예컨대, 열산화 공정 또는 화학기상증착 공정)을 통해 형성될 수 있다. 이에 의해, 부유 게이트(124)는 제1 절연막(122), 제2 절연막(132), 제3 절연막(133), 및 제4 절연막(126)에 의해 둘러싸여지게 되고, 인접하는 부유 게이트(124) 및 공통 소오스 라인(115)과 절연된다.
도 15a, 도 15b, 및 도 15c를 참조하면, 제2 도전막(127)과 반사방지막(156)이 형성된다. 제2 도전막(127)은 널리 알려진 박막형성 공정을 통해 도핑된 폴리실리콘으로 형성될 수 있다. 제2 도전막(127)은 제어 게이트를 제공하기 위해 형성된다. 반사방지막(156)은 널리 알려진 박막형성 공정을 통해 실리콘질화막 또는 실리콘산화질화막으로 형성될 수 있다. 제2 도전막(127) 및 반사방지막(156)은 제3 절연막(133)으로 인해 단차가 발생한다.
도 16a, 도 16b, 및 도 16c를 참조하면, 제3 절연막(133)이 노출될 때까지 평탄화 공정을 진행한다. 이에 의해, 제3 절연막(133)과 반사방지막(156a) 사이에 제2 도전막(127a)이 노출된다. 기판(100) 전면에 제2 도전막(127)과 반사방지막(156)이 균일하게 형성되기 때문에, 노출되는 제2 도전막(127a)의 폭도 균일하다. 따라서, 후술하는 바와 같이 제어 게이트는 그 폭이 균일하게 형성될 수 있다.
도 17a, 도 17b, 및 도 17c를 참조하면, 열산화 공정을 진행하여 노출된 제2 도전막(127a) 상에 산화막 마스크(158)가 형성된다. 이어서, 반사방지막(156a)이 인산 용액 등에 의해 제거된다.
도 18a, 도 18b, 및 도 18c를 참조하면, 산화막 마스크(158)를 식각 마스크로 사용하여 노출된 제2 도전막(127a)이 식각되어 제어 게이트(128)가 형성된다. 이때, 식각 마스크로 사용된 산화막 마스크(158)는 제어 게이트(128)를 형성하는 동안 대부분 소모되며, 후속하는 세정 공정 등에서 모두 제거된다. 제어 게이트(128)는 제4 절연막(126) 및 제3 절연막(133) 측면에 자기정렬되도록 형성된다.
도 19a, 도 19b, 및 도 19c를 참조하면, 이온주입 공정을 진행하여 제어 게이트(128) 외측의 활성 영역에 드레인 영역(116)이 형성된다. 이어서, 기판 전면에 절연막을 형성한 후 에치백하여 게이트 스페이서(136)가 형성된다. 게이트 스페이서(126)는 실리콘질화막으로 형성될 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물 론이다.
그러므로, 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 본 발명에 의하면, 부유 게이트 및 제어 게이트가 자기정렬된다. 공통 소오스 라인이 기판에 형성되기 때문에 부유 게이트와 공통 소오스 라인 간에 쇼트될 염려가 없다. 따라서, 메모리 장치가 고집적화될 수 있으며, 장치의 신뢰성이 향상될 수 있다.
Claims (21)
- 소자분리 영역에 의해 한정된 활성 영역을 구비하는 반도체 기판;상기 활성 영역 상에 제1 절연막을 개재하여 형성된 부유 게이트;상기 부유 게이트의 일측면을 덮는 제2 절연막;상기 부유 게이트 및 제2 절연막의 상부를 덮는 제3 절연막;상기 부유 게이트의 타측면에 제4 절연막을 개재하여 형성된 제어 게이트; 및상기 제2 절연막 아래의 상기 기판에 형성된 공통 소오스 라인 및 상기 제어 게이트 일측에 형성된 드레인영역을 포함하는 비휘발성 메모리 장치.
- 제 1 항에 있어서,상기 제어 게이트의 상부 측면은 상기 제3 절연막의 측면과 접촉하여 자기정렬되는 비휘발성 메모리 장치.
- 소자분리 영역에 의해 한정된 활성 영역을 구비하는 반도체 기판;상기 활성 영역 상에 제1 절연막을 개재하여 형성된 적어도 한 쌍의 부유 게이트들;상기 부유 게이트들 사이의 공간을 채우는 제2 절연막;상기 부유 게이트들 및 제2 절연막의 상부를 덮는 제3 절연막;상기 부유 게이트들 각각의 외측면에 제4 절연막을 개재하여 형성된 제어 게이트들; 및상기 제2 절연막 아래의 상기 기판에 형성된 공통 소오스 라인 및 상기 제어 게이트들 각각의 외측의 활성 영역에 형성된 드레인영역들을 포함하는 비휘발성 메모리 장치.
- 제 3 항에 있어서,상기 제어 게이트들의 상부 측면은 상기 제3 절연막의 측면과 접촉하여 자기정렬되는 비휘발성 메모리 장치.
- 제1 방향으로 연장되고 상기 제1 방향과 교차하는 제2 방향으로 배열되며, 소자분리용 트렌치를 채우는 소자분리막으로 이루어지는 소자분리 영역들 및 이들에 의해 한정되는 활성 영역들을 구비하는 반도체 기판;상기 제2 방향으로 배열되고, 상기 활성 영역들 상에 형성된 메모리 셀들;상기 제1 방향으로 인접한 메모리 셀들 사이의 기판에 상기 트렌치의 프로파일을 따라 형성된 공통 소오스 라인; 및상기 메모리 셀들에 의해서 상기 공통 소오스 라인 반대측으로 이격되어 상기 제2 방향으로 배열되고, 상기 활성 영역들에 형성된 드레인영역들을 포함하는 비휘발성 메모리 장치.
- 제 5 항에 있어서,상기 공통 소오스 라인을 사이에 두고 서로 인접한 한 쌍의 메모리 셀들은 서로 대칭인 비휘발성 메모리 장치.
- 제 5 항에 있어서,상기 메모리 셀들 각각은,상기 활성 영역 상에 제1 절연막을 개재하여 형성된 부유 게이트;상기 드레인영역과 마주보는 상기 부유 게이트 측벽 상에 제2 절연막을 개재하여 형성된 제어 게이트를 포함하는 비휘발성 메모리 장치.
- 제 7 항에 있어서,상기 공통 소오스 라인을 사이에 두고 서로 인접한 메모리 셀들 사이에 위치하며, 상기 부유 게이트들 사이에 형성된 수직성분과 상기 부유 게이트들 및 상기 수직성분의 상부를 덮는 수평성분을 포함하는 "T"형 절연막을 더 포함하고,상기 제어 게이트의 상부는 상기 "T"형 절연막의 수평성분과 접촉하여 자기정렬되는 비휘발성 메모리 장치.
- 제 7 항에 있어서,상기 메모리 셀들의 제어 게이트들이 상기 제2 방향으로 연결되어 워드 라인을 구성하는 비휘발성 메모리 장치.
- 제 5 항에 있어서,상기 공통 소오스 라인은 상기 제1 방향으로 인접한 메모리 셀들 사이의 활성 영역들에 형성된 소오스 영역들 및 상기 소오스 영역들을 전기적으로 연결하는 접속 영역들을 포함하며,상기 접속 영역들은 상기 소오스 영역들보다 아래에 위치하는 비휘발성 메모리 장치.
- 반도체 기판의 소자분리 영역에 의해 한정된 활성 영역상에 제1 절연막 패턴 및 제1 도전막 패턴을 형성하고;상기 반도체 기판 상에 희생막을 형성하고;상기 희생막을 식각하여 제2 방향으로 연장되는 제1 개구부를 갖는 희생막 패턴을 형성하고;상기 제1 개구부 양측벽에 절연막 스페이서를 형성하고;식각 공정을 진행하여, 상기 절연막 스페이서 사이에 노출된 제1 도전막 패턴, 제1 절연막 패턴, 및 소자분리막을 제거하여 상기 기판을 노출시키는 제2 개구부를 형성하고;상기 제2 개구부 및 제1 개구부를 절연물질로 채워 각각 제2 절연막 및 제3 절연막을 형성하고;상기 희생막 패턴을 제거한 후 상기 제3 절연막 외측에 노출된 제1 도전막 패턴을 제거하여 상기 제3 절연막 아래에 자기정렬된 부유 게이트를 형성하고;상기 부유 게이트 측벽에 제4 절연막을 형성하고;상기 제4 절연막 및 제3 절연막의 측면들 상에 자기정렬된 제어 게이트를 형성하는 것을 포함하는 비휘발성 메모리 장치의 형성 방법.
- 제 11 항에 있어서,상기 제1 절연막 패턴 및 제1 도전막 패턴을 형성하는 것은,상기 반도체 기판 상에 제1 절연막 및 제1 도전막을 형성하고;상기 제1 도전막, 제1 절연막, 및 반도체 기판의 일부를 식각하여 제1 방향으로 연장되는 소자분리용 트렌치를 형성하고;상기 트렌치를 소자분리막으로 채워 활성 영역을 한정하는 소자분리 영역을 형성하는 것을 포함하여 이루어지는 비휘발성 메모리 장치의 형성 방법.
- 제 12 항에 있어서,상기 제2 개구부를 형성한 후에,상기 식각 공정에 의해 노출된 반도체 기판에 이온주입 공정을 진행하여 공통 소오스 라인을 형성하는 것을 더 포함하는 비휘발성 메모리 장치의 형성 방법.
- 제 13 항에 있어서,상기 공통 소오스 라인은 상기 트렌치의 프로파일을 따라서 형성되는 비휘발 성 메모리 장치의 형성 방법.
- 제 12 항에 있어서,상기 소자분리막은 그 상부면의 높이가 상기 제1 도전막 패턴 상부면의 높이와 같거나 더 크게 형성되는 비휘발성 메모리 장치의 형성 방법.
- 제 11 항에 있어서,상기 희생막 패턴을 형성할 때,상기 제1 개구부에 의해 노출되는 상기 제1 도전막 패턴의 상부가 제거되는 비휘발성 메모리 장치의 형성 방법.
- 제 11 항에 있어서,상기 식각 공정은 상기 제1 도전막 패턴이 식각되는 제1 단계와 상기 제1 절연막 패턴 및 소자분리막이 식각되는 제2 단계로 이루어지며,상기 제2 단계에서 상기 절연막 스페이서도 함께 식각되어 상기 제1 도전막 패턴 상에 그 일부가 잔존하는 비휘발성 메모리 장치의 형성 방법.
- 제 17 항에 있어서,상기 제3 절연막은 상기 잔존하는 절연막 스페이서를 포함하여 이루어지는 비휘발성 메모리 장치의 형성 방법.
- 제 11 항에 있어서,상기 희생막 패턴과 상기 제3 절연막은 서로 식각 선택성을 갖는 물질로 형성되는 비휘발성 메모리 장치의 형성 방법.
- 제 11 항에 있어서,상기 제2 절연막은 상기 활성 영역과 상기 소자분리 영역에서 그 두께가 다르게 형성되는 비휘발성 메모리 장치의 형성 방법.
- 제 11 항에 있어서,상기 제어 게이트를 형성하는 것은,상기 반도체 기판 상에 제2 도전막 및 반사 방지막을 형성하고,평탄화 공정을 진행하여, 상기 제2 도전막의 일부와 상기 제3 절연막을 노출시키는 반사 방지막 패턴을 형성하고,열산화 공정을 진행하여, 상기 노출된 제2 도전막 상에 산화막 패턴을 형성하고,상기 반사 방지막 패턴을 제거한 후 상기 산화막 패턴을 식각 마스크로 사용하여 상기 제2 도전막을 식각하는 것을 포함하는 비휘발성 메모리 장치의 형성 방법.
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020073783A (ko) * | 2001-03-16 | 2002-09-28 | 삼성전자 주식회사 | 노어형 플래시 메모리 소자의 제조방법 |
| KR20050018019A (ko) * | 2003-08-12 | 2005-02-23 | 동부아남반도체 주식회사 | 플래쉬 메모리 및 그 제조 방법 |
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| KR100539247B1 (ko) * | 2004-02-04 | 2005-12-27 | 삼성전자주식회사 | 스플릿 게이트형 비휘발성 반도체 메모리 소자 및 그제조방법 |
| KR100665799B1 (ko) * | 2005-07-21 | 2007-01-09 | 동부일렉트로닉스 주식회사 | 플래시 기억 장치 및 그 제조방법 |
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Patent Citations (2)
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| KR20050018019A (ko) * | 2003-08-12 | 2005-02-23 | 동부아남반도체 주식회사 | 플래쉬 메모리 및 그 제조 방법 |
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| 10-2005-18019 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101430834B1 (ko) | 2012-08-03 | 2014-08-18 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 임베디드 메모리 디바이스를 형성하는 방법 |
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