KR101430834B1 - 임베디드 메모리 디바이스를 형성하는 방법 - Google Patents

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Abstract

본 개시는 메모리 디바이스를 형성하는 방법에 대해 기재한다. 방법은 웨이퍼 기판을 수용하고, 웨이퍼 기판 상에 폴리 스택 패턴을 형성하고, 웨이퍼 기판에 소스 및 드레인을 형성하도록 이온 주입 공정을 수행하고, 정의된 폴리 스택 패턴에 메모리 게이트 및 제어 게이트를 형성하고, 제어 폴리 스택 패턴에 제어 게이트를 형성하는 것을 포함한다. 메모리 게이트를 형성하는 것은 산화물 층에 메모리 게이트를 매립하도록 메모리 게이트 리세스를 수행하는 것을 더 포함한다.

Description

임베디드 메모리 디바이스를 형성하는 방법{A METHOD OF FORMING AN EMBEDDED MEMORY DEVICE}
본 발명은 반도체 분야에 관한 것이다.
통상의 플래시 메모리 디바이스는 블록으로 배열된 다수의 메모리 셀을 갖는 메모리 어레이를 포함한다. 각각의 메모리 셀은 제어 게이트 및 플로팅 게이트를 갖는 전계 효과 트랜지스터를 포함한다. 플로팅 게이트는 전하를 보유하고, 산화물에 의해 기판 내의 소스 및 드레인 영역으로부터 분리된다. 각각의 메모리 셀은 플로팅 게이트로 주입된 전자에 의해 전기적으로 대전될 수 있다. 소거(erase) 동작에 의해 전하는 플로팅 게이트로부터 제거될 수 있다. 따라서 플래시 메모리 셀 내의 데이터는 플로팅 게이트에서의 전하의 유무에 의해 결정된다.
메모리 디바이스에 있어서 패키징 밀도 및 비용을 위해 디바이스 크기를 스케일링 다운하는 추세이다. 종래의 플래시 메모리 구조에서는 상충 요인으로 인해 워드 라인 길이를 축소하는 것이 난제이다. 예를 들어, 통상의 스플릿 게이트 플래시 메모리 디바이스의 경우, 디바이스의 메모리 게이트는 디바이스의 제어 게이트에 따라 좌우된다. 제어 게이트를 스케일링 다운하면, 메모리 게이트 두께가 너무 얇아지게 될 수 있다. 관련된 이온 주입은 얇은 메모리 게이트에 침투할 수 있으며, 메모리 게이트가 오래 작동하지 못하게 할 수 있다.
따라서, 상기 문제에 대처하기 위한 방법 및 디바이스가 필요한 것이다.
본 개시는 메모리 디바이스를 형성하는 방법에 대해 기재한다. 방법은 웨이퍼 기판을 수용하고, 웨이퍼 기판 상에 폴리 스택 패턴을 형성하고, 웨이퍼 기판에 소스 및 드레인을 형성하도록 이온 주입 공정을 수행하고, 정의된 폴리 스택 패턴에 메모리 게이트 및 제어 게이트를 형성하고, 제어 폴리 스택 패턴에 제어 게이트를 형성하는 것을 포함한다. 메모리 게이트를 형성하는 것은 산화물 층에 메모리 게이트를 매립하도록 메모리 게이트 리세스를 수행하는 것을 더 포함한다.
본 발명에 따라 임베디드 메모리 디바이스를 형성하는 방법을 제공할 수 있다.
본 개시는 첨부 도면과 함께 볼 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 축척대로 도시된 것은 아니며 단지 설명을 위한 목적으로 사용되는 것임을 강조한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의적으로 증가되거나 감소되어질 수 있다.
도 1은 본 개시의 하나 이상의 실시예에 따라 메모리 디바이스를 제조하는 방법의 흐름도이다.
도 2 내지 도 7은 본 개시의 하나 이상의 실시예에 따라 메모리 디바이스를 형성하는 것의 단면도들이다.
도 8은 본 개시의 하나 이상의 실시예에 따른 메모리 디바이스의 단면도이다.
도 9는 본 개시의 하나 이상의 실시예를 구현하기 위한 메모리 디바이스를 제조하는 방법의 흐름도이다 .
도 10 내지 도 21은 본 개시의 하나 이상의 실시예를 구현하기 위한 메모리 디바이스를 형성하는 것의 단면도들이다 .
도 22는 본 개시의 하나 이상의 실시예를 구현하기 위한 메모리 디바이스를 제조하는 방법의 흐름도이다.
도 23 내지 도 34는 본 개시의 하나 이상의 실시예를 구현하기 위한 메모리 디바이스를 형성하는 것의 단면도들이다.
다음의 개시는 본 개시의 다양한 실시예를 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 특정 예의 컴포넌트 및 구성이 본 개시를 단순하게 하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 설명에서, 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은 제1 및 제2 특징부가 직접 접촉하는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
이제 도 1을 참조하면, 본 개시의 하나 이상의 실시예에 따라 플래시 메모리 구조(200)를 형성하는 방법(100)의 흐름도가 제시되어 있다. 도 2 내지 도 7은 일부 실시예에 따라 방법(100)에 의해 플래시 메모리 구조(200)를 형성하는 것의 단면도들이다. 일부 실시예에서, 플래시 메모리 구조는 메모리 구조로도 지칭된다. 방법(100)은 도 2에 도시된 바와 같이 제어 게이트를 형성함으로써 단계 102에서 시작한다. 단계 102는 도 2에 도시된 바와 같이, 기판(202)을 수용하고, 기판(202) 위에 터널링 층(204)을 증착하고, 터널링 층(204) 위에 폴리실리콘 층(206)을 증착하고, 기판(202) 위에 제어 게이트를 형성하는 것을 포함한다. 단계 102는 또한 패터닝된 폴리실리콘 스택을 형성하도록 포토레지스트 패턴을 형성하기 위한 리소그래피 공정, 에칭 공정, 및 세척 공정을 포함한다.
방법(100)은 도 3에 도시된 바와 같이 제어 게이트(206) 위에 산화물-질화물-산화물 층을 증착함으로써 단계 104로 진행한다. 단계 104는 제어 게이트(206) 및 기판(202) 위에 실리콘 산화물 층(208)을 증착하고, 실리콘 산화물 층(208) 위에 실리콘 질화물 층(210)을 증착하고, 실리콘 질화물 층(210) 위에 실리콘 산화물 층(212)을 증착하는 것을 포함한다. 일부 실시예에서, 단계 104는 또한 ONO(oxide-nitride-oxide) 층을 증착한다고도 지칭된다.
방법(100)은 도 4에 도시된 바와 같이 메모리 게이트를 형성함으로써 단계 106으로 진행한다. 단계 106은 실리콘 산화물 층(212) 위에 메모리 게이트 층(214)을 증착하는 것을 포함한다. 단계 106은 또한 도 4에 도시된 바와 같이 메모리 게이트(214)를 형성하도록 리소그래피 공정, 에칭 공정, 및 세척 공정을 적용하는 것을 포함한다. 일부 실시예에서, 메모리 게이트 층(214)은 또한 메모리 게이트(214)로도 지칭된다. 방법(100)은 메모리 게이트(214)를 더 에칭함으로써 단계 108로 진행한다. 단계 108은 도 5에 도시된 바와 같이, 에칭 공정에 의해 제어 게이트(206)의 상면 상의 메모리 게이트 층(214), 실리콘 산화물 층(212), 실리콘 질화물 층(210) 및 실리콘 산화물(208)의 일부를 제거하는 것을 포함한다. 따라서, 제어 게이트(206)가 대기에 노출된다. 방법(100)은 제어 게이트(206)의 일측으로부터 메모리 게이트(214)를 제거하도록 단계 110으로 진행한다. 하나의 실시예에서, 드레인 측에 있는 메모리 게이트가 도 6에 도시된 바와 같이 형성되도록 제거된다.
방법(100)은 도 7에 도시된 바와 같이 소스(216) 및 드레인(218)을 형성하도록 이온 주입 공정을 수행함으로써 단계 112로 진행한다. 단계는 이온 주입 영역을 정의하기 위한 포토 리소그래피 공정을 포함할 수 있다. 방법(100)은 플래시 메모리 구조(200)를 형성하도록 단계 114로 진행한다. 방법(100) 전에, 방법(100) 동안, 그리고 방법(100) 후에 추가의 단계들이 제공될 수 있고, 방법(100)의 추가의 실시예에 대하여, 기재된 단계의 일부가 대체되거나 없어지거나 또는 뒤바뀔 수 있다.
도 7에 도시된 바와 같이, 플래시 메모리 구조(200)는 기판(202), 소스(216), 드레인(218), 터널링 층(204), 제어 게이트(206), 산화물 층(208), 질화물 층(210), 산화물 층(212), 및 메모리 게이트(214)를 포함한다. 그러나, 디바이스의 다른 구성 및 포함이나 생략이 가능할 수 있다. 본 실시예에서, 기판(102)은 웨이퍼 및/또는 복수의 전도성 및 비전도성 박막을 포함한다. 기판(102)은 다양한 트렌치를 형성할 에칭 및 그 다음 트렌치를 유전체 재료로 채우도록 증착하는 것을 포함한 공정과 같은 공정에 의해 형성된 쉘로우 트렌치 아이솔레이션(STI; shallow trench isolation)과 같은 다양한 격리 특징부를 포함한다.
하나의 예에서, 터널링 층(204)이 실리콘 산화물을 포함하는 경우, 제어 게이트(206)는 폴리실리콘을 포함하고, 메모리 게이트(214)는 폴리실리콘을 포함하며, 플래시 메모리 구조(200)는 스플릿 게이트 SONOS(silicon-oxide-nitride-oxide-silicon) 플래시 메모리 디바이스로도 지칭된다. 플래시 메모리 구조(200)는 부가의 크기 스케일링 다운에 대해 제한을 가질 수 있다. 도 8에 도시된 바와 같이, 메모리 게이트(214)의 형상은 제어 게이트(206)의 높이에 의해 영향 받는다. 크기 스케일링 다운에 의해 초래되는 더 얇은 제어 게이트(204)는 삼각형 형상의 메모리 게이트(214)가 될 수 있다. 이온 주입에 사용된 이온은 메모리 디바이스의 소스 및 드레인을 형성할 때 삼각형 형상의 메모리 게이트(120)에 침투할 수 있다. 메모리 게이트는 부가의 크기 스케일링 다운에 대해 더 이상 작동하지 않는다.
이제 도 9를 참조하면, 본 개시의 하나 이상의 실시예를 구현하기 위해 플래시 메모리 구조(400) 및 플래시 메모리 구조(450)를 제조하는 방법(300)의 흐름도가 예시된다. 도 10 내지 도 18은 방법(300)을 사용하여 플래시 메모리 구조(400)를 형성하는 것의 단면도들이다. 도 19 내지 도 21은 방법(300)을 사용하여 플래시 메모리 구조(450)를 형성하는 것의 단면도들이다. 일부 실시예에서, 플래시 메모리 구조는 또한 플래시 메모리 디바이스 또는 플래시 메모리 셀로도 지칭된다. 방법(300)에 의해 제조된 플래시 메모리 디바이스(400) 및 플래시 디바이스(450)는 본 개시의 두 가지 상이한 실시예이다. 상이한 실시예는 상이한 이점을 가질 수 있으며, 임의의 실시예의 특정 이점이 반드시 요구되는 것은 아니다.
본 실시예에서, 방법(300)은 기판(402)을 수용함으로써 단계 302에서 시작한다. 방법(300)은 도 10에 도시된 바와 같이 스택 폴리 패턴을 형성함으로써 단계 304로 진행한다. 단계 304는 기판(402) 위에 계면 층(404)을 증착하고, 계면 층(404) 위에 하이 k 유전체 층(406)을 증착하고, 하이 k 유전체 층(406) 위에 금속 질화물 층(408)을 증착하고, 금속 질화물 층(408) 위에 폴리실리콘 층(410)을 증착하고, 폴리실리콘 층(410) 위에 하드 마스크 층(412)을 증착하는 것을 포함한다. 단계 304는 또한 리소그래피 공정을 사용하는 것을 포함할 수 있다. 리소그래피 공정은 기판 상에 포토 레지스트를 증착하고, 노광 툴에 의해 포토 레지스트를 노광시키고, 포토 레지스트 패턴을 형성하도록 노광된 포토 레지스트를 현상하는 것을 포함할 수 있다. 단계 304는 도 10에 도시된 바와 같이 스택 폴리 패턴을 형성하도록 포토 레지스트 패턴을 에칭하는 것을 더 포함한다. 단계 304는 또한 에칭 공정 후에 포토 레지스트를 박리시키고 표면을 세척하는 세척 공정을 포함할 수 있다.
일부 실시예에서, 기판(402)은 웨이퍼 및/또는 복수의 전도성 및 비전도성 박막을 포함한다. 웨이퍼는 실리콘을 포함하는 반도체 기판이다(다르게 말하자면, 실리콘 웨이퍼). 대안으로서 또는 추가적으로, 웨이퍼는 게르마늄과 같은 다른 원소 반도체; 실리콘 카바이드, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함한 합금 반도체를 포함한다. 또 다른 대안에서, 웨이퍼는 SOI(semiconductor on insulator)이다. 복수의 전도성 및 비전도성 박막은 절연체 또는 전도성 재료를 포함할 수 있다. 예를 들어, 전도성 재료는 알루미늄(Al), 구리(Cu), 텅스텐(W), 니켈(Ni), 티타늄(Ti), 금(Au), 및 플래티늄(Pt)과 같은 금속, 및 이들 금속의 합금을 포함한다. 절연체 재료는 실리콘 산화물 및 실리콘 질화물을 포함할 수 있다. 기판(102)은 이온 주입 또는 확산에 의해 형성된 n 타입 웰 및/또는 p 타입 웰과 같은 다양한 도핑 특징부를 더 포함한다. 기판(102)은 또한 다양한 트렌치를 형성하는 에칭 및 그 다음 트렌치를 유전체 재료로 채우도록 증착하는 것을 포함한 공정과 같은 공정에 의해 형성된 STI와 같은 다양한 격리 특징부를 포함한다.
일부 실시예에서, 계면 층(404)은 터널링 산화물 층으로서 사용된다. 계면 층(404)은 열 산화 공정 또는 화학적 기상 증착(CVD; chemical vapor deposition) 공정에 의해 형성된 실리콘 산화물(SiO)을 포함한다. 하이 k 유전체 층(406)은 금속 산화물(MOx), 금속 실리콘 산화물(MSixOy), 금속 산화물 질화물(MOxNy), 또는 실리콘 산화물 질화물(SiOxNy)을 포함할 수 있다. 금속 질화물과 같은 금속 질화물 층(408)은 하이 k 유전체 층(406)과 폴리실리콘 층(410) 사이의 접착력을 증가시키는데 사용된다. 다른 재료가 금속 질화물을 대체하는 것이 가능할 수 있다. 하드 마스크 층(412)은 실리콘 질화물, 실리콘 산화물, 또는 이들의 조합을 포함할 수 있다.
단계 304 후에, 방법(300)은 이온 주입 공정에 의해 저농도 도핑 드레인(LDD; light doped drain)을 형성함으로써 단계 306으로 진행한다. 단계 306은 도 11에 도시된 바와 같이 소스(414) 및 드레인(416)을 형성하도록 이온 주입 공정을 수행하는 것을 더 포함한다. 방법(300)은 도 12에 도시된 바와 같이 소스(414) 및 드레인(416) 위에 메인 측벽(MSW; main sidewall) 스페이서(420)를 형성함으로써 단계 308로 진행한다. 단계 308은 또한 층간 유전체 증착(ILD0)을 형성하는 것을 포함한다. MSW 스페이서 및 ILD0은 산화물 및 질화물 막의 조합이다. 단계 308은 에칭 공정, 화학 기계적 연마(CMP; chemical mechanical polishing) 공정, 또는 이들의 조합을 사용하여 하드 마스크 층(412)을 제거하는 것을 더 포함한다. 방법(300)은 도 13에 도시된 바와 같이 메모리 게이트 영역(430) 및 제어 게이트 영역(432)을 형성함으로써 단계 310으로 진행한다. 단계 310은 메모리 게이트 영역(430)을 정의하도록 리소그래피 공정을 적용하는 것을 포함한다. 단계 310은 또한 메모리 게이트 영역(430) 내의 폴리실리콘 층(410), 금속 질화물 층(408), 및 하이 k 유전체 층(406)을 제거하도록 에칭 공정을 사용하는 것을 포함한다. 에칭 공정은 계면 층(404)에서 정지한다.
방법(300)은 도 14에 도시된 바와 같이 계면 층(404) 위에 실리콘 질화물 층(434)을 증착하고 메모리 게이트 영역(430)의 실리콘 질화물 층(434) 위에 실리콘 산화물 층(436)을 증착함으로써 단계 312로 계속 진행한다. SiN 및 SiO2 이외에도, 실리콘 나노결정(Si-ncs) 및 Hi-K 재료(예를 들어, Al2O3)가 434 및 436에 각각 사용될 수 있다. 일부 실시예에서, 도 14에 도시된 바와 같이, 계면 층(404), 실리콘 질화물 층(434) 및 실리콘 산화물(436)은 메모리 게이트 영역(430)에서 ONO(oxide-nitride-oxide) 바닥을 형성한다. 실리콘 질화물 층(434) 및 실리콘 산화물(436)은 메모리 게이트 영역(430)과 제어 게이트 영역(432)을 격리하도록 NO(nitride-oxide) 게이트 측벽(438)을 형성한다. 방법(300)은 도 15에 도시된 바와 같이 메모리 게이트 영역(432)을 채움으로써 단계 314로 진행한다. 단계 314는 메모리 게이트 영역 안으로 메모리 게이트(440)를 증착하는 것을 포함한다. 메모리 게이트(440)는 폴리실리콘, 금속, 또는 금속 합금을 포함한다.
도 9에 도시된 바와 같이, 단계 314 후에, 방법(300)은 2개의 상이한 루트로 진행할 수 있다. 하나의 실시예에서, 방법(300)은 도 16에 도시된 바와 같이 메모리 게이트(440)를 형성함으로써 단계 316으로 진행할 수 있다. 단계 316은 에칭 공정, CMP 공정, 또는 이들의 조합을 사용하여 도 15에 도시된 메모리 게이트 영역(430) 밖의 메모리 게이트 층(440), 산화물 층(438), 및 질화물 층(436)을 제거하는 것을 포함한다. 방법(300)은 도 17에 도시된 바와 같이 제어 게이트(444)를 형성하도록 단계 318로 진행한다. 단계 318은 리소그래피 공정을 사용하여 제어 게이트 영역을 정의하고 에칭 공정을 사용하여 폴리실리콘 층(410)을 제거하며 제어 게이트 영역(432)을 금속 또는 금속 합금 증착으로 채우는 것을 포함한다. 단계 320은 또한 CMP 공정을 포함할 수 있다. 방법(300)은 BOEL(back end of line) 공정에 의해 도 18에 도시된 바와 같이 메모리 게이트(440)에 접속하는 금속 라인(448) 및 제어 게이트(444)에 접속하는 금속 라인(450)을 형성함으로써 단계 320으로 진행한다. 단계 320은 구조의 상면 위에 보호 층(446)을 증착하는 것을 포함할 수 있다. 보호 층(446)은 SiN, SiO, 또는 이들의 화합물을 포함할 수 있다. 단계 320은 금속 라인(448) 및 금속 라인(450)의 위치 및 임계 치수(CD; critical dimension)를 정의하도록 리소그래피 및 에칭 공정을 사용하는 것을 더 포함한다. 단계 320은 또한 금속 라인(448) 및 금속 라인(450)을 형성하도록 금속 증착 및 CMP 공정을 더 포함한다. 메모리 구조(400)를 제조하는 실시예에서, 방법(300) 전에, 방법(300) 동안, 그리고 방법(300) 후에 추가의 단계가 제공될 수 있고, 방법(300)의 추가의 실시예에 대하여, 기재된 단계 중의 일부가 대체되거나 없어지거나 뒤바뀔 수 있다.
도 9에 도시된 바와 같이, 다른 실시예에서, 단계 314 후에, 방법(300)은 플래시 메모리 구조(450)를 제조하기 위한 다른 루트로 진행할 수 있다. 방법(300)은 도 19에 도시된 바와 같이 매립(buried) 메모리 게이트(442)를 형성함으로써 단계 322로 진행할 수 있다. 단계 322는 에칭 공정, CMP 공정, 또는 이들의 조합을 사용하여 도 15에 도시된 바와 같이 메모리 게이트 영역(430) 밖의 게이트 층(440), 및 산화물 층(438)을 제거하는 것을 포함한다. 단계 322는 또한 도 19에 도시된 바와 같이 메모리 게이트 영역(430) 내의 메모리 게이트(440)를 리세스(recess)하고 상면에 산화물을 증착하며 산화물 층(436)을 둘러싸는 매립 메모리 게이트(442)를 형성하는 것을 포함한다. 방법(300)은 도 20에 도시된 바와 같이 제어 게이트(444)를 형성하도록 단계 324로 진행한다. 단계 324는 리소그래피 공정을 사용하여 제어 게이트 영역(432)을 정의하고, 에칭 공정을 사용하여 폴리실리콘 층(410)을 제거하며, 제어 게이트 영역(432)을 금속 또는 금속 합금으로 채우는 것을 포함한다. 단계 322는 또한 CMP 공정을 사용하는 것을 포함한다. 방법(300)은 BOEL 공정에 의해 도 21에 도시된 바와 같이 매립 메모리 게이트(442)에 접속하는 금속 라인(448) 및 제어 게이트(444)에 접속하는 금속 라인(450)을 형성함으로써 단계 324로 진행한다. 단계 326은 구조의 상면 위에 보호 층(446)을 증착하는 것을 포함할 수 있다. 보호 층(446)은 SiN, SiO, 또는 이들의 화합물을 포함할 수 있다. 단계 326은 금속 라인(448) 및 금속 라인(450)의 위치 및 임계 치수(CD)를 정의하도록 리소그래피 및 에칭 공정을 사용하는 것을 더 포함한다. 단계 322는 또한 금속 라인(448) 및 금속 라인(450)을 형성하도록 금속 증착 및 CMP 공정을 더 포함한다. 메모리 구조(450)를 제조하는 실시예에서, 방법(300) 전에, 방법(300) 동안, 그리고 방법(300) 후에 추가의 단계가 제공될 수 있고, 방법(300)의 추가의 실시예에 대하여, 기재된 단계 중의 일부가 대체되거나 없어지거나 뒤바뀔 수 있다.
이제 도 22를 참조하면, 본 개시의 하나 이상의 실시예를 구현하기 위해 플래시 메모리 구조(500) 및 플래시 구조(550)를 제조하는 방법(350)의 흐름도가 예시된다. 도 23 내지 도 31은 방법(350)을 사용하여 플래시 메모리 디바이스(500)를 형성하는 것의 단면도들이다. 도 32 내지 도 34는 방법(350)을 사용하여 플래시 메모리 디바이스(550)를 형성하는 것의 단면도들이다. 일부 실시예에서, 메모리 구조는 메모리 디바이스 또는 메모리 셀로도 지칭된다. 방법(350)은 앞서 설명한 방법(300)을 사용하여 플래시 메모리 구조(400) 및 플래시 메모리 구조(450)를 형성하는 것의 대안의 실시예이다. 상이한 실시예는 상이한 이점을 가질 수 있고, 임의의 실시예의 특정 이점이 반드시 요구되는 것은 아니다.
방법(350)은 기판(502)을 수용함으로써 단계 352에서 시작한다. 기판(502)은 방법(300)의 단계 302에서 설명한 바와 유사하거나 동일한 기판(402)일 수 있다. 디바이스(400) 또는 디바이스(450)의 기판(402)으로서 사용된 모든 재료는 형성될 디바이스(500) 또는 디바이스(550)의 기판(502)으로서 사용될 수 있다. 방법(350)은 도 23에 도시된 바와 같이 스택 폴리 패턴을 형성함으로써 단계 354로 진행한다. 단계 354는 기판(502) 위에 계면 층(504)을 증착하고, 계면 층(504) 위에 폴리실리콘 층(510)을 증착하고, 폴리실리콘 층(410) 위에 하드 마스크 층(512)을 증착하는 것을 포함한다. 단계 354는 스택 폴리 패턴의 CD 크기를 정의하도록 리소그래피 공정을 사용함으로써 포토 레지스트 패턴을 형성하는 것을 포함할 수 있다. 단계 354는 도 23에 도시된 바와 같이 스택 폴리 패턴을 형성하도록 포토 레지스트 패턴을 에칭하는 것을 더 포함한다. 단계 354는 또한 에칭 후에 포토 레지스트를 박리시키고 표면을 세척하는 세척 공정을 포함할 수 있다.
방법(350)은 저농도 도핑 드레인(LDD)을 형성함으로써 단계 356으로 계속 진행한다 . 단계 356은 도 24에 도시된 바와 같이 소스(514) 및 드레인(516)을 형성하도록 이온 주입을 수행하는 것을 더 포함한다. 방법(350)은 도 25에 도시된 바와 같이 소스(514) 및 드레인(516) 위에 메인 측벽 스페이서(MSW)(520)를 형성함으로써 단계 358로 진행한다. 단계 358은 또한 층간 유전체 증착(ILD0)을 포함한다. MSW 스페이서 및 ILD0은 산화물 및 질화물 막의 조합이다. 단계 358은 에칭 공정, CMP 공정, 또는 이들의 조합을 사용하여 하드 마스크 층(512)을 제거하는 것을 더 포함한다. 방법(350)은 도 26에 도시된 바와 같이 메모리 게이트 영역(430) 및 제어 게이트 영역(432)을 형성함으로써 단계 360으로 진행한다. 단계 360은 메모리 게이트 영역(430)을 정의하도록 리소그래피 공정을 적용하는 것을 포함한다. 단계 360은 또한 메모리 게이트 영역(530) 내의 폴리실리콘 층(510)을 제거하도록 에칭 공정을 사용하는 것을 포함한다. 에칭 공정은 계면 층(504)에서 정지한다.
방법(350)은 도 27에 도시된 바와 같이 구조의 상면 위에 실리콘 질화물 층(534)을 증착하고 실리콘 질화물 층(534) 위에 실리콘 산화물 층(536)을 증착함으로써 단계 362로 계속 진행한다. SiN 및 SiO2에 더하여, 실리콘 나노결정(Si-ncs) 및 Hi-K 재료(예를 들어, Al2O3)가 각각 434 및 436에 사용될 수 있다. 일부 실시예에서, 도 27에 도시된 바와 같이, 계면 층(504), 실리콘 질화물 층(534) 및 실리콘 산화물(536)은 메모리 게이트 영역(530)에서 ONO(oxide-nitride-oxide) 바닥을 형성한다. 실리콘 질화물 층(534) 및 실리콘 산화물(536)은 메모리 게이트 영역(530)과 제어 게이트 영역(532)을 격리하도록 NO(nitride-oxide) 게이트 측벽(538)을 형성한다. 방법(350)은 도 28에 도시된 바와 같이 메모리 게이트 영역(532)을 채움으로써 단계 364로 진행한다. 단계 364는 메모리 게이트 영역으로 메모리 게이트 재료를 증착하는 것을 포함한다. 메모리 게이트(540)는 폴리실리콘, 금속, 또는 금속 합금을 포함한다.
도 22에 도시된 바와 같이, 단계 364 후에, 방법(350)은 메모리 디바이스(500) 및 메모리 디바이스(550)를 각각 제조하는 2개의 상이한 루트로 진행할 수 있다. 하나의 실시예에서, 방법(350)은 도 29에 도시된 바와 같이 메모리 게이트(540)를 형성함으로써 단계 366으로 진행할 수 있다. 단계 366은 에칭 공정, CMP 공정, 또는 이들의 조합을 사용하여 도 28에 도시된 메모리 게이트 영역(530) 밖의 메모리 게이트 층(540), 산화물 층(538), 및 질화물 층(536)을 제거하는 것을 포함한다. 방법(350)은 도 30에 도시된 바와 같이 제어 게이트(544)를 형성함으로써 단계 368로 진행한다. 단계 368은 리소그래피 공정을 사용하여 제어 게이트 영역(532)을 정의하고, 에칭 공정을 사용하여 폴리실리콘 층(510)을 제거하는 것을 포함한다. 방법(350)은 계면 층(404) 위에 하이 k 유전체 층(406)을 증착하고, 하이 k 유전체 층(506) 위에 금속 질화물 층(508)을 증착하고, 금속 질화물 층(508) 위에 금속 또는 금속 합금으로 제어 게이트 영역(532)을 채우는 것을 더 포함한다. 단계 368은 CMP 공정을 포함할 수 있다. 방법(350)은 BOEL 공정에 의해 도 31에 도시된 바와 같이 메모리 게이트(440)에 접속하는 금속 라인(548) 및 제어 게이트(444)에 접속하는 금속 라인(550)을 형성함으로써 단계 370으로 진행한다. 단계 370은 구조의 상면 위에 보호 층(546)을 증착하는 것을 포함할 수 있다. 보호 층(446)은 SiN, SiO, 또는 이들의 화합물을 포함할 수 있다. 단계 370은 금속 라인(548) 및 금속 라인(550)의 위치 및 임계 치수(CD)를 정의하도록 리소그래피 공정 및 에칭 공정을 사용하는 것을 더 포함한다. 단계 370은 또한 금속 라인(548) 및 금속 라인(550)을 형성하도록 금속 증착 및 CMP 공정을 포함한다. 메모리 구조(500)를 제조하는 실시예에서, 방법(350) 전에, 방법(350) 동안 그리고 방법(350) 후에 추가의 단계가 제공될 수 있고, 방법(350)의 추가적인 실시예에 대하여, 기재된 단계의 일부가 대체되거나 없어지거나 뒤바뀔 수 있다.
도 22에 도시된 바와 같이, 다른 실시예에서, 단계 364 후에, 방법(350)은 플래시 메모리 구조(550)를 제조하는 다른 루트로 진행할 수 있다. 방법(350)은 도 32에 도시된 바와 같이 매립 메모리 게이트(542)를 형성함으로써 단계 372로 진행할 수 있다. 단계 372는 에칭 공정, CMP 공정, 또는 이들의 조합을 사용하여 도 28에 도시된 바와 같이 메모리 게이트 영역(530) 밖의 게이트 층(540) 및 산화물 층(538)을 제거하는 것을 포함한다. 단계 372는 또한 도 32에 도시된 바와 같이 메모리 영역(530) 내의 메모리 게이트(540)를 리세스하고 상면에 산화물을 증착하며 산화물 층(536)에 의해 둘러싸이는 매립 메모리 게이트(542)를 형성하는 것을 포함한다. 방법(350)은 도 33에 도시된 바와 같이 제어 게이트(544)를 형성함으로써 단계 374로 진행한다. 단계 374는 리소그래피 공정을 사용하여 제어 게이트 영역(532)을 정의하고, 에칭 공정을 사용하여 폴리실리콘 층(510)을 제거하고, 금속 또는 금속 합금으로 제어 게이트 영역(532)을 채우는 것을 포함한다. 단계 372는 또한 CMP 공정을 사용하는 것을 포함할 수 있다. 방법(300)은 BOEL 공정에 의해 도 34에 도시된 바와 같이 매립 메모리 게이트(542)에 접속하는 금속 라인(548) 및 제어 게이트(444)에 접속하는 금속 라인(550)을 형성함으로써 단계 376으로 진행한다. 단계 376은 구조의 상면 위에 보호 층(446)을 증착하는 것을 포함할 수 있다. 보호 층(546)은 SiN, SiO, 또는 이들의 화합물을 포함할 수 있다. 단계 376은 금속 라인(548) 및 금속 라인(550)의 위치 및 CD를 정의하도록 리소그래피 및 에칭 공정을 사용하는 것을 더 포함한다. 단계 376은 또한 금속 라인(548) 및 금속 라인(550)을 형성하도록 금속 증착 공정 및 CMP 공정을 포함한다. 메모리 구조(550)를 제조하는 실시예에서, 방법(350) 전에, 방법(350) 동안 그리고 방법(350) 후에 추가의 단계가 제공될 수 있고, 방법(350)의 추가의 실시예에 대하여, 기재된 단계의 일부가 대체되거나 없어지거나 또는 뒤바뀔 수 있다.
전술한 설명에서, 메모리 구조(400), 메모리 구조(450), 메모리 구조(500), 또는 메모리 구조(550)를 제조함으로써, 계면 층, 유전체 층 및 금속 층과 같은 다양한 층은 증발 및 DC 마그네트론 스퍼터링과 같은 물리적 기상 증착(PVD; physical vapor deposition) 공정, 무전해 도금 또는 전해 도금과 같은 도금 공정, APCVD(atmospheric pressure CVD), LPCVD(low pressure CVD), PECVD(plasma enhanced CVD), 또는 HDP CVD(high density plasma CVD)와 같은 화학적 기상 증착(CVD) 공정, 이온 빔 증착, 스핀온 코팅, MOD(metal-organic decomposition), ALD(atomic layer deposition) 공정 및/또는 기타 적합한 방법에 의해 증착될 수 있다. 리소그래피 공정은 기판 상에 레지스트 막을 증착하고, 광 리소그래피 툴 또는 전자 빔 기록기에 의해 기판 상에 증착된 레지스트 막을 노광시키고, 이온 주입 공정 또는 에칭 공정을 위한 레지스트 패턴을 형성하도록 노광된 레지스트 막을 현상하는 것을 포함할 수 있다. 리소그래피 공정은 소프트 베이크(SB; soft bake), 포스트 노광 베이크(PEB; post exposure bake), 또는 포스트 현상 베이크(PDB; pose develop bake) 공정을 포함할 수 있다. 에칭 공정은 건식(플라즈마) 에칭, 습식 에칭, 및/또는 기타 에칭 방법을 포함할 수 있다. 예를 들어, 건식 에칭 공정은 산소 함유 가스, 불소 함유 가스(예를 들어, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소 함유 가스(예를 들어, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬 함유 가스(예를 들어, HBr 및/또는 CHBR3), 요오드 함유 가스, 기타 적합한 가스 및/또는 플라즈마, 및/또는 이들의 조합을 구현할 수 있다.
따라서, 본 개시는 메모리 디바이스를 형성하는 방법을 기재한다. 일부 실시예에서, 방법은 웨이퍼 기판을 수용하고, 웨이퍼 기판 상에 폴리 스택 패턴을 형성하고, 웨이퍼 기판에 소스 및 드레인을 형성하도록 이온 주입 공정을 수행하고, 폴리 스택 패턴에 메모리 게이트를 형성하고, 폴리 스택 패턴에 제어 게이트를 형성하는 것을 포함한다. 폴리 스택 패턴은 웨이퍼 기판 위에 증착된 계면 층, 계면 층 위에 증착된 하이 k 유전체 층, 하이 k 유전체 층 위에 증착된 금속 질화물 층, 금속 질화물 층 위에 증착된 폴리실리콘 층, 및 폴리실리콘 층 위에 증착된 하드 마스크 층을 포함한다. 방법은 소스 및 드레인을 형성한 후에 하드 마스크 층을 제거하는 것을 더 포함한다. 메모리 게이트를 형성하는 것은, 메모리 게이트 영역에서 폴리실리콘 층, 금속 질화물 층, 및 하이 k 유전체 층을 제거함으로써 폴리 스택 패턴에 메모리 게이트 영역을 형성하는 것을 포함한다. 메모리 게이트를 형성하는 것은 계면 층 위에 질화물 층을 증착하고, 질화물 층 위에 산화물 층을 증착하고, 산화물 층 위에 메모리 게이트 층을 증착하는 것을 더 포함한다. 메모리 게이트를 형성하는 것은 메모리 게이트 영역에 메모리 게이트가 형성되도록 메모리 게이트 영역 밖의 메모리 게이트 층, 산화물 층, 및 질화물 층을 제거하도록 화학 기계적 연마(CMP) 공정을 수행하는 것을 더 포함한다 . 메모리 게이트를 형성하는 것은 메모리 게이트 영역에서 산화물 층 안에 메모리 게이트를 매립하도록 메모리 게이트 리세스 에칭 공정을 수행하는 것을 더 포함한다. 제어 게이트를 형성하는 것은 제어 게이트 영역 내의 폴리실리콘 층을 제거하고 제어 게이트 영역에서 계면 층 위에 제어 게이트 층을 증착하는 것을 포함한다.
다른 실시예에서, 방법은 웨이퍼 기판을 수용하고, 웨이퍼 기판 상에 폴리 스택 패턴을 형성하고, 웨이퍼 기판에 소스 및 드레인을 형성하도록 이온 주입 공정을 수행하고, 폴리 스택 패턴에 메모리 게이트를 형성하고, 폴리 스택 패턴에 제어 게이트를 형성하는 것을 포함한다. 폴리 스택 패턴은 웨이퍼 기판 위에 증착된 계면 층, 계면 층 위에 증착된 폴리실리콘 층, 및 폴리실리콘 층 위에 증착된 하드 마스크 층을 포함한다. 방법은 소스 및 드레인을 형성한 후에 하드 마스크 층을 제거하는 것을 더 포함한다. 메모리 게이트를 형성하는 것은 메모리 게이트 영역에서 폴리실리콘 층을 제거함으로써 폴리 스택 패턴에 메모리 게이트 영역을 형성하는 것을 포함한다. 메모리 게이트를 형성하는 것은 계면 층 위에 질화물 층을 증착하고, 질화물 층 위에 산화물 층을 증착하고, 메모리 게이트 영역에서 산화물 층 위에 메모리 게이트 재료를 증착하는 것을 더 포함한다. 메모리 게이트를 형성하는 것은 메모리 게이트가 메모리 게이트 영역에 형성되도록 메모리 게이트 영역 밖의 메모리 게이트 층, 산화물 층, 및 질화물 층을 제거하도록 화학 기계적 연마(CMP) 공정을 수행하는 것을 더 포함한다. 메모리 게이트를 형성하는 것은 메모리 게이트 영역에서 산화물 층 안에 메모리 게이트를 매립하도록 메모리 게이트 리세스 에칭 공정을 수행하는 것을 더 포함한다. 제어 게이트를 형성하는 것은 제어 게이트 영역 내의 폴리 실리콘 층을 제거하고, 계면 층 위에 하이 k 유전체 층을 증착하고, 하이 k 유전체 층 위에 금속 질화물 층을 증착하고, 제어 게이트 영역에서 금속 질화물 층 위에 제어 게이트 재료를 증착하는 것을 포함한다.
일부 실시예에서, 메모리 구조가 기재된다. 메모리 구조는, 웨이퍼 기판, 웨이퍼 기판에 형성된 소스, 웨이퍼 기판에 형성된 드레인, 폴리 스택 패턴의 한 단부는 소스 위에 그리고 폴리 스택 패턴의 다른 단부는 드레인 위에 안착하는 폴리 스택 패턴을 포함하며, 폴리 스택 패턴은 소스 위에 형성하도록 구성된 메모리 게이트, 및 드레인 위에 형성하도록 구성된 제어 게이트를 포함한다. 메모리 게이트는 웨이퍼 기판 위에 증착된 계면 층, 계면 층 위에 증착된 질화물 층, 및 질화물 층 위에 증착된 산화물 층에 의해 웨이퍼 기판과 분리된다. 하나의 실시예에서, 메모리 게이트는 산화물 층 위에 형성된다. 다른 실시예에서, 메모리 게이트는 산화물 층 안으로 더 매립된다. 제어 게이트는 웨이퍼 기판 위에 증착된 계면 층, 계면 층 위에 증착된 하이 k 유전체 층, 및 하이 k 유전체 층 위에 증착된 금속 질화물 층 위에 의해 웨이퍼 기판과 분리된다. 제어 게이트는 금속 질화물 층 위에 형성된다.
전술한 바는 당해 기술 분야에서의 숙련자가 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예의 특징들을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에 도입된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위해 다른 공정 및 구조를 설계하거나 수정하기 위한 기반으로서 본 개시를 용이하게 이용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한 이러한 등가 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 여기에 다양한 변경, 치환, 및 대안을 행할 수 있다는 것을 알아야 한다.
200, 400, 450, 500, 550: 플래시 메모리 구조
202: 기판
204: 터널링 층
206: 제어 게이트
208: 산화물 층
210: 질화물 층
212: 산화물 층
214: 메모리 게이트
216: 소스
218: 드레인

Claims (10)

  1. 메모리 디바이스를 형성하는 방법에 있어서,
    웨이퍼 기판을 수용하는 단계;
    상기 웨이퍼 기판 상에 폴리 스택 패턴(poly stack pattern)을 형성하는 단계로서, 상기 폴리 스택 패턴은 상기 웨이퍼 기판 위에 증착된 계면 층, 상기 계면 층 위에 증착된 하이 k 유전체 층, 상기 하이 k 유전체 층 위에 증착된 금속 질화물 층, 상기 금속 질화물 층 위에 증착된 폴리실리콘 층, 및 상기 폴리실리콘 층 위에 증착된 하드 마스크 층을 포함하는 것인 단계;
    상기 웨이퍼 기판에 소스 및 드레인을 형성하도록 이온 주입 공정을 수행하는 단계;
    상기 소스의 적어도 일 부분과 인접한 상기 폴리 스택 패턴의 제1 영역에 메모리 게이트를 형성하는 단계; 및
    상기 드레인의 적어도 일 부분과 인접한 상기 폴리 스택 패턴의 제2 영역에 제어 게이트를 형성하는 단계를 포함하는 메모리 디바이스의 형성 방법.
  2. 청구항 1에 있어서, 상기 소스 및 드레인을 형성한 후에 상기 하드 마스크 층을 제거하는 단계를 더 포함하는 메모리 디바이스의 형성 방법.
  3. 청구항 1에 있어서, 상기 메모리 게이트를 형성하는 단계는 메모리 게이트 영역 내의 폴리실리콘 층, 금속 질화물 층, 및 하이 k 유전체 층을 제거함으로써 상기 폴리 스택 패턴에 메모리 게이트 영역을 형성하는 것을 포함하는 것인 메모리 디바이스의 형성 방법.
  4. 청구항 3에 있어서, 상기 계면 층 위에 질화물 층을 증착하는 단계, 상기 질화물 층 위에 산화물 층을 증착하는 단계, 및 상기 산화물 층 위에 메모리 게이트 층을 증착하는 단계를 더 포함하는 메모리 디바이스의 형성 방법.
  5. 청구항 3에 있어서, 상기 메모리 게이트가 상기 메모리 게이트 영역에 형성되도록 상기 메모리 게이트 영역 밖의 메모리 게이트 층, 산화물 층, 및 질화물 층을 제거하기 위해 화학 기계적 연마(CMP; chemical mechanical polishing) 공정을 수행하는 단계를 더 포함하는 메모리 디바이스의 형성 방법.
  6. 청구항 5에 있어서, 상기 메모리 게이트 영역에서 상기 산화물 층 안에 상기 메모리 게이트를 매립하도록 메모리 게이트 리세스 에칭 공정을 수행하는 단계를 더 포함하는 메모리 디바이스의 형성 방법.
  7. 청구항 1에 있어서, 상기 제어 게이트를 형성하는 단계는 제어 게이트 영역 내의 폴리실리콘 층을 제거하고 상기 제어 게이트 영역 내의 계면 층 위에 제어 게이트 층을 증착하는 것을 포함하는 것인 메모리 디바이스의 형성 방법.
  8. 메모리 디바이스를 형성하는 방법에 있어서,
    웨이퍼 기판을 수용하는 단계;
    상기 웨이퍼 기판 상에 폴리 스택 패턴을 형성하는 단계로서, 상기 폴리 스택 패턴은 상기 웨이퍼 기판 위에 증착된 계면 층, 상기 계면 층 위에 증착된 폴리실리콘 층, 및 상기 폴리실리콘 층 위에 증착된 하드 마스크 층을 포함하는 것인 단계;
    상기 웨이퍼 기판에 소스 및 드레인을 형성하도록 이온 주입 공정을 수행하는 단계;
    상기 소스의 적어도 일 부분과 인접한 상기 폴리 스택 패턴의 제1 영역에 메모리 게이트를 형성하는 단계; 및
    상기 드레인의 적어도 일 부분과 인접한 상기 폴리 스택 패턴의 제2 영역에 제어 게이트를 형성하는 단계를 포함하는 메모리 디바이스의 형성 방법.
  9. 삭제
  10. 삭제
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