KR20170105602A - 저전압 및 고전압 로직 디바이스들과 함께 분리형 게이트 메모리 셀 어레이를 형성하는 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 230000008021 deposition Effects 0.000 claims abstract description 4
- 239000004020 conductor Substances 0.000 claims abstract description 3
- 238000000059 patterning Methods 0.000 claims abstract description 3
- 229920002120 photoresistant polymer Polymers 0.000 claims description 24
- 239000007943 implant Substances 0.000 claims description 21
- 230000000903 blocking effect Effects 0.000 claims description 8
- 238000002513 implantation Methods 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 5
- 230000015556 catabolic process Effects 0.000 claims description 4
- 239000011810 insulating material Substances 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- 238000005498 polishing Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 53
- 239000000463 material Substances 0.000 description 22
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 229920005591 polysilicon Polymers 0.000 description 10
- 125000006850 spacer group Chemical group 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- 235000012239 silicon dioxide Nutrition 0.000 description 7
- 239000000377 silicon dioxide Substances 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 239000002131 composite material Substances 0.000 description 5
- 230000035515 penetration Effects 0.000 description 3
- 238000004088 simulation Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
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- H01L21/28273—
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- H01L27/11546—
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- Engineering & Computer Science (AREA)
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Abstract
메모리 영역, LV 영역, 및 HV 영역을 갖는 기판 상에 메모리 디바이스를 형성하는 방법은, 메모리 영역 내에 이격된 메모리 스택들의 쌍들을 형성하는 단계, 기판 위에 있으면서 그로부터 절연되는 제1 전도성 층을 형성하는 단계, 제1 전도성 층 상에 제1 절연 층을 형성하고 메모리 영역 및 HV 영역으로부터 제1 절연 층을 제거하는 단계, 전도성 재료 증착을 수행하여, 메모리 영역 및 HV 영역 내의 제1 전도성 층을 두껍게 하고 LV 영역 내의 제1 절연 층 상에 제2 전도성 층을 형성하는 단계, 에칭을 수행하여, 메모리 영역 및 HV 영역 내의 제1 전도성 층을 얇게 하고 LV 영역 내의 제2 전도성 층을 제거하는 단계, LV 영역으로부터 제1 절연 층을 제거하는 단계, 및 제1 전도성 층을 패턴화하여, 메모리 영역, LV 영역, 및 HV 영역 내에 제1 전도성 층의 블록들을 형성하는 단계를 포함한다.
Description
관련 출원
본 출원은 2015년 1월 22일자로 출원된 미국 가출원 제62/106,531호의 이익을 주장한다.
기술분야
본 발명은 비휘발성 메모리 셀 어레이들에 관한 것이다.
본 기술 분야에는 분리형 게이트 메모리 셀들을 그러한 셀들의 어레이로서 형성하는 것이 주지되어 있다. 예를 들어, 미국 특허 제7,868,375호에는 메모리 셀들의 어레이가 개시되어 있는데, 여기서 각각의 메모리 셀은 플로팅 게이트, 제어 게이트, 선택 게이트, 및 소거 게이트를 포함하고, 이들 모두는 채널 영역이 소스 영역과 드레인 영역 사이에 한정된 기판 상에 형성된다. 공간의 효율적인 사용을 위해, 메모리 셀들은 쌍들로 형성되는데, 각각의 쌍은 공통 소스 영역 및 소거 게이트를 공유한다.
저전압 및 고전압 로직 디바이스들 양측 모두를 메모리 셀들의 어레이와 동일한 웨이퍼 다이 상에 형성하는 것이 또한 공지되어 있다. 그러한 로직 디바이스들은 소스 및 드레인, 및 소스와 드레인 사이의 채널 영역의 전도도를 제어하는 폴리 게이트를 각각 갖는 트랜지스터들을 포함할 수 있다. 종래의 로직 디바이스 형성은 폴리 게이트를 먼저 형성하는 것(바람직하게는, 메모리 셀 소거 및 선택 게이트들을 형성하는 것, 그리고 동일한 폴리 증착 프로세싱을 이용하여 로직 디바이스 폴리 게이트들을 형성하는 것)을 포함하고, 뒤이어 LDD 주입이 이어져서 소스 및 드레인 영역들을 형성하게 되고, 이에 의해 소스/드레인 영역들이 폴리 게이트에 자가-정렬된다. 폴리 게이트 블록들은 주입물 중 임의의 것이 게이트 아래의 채널 영역에 도달하지 못하게 한다. 고전압 로직 디바이스들은 더 높은 전압들에서 동작하도록 설계되며, 전형적으로, 더 높은 LDD 주입 에너지를 이용하여 제조되고, 따라서, 이에 의해 형성된 소스/드레인 영역들은 더 높은 항복 전압을 갖는다.
한 가지 문제는, 디바이스 기하구조들이 더 작은 크기들로 계속해서 축소됨에 따라, 로직 디바이스들에 대한 폴리 게이트들이 너무 얇아지고 있어서, 비교적 얇은 폴리 게이트를 통과해서 채널 영역 내로 침투할 수 있는 HV LDD 주입(성능에 악영향을 미침)을 효과적으로 차단할 수 없다는 것이다. 종래의 해결책은 HV LDD 주입을 위한 주입 에너지를 낮추어 그러한 폴리 층 관통을 방지하도록 하는 것이다. 그러나, 더 낮은 주입 에너지는 게이트형 다이오드 항복 전압을 더 낮추고, 따라서, 바람직하지 않게도, 고전압 트랜지스터의 동작 전압을 제한한다.
전술된 문제들 및 필요성들은 메모리 디바이스를 형성하는 방법에 의해 다루어진다. 방법은, 실리콘 기판을 제공하는 단계(기판은 기판의 표면 내로 연장되는 절연 재료에 의해 서로 절연되는 메모리 영역, LV 영역, 및 HV 영역을 갖고, 기판은 제1 전도성 타입을 가짐), 기판 상에서 메모리 영역 내에 이격된 메모리 스택들의 쌍들을 형성하는 단계(각각의 메모리 스택은, 기판 위에 배치되면서 그로부터 절연되는 플로팅 게이트, 및 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제어 게이트를 포함함), 메모리 영역, LV 영역, 및 HV 영역 내의 기판 위에 있으면서 그로부터 절연되는 제1 전도성 층을 형성하는 단계(제1 전도성 층은 위로 연장되고 메모리 스택들의 쌍들 위로 연장됨), 메모리 영역, LV 영역, 및 HV 영역 내의 제1 전도성 층 상에 제1 절연 층을 형성하는 단계, LV 영역 내에 제1 절연 층을 유지하면서 메모리 영역 및 HV 영역으로부터 제1 절연 층을 제거하는 단계, 전도성 재료 증착을 수행하여, 메모리 영역 및 HV 영역 내의 제1 전도성 층을 두껍게 하고 LV 영역 내의 제1 절연 층 상에 제2 전도성 층을 형성하는 단계, 에칭을 수행하여, 메모리 영역 및 HV 영역 내의 제1 전도성 층을 얇게 하고 LV 영역 내의 제2 전도성 층을 제거하는 단계(메모리 영역 및 HV 영역 내의 제1 전도성 층의 상측 표면은 LV 영역 내의 제1 절연 층의 저부 표면보다 더 높음), LV 영역으로부터 제1 절연 층을 제거하는 단계, 및 제1 전도성 층을 패턴화하여, 메모리 영역, LV 영역, 및 HV 영역 내에 제1 전도성 층의 블록들을 형성하는 단계(LV 영역 내의 제1 전도성 층의 블록들은 HV 영역 내의 제1 전도성 층의 블록들의 높이보다 더 작은 높이를 가짐)를 포함한다.
본 발명의 다른 목적들 및 특징들은 명세서, 청구범위, 및 첨부된 도면의 검토에 의해 명백해질 것이다.
도 1a 내지 도 1p는 본 발명의 메모리 디바이스를 형성하는 단계들을 도시한 측단면도들이다.
도 2a는 충분히 두꺼운 HV 게이트로부터 비롯된 바람직한 주입을 도시한 시뮬레이션의 측단면도이다.
도 2b는 불충분하게 두꺼운 HV 게이트로부터 비롯된 바람직하지 못한 주입을 도시한 시뮬레이션의 측단면도이다.
도 2a는 충분히 두꺼운 HV 게이트로부터 비롯된 바람직한 주입을 도시한 시뮬레이션의 측단면도이다.
도 2b는 불충분하게 두꺼운 HV 게이트로부터 비롯된 바람직하지 못한 주입을 도시한 시뮬레이션의 측단면도이다.
본 발명은 저전압 및 고전압 로직 디바이스들을 메모리 셀 어레이와 동일한 웨이퍼 다이 상에 형성하기 위한 기법으로, 이에 의해 고전압 로직 디바이스 폴리 게이트를 관통하지 않고서 고전압 로직 디바이스들을 제조하기 위해 충분히 높은 전압 주입이 채용될 수 있다.
도 1a 내지 도 1p를 참조하면, 동일한 웨이퍼 상에 메모리 셀과 저전압/고전압 로직 디바이스들을 제조하도록 하는 공정에서의 단계들의 단면도가 도시되어 있다. 공정은 P 타입 단결정 실리콘의 기판(10) 상에 실리콘 이산화물(산화물)의 층(12)을 형성함으로써 시작된다. 그 후, 도 1a에 도시된 바와 같이, 폴리실리콘(또는 비결정성 실리콘)의 제1 층(14)이 실리콘 이산화물의 층(12) 상에 형성된다. 후속으로, 폴리실리콘의 제1 층(14)은 도 1a의 도면에 수직인 방향으로 패턴화된다.
실리콘 이산화물과 같은 다른 절연 층(16)(또는 심지어 ONO(산화물, 질화물, 산화물)와 같은 복합 층)이 폴리실리콘의 제1 층(14) 상에 형성된다. 이어서, 폴리실리콘의 제2 층(18)이 산화물 층(16) 상에 형성된다. 다른 절연 층(20)이 폴리실리콘의 제2 층(18) 상에 형성되고, 후속의 건식 에칭 동안 하드 마스크로서 사용된다. 바람직한 실시예에서, 층(20)은 실리콘 질화물(20a), 실리콘 이산화물(20b), 및 실리콘 질화물(20c)을 포함하는 복합 NON 층이다. 생성된 구조물이 도 1b에 도시되어 있다. 그 대신, 하드 마스크는 실리콘 산화물(20b) 및 실리콘 질화물(20c)의 복합 층(질화물(20a)을 생략함)일 수 있다. 그 대신, 하드 마스크는, 또한, 두꺼운 실리콘 질화물 층(20a)만으로도 형성될 수 있다.
포토레지스트 재료(도시되지 않음)가 구조물 상에 코팅되고, 마스킹 단계가 수행되어, 포토레지스트 재료의 피선택 부분들을 노출시킨다. 포토레지스트가 현상되고, 포토레지스트를 마스크로서 사용하여, 구조물이 에칭된다. 구체적으로, 폴리실리콘의 제1 층(14)이 노출될 때까지, 복합 층(20), 폴리실리콘의 제2 층(18), 및 절연 층(16)이 이방성으로 에칭된다. 생성된 구조물이 도 1c에 도시되어 있다. 단 두 개의 "스택들"(S1, S2)만이 도시되어 있지만, 서로로부터 이격되어 있는 다수의 그러한 "스택들"이 있다는 것은 명백할 것이다.
실리콘 이산화물(22)이 구조물 상에 형성된다. 이에 뒤이어, 실리콘 질화물 층(24)의 형성이 이어진다. 실리콘 질화물(24)이 이방성으로 에칭되어, 스택들 S1 및 S2 각각의 옆에 (실리콘 이산화물(22)과 실리콘 질화물(24)의 결합물인) 복합 스페이서(26)를 남긴다. 스페이서들의 형성은 본 기술 분야에 주지되어 있고, 구조물의 윤곽 위에 재료를 증착시키고, 뒤이어 이방성 에칭 공정이 이어지는 것을 수반하는데, 이에 의해 재료가 구조물의 수평 표면들로부터 제거되는 한편, 재료는 구조물의 (둥근 상부 표면을 갖는) 수직 배향 표면들 상에 크게 변형되지 않은 상태로 남아 있게 된다. 생성된 구조물이 도 1d에 도시되어 있다.
산화물의 층이 구조물 위에 형성되고, 뒤이어 이방성 에칭이 이어져서, 스택들 S1 및 S2의 옆에 산화물의 스페이서들(30)을 남긴다. 포토레지스트(28)가 스택들 S1과 S2 사이의 영역, 및 다른 교호하는 쌍들의 스택들 S1과 S2 사이의 영역 위에 형성된다. 본 논의의 목적을 위해, 그 쌍의 스택들 S1과 S2 사이의 영역은 "내부 영역"으로 지칭될 것이고, 내부 영역의(즉, 인접 쌍들의 스택들 S1과 S2 사이의) 외측에 있는 영역들은 "외부 영역들"로 지칭될 것이다. 외부 영역들 내의 노출된 스페이서들(30)은 등방성 에칭에 의해 제거된다. 생성된 구조물이 도 1e에 도시되어 있다.
포토레지스트(28)가 제거된 후, 내부 및 외부 영역들 내의 제1 폴리실리콘(14)의 노출된 부분들이 이방성으로 에칭된다. 산화물 층(12)의 일부가, 또한, 폴리 오버에칭 동안 에칭(제거)될 것이다. 바람직하게는, 기판(10)에 대한 손상을 방지하기 위해, 남아 있는 산화물의 더 얇은 층이 기판(10) 상에 잔존할 것이다. 생성된 구조물이 도 1f에 도시되어 있다.
산화물의 층이 구조물 위에 형성되고, 뒤이어 이방성 에칭이 이어져서, 스택들 S1 및 S2의 옆에 산화물의 스페이서들(31)을, 그리고 기판(34) 상에 산화물의 층(33)을 남긴다. 다른 산화물 층이 구조물 위에 형성되어, 스페이서들(31) 및 층(33)을 후막화시킨다(thickening). 이어서, 포토레지스트 재료(32)가 형성되고 마스킹되어, 스택들 S1과 S2 사이의 내부 영역들 내에 개구들을 남긴다. 또한, 도 1e에 도시된 도면과 유사하게, 포토레지스트는 다른 교호하는 쌍들의 스택들 사이에 있다. 생성된 구조물에는 (즉, 기판(10)의 노출된 부분들 내에) 이온 주입이 행해져서 그 내에 소스 영역들(34)(즉, 기판의 전도성 타입과는 상이한 전도성 타입의 영역들)을 형성한다. 이어서, 스택들 S1 및 S2에 인접한 산화물 스페이서들(31), 및 내부 영역 내의 산화물 층(33)이, 예컨대 습식 에칭에 의해 제거된다. 생성된 구조물이 도 1g에 도시되어 있다.
스택들 S1 및 S2의 외부 영역들 내의 포토레지스트 재료(32)가 제거된다. 고온 열 어닐링 단계가 적용되어, 이온 주입을 활성화시키고 소스 접합부(즉, 제1 또는 소스 영역(34))의 형성을 완료한다. 이어서, 실리콘 이산화물(36)이 모든 곳에 형성된다. 구조물은 포토레지스트 재료(38)에 의해 다시 한번 커버되며, 마스킹 단계가 수행되어, 스택들 S1 및 S2의 외부 영역들을 노출시키고, 스택들 S1과 S2 사이의 내부 영역을 커버하는 포토레지스트 재료(38)를 남긴다. 산화물 이방성 에칭, 그리고 뒤이어 등방성 습식 에칭이 수행되어, 스택들 S1 및 S2의 외부 영역들로부터 산화물(36) 및 산화물(33)을 제거하고, 가능하게는, 스택들 S1 및 S2의 외부 영역들 내의 산화물 스페이서들(31)의 두께를 감소시킨다. 생성된 구조물이 도 1h에 도시되어 있다. 각각의 스택은 기판 위에 배치되면서 그로부터 절연되는 플로팅 게이트(14), 및 플로팅 게이트(14) 위에 형성되면서 그로부터 절연되는 제어 게이트(18)를 포함한다. (스택들 S1과 S2 사이의) 내부 영역은 기판 상에 스택들 S1 및 S2의 측벽들을 따라서 형성되는 터널 산화물(36)을 포함한다.
산화물 층이 기판의 표면 상에 형성된다(또는 산화물(33)의 일부분이 이전 산화물 에칭 후에 남은 상태로 남겨진다). 포토레지스트(38)가 제거된 후, 폴리실리콘 층이 구조물 위에 형성되고, 뒤이어 폴리 층(42) 상의 차단용 산화물 층(44)의 형성이 이어진다. 생성된 구조물이 도 1i에 도시되어 있는데, 이 도면은 메모리 셀 영역들(46)(즉, 메모리 셀들이 형성될 웨이퍼의 그들 영역(들)), LV(저전압) 로직 디바이스 영역들(48)(즉, 저전압 로직 디바이스들이 형성될 웨이퍼 다이의 그들 영역(들)), 및 HV(고전압) 로직 디바이스 영역들(50)(즉, 고전압 로직 디바이스들이 형성될 웨이퍼 다이의 그들 영역(들))을 도시한 확장도이다. 영역들(46, 48, 50)은 STI 절연 영역들(52)(절연재가 기판 내에 형성된 트렌치들을 충전했음)에 의해 서로 분리된다.
포토레지스트(54)가 구조물 위에 형성되며, 포토리소그래피 및 포토레지스트 에칭을 이용하여 패턴화되어, 포토레지스트만이 LV 로직 디바이스 영역(48) 내에 남아 있게 된다. 이어서, 산화물 에칭이 수행되어, 도 1j에 도시된 바와 같이, 메모리 셀 영역(들)(46) 및 고전압 로직 디바이스 영역(들)(50)으로부터 차단용 산화물을 제거하게 된다. 포토레지스트(54)가 제거된 후, 폴리실리콘의 제2 층(56)이 구조물 위에 증착되는데, 이는, 도 1k에 도시된 바와 같이, 메모리 셀 영역(들)(46) 및 HV 로직 디바이스 영역(들)(50) 내의 폴리(42)를 두껍게 하고, LV 로직 디바이스 영역(들)(48) 내의 차단용 산화물(44) 위에 더미 폴리(56)를 생성한다.
폴리 화학-기계 연마(chemical-mechanical polish, CMP) 에칭이 수행되어, 도 1l에 도시된 바와 같이, 결합된 로직 폴리(42)와 더미 폴리(56)의 두께를 감소시킨다. 추가 폴리 에칭은 메모리 셀 영역(들)(46) 및 HV 로직 디바이스 영역(들)(50) 내의 폴리(42)의 두께를 감소시키지만, 이러한 두께(예컨대, 1000Å 이상의 두께)는 LV 로직 디바이스 영역(들)(48) 내의 차단용 산화물(44) 아래에서의 폴리(42)의 두께보다 더 크다. 차단용 산화물 위의 모든 더미 폴리(56)는 이러한 폴리 에칭에 의해 제거된다. 생성된 구조물이 도 1m에 도시되어 있다.
산화물 에칭을 이용하여 차단용 산화물(44)을 제거한다. N+ 폴리 사전 도핑(예컨대, 비소 또는 인) 주입이 수행될 수 있다. 도 1n에 도시된 바와 같이, 포토레지스트(58)가 형성되고 이용되어 (P-탭/P-웰 픽업과 같은) 그들 영역들 내에서의 원하지 않는 이러한 주입의 차단을 행할 수 있다.
포토레지스트(58)가 제거된 후, 새로운 포토레지스트(60)가 구조물 위에 형성되고, 포토리소그래피 및 포토레지스트 에칭을 이용하여 패턴화되어, 메모리 셀, LV 로직 디바이스, 및 HV 로직 디바이스 영역들(46, 48, 50)을 제외하고서 포토레지스트(60)를 제거한다. 이어서, 폴리 에칭을 이용하여, 폴리(42)의 노출된 부분을 제거하고, 각각 메모리 셀들에 대한 선택 게이트들 및 소거 게이트들인 메모리 셀 영역(들)(46) 내의 폴리의 블록들(42a, 42b)을 남기고, LV 로직 디바이스들에 대한 전도성 게이트들인 LV 로직 디바이스 영역(들)(48) 내의 폴리의 블록들(42c)을 남기고, 그리고 HV 로직 디바이스들에 대한 전도성 게이트들인 HV 로직 디바이스 영역(들)(50) 내의 폴리의 블록들(42d)을 남김으로써, 폴리(42)를 패턴화한다. 도 1o에 도시된 바와 같이, 선택/소거 게이트 폴리 블록들(42a/42b) 및 HV 로직 디바이스 게이트 폴리 블록들(42d)의 두께(높이)는 LV 로직 디바이스 게이트 폴리 블록들(42c)의 것보다 더 크다.
포토레지스트(60)가 제거된 후에, 그리고 선택적 폴리 재산화(re-ox) 공정이 수행된 후에, 메모리 셀 LDD 주입 및 LV 로직 디바이스 LDD 주입들이 수행되어, 메모리 셀 영역(들)(46) 내에 드레인 영역들(62)을 그리고 LV 로직 디바이스 영역(들)(48) 내에 소스/드레인 영역들(64/66)을 형성한다. 이어서, 포토레지스트(68)가 메모리 셀 및 LV 로직 디바이스 영역들(46/48) 위에 형성되어, HV 로직 디바이스 영역(들)(50)을 노출된 상태로 남긴다. HV 로직 디바이스 LDD 주입이 수행되어, HV 로직 디바이스 영역(들)(50) 내에 고전압 소스/드레인 영역들(70/72)을 형성한다. HV 로직 디바이스 영역(들)(50) 내의 비교적 두꺼운 게이트 폴리(42d)는 폴리(42d) 아래의 하부 채널 영역들 내로의 주입물의 침투를 방지한다. 생성된 구조물이 도 1p에 도시되어 있다.
시뮬레이션들은, HV 로직 디바이스 폴리 게이트의 추가된 두께가 채널 영역 내로의 폴리 게이트의 바람직하지 못한 주입물 침투를 효과적으로 방지함을 보여준다. 도 2b에 도시된 바와 같이, 500Å 두께의 폴리 게이트(74) 및 인(phosphorous) 주입을 이용하여, 약간의 인을 폴리 게이트(74)에 침투시켰고, 폴리 게이트(74) 아래의 채널 영역(76) 내로 주입했다(채널 주입(78) 참조). 그러나, 도 2a에 도시된 바와 같이, 동일한 주입 에너지를 이용하여, 1000Å 두께의 폴리 게이트(75)가 주입물이 채널 영역(76)에 도달하는 것을 효과적으로 차단했다. 또한, HV 로직 디바이스 영역(들) 내의 보다 두꺼운 폴리 게이트는 LV 로직 디바이스 영역(들) 내의 폴리 게이트들 및 메모리 셀 선택 게이트들을 형성하기 위한 것과 동일한 폴리 프로세싱 단계들을 이용하여 형성된다.
본 발명은 전술되고 본 명세서에 예시된 실시예(들)로 제한되는 것이 아니라, 첨부된 청구범위의 범주 내에 있는 임의의 그리고 모든 변형들을 포괄한다는 것이 이해될 것이다. 예를 들어, 본 명세서에서 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범주를 제한하도록 의도되는 것이 아니라, 대신에, 청구항들 중 하나 이상에 의해 커버될 수 있는 하나 이상의 특징들에 대해 언급하는 것일 뿐이다. 전술된 재료들, 공정들, 및 수치 예들은 단지 예시적일 뿐이며, 청구범위를 제한하는 것으로 간주되어서는 안 된다. 또한, 청구범위 및 명세서로부터 명백한 바와 같이, 모든 방법 단계들이 예시되거나 청구되는 정확한 순서로 수행될 필요가 있는 것이 아니라, 오히려, 메모리 셀들의 쌍들 및 연관된 로직 디바이스들의 적절한 형성을 허용하는 임의의 순서로 수행될 필요가 있다. 마지막으로, 재료의 단일 층들이 그러한 또는 유사한 재료들의 다수의 층들로서 형성될 수 있고, 그 역도 성립한다.
본 명세서에 사용된 바와 같이, 용어들 "~ 위에" 및 "~ 상에" 양측 모두는 포괄적으로 "~ 상에 직접적으로"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)와 "~ 상에 간접적으로"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)를 포함한다는 것에 주의하여야 한다. 마찬가지로, "인접한"이라는 용어는 "직접적으로 인접한"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)과 "간접적으로 인접한"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)을 포함하고, "~에 실장되는"이라는 용어는 "~에 직접적으로 실장되는"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)과 "~에 간접적으로 실장되는"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)을 포함하고, 그리고 "전기적으로 커플링되는"이라는 용어는 "~에 전기적으로 직접적으로 커플링되는"(사이에 요소들을 전기적으로 함께 접속시키는 어떠한 중간의 재료들 또는 요소들도 없음)과 "~에 전기적으로 간접적으로 커플링되는"(사이에 요소들을 전기적으로 함께 접속시키는 중간의 재료들 또는 요소들이 있음)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 어떠한 중간의 재료들/요소들도 사이에 두지 않고 기판 상에 직접적으로 요소를 형성하는 것뿐만 아니라 하나 이상의 중간의 재료들/요소들을 사이에 두어 기판 상에 간접적으로 요소를 형성하는 것을 포함할 수 있다.
Claims (6)
- 메모리 디바이스를 형성하는 방법으로서,
실리콘 기판을 제공하는 단계 - 상기 기판은 상기 기판의 표면 내로 연장되는 절연 재료에 의해 서로 절연되는 메모리 영역, LV 영역, 및 HV 영역을 갖고, 상기 기판은 제1 전도성 타입을 가짐 -;
상기 기판 상에서 상기 메모리 영역 내에 이격된 메모리 스택들의 쌍들을 형성하는 단계 - 각각의 메모리 스택은,
상기 기판 위에 배치되면서 그로부터 절연되는 플로팅 게이트, 및
상기 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제어 게이트를 포함함 -;
상기 메모리 영역, 상기 LV 영역, 및 상기 HV 영역 내의 상기 기판 위에 있으면서 그로부터 절연되는 제1 전도성 층을 형성하는 단계 - 상기 제1 전도성 층은 위로 연장되고 상기 메모리 스택들의 쌍들 위로 연장됨 -;
상기 메모리 영역, 상기 LV 영역, 및 상기 HV 영역 내의 상기 제1 전도성 층 상에 제1 절연 층을 형성하는 단계;
상기 LV 영역 내에 상기 제1 절연 층을 유지하면서 상기 메모리 영역 및 상기 HV 영역으로부터 상기 제1 절연 층을 제거하는 단계;
전도성 재료 증착을 수행하여, 상기 메모리 영역 및 상기 HV 영역 내의 상기 제1 전도성 층을 두껍게 하고 상기 LV 영역 내의 상기 제1 절연 층 상에 제2 전도성 층을 형성하는 단계;
에칭을 수행하여, 상기 메모리 영역 및 상기 HV 영역 내의 상기 제1 전도성 층을 얇게 하고 상기 LV 영역 내의 상기 제2 전도성 층을 제거하는 단계 - 상기 메모리 영역 및 상기 HV 영역 내의 상기 제1 전도성 층의 상측 표면은 상기 LV 영역 내의 상기 제1 절연 층의 저부 표면보다 더 높음 -;
상기 LV 영역으로부터 상기 제1 절연 층을 제거하는 단계; 및
상기 제1 전도성 층을 패턴화하여, 상기 메모리 영역, 상기 LV 영역, 및 상기 HV 영역 내에 상기 제1 전도성 층의 블록들을 형성하는 단계 - 상기 LV 영역 내의 상기 제1 전도성 층의 블록들은 상기 HV 영역 내의 상기 제1 전도성 층의 블록들의 높이보다 더 작은 높이를 가짐 - 를 포함하는, 메모리 디바이스를 형성하는 방법. - 청구항 1에 있어서,
제1 주입을 수행하여, 상기 기판의 상기 메모리 영역 및 상기 LV 영역 내에 상기 제1 전도성 타입과는 상이한 제2 전도성 타입을 갖는 영역들을 형성하는 단계; 및
제2 주입을 수행하여, 상기 기판의 상기 HV 영역 내에 상기 제1 전도성 타입과는 상이한 제2 전도성 타입을 갖는 영역들을 형성하는 단계를 추가로 포함하는, 메모리 디바이스를 형성하는 방법. - 청구항 2에 있어서,
상기 제2 주입의 주입 에너지가 상기 제1 주입의 주입 에너지보다 더 큰, 메모리 디바이스를 형성하는 방법. - 청구항 2에 있어서,
상기 제2 주입 이전에 상기 메모리 영역 및 상기 LV 영역 내의 상기 기판 위에 포토레지스트를 형성하는 단계를 추가로 포함하고, 상기 포토레지스트는 상기 메모리 영역 및 상기 LV 영역의 상기 제2 주입을 차단하는, 메모리 디바이스를 형성하는 방법. - 청구항 2에 있어서,
상기 메모리 영역 및 상기 LV 영역 내의 상기 제2 전도성 타입의 영역들은 상기 HV 영역 내의 상기 제2 전도성 타입의 영역들의 항복 전압보다 더 낮은 항복 전압을 갖는, 메모리 디바이스를 형성하는 방법. - 청구항 1에 있어서,
상기 제1 전도성 층을 얇게 하는 상기 에칭의 수행은 화학-기계 연마 에칭을 포함하는, 메모리 디바이스를 형성하는 방법.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201562106531P | 2015-01-22 | 2015-01-22 | |
| US62/106,531 | 2015-01-22 | ||
| PCT/US2016/013966 WO2016118532A1 (en) | 2015-01-22 | 2016-01-19 | Method of forming split-gate memory cell array along with low and high voltage logic devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20170105602A true KR20170105602A (ko) | 2017-09-19 |
| KR101998009B1 KR101998009B1 (ko) | 2019-07-08 |
Family
ID=55275220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020177023168A KR101998009B1 (ko) | 2015-01-22 | 2016-01-19 | 저전압 및 고전압 로직 디바이스들과 함께 분리형 게이트 메모리 셀 어레이를 형성하는 방법 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US9496369B2 (ko) |
| EP (1) | EP3248220B1 (ko) |
| JP (1) | JP6470419B2 (ko) |
| KR (1) | KR101998009B1 (ko) |
| CN (1) | CN107251199B (ko) |
| TW (1) | TWI605573B (ko) |
| WO (1) | WO2016118532A1 (ko) |
Families Citing this family (14)
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| US9634019B1 (en) * | 2015-10-01 | 2017-04-25 | Silicon Storage Technology, Inc. | Non-volatile split gate memory cells with integrated high K metal gate, and method of making same |
| US9634020B1 (en) * | 2015-10-07 | 2017-04-25 | Silicon Storage Technology, Inc. | Method of making embedded memory device with silicon-on-insulator substrate |
| WO2017142482A1 (en) | 2016-02-18 | 2017-08-24 | Massachusetts Institute Of Technology | High voltage logic circuit |
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-
2016
- 2016-01-19 KR KR1020177023168A patent/KR101998009B1/ko active IP Right Grant
- 2016-01-19 JP JP2017538691A patent/JP6470419B2/ja active Active
- 2016-01-19 EP EP16702642.6A patent/EP3248220B1/en active Active
- 2016-01-19 WO PCT/US2016/013966 patent/WO2016118532A1/en active Application Filing
- 2016-01-19 CN CN201680006721.0A patent/CN107251199B/zh active Active
- 2016-01-20 US US15/002,307 patent/US9496369B2/en active Active
- 2016-01-22 TW TW105102068A patent/TWI605573B/zh active
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Also Published As
| Publication number | Publication date |
|---|---|
| TWI605573B (zh) | 2017-11-11 |
| US20160218195A1 (en) | 2016-07-28 |
| EP3248220B1 (en) | 2019-03-06 |
| JP2018507548A (ja) | 2018-03-15 |
| TW201644039A (zh) | 2016-12-16 |
| CN107251199B (zh) | 2020-10-30 |
| US9496369B2 (en) | 2016-11-15 |
| KR101998009B1 (ko) | 2019-07-08 |
| EP3248220A1 (en) | 2017-11-29 |
| JP6470419B2 (ja) | 2019-02-13 |
| WO2016118532A1 (en) | 2016-07-28 |
| CN107251199A (zh) | 2017-10-13 |
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