CN107251199B - 形成分裂栅存储器单元阵列及低和高电压逻辑器件的方法 - Google Patents
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Abstract
本发明公开了一种在具有存储器区域、LV区域和HV区域的衬底上形成存储器设备的方法，该方法包括在存储器区域中形成数对间隔开的存储器叠堆；在衬底上方形成与衬底绝缘的第一导电层；在第一导电层上形成第一绝缘层并从存储器区域和HV区域去除第一绝缘层；执行导电材料沉积以加厚存储器区域和HV区域中的第一导电层，并在LV区域中的第一绝缘层上形成第二导电层；执行蚀刻以减薄存储器区域和HV区域中的第一导电层，并去除LV区域中的第二导电层；从LV区域去除第一绝缘层；以及对第一导电层进行图案化以在存储器区域、LV区域和HV区域中形成第一导电层的区块。
Description
相关专利申请
本申请要求2015年1月22日提交的美国临时申请62/106,531的权益。
技术领域
本发明涉及非易失性存储器单元阵列。
背景技术
本领域熟知的是，将分裂栅存储器单元形成为此类单元的阵列。例如，美国专利7,868,375公开了存储器单元的阵列，其中每个存储器单元包括浮栅、控制栅、选择栅、擦除栅，它们全都形成于衬底上，其中在源极区和漏极区之间限定了沟道区。为了有效利用空间，存储器单元成对形成，其中每对共享公共源极区和擦除栅。
还已知的是，将相同晶圆管芯上的低电压和高电压逻辑器件均形成为存储器单元的阵列。此类逻辑器件可包括各自具有源极和漏极的晶体管，以及控制源极和漏极之间的沟道区的导电性的多晶硅栅。常规逻辑器件形成包括首先形成多晶硅栅（优选地使用相同多晶硅沉积处理来形成存储器单元擦除栅和选择栅，并形成逻辑器件多晶硅栅），之后是LDD注入以形成源极区和漏极区，由此源极区/漏极区与多晶硅栅自对准。多晶硅栅区块防止任何注入到达栅极下方的沟道区。高电压逻辑器件被设计成在较高电压下操作，并且通常使用较高LDD注入能量制成，使得由此形成的源极区/漏极区具有较高击穿电压。
一个问题是随着器件几何形状持续按比例缩小到较小尺寸，用于逻辑器件的多晶硅栅变得太薄，无法有效阻挡HV LDD注入，该注入可穿透相对薄的多晶硅栅并进入沟道区中（这不利地影响性能）。常规解决方案是降低HV LDD注入的注入能量以防止此类多晶硅层穿透。然而，较低的注入能量导致较低的栅控二极管击穿电压，因此不期望地限制高电压晶体管的操作电压。
发明内容
上述问题和需求通过形成存储器设备的方法加以解决。该方法包括提供硅衬底（其中衬底具有存储器区域、LV区域和HV区域，这些区域通过延伸到衬底表面中的绝缘材料彼此绝缘，并且其中衬底具有第一导电类型）；在衬底上和存储器区域中形成数对间隔开的存储器叠堆（其中每个存储器叠堆包括设置在衬底上方并与衬底绝缘的浮栅，以及设置在浮栅上方并与浮栅绝缘的控制栅）；在存储器区域、LV区域和HV区域中在衬底上方形成与衬底绝缘的第一导电层（其中第一导电层延伸越过数对存储器叠堆）；在存储器区域、LV区域和HV区域中的第一导电层上形成第一绝缘层；从存储器区域和HV区域去除第一绝缘层，同时保持LV区域中的第一绝缘层；执行导电材料沉积以加厚存储器区域和HV区域中的第一导电层并在LV区域中的第一绝缘层上形成第二导电层；执行蚀刻以减薄存储器区域和HV区域中的第一导电层并去除LV区域中的第二导电层（其中存储器区域和HV区域中的第一导电层的顶表面高于LV区域中的第一绝缘层的底表面）；从LV区域去除第一绝缘层；以及对第一导电层进行图案化以在存储器区域、LV区域和HV区域中形成第一导电层的区块（其中LV区域中的第一导电层的区块的高度小于HV区域中的第一导电层的区块的高度）。
通过查看说明书、权利要求书和附图，本发明的其他目的和特征将变得显而易见。
附图说明
图1A-图1P为侧剖视图，示出了形成本发明的存储器设备的步骤。
图2A为模拟侧剖视图，示出了由足够厚的HV栅产生的所期望的注入。
图2B为模拟侧剖视图，示出了由不够厚的HV栅产生的不期望的注入。
具体实施方式
本发明是用于将相同晶圆管芯上的低和高电压逻辑器件形成为存储器单元阵列的技术，由此可采用足够高电压的注入来制造高电压逻辑器件，而不会穿透高电压逻辑器件多晶硅栅。
参见图1A-图1P，示出了在相同晶圆上制备存储器单元和低/高电压逻辑器件的工艺步骤的剖视图。该工艺始于在P型单晶硅衬底10上形成二氧化硅（氧化物）层12。之后，在二氧化硅层12上形成多晶硅（或非晶硅）的第一层14，如图1A所示。随后在垂直于图1A视图的方向上对多晶硅的第一层14进行图案化。
在多晶硅的第一层14上形成另一绝缘层16，诸如二氧化硅（或甚至复合层，诸如ONO（氧化物，氮化物，氧化物））。然后在氧化物层16上形成多晶硅的第二层18。在多晶硅的第二层18上形成另一绝缘层20，并且该绝缘层在随后的干法蚀刻期间用作硬掩模。在优选的实施方案中，绝缘层20为复合NON层，其包括氮化硅20a、二氧化硅20b和氮化硅20c。所得结构示于图1B中。硬掩模可替代地为氧化硅20b和氮化硅20c的复合层（省略亚硝酸盐）。硬掩模也可替代地仅用厚氮化硅层20a形成。
在该结构上涂布光刻胶材料（未示出），然后执行掩模步骤，使光刻胶材料的所选部分暴露。对光刻胶进行显影，并且将该光刻胶用作掩模来蚀刻该结构。具体地讲，绝缘层20、多晶硅的第二层18和绝缘层16被各向异性蚀刻，直到多晶硅的第一层14暴露。所得结构示于图1C中。虽然仅示出了两个“叠堆”（S1和S2），但是应当清楚存在彼此分离的多个此类“叠堆”。
在该结构上形成二氧化硅22。随后是氮化硅层24的形成。氮化硅24被各向异性蚀刻，从而在叠堆S1和S2中的每个叠堆旁边留下复合间隔物26（其是二氧化硅22和氮化硅24的组合）。间隔物的形成是本领域所熟知的，并且涉及材料在结构轮廓上方的沉积，之后进行各向异性蚀刻工艺，由此将该材料从该结构的横向表面去除，同时该材料在该结构的竖直取向表面上在很大程度上保持完整（具有圆化的上表面）。所得结构示于图1D中。
在该结构上方形成氧化物层，之后进行各向异性蚀刻，从而在叠堆S1和S2旁边留下氧化物的间隔物30。光刻胶28形成在叠堆S1和S2之间的区上方以及其他交替的成对叠堆S1和S2之间的区上方。出于本讨论的目的，成对叠堆S1和S2之间的区将称为“内区”，并且内区之外（即，在相邻对叠堆S1和S2之间）的区将称为“外区”。通过各向同性蚀刻去除外区中的暴露间隔物30。所得结构示于图1E中。
在去除光刻胶28之后，内区和外区中第一多晶硅的暴露部分被各向异性蚀刻。部分氧化物层12也将在多晶硅过蚀刻期间被蚀刻（去除）。剩余氧化物的较薄层将优选地保留在衬底10上，以便防止损坏衬底10。所得结构示于图1F中。
在该结构上方形成氧化物层，之后进行各向异性蚀刻，从而在叠堆S1和S2旁边留下氧化物的间隔物31并在衬底34上留下氧化物层33。在该结构上方形成另一氧化物层，从而加厚间隔物31和氧化物层33。然后形成光刻胶材料32并对其进行掩蔽，从而在叠堆S1和S2之间的内区中留下开口。再次，类似于图1E中示出的图，光刻胶在其他交替成对的叠堆之间。所得结构经受离子注入（即，注入到衬底10的暴露部分中），从而在其中形成源极区（即，与衬底不同的导电类型的区）。然后通过例如湿法蚀刻去除与叠堆S1和S2相邻的氧化物间隔物31以及内区中的氧化物层33。所得结构示于图1G中。
去除叠堆S1和S2的外区中的光刻胶材料32。施加高温热退火步骤，以激活离子注入并完成源极结（即，第一区或源极区）的形成。然后在每个位置处形成氧化物36（即，二氧化硅）。该结构再次被光刻胶材料38覆盖，并且执行掩模步骤，从而暴露叠堆S1和S2的外区并保留覆盖叠堆S1和S2之间的内区的光刻胶材料38。依次执行氧化物各向异性蚀刻和各向同性湿法蚀刻，以从叠堆S1和S2的外区去除氧化物36和氧化物33，并且可能减小叠堆S1和S2的外区中的氧化物间隔物31的厚度。所得结构示于图1H中。每个叠堆包括设置在衬底上方并与衬底绝缘的浮栅，以及在浮栅上方形成并与该浮栅绝缘的控制栅。内区（在叠堆S1和S2之间）包括在衬底上并沿叠堆S1和S2的侧壁形成的隧道氧化物36。
在衬底表面上形成氧化物层（或在此前的氧化物蚀刻之后留下一些氧化物33）。在去除光刻胶38之后，在该结构上方形成多晶硅层，之后在多晶硅层42上形成阻挡氧化物层44。所得结构示于图1I中，该图是展开视图，示出了存储器单元区域46（即，晶圆的将在其中形成存储器单元的那些区域）、LV（低电压）逻辑器件区域48（即，晶圆管芯的将在其中形成低电压逻辑器件的那些区域）以及HV（高电压）逻辑器件区域50（即，晶圆管芯的将在其中形成高电压逻辑器件的那些区域）。区域46, 48, 50彼此由STI绝缘区52（形成于衬底中的绝缘填充沟槽）分开。
在该结构上方形成光刻胶54，并且使用光刻法和光刻胶蚀刻对该光刻胶进行图案化，使得光刻胶仅保留在LV逻辑器件区域48中。然后执行氧化物蚀刻，以从一个或多个存储器单元区域46和一个或多个高电压逻辑器件区域50去除阻挡氧化物，如图1J所示。在去除光刻胶54之后，将第二层多晶硅沉积在该结构上方，从而加厚一个或多个存储器单元区域46和一个或多个HV逻辑器件区域50中的多晶硅42，并且在一个或多个LV逻辑器件区域48中的阻挡氧化物44上方产生虚设多晶硅56，如图1K所示。
执行多晶硅CMP（化学机械抛光）蚀刻，以减小组合逻辑多晶硅42和虚设多晶硅56的厚度，如图1L所示。进一步的多晶硅蚀刻减小了一个或多个存储器单元区域46和一个或多个HV逻辑器件区域50中的多晶硅42的厚度，但该厚度（例如，1000Å或更厚）大于一个或多个LV逻辑器件区域48中的阻挡氧化物44下方的多晶硅42的厚度。通过该多晶硅蚀刻去除阻挡氧化物上方的所有虚设多晶硅56。所得结构示于图1M中。
使用氧化物蚀刻来去除阻挡氧化物44。可执行N+多晶硅预掺杂注入（例如，砷或磷）。可形成光刻胶58，并且可使用该光刻胶来阻挡非期望的那些区中的该注入（例如，P-tab/P阱拾取），如图1N所示。
在去除光刻胶58之后，在该结构上方形成新光刻胶60，并且使用光刻法和光刻胶蚀刻来对该新光刻胶进行图案化，以去除除了存储器单元区域、LV逻辑器件区域和HV逻辑器件区域46, 48, 50以外的光刻胶60。然后通过以下方式使用多晶硅蚀刻来对多晶硅42进行图案化：去除多晶硅42的暴露部分，从而在一个或多个存储器单元区域46中留下分别作为存储器单元的选择栅和擦除栅的多晶硅区块42a和42b，在一个或多个LV逻辑器件区域48中留下作为LV逻辑器件的导电栅的多晶硅区块42c，以及在一个或多个HV逻辑器件区域50中留下作为HV逻辑器件的导电栅的多晶硅区块42d。选择/擦除栅多晶硅区块42a/42b和HV逻辑器件栅多晶硅区块42d的厚度（高度）大于LV逻辑器件栅多晶硅区块42c，如图1O所示。
在去除光刻胶60之后，并且在执行任选的多晶硅再氧化工艺之后，执行存储器单元LDD和LV逻辑器件LDD注入，以在一个或多个存储器单元区域46中形成漏极区62并且在一个或多个LV逻辑器件区域48中形成源极区/漏极区64/66。然后，在存储器单元和LV逻辑器件区域46/48上方形成光刻胶68，从而使一个或多个HV逻辑器件区域50暴露。执行HV逻辑器件LDD注入，以在一个或多个HV逻辑器件区域50中形成高电压源极区/漏极区70/72。一个或多个HV逻辑器件区域50中的相对厚的栅多晶硅42d防止注入穿透到多晶硅42d下方的下层沟道区中。所得结构示于图1P中。
模拟显示，HV逻辑器件多晶硅栅的增加厚度有效防止了多晶硅栅向沟道区中的不期望的注入穿透。如图2B所示，使用500Å厚的多晶硅栅74和磷注入时，一些磷穿透多晶硅栅74并注入到多晶硅栅74下方的沟道区76中（参见沟道注入78）。然而，如图2A所示，使用相同的注入能量时，1000Å厚的多晶硅栅75有效地阻挡了注入到达沟道区76。此外，使用与用于形成一个或多个LV逻辑器件区域中的多晶硅栅以及形成存储器单元选择栅相同的多晶硅处理步骤，形成一个或多个HV逻辑器件区域中较厚的多晶硅栅。
应当理解，本发明不限于上述的和在本文中示出的实施方案，而是涵盖落在所附权利要求书的范围内的任何和所有变型形式。举例来说，本文中对本发明的提及并不意在限制任何权利要求或权利要求术语的范围，而是仅参考可由这些权利要求中的一项或多项权利要求涵盖的一个或多个特征。上文所述的材料、工艺和数值的示例仅为示例性的，而不应视为限制权利要求。另外，根据权利要求和说明书显而易见的是，并非所有方法步骤都需要以所示出或所要求保护的精确顺序进行，而是需要以允许适宜地形成数对存储器单元和相关联的逻辑器件的任意顺序来进行。最后，单个材料层可以被形成为多个这种或类似材料层，反之亦然。
应当指出的是，如本文所用，术语“在…上面”和“在…上”均包括性地包括“直接在…上”（之间没有设置中间材料、元件或空间）和“间接在…上”（之间设置有中间材料、元件或空间）。类似地，术语“相邻”包括“直接相邻”（之间没有设置中间材料、元件或空间）和“间接相邻”（之间设置有中间材料、元件或空间），“被安装到”包括“被直接安装到”（之间没有设置中间材料、元件或空间）和“被间接安装到”（之间设置有中间材料、元件或空间），并且“被电连接到”包括“被直接电连接到”（之间没有将元件电连接在一起的中间材料或元件）和“被间接电连接到”（之间有将元件电连接在一起的中间材料或元件）。例如，“在衬底上方”形成元件可包括在两者间无中间材料/元件的情况下直接在衬底上形成该元件，以及在两者间有一种或多种中间材料/元件的情况下间接在衬底上形成该元件。
Claims (6)
1.一种形成存储器设备的方法，包括：
提供硅衬底，其中所述衬底具有存储器区域、LV区域和HV区域，所述区域通过延伸到所述衬底的表面中的绝缘材料彼此绝缘，并且其中所述衬底具有第一导电类型；
在所述衬底上并且在所述存储器区域中形成数对间隔开的存储器叠堆，其中每个存储器叠堆包括：
设置在所述衬底上方并与所述衬底绝缘的浮栅，和
设置在所述浮栅上方并与所述浮栅绝缘的控制栅；
在所述存储器区域、所述LV区域和所述HV区域中在所述衬底上方形成与所述衬底绝缘的第一导电层，其中所述第一导电层向上延伸越过所述数对存储器叠堆；
在所述存储器区域、所述LV区域和所述HV区域中的所述第一导电层上形成第一绝缘层；
从所述存储器区域和所述HV区域去除所述第一绝缘层，同时保持所述LV区域中的所述第一绝缘层；
执行导电材料沉积以加厚所述存储器区域和所述HV区域中的所述第一导电层并在所述LV区域中的所述第一绝缘层上形成第二导电层；
执行蚀刻以减薄所述存储器区域和所述HV区域中的所述第一导电层并去除所述LV区域中的所述第二导电层，其中所述存储器区域和所述HV区域中的所述第一导电层的顶表面高于所述LV区域中的所述第一绝缘层的底表面；
从所述LV区域去除所述第一绝缘层；以及
对所述第一导电层进行图案化，以在所述存储器区域、所述LV区域和所述HV区域中形成所述第一导电层的区块，其中所述LV区域中的所述第一导电层的所述区块的高度小于所述HV区域中的所述第一导电层的所述区块的高度。
2.根据权利要求1所述的方法，还包括：
执行第一次注入，以在所述衬底的所述存储器区域和所述LV区域中形成具有与所述第一导电类型不同的第二导电类型的区；以及
执行第二次注入，以在所述衬底的所述HV区域中形成具有与所述第一导电类型不同的第二导电类型的区。
3.根据权利要求2所述的方法，其中所述第二次注入的注入能量大于所述第一次注入的注入能量。
4.根据权利要求2所述的方法，还包括：
在所述第二次注入之前，在所述存储器区域和所述LV区域中在所述衬底上方形成光刻胶，其中所述光刻胶阻挡所述第二次注入到达所述存储器区域和所述LV区域。
5.根据权利要求2所述的方法，其中所述存储器区域和所述LV区域中的所述第二导电类型的区的击穿电压低于所述HV区域中的所述第二导电类型的区的击穿电压。
6.根据权利要求1所述的方法，其中执行所述蚀刻以减薄所述第一导电层包括化学机械抛光蚀刻。
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