JP2015118975A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】ＭＯＳＦＥＴと不揮発性メモリ用ＦＥＴ（ＭＯＮＯＳ型ＦＥＴ）とを同一半導体基板上に形成するために、ＭＯＳＦＥＴのゲート電極膜の形成、不揮発性メモリ用ＦＥＴのゲート電極膜の形成、不揮発性メモリ用ＦＥＴのゲート電極のパターニング、ＭＯＳＦＥＴのゲート電極のパターニングを順次行う、製造方法において、ＭＯＳＦＥＴのゲート電極をパターニングするエッチング工程での不揮発性メモリ用ＦＥＴのゲート電極へのエッチングダメージを抑える。【解決手段】先に形成された不揮発性メモリ用ＦＥＴのゲート電極上のレジスト膜厚が、ＭＯＳＦＥＴのゲート電極を形成するためのエッチングで消失しない膜厚となるように、不揮発性メモリ用ＦＥＴのゲート電極の幅をＬとし、間隔をＳとし、高さをＨとするときのＳ／ＬとＨ／Ｌの積の値が規定される。【選択図】図３０

Description

本発明は、半導体装置の製造方法に関し、特に不揮発性メモリと通常のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を混載する半導体装置に好適に利用できるものである。
論理回路やメモリ回路、アナログ回路等に、不揮発性メモリを混載する半導体集積回路（ＬＳＩ：Large Scale Integrated circuit）が、普及している。論理回路等には、ＭＩＳＦＥＴの中でも、ゲート絶縁膜にシリコン酸化（SiO2）膜を備える、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が多用される。一方、不揮発性メモリには、ゲート絶縁膜に電荷蓄積膜を備えるＦＥＴを利用したものがある。電荷蓄積膜にはトラップ準位があり、そのトラップ準位にキャリアが捕獲（蓄積）されることによって、ＦＥＴの閾値電圧が変化する現象を利用して情報が記憶される。トラップ準位に捕獲されたキャリアは、回路への電源供給が停止されても保持されるので、不揮発性メモリとして機能する。電荷蓄積膜としては、シリコン窒化（Si3N4）膜が多用されており、ゲート電極とチャネルの間に、電位障壁膜に挟まれた３層構造で形成される。電位障壁膜としてはシリコン酸化（SiO2）膜が多用され、前記３層構造の膜は、ＯＮＯ（Oxide/Nitride/Oxide）膜と呼ばれる。このようなＦＥＴは、その構造からＭＯＮＯＳ（Metal/Oxide/Nitride/Oxide/Semiconductor）型ＦＥＴと呼ばれる。不揮発性メモリを混載するＬＳＩの製造方法においては、通常のＦＥＴのゲート絶縁膜と、ＯＮＯ膜とを同一半導体基板上に形成する必要があり、種々の技術が提案されている。
特許文献１には、ＭＯＳＦＥＴとＭＯＮＯＳ型ＦＥＴとを同一半導体基板上に形成する技術が開示されている。実施形態１と２には、先に半導体基板上の全面にＯＮＯ膜とＭＯＮＯＳ型ＦＥＴのゲート電極を形成するポリシリコン膜を形成し、その後ＭＯＳＦＥＴが形成される領域を開口した上で、ＭＯＳＦＥＴのゲート酸化膜とポリシリコン膜を形成する製造方法が開示されている。実施形態３と４には、逆に先に半導体基板上の全面にＭＯＳＦＥＴのゲート酸化膜とポリシリコン膜を形成し、その後ＯＮＯ膜とＭＯＮＯＳ型ＦＥＴのゲート電極を形成するポリシリコン膜を形成する製造方法が開示されている。
特開２０１２−２１６８５７号公報
特許文献１について本発明者が検討した結果、以下のような新たな課題があることがわかった。
特許文献１の実施形態３と４に記載される製造方法では、同文献の図２２に示されるように、ＭＯＮＯＳ型ＦＥＴのゲート電極を形成するポリシリコン膜の上にキャップ絶縁膜３２を形成し、その後ＭＯＮＯＳ型ＦＥＴのゲート電極をパターニングし（図２３）、さらにＭＯＳＦＥＴのゲート電極をパターニングする（実施形態３では図２４、実施形態４では図２５）。同文献には説明されていないが、図２３の状態の半導体基板の全面をレジストで覆い、ＭＯＮＯＳ型ＦＥＴの領域と、ＭＯＳＦＥＴのゲート電極が形成される領域を残して開口する、リソグラフィ工程を行う。このとき、レジストは概ね均等の膜厚で塗布されるが、ＭＯＮＯＳ型ＦＥＴの領域では、既にゲート電極がパターニングされているので、その凹凸を埋めるために、ゲート電極上のレジストの膜厚は他の領域と比べて薄くなっている。そのため、ＭＯＳＦＥＴのゲート電極を形成するポリシリコン膜を、ゲート電極部分を除いて除去するエッチング工程では、レジスト膜も同時にエッチングされるので、ＭＯＮＯＳ型ＦＥＴのゲート電極上の初めから他の領域より薄く形成されたレジスト膜が消失し、ＭＯＮＯＳ型ＦＥＴのゲート電極が露出して、エッチングのダメージを受ける恐れがある。
本発明の目的は、ＭＯＳＦＥＴと不揮発性メモリ用ＦＥＴ（ＭＯＮＯＳ型ＦＥＴ）とを同一半導体基板上に形成するために、ＭＯＳＦＥＴのゲート電極膜の形成、不揮発性メモリ用ＦＥＴのゲート電極膜の形成、不揮発性メモリ用ＦＥＴのゲート電極のパターニング、ＭＯＳＦＥＴのゲート電極のパターニングを順次行う、製造方法において、ＭＯＳＦＥＴのゲート電極をパターニングするエッチング工程での不揮発性メモリ用ＦＥＴのゲート電極へのエッチングダメージを抑えることである。
このような課題を解決するための手段を以下に説明するが、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一実施の形態によれば、下記の通りである。
すなわち、不揮発性メモリ用ＦＥＴとＭＯＳＦＥＴとを含む半導体装置の製造方法であって、以下のように構成される。ＭＯＳＦＥＴのゲート電極膜を成膜して、不揮発性メモリ用ＦＥＴを形成する領域を開口し、不揮発性メモリ用ＦＥＴのゲート電極をパターニングした後で、ＭＯＳＦＥＴのゲート電極をパターニングする。このとき、先に形成された不揮発性メモリ用ＦＥＴのゲート電極上のレジスト膜厚が、ＭＯＳＦＥＴのゲート電極を形成するためのエッチングで消失しない膜厚となるように、不揮発性メモリ用ＦＥＴのゲート電極の幅をＬとし、間隔をＳとし、高さをＨとするときのＳ／ＬとＨ／Ｌの積の値が規定される。
前記一実施の形態によって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、ＭＯＳＦＥＴと不揮発性メモリ用ＦＥＴ（ＭＯＮＯＳ型ＦＥＴ）とを同一半導体基板上に形成するために、ＭＯＳＦＥＴのゲート電極膜の形成、不揮発性メモリ用ＦＥＴのゲート電極膜の形成、不揮発性メモリ用ＦＥＴのゲート電極のパターニング、ＭＯＳＦＥＴのゲート電極のパターニングを順次行う、製造方法において、ＭＯＳＦＥＴのゲート電極をパターニングするエッチング工程での不揮発性メモリ用ＦＥＴのゲート電極へのエッチングダメージを抑えることができる。
図１は、実施形態１に係る製造方法の途中（Ｎ型ウェル１１、Ｐ型ウェル１２〜１４、Ｐ型チャネル１６、高耐圧（ＨＶ）ＭＯＳＦＥＴ用ＬＤＤ１９＿１形成工程後）における、半導体装置１の模式的断面図である。 図２は、実施形態１に係る製造方法の途中（ゲート絶縁膜２４〜２６形成工程後）における、半導体装置１の模式的断面図である。 図３は、実施形態１に係る製造方法の途中（第１ゲート電極膜３１の成膜工程後）における、半導体装置１の模式的断面図である。 図４は、実施形態１に係る製造方法の途中（ＣＭＰ（Chemical Mechanical Polish）ストッパ膜２９形成工程と、素子分離領域３０を形成するためのリソグラフィ工程の後）における、半導体装置１の模式的断面図である。 図５は、実施形態１に係る製造方法の途中（素子分離領域３０形成工程後）における、半導体装置１の模式的断面図である。 図６は、実施形態１に係る製造方法の途中（第２ゲート電極膜３２の成膜工程後）における、半導体装置１の模式的断面図である。 図７は、実施形態１に係る製造方法の途中（酸化防止膜３４の成膜工程後）における、半導体装置１の模式的断面図である。 図８は、実施形態１に係る製造方法の途中（不揮発性メモリ領域を開口するリソグラフィ工程後）における、半導体装置１の模式的断面図である。 図９は、実施形態１に係る製造方法の途中（ＭＯＮＯＳ型ＦＥＴ５４用ウェル１５形成工程後）における、半導体装置１の模式的断面図である。 図１０は、実施形態１に係る製造方法の途中（ＭＯＮＯＳ型ＦＥＴ５４用チャネル１７を形成するためのチャネルイオン注入工程後）における、半導体装置１の模式的断面図である。 図１１は、実施形態１に係る製造方法の途中（ＭＯＮＯＳ型ＦＥＴ５４用の電荷蓄積３層膜２０（電位障壁膜２１／電荷蓄積膜２２／電位障壁膜２３）を成膜する工程後）における、半導体装置１の模式的断面図である。 図１２は、実施形態１に係る製造方法の途中（第３ゲート電極膜３３の成膜工程後）における、半導体装置１の模式的断面図である。 図１３は、実施形態１に係る製造方法の途中（シリコン酸化膜３５の成膜工程後）における、半導体装置１の模式的断面図である。 図１４は、実施形態１に係る製造方法の途中（ＭＯＮＯＳ型ＦＥＴ５４用のゲート電極６４をパターニングするためのリソグラフィ工程後）における、半導体装置１の模式的断面図である。 図１５は、実施形態１に係る製造方法の途中（ＭＯＮＯＳ型ＦＥＴ５４用のゲート電極６４をパターニングするための、第３ゲート電極層３３のエッチング工程後）における、半導体装置１の模式的断面図である。 図１６は、実施形態１に係る製造方法の途中（ＭＯＮＯＳ型ＦＥＴ５４用のゲート電極６４をパターニングするための、電荷蓄積３層膜２０と酸化防止膜３４のエッチング工程後）における、半導体装置１の模式的断面図である。 図１７は、実施形態１に係る製造方法の途中（ＭＯＮＯＳ型ＦＥＴ５４用の低濃度拡散層１９＿４形成工程後）における、半導体装置１の模式的断面図である。 図１８は、実施形態１に係る製造方法の途中（ＭＯＳＦＥＴ用のゲート電極６１〜６３をパターニングするためのリソグラフィ工程後）における、半導体装置１の模式的断面図である。 図１９は、実施形態１に係る製造方法の途中（ＭＯＳＦＥＴ用のゲート電極６１〜６３を形成するエッチング工程と低濃度拡散層１９＿１〜１９＿３形成工程の後）における、半導体装置１の模式的断面図である。 図２０は、実施形態１に係る製造方法の途中（ゲート側壁絶縁膜（サイドウォール）６５＿１〜６５＿４形成工程とソース／ドレイン領域１８＿１〜１８＿４形成工程の後）における、半導体装置１の模式的断面図である。 図２１は、ＭＯＮＯＳ型ＦＥＴ５４を上面から見た模式的レイアウトパターン図である。 図２２は、ＭＯＮＯＳ型ＦＥＴ５４のチャネルイオン注入工程を説明するための、半導体装置１の模式的断面図（図２１のＸ−Ｘ断面）である。 図２３は、ＭＯＮＯＳ型ＦＥＴ５４のチャネル領域に対する、一方からの斜めイオン注入工程を説明するための、半導体装置１の模式的断面図（図２１のＸ−Ｘ断面）である。 図２４は、ＭＯＮＯＳ型ＦＥＴ５４のチャネル領域に対する、他方からの斜めイオン注入工程を説明するための、半導体装置１の模式的断面図（図２１のＸ−Ｘ断面）である。 図２５は、キンク特性を持ったＭＯＮＯＳ型ＦＥＴ５４の電気的特性を表す説明図である。 図２６は、ＭＯＮＯＳ型ＦＥＴ５４の正常な電気的特性を表す説明図である。 図２７は、製造方法の途中（ＭＯＳＦＥＴ用のゲート電極６１〜６３をパターニングするためのリソグラフィ工程後）における、ＭＯＮＯＳ型ＦＥＴ５４の複数のゲート電極の構造を示す、半導体装置１の模式的断面図である。 図２８は、ＭＯＮＯＳ型ＦＥＴ５４のゲート電極の間隔／幅（Space/Line）比とゲート電極上のレジスト膜厚との関係についての実験結果を示すグラフである。 図２９は、ＭＯＮＯＳ型ＦＥＴ５４のゲート電極の高さ／幅（Height/Line）比とゲート電極上のレジスト膜厚との関係についての実験結果を示すグラフである。 図３０は、ＭＯＮＯＳ型ＦＥＴ５４のゲート電極の間隔／幅×高さ／幅（S/L×H/L）の値とゲート電極上のレジスト膜厚との関係についての実験結果を示すグラフである。
１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
〔１〕＜不揮発性メモリ用ＦＥＴのゲート電極へのエッチングダメージ防止＞
不揮発性メモリ用ＦＥＴ（５４）とＭＯＳＦＥＴ（５１〜５３）とを含む半導体装置（１）の製造方法であって、以下の工程を含む、半導体装置の製造方法：
（ｅ）半導体基板（１０）の全面に第１ゲート電極膜（３１）を成膜する工程；
（ｉ）前記工程（ｅ）の後、前記不揮発性メモリ用ＦＥＴが形成される領域（４４）を開口して、前記半導体基板の半導体表面を露出させる工程；
（ｍ）前記工程（ｉ）の後、第１電位障壁膜（２１）と電荷蓄積膜（２２）と第２電位障壁膜（２３）とを順次堆積することにより電荷蓄積３層膜（２０）を形成する工程；
（ｎ）前記工程（ｍ）の後、前記電荷蓄積３層膜上に、第２ゲート電極膜（３３）を成膜する工程；
（ｏ）前記工程（ｎ）の後、前記不揮発性メモリ用ＦＥＴのゲート電極（６４）をパターニングする工程；
（ｐ）前記工程（ｏ）の後、リソグラフィにより、前記不揮発性メモリ用ＦＥＴの領域と、前記ＭＯＳＦＥＴのゲート電極（６１〜６３）を形成する領域とにレジスト膜（９４）を形成する工程；
（ｑ）前記工程（ｐ）の後、前記工程（ｐ）で形成された前記レジスト膜で覆われない、前記第１ゲート電極膜をエッチングする工程、
ここで、前記工程（ｐ）において前記レジスト膜の前記不揮発性メモリ用ＦＥＴのゲート電極上の膜厚が、前記工程（ｑ）のエッチング工程によって消失しない膜厚となるように、前記不揮発性メモリ用ＦＥＴのゲート電極（６４）の幅をＬとし、間隔をＳとし、高さをＨとするときのＳ／ＬとＨ／Ｌの積の値が規定される。
これにより、ＭＯＳＦＥＴ（５１〜５３）のゲート電極（６１〜６３）をパターニングするエッチング工程での不揮発性メモリ用ＦＥＴ（ＭＯＮＯＳ型ＦＥＴ、５４）のゲート電極（６４）へのエッチングダメージを抑えることができる。そのメカニズムについては、後述の実施形態５において詳述する。
〔２〕＜２層ポリシリコン構造＞
項１の半導体装置の製造方法において、前記第１ゲート電極膜は第１ポリシリコン膜であり、更に以下の工程を含む：
（ｆ１）前記工程（ｅ）の後、前記第１ゲート電極膜上にＣＭＰストッパ膜（２９）を成膜する工程；
（ｆ２）前記工程（ｆ１）の後、複数の前記不揮発性メモリ用ＦＥＴと複数の前記ＭＯＳＦＥＴとをそれぞれ互いに分離する素子分離領域（３０）に、素子分離溝を形成する工程；
（ｆ３）前記工程（ｆ２）の後、前記素子分離溝を埋め、さらに前記半導体基板の表面全面に絶縁膜を成膜する工程；
（ｆ４）前記工程（ｆ３）の後、化学機械研磨（ＣＭＰ）により、前記ＣＭＰストッパ膜が露出するまで前記半導体基板の表面を研磨する工程；
（ｆ５）前記工程（ｆ４）の後、前記ＣＭＰストッパ膜を選択的に除去する工程；
（ｇ）前記工程（ｆ５）の後に、前記半導体基板の全面に、第２ポリシリコン膜（３２）を形成する工程、
ここで、前記工程（ｑ）は、前記工程（ｐ）で形成された前記レジスト膜で覆われない、前記第１ゲート電極膜である前記第１ポリシリコンと前記第２ポリシリコンをエッチングする工程である。
これにより、ＳＴＩ形成後にさらに第１ゲート電極膜の上層のポリシリコン膜（３２）を形成する、所謂２層ポリシリコン構造のゲート電極を採用する場合にも、不揮発性メモリ用ＦＥＴ（ＭＯＮＯＳ型ＦＥＴ、５４）のゲート電極（６４）へのエッチングダメージを抑えることができる。
〔３〕＜不揮発性メモリ用ＦＥＴのゲート電極膜は、２層ポリシリコン構造よりも薄い＞
項２の半導体装置の製造方法において、第２ゲート電極膜（３３）の膜厚は、前記第１ポリシリコン膜と前記第２ポリシリコン膜が積層された、前記ＭＯＳＦＥＴのゲート電極膜よりも薄い。
これにより、不揮発性メモリ用ＦＥＴ（ＭＯＮＯＳ型ＦＥＴ、５４）のゲート電極（６４）へのエッチングダメージを抑えることができる。
〔４〕＜ＯＮＯ膜＞
項１から項３のうちのいずれか１項記載の半導体装置の製造方法において、前記第１電位障壁膜と前記第２電位障壁膜はそれぞれシリコン酸化膜であり、前記電荷蓄積膜は、シリコン窒化膜またはシリコン酸窒化膜である。
これにより、電荷蓄積３層膜（２０）をＯＮＯ膜で構成することができる。
〔５〕＜不揮発性メモリ用ＦＥＴのゲート電極へのエッチングダメージ防止＞
単一の半導体基板（１０）上に不揮発性メモリ用ＦＥＴ（５４）とＭＯＳＦＥＴ（５１〜５３）とが形成される半導体装置（１）の製造方法であって、
前記半導体基板の表面の一部に前記ＭＯＳＦＥＴのゲート電極膜（３１、３２）が形成され、前記半導体基板の表面の他の一部に、前記不揮発性メモリ用ＦＥＴのゲート電極（６４）がパターニングされて形成され、その後、前記ＭＯＳＦＥＴのゲート電極（６１〜６３）をパターニングするレジスト膜（９４）が形成され、前記レジスト膜に覆われていない部分の前記ゲート電極膜がエッチングされる、各工程を含み、
前記レジスト膜の前記不揮発性メモリ用ＦＥＴのゲート電極上の膜厚が、前記エッチングによって消失しない膜厚となるように、前記不揮発性メモリ用ＦＥＴの前記ゲート電極の幅をＬとし、間隔をＳとし、高さをＨとするときのＳ／ＬとＨ／Ｌの積の値が規定される、半導体装置の製造方法。
これにより、項１と同様に、ＭＯＳＦＥＴ（５１〜５３）のゲート電極（６１〜６３）をパターニングするエッチング工程での不揮発性メモリ用ＦＥＴ（ＭＯＮＯＳ型ＦＥＴ、５４）のゲート電極（６４）へのエッチングダメージを抑えることができる。
〔６〕＜２層ポリシリコン構造＞
項５において、前記ＭＯＳＦＥＴの前記ゲート電極膜は、素子分離層（３）形成前に成膜された第１ポリシリコン膜と前記素子分離層（３）形成後に成膜された第２ポリシリコン膜とが積層されて形成される、半導体装置の製造方法。
これにより、所謂２層ポリシリコン構造のゲート電極を採用する場合にも、不揮発性メモリ用ＦＥＴ（ＭＯＮＯＳ型ＦＥＴ、５４）のゲート電極（６４）へのエッチングダメージを抑えることができる。
〔７〕＜不揮発性メモリ用ＦＥＴのゲート電極膜は、２層ポリシリコン構造よりも薄い＞
項６において、第２ゲート電極膜（３３）の膜厚は、前記第１ポリシリコン膜と前記第２ポリシリコン膜が積層された、前記ＭＯＳＦＥＴの前記ゲート電極膜よりも薄い、半導体装置の製造方法。
これにより、不揮発性メモリ用ＦＥＴ（ＭＯＮＯＳ型ＦＥＴ、５４）のゲート電極（６４）へのエッチングダメージを抑えることができる。
〔８〕＜ＯＮＯ膜＞
項５から項７のうちのいずれか１項において、前記第１電位障壁膜と前記第２電位障壁膜はそれぞれシリコン酸化膜であり、前記電荷蓄積膜は、シリコン窒化膜またはシリコン酸窒化膜である、半導体装置の製造方法。
これにより、電荷蓄積３層膜（２０）をＯＮＯ膜で構成することができる。
２．実施の形態の詳細
実施の形態について更に詳述する。
〔実施形態１〕
不揮発性メモリを構成するための、ゲート絶縁膜内に電荷蓄積膜を持つＭＯＮＯＳ型ＦＥＴ５４と、論理回路、メモリ回路、アナログ回路等を構成するための、高耐圧、中耐圧、低耐圧の３種類のＭＯＳＦＥＴ５１〜５３とを含む半導体装置１の製造方法について、図１から図２０を引用して説明する。
図１は、本実施形態１に係る製造方法の途中（Ｎ型ウェル１１、Ｐ型ウェル１２〜１４、Ｐ型チャネル１６、高耐圧（ＨＶ）ＭＯＳＦＥＴ用ＬＤＤ１９＿１形成工程後）における、半導体装置１の模式的断面図である。ＭＯＮＯＳ型ＦＥＴ形成領域４４と、低耐圧（ＬＶ：Low Voltage）ＭＯＳＦＥＴ形成領域４３と、中耐圧（ＭＶ：Middle Voltage）ＭＯＳＦＥＴ形成領域４２と、高耐圧（ＨＶ：High Voltage）ＭＯＳＦＥＴ形成領域４１とが示される。それぞれＮチャネルＦＥＴを形成する工程のみが示されるが、逆の導電型の半導体領域を形成する工程を追加することによって、ＰチャネルＦＥＴを形成し、ＣＭＯＳ（Complementally Metal Oxide Semiconductor）ＦＥＴとしてもよい。また、ＰチャネルＦＥＴのみが形成されても良い。
まず、例えばＰ型シリコンなどの半導体基板１０（以降簡単に基板１０という）の表面から、リン（Ｐ）やヒ素（Ａｓ）などのドナー不純物をイオン注入によって導入することにより、Ｎ型ウェル１１を形成する。次に、リソグラフィ技術によって各領域４１〜４４にレジスト膜の開口を順次形成して、ホウ素（Ｂ）などのアクセプタ不純物を、イオン注入によってＮ型ウェル１１よりも浅い領域に導入することにより、形成された開口にＰ型ウェル１２〜１４を順次形成する。ＰチャネルＦＥＴをさらに形成する場合（不図示）には、Ｎ型ウェル１１内またはＰ型ウェル１２〜１４内に、さらにＮ型ウェルを形成する。
次に基板１０の全面の表面付近に、イオン注入によりＰ型チャネル１６を形成する。形成されるＮチャネルＦＥＴのチャネル領域の不純物濃度を調整するイオン注入であり、ＮチャネルＦＥＴの閾値電圧が調整される。ここで、基板１０の全面とは、ＮチャネルＦＥＴが形成される領域の全面を意味し、ＰチャネルＦＥＴを形成する領域がある場合には、リソグラフィ技術を利用して、それぞれの領域に順次チャネル領域が形成される。
次に、ＨＶＭＯＳＦＥＴ形成領域４１内に、低濃度拡散層（ＬＤＤ：Lightly Doped Drain）１９＿１を形成する。ＨＶＭＯＳ用ＬＤＤ１９は、ＨＶＭＯＳＦＥＴ５１のドレイン−ゲート間の電界を緩和してドレイン耐圧を向上させるための、横方向拡散領域とすることができる。形成されるべき横方向拡散領域を、リソグラフィ技術によって開口して、例えば、基板１０の表面から、ホウ素（Ｂ）などのアクセプタ不純物をイオン注入によって導入する。
図２は、上述の工程に続く、ゲート絶縁膜２４〜２６形成工程後における、半導体装置１の模式的断面図である。基板１０上のＨＶＭＯＳＦＥＴ形成領域４１に、所定の深さの溝を形成し、その溝の中に熱酸化によってＨＶＭＯＳＦＥＴ５１用のゲート絶縁膜２６を形成する。次に、ＭＶＭＯＳＦＥＴ形成領域４２に熱酸化によってＭＶＭＯＳＦＥＴ５２用のゲート絶縁膜２５を形成する。次に、ＬＶＭＯＳＦＥＴ形成領域４３に熱酸化によってＬＶＭＯＳＦＥＴ５３用のゲート絶縁膜２４を形成する。このとき、ＭＯＮＯＳ型ＦＥＴ形成領域４４にもゲート絶縁膜２４が形成されるが、これは後述の工程によって除去される。例えば、シリコン基板の所望の領域のみを熱酸化するためには、当該領域に開口を持つシリコン窒化膜を形成してハードマスクとし、当該開口部に露出された基板の結晶面を酸化する熱酸化工程を実施する。各ゲート絶縁膜２６、２５、２４の厚さは、それぞれ各耐圧のＭＯＳＦＥＴ５１、５２、５３のゲート耐圧を満足するように設定される。ＨＶＭＯＳＦＥＴ５１のゲート絶縁膜２６は、高い耐圧とするために他のゲート絶縁膜２５、２４よりも厚くする必要がある。基板を熱酸化する前に基板１０に形成する溝の深さは、最終的に各ゲート絶縁膜２６、２５、２４の高さが揃うように設定される。上述では省略したが、ＭＶＭＯＳＦＥＴ形成領域４２にも熱酸化工程の前に予め溝を形成しても良い。これにより、ゲート絶縁膜２４〜２６の高さを揃えることができ、この後の配線工程の前での基板１０の段差が少なくなり、配線の歩留まりを向上することができる。ここで、「高さを揃える」とは、厳密に同じ高さになることを意味するものではない。段差が少ない程、後の配線工程において発生する欠陥の密度が減少し、歩留まりが向上する。
図３は、上述の工程に続く、ゲート電極膜３１の成膜工程後における、半導体装置１の模式的断面図である。図２に示される半導体装置１の表面上に、例えばＣＶＤ（Chemical Vapor Deposition）法により、ポリシリコン膜を堆積することにより、ゲート電極膜３１を成膜する。ポリシリコン膜には、例えばホウ素（Ｂ）、リン（Ｐ）などの不純物が高濃度にドープされ、電気伝導率が低下されている。このような不純物は、ポリシリコン膜を堆積するＣＶＤの過程で同時にドープしても良いし、成膜後にイオン注入などによって導入しても良い。
図４は、上述の工程に続く、ＣＭＰストッパ膜２９形成工程と、素子分離領域３０を形成するためのリソグラフィ工程の後における、半導体装置１の模式的断面図である。図３に示される半導体装置１の表面上に、例えばＣＶＤ法によりシリコン窒化膜２９が堆積される。シリコン窒化膜２９は、後のＣＭＰ工程においてストッパとして機能する。次に、リソグラフィにより、素子分離領域３０に開口を持つレジスト９１を形成する。
図５は、上述の工程に続く、素子分離領域３０形成工程後における、半導体装置１の模式的断面図である。図４に示される半導体装置１に、例えば異方性のドライエッチングを行うことにより、レジスト９１の開口部に基板１０の深さ方向に延びる溝（トレンチ）を形成する。溝はウェル１２〜１４よりも深い位置まで形成する。次に、レジスト９１を除去した後、形成した溝を埋めるように、例えばＣＶＤ法によりシリコン酸化膜を堆積する。このとき、溝以外の半導体装置１の表面上の全面にも、シリコン酸化膜が堆積する。次に化学機械研磨（ＣＭＰ）により、シリコン窒化膜２９が露出するまで半導体装置１の表面を研磨する。このように、シリコン窒化膜２９は、ＣＭＰにおいてストッパ膜として機能する。次にストッパであるシリコン窒化膜２９をエッチングによって除去する。このエッチングは、シリコン窒化膜２９に対するエッチングレートが高く、素子分離領域３０に形成されたシリコン酸化膜と、シリコン窒化膜２９の下のポリシリコン膜３１に対するエッチングレートが低い、選択性の高いエッチングである。以上の工程により、素子分離領域にＳＴＩ３０が形成される。各トランジスタ形成領域４１〜４４内に形成された複数の素子は、互いにＳＴＩ３０で分離される。
図６は、上述の工程に続く、ゲート電極膜３２の成膜工程後における、半導体装置１の模式的断面図である。図５に示される半導体装置１の表面上に、例えばＣＶＤ法により、ポリシリコン膜を堆積し、リン（Ｐ）などの不純物を高濃度にドープして低抵抗化することにより、ゲート電極膜３２を成膜する。ゲート電極膜３２は、先に形成されたゲート電極膜３１上のみならず、ＳＴＩ３０上も覆うように形成され、ＳＴＩ３０上の非活性領域では、ゲート電極への配線として機能する。
図７は、上述の工程に続く、酸化防止膜３４の成膜工程後における、半導体装置１の模式的断面図である。図６に示される半導体装置１の表面上、即ち、ゲート電極膜３２上に、例えばＣＶＤ法によりシリコン窒化膜３４を成膜する。このシリコン窒化膜３４は、後のシリコン酸化膜の成膜工程でゲート電極膜３２が酸化されるのを防止する、酸化防止膜３４として機能する。
図８は、上述の工程に続く、不揮発性メモリ領域（ＭＯＮＯＳ型ＦＥＴ形成領域）４４を開口するリソグラフィ工程後における、半導体装置１の模式的断面図である。図７に示される半導体装置１の表面上、即ち、酸化防止膜３４上にレジストを塗布し、リソグラフィによって、不揮発性メモリ用のＭＯＮＯＳ型ＦＥＴ形成領域４４を開口する。ＭＯＮＯＳ型ＦＥＴ形成領域４４に開口を有するレジスト９２をマスクとして、酸化防止膜３４とゲート電極膜３２と３１とを、エッチングによって除去する。このエッチングは、酸化防止膜３４とゲート電極膜３２と３１即ち、シリコン窒化膜とポリシリコンに対するエッチングレートが高く、素子分離領域３０に形成されたシリコン酸化膜に対するエッチングレートが低い、選択性の高いエッチングであると良い。
図９は、上述の工程に続く、ＭＯＮＯＳ型ＦＥＴ５４用ウェル１５形成工程後における、半導体装置１の模式的断面図である。図８に示される半導体装置１の表面上から、イオン注入（ウェルイオン注入）によりホウ素（Ｂ）などのアクセプタ不純物を導入することにより、レジスト９２の開口しているＭＯＮＯＳ型ＦＥＴ形成領域４４の基板１０内に、ＭＯＮＯＳ型ＦＥＴ５４用Ｐ型ウェル１５が形成される。
図１０は、上述の工程に続く、ＭＯＮＯＳ型ＦＥＴ５４用チャネル１６を形成するためのチャネルイオン注入工程後における、半導体装置１の模式的断面図である。図８に示される半導体装置１の表面上から、レジスト９２を除去した後に、イオン注入により不純物を導入することにより、ＭＯＮＯＳ型ＦＥＴ形成領域４４の基板１０内の表面付近に、ＭＯＮＯＳ型ＦＥＴ５４用チャネル領域１６が形成される。このイオン注入（チャネルイオン注入）により、チャネル領域の不純物濃度が調整され、ＭＯＮＯＳ型ＦＥＴ５４の閾値電圧が調整される。レジスト９２は、ウェルイオン注入後、チャネルイオン注入前に除去されるとよい。なぜなら、レジスト９２は酸化防止膜３４とゲート電極３２のエッチングマスクになることに加え、ウェルイオン注入のマスクにもなるため厚膜レジストが必要になる。この厚膜レジスト９２を除去する際、有機系異物が開口部であるＭＯＮＯＳ型ＦＥＴ形成領域４４の基板１０表面にも付着し、イオン注入において、飛来するイオンが基板１０内に注入されるのを妨げるからである。ウェルイオン注入は加速エネルギーが高いので比較的深刻ではないが、チャネルイオン注入は加速エネルギーが低いので、イオンが基板１０内に注入されるのが妨害される程度が高く、素子特性に与える影響が深刻である。このため、レジスト９２は、ウェルイオン注入後、チャネルイオン注入前に除去すると良い。レジスト９２を除去する洗浄工程（アッシャー工程）で、ＭＯＮＯＳ型ＦＥＴ形成領域４４の基板１０表面に付着した異物も洗浄、除去されるので、チャネルイオン注入におけるイオンの侵入が妨げられることがない。
図１１は、上述の工程に続く、ＭＯＮＯＳ型ＦＥＴ５４用の電荷蓄積３層膜２０（電位障壁膜２１／電荷蓄積膜２２／電位障壁膜２３）を成膜する工程後における、半導体装置１の模式的断面図である。図１０に示される半導体装置１のＭＯＮＯＳ型ＦＥＴ形成領域４４からゲート絶縁膜２４をエッチングにより除去し、半導体装置１の表面上に、電位障壁膜２１と電荷蓄積膜２２と電位障壁膜２３とを順次成膜する。電位障壁膜２１と電位障壁膜２３は例えばシリコン酸化膜であり、電荷蓄積膜２２は例えばシリコン窒化膜であって、ＣＶＤ法によって成膜される。このとき、電荷蓄積３層膜２０はＯＮＯ膜である。電荷蓄積膜２２は、キャリアを捕獲するトラップ準位を持つ材質であれば良く、シリコン窒化膜（SiN、Si3N4）以外に、シリコン酸窒化膜（SiON）でもよい。さらにポリシリコンなどの導電性の膜を用いても良い。但し導電性の電荷蓄積膜を採用する場合には、蓄積された電荷のリークを抑えるため、電位障壁膜に欠陥のない高品質の絶縁膜とする必要がある。
ＭＯＳＦＥＴ形成領域４１〜４３で、ゲート電極膜３２の上に電位障壁膜２１が堆積される工程では、電位障壁膜２１であるシリコン酸化膜がＣＶＤ法によって堆積されるとき、予め酸化防止膜３４が形成されていることによって、ＣＶＤにおける活性（ラディカル）な酸素が、ゲート電極膜３２であるポリシリコンに侵入するのを妨げる。これにより、ゲート電極膜３２中さらには、下層のゲート電極膜３１において、ＣＶＤの活性酸素がポリシリコンの増速酸化を惹き起こす問題が発生するのを予防することができる。
図１２は、上述の工程に続く、ゲート電極膜３３の成膜工程後における、半導体装置１の模式的断面図である。図１１に示される半導体装置１の表面上に、例えばＣＶＤ法により、ポリシリコン膜を堆積し、リン（Ｐ）などの不純物を高濃度にドープして低抵抗化することにより、ゲート電極膜３３を成膜する。ゲート電極膜３３は、ＭＯＮＯＳ型ＦＥＴ５４のゲート電極６４となる。
図１３は、上述の工程に続く、シリコン酸化膜３５の成膜工程後における、半導体装置１の模式的断面図である。図１２に示される半導体装置１の表面上に、例えばＣＶＤ法により、シリコン酸化膜３５を成膜する。シリコン酸化膜３５は、図１８を引用して説明する後の工程で、ＭＯＮＯＳ型ＦＥＴ５４のゲート電極６４の上のレジスト膜厚が薄くなりすぎたときに、当該ゲート電極を保護する。
図１４は、上述の工程に続く、ＭＯＮＯＳ型ＦＥＴ５４用のゲート電極６４をパターニングするためのリソグラフィ工程後における、半導体装置１の模式的断面図である。ＭＯＮＯＳ型ＦＥＴ５４用のゲート電極６４を形成する部分と、ゲート電極６４と同じ層の配線を形成する部分に、リソグラフィによりレジスト９３を形成する。
図１５は、上述の工程に続く、ＭＯＮＯＳ型ＦＥＴ５４用のゲート電極６４をパターニングするための、ゲート電極層３３のエッチング工程後における、半導体装置１の模式的断面図である。上述の工程で形成したレジスト９３をマスクとして、シリコン酸化膜３５とゲート電極層３３をエッチングによって除去する。エッチング後、レジスト９３も洗浄、除去される。このとき、ゲート電極６４はゲート電極層３３とシリコン酸化膜３５の２層により構成されている。
図１６は、上述の工程に続く、ＭＯＮＯＳ型ＦＥＴ５４用のゲート電極６４をパターニングするための、電荷蓄積３層膜２０と酸化防止膜３４のエッチング工程後における、半導体装置１の模式的断面図である。上述の工程でパターニングされたゲート電極６４をハードマスクとして、電荷蓄積３層膜２０であるＯＮＯ膜と、ＭＯＳＦＥＴ形成領域４１〜４３でその下に形成されている、酸化防止膜３４であるシリコン窒化膜を、エッチングによって除去する。ゲート電極６４においてゲート電極層３３の上に形成されたシリコン酸化膜３５は、このエッチング工程によってゲート電極層３３がダメージを受けるのを防ぐ、保護膜として機能する。
図１７は、上述の工程に続く、ＭＯＮＯＳ型ＦＥＴ５４用の低濃度拡散層１９＿４形成工程後における、半導体装置１の模式的断面図である。例えばリン（Ｐ）やヒ素（Ａｓ）などのドナー不純物のイオン注入により、ＭＯＮＯＳ型ＦＥＴ５４用の低濃度拡散層（ＬＤＤ）１９＿４を形成する。このイオン注入工程でもゲート電極６４はハードマスクとして機能し、ＬＤＤ１９＿４はゲート電極６４の両脇に自己整合され、ゲート電極６４の直下はＭＯＮＯＳ型ＦＥＴ５４のチャネル領域となる。
図１８は、上述の工程に続く、ＭＯＳＦＥＴ用のゲート電極６１〜６３をパターニングするためのリソグラフィ工程後における、半導体装置１の模式的断面図である。ＭＯＳＦＥＴ５１〜５３用のゲート電極６１〜６３を形成する部分と、ゲート電極６１〜６３と同じ層の配線を形成する部分に、リソグラフィによりレジスト９４を形成する。
図１９は、上述の工程に続く、ＭＯＳＦＥＴ用のゲート電極６１〜６３を形成するエッチング工程と低濃度拡散層（ＬＤＤ）１９＿１〜１９＿３形成工程の後における、半導体装置１の模式的断面図である。上述の工程で形成したレジスト９４をマスクとして、ゲート電極層３１と３２をエッチングによって除去する。エッチング後、レジスト９４も洗浄、除去される。次に、例えばリン（Ｐ）やヒ素（Ａｓ）などのドナー不純物のイオン注入により、ＬＶＭＯＳＦＥＴ５３のＬＤＤ１９＿３とＭＶＭＯＳＦＥＴ５２のＬＤＤ１９＿２を形成する。このイオン注入工程でもゲート電極６３と６２はそれぞれハードマスクとして機能し、ＬＤＤ１９＿３はゲート電極６３の両脇に自己整合され、ゲート電極６３の直下はＬＶＭＯＳＦＥＴ５３のチャネル領域となり、ＬＤＤ１９＿２はゲート電極６２の両脇に自己整合され、ゲート電極６２の直下はＭＶＭＯＳＦＥＴ５２のチャネル領域となる。
図２０は、上述の工程に続く、ゲート側壁絶縁膜（サイドウォール）６５＿１〜６５＿４形成工程とソース／ドレイン領域１８＿１〜１８＿４形成工程の後における、半導体装置１の模式的断面図である。上述までの工程までに形成された、ＭＯＳＦＥＴ５１〜５３のゲート電極６１〜６３とＭＯＮＯＳ型ＦＥＴ５４のゲート電極６４の両脇に、ゲート側壁絶縁膜（サイドウォール）６５＿１〜６５＿４をそれぞれ形成する。ゲート側壁絶縁膜６５＿１〜６５＿４は、例えば、ＣＶＤ法によってシリコン酸化膜を等方的に堆積し、基板上面から垂直方向の異方性エッチングを行うことによって、形成することができる。ＭＶＭＯＳＦＥＴ５２とＬＶＭＯＳＦＥＴ５３とＭＯＮＯＳ型ＦＥＴ５４のゲート電極６２〜６４とゲート側壁絶縁膜６５＿２〜６５＿４をそれぞれハードマスクとして、例えばリン（Ｐ）やヒ素（Ａｓ）などのドナー不純物のイオン注入を行うことにより、ソース／ドレイン領域１８＿２〜１８＿４を形成する。高耐圧のＨＶＭＯＳＦＥＴ５１では、特にドレインをゲートから離して形成するため、ソース／ドレイン領域１８＿１は、ゲート側壁絶縁膜６５＿１に対する自己整合ではなく、リソグラフィによって規定され、形成される。
以降、層間絶縁膜、コンタクトホール、配線等の形成工程は、半導体装置の公知の製造方法と同様に構成することができる。
以上説明した実施形態１において、リソグラフィ工程は、例えば光を使ったホトリソグラフィ、この時のレジストはホトレジストとすることができるが、電子線などの他のリソグラフィに変更してもよい。また、イオン注入工程は、イオン注入後に結晶状態を回復するための熱処理（アニール）工程を伴うが、その説明は省略されている。熱処理（アニール）工程は、各イオン注入に対応して毎回実施されても良いし、何回かのイオン注入に対して１回にまとめて実施されてもよい。
本実施形態１に示した半導体装置の製造方法に採用されている特徴的な各実施形態に係る技術について、さらに詳しく説明する。
〔実施形態２〕＜高耐圧ＭＯＳＦＥＴのゲート酸化膜の熱酸化後に電荷蓄積膜を成膜＞
低耐圧から高耐圧までの複数種類のＭＯＳＦＥＴとＭＯＮＯＳ型ＦＥＴとを同一半導体基板上に形成する製造方法において、高耐圧ＭＯＳＦＥＴを形成するために、膜厚の厚い熱酸化膜を形成すると、それ以前に形成された膜の特性を変化させ、信頼性を損なう恐れがある。先に半導体基板上の全面にＭＯＮＯＳ型ＦＥＴのＯＮＯ膜とゲート電極膜であるポリシリコン膜を形成し、その後ＭＯＳＦＥＴが形成される領域を開口した上で、高耐圧ＭＯＳＦＥＴの厚いゲート酸化膜を熱酸化によって形成する工程を採用すると、先に形成したＯＮＯ膜に欠陥を生じさせるためである。
これを解決するために、本実施形態２に係る半導体装置１の製造方法は、以下のように構成される。
半導体基板上の高耐圧ＭＯＳＦＥＴが形成される領域に所定の深さの溝を形成し（工程（ｂ））、形成された溝内に熱酸化により、高耐圧ＭＯＳＦＥＴのゲート絶縁膜となる酸化膜を形成する（工程（ｃ））。例えば、図２を引用して説明したように、基板１０上の高耐圧（ＨＶ）ＭＯＳＦＥＴ形成領域４１に、所定の深さの溝を形成し、その溝の中に熱酸化によって高耐圧（ＨＶ）ＭＯＳＦＥＴ５１用のゲート絶縁膜２６を形成する。このとき、低耐圧（ＬＶ）ＭＯＳＦＥＴ形成領域４３に熱酸化によって低耐圧（ＬＶ）ＭＯＳＦＥＴ５３用のゲート絶縁膜２４を形成する（工程（ｄ））。
その後、前記半導体基板の全面に低耐圧のＭＯＳＦＥＴのゲート電極膜を成膜する（工程（ｅ））。例えば、図３を引用して説明したように、図２に示される半導体装置１の表面上に、例えばポリシリコン膜を堆積することにより、ゲート電極膜３１を成膜する。図６を引用して説明したように、ゲート電極膜３１上にさらにポリシリコン膜を堆積することにより、ゲート電極膜３２を成膜してもよい。これにより、ＭＯＳＦＥＴ５１〜５３のゲート電極層は、所謂２層ポリシリコン構造となる。
さらにその後、不揮発性メモリ用ＦＥＴ（ＭＯＮＯＳ型ＦＥＴ）が形成される領域を開口して、半導体基板の半導体表面を露出させる（工程（ｉ））。例えば、図８を引用して説明したように、図７に示される半導体装置１の表面上に、レジストを塗布し、リソグラフィによって、不揮発性メモリ用のＭＯＮＯＳ型ＦＥＴ５４が形成される領域を開口し、エッチングによって基板１０の半導体表面を露出させる。
さらにその後、第１電位障壁膜と電荷蓄積膜と第２電位障壁膜とを順次堆積することにより電荷蓄積３層膜を形成する（工程（ｍ））。例えば、図１１を引用して説明したように、図１０に示される半導体装置１の表面上に、電位障壁膜２１と電荷蓄積膜２２と電位障壁膜２３とを順次成膜する。電位障壁膜２１と電位障壁膜２３は例えばシリコン酸化膜であり、電荷蓄積膜２２は例えばシリコン窒化膜またはシリコン酸窒化膜であって、ＣＶＤ法によって成膜される。
上述の実施形態１では、図８と図９を引用して説明したように、ＭＯＮＯＳ型ＦＥＴ形成領域４４に基板１０の半導体表面が露出する開口を形成した（工程（ｉ））後に、ウェルイオン注入とチャネルイオン注入を行う（工程（ｊ）と工程（ｌ））例を示したが、これらのイオン注入は、それ以前の工程で実施されてもよい。例えば、図１を引用して説明した、各耐圧のＭＯＳＦＥＴ５１〜５３のためのウェルイオン注入とチャネルイオン注入を行う工程（工程（ａ））と共に実施されても良い。
さらにその後、形成された電荷蓄積３層膜上に、不揮発性メモリ用ＦＥＴのゲート電極膜を成膜する（工程（ｎ））。例えば、図１２を引用して説明したように、図１１に示される半導体装置１の表面上に、例えばポリシリコン膜を堆積することにより、ゲート電極膜３３を成膜する。
これにより、電荷蓄積３層膜が、高耐圧（ＨＶ）ＭＯＳＦＥＴのゲート酸化膜を形成するための熱酸化による熱ストレスを受けることがなく、信頼性の低下を抑えることができる。
上述の実施形態１では、素子分離領域として、ＳＴＩを採用する場合について説明したが、例えばＬＯＣＯＳ（LOCal Oxidation of Silicon）など、他の素子分離技術を採用しても良い。また、ＳＴＩの形成を、ＭＯＳＦＥＴ５１〜５３のゲート絶縁膜２４〜２６を形成する工程の後の工程とする例について説明したが、ゲート絶縁膜２４〜２６を形成する前に、ＳＴＩ３０を形成してもよい。
その他の各工程についても、実施形態１で説明した製造方法は一例であって、本実施形態２はこれに限定されるものではない。
＜ＭＯＮＯＳ型ＦＥＴ用のウェル形成＞
上述までの実施形態２では、図８と図９を引用して説明したように、不揮発性メモリ用のＭＯＮＯＳ型ＦＥＴ５４が形成される領域に基板１０の半導体表面が露出する開口を形成した後に、ウェルイオン注入とチャネルイオン注入を行う（工程（ｊ）と工程（ｌ））。これは、各耐圧のＭＯＳＦＥＴ５１〜５３のためのウェルイオン注入とチャネルイオン注入を行う工程（工程（ａ））において、ＭＯＮＯＳ型ＦＥＴ５４のためのウェルイオン注入を省略し、代わりに、電荷蓄積３層膜（ＯＮＯ膜）を成膜（工程（ｍ））する前に必要な、ＭＯＮＯＳ型ＦＥＴ５４が形成される領域の開口を形成する（工程（ｉ））ときに実施するものである。ＭＯＮＯＳ型ＦＥＴ５４のためのウェルイオン注入を工程（ａ）で実施すると、不純物濃度の異なるウェルごとに、リソグラフィによってイオン注入を行う領域を区別する必要がある。
上述の構成を採ることにより、工程（ｉ）によって形成された開口部を利用して、イオン注入によって不揮発性メモリ用のＭＯＮＯＳ型ＦＥＴ５４のウェル（第３ウェル、１５）を形成することができ、第１耐圧や第２耐圧の通常ＭＯＳＦＥＴ（５１〜５３）のウェル領域を形成する工程（ａ）と同様に、工程（ｂ）の前に不揮発性メモリ用ＦＥＴ５４のウェル形成を行う場合に比べて、リソグラフィ工程の数を減らすことができる。
＜ＭＯＮＯＳ型ＦＥＴ用のチャネル形成前のレジスト除去＞
上述の工程（ｉ）は、不揮発性メモリ用ＦＥＴ５４が形成される領域４４に開口を有するレジスト９２を形成し、エッチングにより基板１０の半導体表面を露出させる工程である。開口を形成するために使用したレジスト９２は、工程（ｊ）のウェルイオン注入の後、工程（ｌ）のチャネルイオン注入の前に、洗浄・除去される（工程（ｋ））とよい。
これにより、ＭＯＮＯＳ型ＦＥＴ５４の特性ばらつきを抑えることができる。工程（ｋ）におけるレジスト除去を怠った場合には、工程（ｊ）のイオン注入工程において、有機系異物が基板表面に付着したままになり、工程（ｌ）のイオン注入による不純物濃度が素子間でばらつく恐れがある。工程（ｋ）でのレジスト除去により、前記異物も洗浄・除去されるため、ＭＯＮＯＳ型ＦＥＴ５４のチャネルにおける不純物濃度のばらつきが抑えられるためである。
〔実施形態３〕＜ゲート電極膜の酸化防止＞
半導体基板上の全面にＭＯＳＦＥＴのゲート酸化膜とポリシリコン膜を形成し、その後ＭＯＮＯＳ型ＦＥＴのＯＮＯ膜とゲート電極を形成するポリシリコン膜を形成する製造方法を採用したとき、ＭＯＳＦＥＴの閾値電圧にばらつきが発生する場合があることがわかった。発明者らは研究によって、ＭＯＳＦＥＴのゲート電極膜である、工程（ｅ）で形成されたポリシリコン膜上に、シリコン酸化膜が形成されると、Ｐチャネル側のＭＯＳＦＥＴの閾値電圧にばらつきが発生する場合があることを見出した。発明者がさらに実験等を重ねて検討した結果、このような閾値電圧のばらつきは、特に低耐圧のＰチャネルＭＯＳＦＥＴにおいて顕著であること、実験的にＯＮＯ膜の形成を省略した場合には発生しないこと、またＯＮＯ膜を先に形成する製造方法では発生しないことなどの事実が判明した。これらの事実から、発明者は、ゲート電極層であるポリシリコン膜の上にシリコン酸化膜が形成される工程において、ポリシリコン膜が増速酸化され、ポリシリコン膜内の不純物がＭＯＳＦＥＴのチャネル領域にまで拡散することが原因であると推定した。ポリシリコン膜内の不純物はホウ素（Ｂ）であり、これが低耐圧のＰチャネルＭＯＳＦＥＴの薄いゲート絶縁膜を通過して、チャネルに到達すると推定すると、上記実験結果と符合する。
この問題を解決するための、本実施形態３に係る半導体装置１の製造方法は、ＭＯＮＯＳ型ＦＥＴとＭＯＳＦＥＴとを含む半導体装置の製造方法であって、以下のように構成される。
基板上のＭＯＳＦＥＴが形成される領域に、ゲート酸化膜を形成する（工程（ｄ））例えば、図２を引用して説明したように、基板１０上のＬＶＭＯＳＦＥＴ５３が形成される領域にゲート絶縁膜２４を形成する。このとき、図２を引用して説明したように、他の耐圧のＭＯＳＦＥＴ５１と５２のゲート絶縁膜２６と２５が併せて（相前後して）形成されてもよい。
その後、前記工程（ｄ）の後、前記ＭＯＳＦＥＴが形成される領域に、ポリシリコン膜を成膜する（工程（ｅ））。例えば、図３を引用して説明したように、図２に示される半導体装置１の表面上に、例えばポリシリコン膜を堆積することにより、ゲート電極膜３１を成膜する。図６を引用して説明したように、ゲート電極膜３１上にさらにポリシリコン膜を堆積することにより、ゲート電極膜３２を成膜してもよい。これにより、ＭＯＳＦＥＴ５１〜５３のゲート電極層は、所謂２層ポリシリコン構造となる。
さらにその後、前記工程（ｅ）の後、ゲート電極膜（例えば、ゲート電極膜３１又は２層ポリシリコンの場合はゲート電極膜３２）であるポリシリコン膜上に、酸化防止膜を成膜する（工程（ｈ））。例えば、図７を引用して説明したように、図６に示される半導体装置１の表面上、即ち、ゲート電極膜３２上にＣＶＤ法によりシリコン窒化膜３４を成膜する。このシリコン窒化膜３４は、後のシリコン酸化膜の成膜工程でゲート電極膜３２が酸化されるのを防止する、酸化防止膜３４として機能する。所謂２層ポリシリコン構造でない場合には、ゲート電極膜３１上に直接、酸化防止膜３４を形成する。ここで、シリコン窒化膜により酸化防止膜３４を構成する例を示したが、後のシリコン酸化膜の成膜工程でゲート電極膜３２（または３１）に活性（ラディカル）な酸素が侵入するのを阻止することができる材料であればよく、例えば、ハフニウム(Hf)、ジルコニウム(Zr)、アルミニウム(Al)、チタン(Ti)などのシリケイト化合物であってもよい。
さらにその後、前記工程（ｈ）の後、前記ＭＯＮＯＳ型ＦＥＴが形成される領域を開口して、前記半導体基板の半導体表面を露出させる（工程（ｉ））。例えば、図８を引用して説明したように、図７に示される半導体装置１の表面上に、レジストを塗布し、リソグラフィによって、不揮発性メモリ用のＭＯＮＯＳ型ＦＥＴ５４が形成される領域を開口し、エッチングによって基板１０の半導体表面を露出させる。
さらにその後、前記工程（ｉ）の後、第１電位障壁膜と電荷蓄積膜と第２電位障壁膜とを順次堆積することにより電荷蓄積３層膜を形成する（工程（ｍ））。例えば、図１１を引用して説明したように、図１０に示される半導体装置１の表面上に、電位障壁膜２１と電荷蓄積膜２２と電位障壁膜２３とを順次成膜する。電位障壁膜２１と電位障壁膜２３は例えばシリコン酸化膜であり、電荷蓄積膜２２は例えばシリコン窒化膜（SiN、Si3N4）またはシリコン酸窒化膜（SiON）であって、ＣＶＤ法によって成膜される。
これにより、半導体基板上の全面にＭＯＳＦＥＴのゲート酸化膜とポリシリコン膜を形成し、その後ＭＯＮＯＳ型ＦＥＴのＯＮＯ膜とゲート電極膜であるポリシリコン膜を形成する製造方法を採用したときにも、ＭＯＳＦＥＴの閾値電圧にばらつきが発生するのを抑えることができる。
その他の各工程についても、実施形態１で説明した製造方法は一例であって、本実施形態３はこれに限定されるものではない。
〔実施形態４〕＜両斜め方向からのチャネルイオン注入＞
図２１は、ＭＯＮＯＳ型ＦＥＴ５４を上面から見た模式的レイアウトパターン図である。
不揮発性メモリを構成するＭＯＮＯＳ型ＦＥＴ５４は、例えばＳＴＩなどの素子分離領域３０で囲まれた領域４５に形成され、ゲート電極６４はチャネル幅（Ｗ）方向に一方のＳＴＩ３０から他方のＳＴＩ３０に跨って形成され、前記ゲート電極６４を挟んでソース領域とドレイン領域が形成される。そのためチャネル長（Ｌ）方向には、ＳＴＩ３０の側壁から離れた内側の電流チャネルと側壁近傍でこれに沿った両脇の電流チャネルとが存在する。発明者らは研究によって、ＳＴＩ３０の側壁近傍では、不純物濃度が不均一となり、或いは、電界の乱れが生じるため、両脇の電流チャネルを支配する閾値電圧と内側の電流チャネルを支配する閾値電圧とが実効的に異なる、所謂キンク特性を示す恐れがあることを見出した。不揮発性メモリでは、ＭＯＮＯＳ型ＦＥＴの閾値電圧の変化によって情報を記憶するので、キンク特性があると書き込みマージンを狭める恐れがある。
図２５は、キンク特性を持ったＭＯＮＯＳ型ＦＥＴ５４の電気的特性を表す説明図であり、図２６は、ＭＯＮＯＳ型ＦＥＴ５４の正常な電気的特性を表す説明図である。不揮発性メモリを構成するＭＯＮＯＳ型ＦＥＴ５４は、電荷蓄積層にキャリアがトラップ（捕獲）されているか否かによって、閾値電圧が変動する特性を持ち、これを利用して情報を記憶する。図２５と図２６は、それぞれ横軸がゲート電圧、縦軸がドレイン電流であり、キャリアが捕獲されているときと捕獲されていないときそれぞれの、ＭＯＮＯＳ型ＦＥＴ５４の静特性が示されている。実線はＳＴＩ３０の側壁から離れた内側の電流チャネルによるドレイン電流の特性であり、破線はＳＴＩ３０の側壁近傍の両脇の電流チャネルによるドレイン電流の特性であり、実際の静特性は実線と破線の和（不図示）である。図２６に示される正常な電気的特性では、両脇の電流チャネルを支配する閾値電圧と内側の電流チャネルを支配する閾値電圧とが一致しているが、図２５に示される電気的特性では、両脇の電流チャネルを支配する閾値電圧が正常な場合よりも低下して、内側の電流チャネルを支配する閾値電圧と異なるため、この和（不図示）である静特性には、キンク即ち傾きが急峻に変化する箇所が現れる。
このようなキンク特性は、ディジタル回路を構成するための通常のＭＯＳＦＥＴにおいては、あまり深刻な問題ではない。しかしながら、不揮発性メモリを構成するＭＯＮＯＳ型ＦＥＴでは、深刻な問題となる恐れがある。不揮発性メモリにおいて、ドレイン電流Ｉｄ＝Ｉｄ１のときに、記憶されている情報が「１」であると判定し、ドレイン電流Ｉｄ＝Ｉｄ０のときに、記憶されている情報が「０」であると判定するように、回路が構成されるものとする。記憶されている情報が「１」であることは、ドレイン電流Ｉｄ＝Ｉｄ１のときの閾値電圧によって判定され、図２６に示される正常な電気的特性でも図２５に示されるキンク特性を持つ電気的特性でも、内側の電流チャネルを支配する閾値電圧によって判定される。記憶されている情報が「０」であることは、ドレイン電流Ｉｄ＝Ｉｄ０のときの閾値電圧によって判定され、図２６に示される正常な電気的特性では内側の電流チャネルを支配する閾値電圧によって判定される、一方、図２５に示されるキンク特性を持つ電気的特性では、閾値電圧が低下した両脇の電流チャネルを支配する閾値電圧によって判定される。このため、図２５に示されるキンク特性を持つ場合の書き込みマージンは、図２６に示される正常な場合の書き込みマージンよりも、著しく小さく（狭く）なっている。
このように、キンク特性は、不揮発性メモリを構成するＭＯＮＯＳ型ＦＥＴでは、ディジタル回路を構成するための通常のＭＯＳＦＥＴよりも、回路特性に与える影響が著しく大きい。この課題は、ＭＯＮＯＳ型に限らず、閾値電圧の変動に敏感な回路に使用されるあらゆるＦＥＴに共通に発生し得る。例えば、線形性を要求されるアナログ回路に使用されるＦＥＴである。
このような課題を解決するために、本実施形態４に係る半導体装置１の製造方法は、ＦＥＴが形成される半導体装置の製造方法であって、以下のように構成される。
前記ＦＥＴを他の素子と分離する絶縁層を形成する（工程（ｆ））。その一例が図２２に示される。図２２は、ＭＯＮＯＳ型ＦＥＴ５４のチャネルイオン注入工程を説明するための、半導体装置１の模式的断面図（図２１のＸ−Ｘ断面）である。図２２には、ＭＯＮＯＳ型ＦＥＴ５４が形成される領域のみが示される。基板１０表面には、Ｎ型ウェル１１とＳＴＩ３０が形成されており、基板１０の表面に垂直の方向から、ホウ素イオン（Ｂ＋）またはフッ化ホウ素イオン（ＢＦ２ ＋）をイオン注入することにより、Ｐ型チャネル領域１６が形成される（工程（ｌ０））。
前記工程（ｆ）の後、前記ＦＥＴのチャネル長（Ｌ）方向と概ね直交し、半導体基板の表面の法線方向から所定の第１角度（θ）に傾斜した方向から不純物をイオン注入する（工程（ｌ１））。その一例が図２３に示される。図２３は、ＭＯＮＯＳ型ＦＥＴ５４のチャネル領域に対する、一方からの斜めイオン注入工程を説明するための、半導体装置１の模式的断面図（図２１のＸ−Ｘ断面）である。基板１０にはＮ型ウェル１１とＰ型ウェル１５とＰ型チャネル領域１６とＳＴＩ３０が形成されており、ＭＯＮＯＳ型ＦＥＴ５４のチャネル長（Ｌ）方向と概ね直交し、基板１０の表面の法線方向から所定の第１角度（θ１）に傾斜した方向から、ヒ素イオン（Ａｓ＋）またはリンイオン（Ｐ＋）をイオン注入する。ここで、「ＦＥＴのチャネル長（Ｌ）方向と概ね直交」とは、正確に９０°を意味するものではなく、チャネル幅（Ｗ）方向に直交する方向でなければ良い。他の記載個所についても同様である。Ｐ型チャネル領域１６のうち、紙面左側のＳＴＩ３０の側壁から幅ｄｓ１の領域を除く領域１７＿１に、不純物がイオン注入される。
次に、前記チャネル長方向と概ね直交し、前記半導体基板の表面の法線方向から前記第１角度とは逆の所定の第２角度に傾斜した方向から不純物をイオン注入する（工程（ｌ２））。その一例が図２４に示される。図２４は、ＭＯＮＯＳ型ＦＥＴ５４のチャネル領域に対する、他方からの斜めイオン注入工程を説明するための、半導体装置１の模式的断面図（図２１のＸ−Ｘ断面）である。基板１０には、Ｎ型ウェル１１とＰ型ウェル１５とＰ型チャネル領域１６とＳＴＩ３０が形成されており、ＭＯＮＯＳ型ＦＥＴ５４のチャネル長方向と概ね直交し、基板１０表面の法線方向から前記第１角度（θ１）とは逆方向の第２角度（θ２）に傾斜した方向から、ヒ素イオン（Ａｓ＋）またはリンイオン（Ｐ＋）をイオン注入する。Ｐ型チャネル領域１６のうち、紙面左側のＳＴＩ３０の側壁から幅ｄｓ２の領域を除く領域１７＿２に、不純物がイオン注入される。
図２２〜図２４を引用して説明した例では、前記工程（ｌ０）によって形成されたＰ型チャネル領域１６に対して、工程（ｌ１）と工程（ｌ２）は、逆の導電性となるドナー不純物イオンを注入する、カウンタイオン注入である。これにより、閾値電圧の変動を抑制するときの制御性を、より高めることができる。工程（ｌ０）は、所謂通常のチャネルイオン注入であり、半導体基板の表面の概ね法線方向から例えばアクセプタ不純物（半導体内で活性化されたとき半導体の導電型をＰ型にする）イオンを注入する工程であるときに、工程（ｌ１）と工程（ｌ２）は、逆のドナー不純物（半導体内で活性化されたとき半導体の導電型を逆のＮ型にする）イオンを注入する工程とする。工程（ｌ０）で注入された不純物濃度を、工程（ｌ１）と工程（ｌ２）のイオン注入で減殺することができる。このとき、工程（ｌ１）と工程（ｌ２）のイオン注入は、工程（ｌ０）のイオン注入に対してカウンタイオン注入と呼ばれる。逆に、工程（ｌ０）のドーズを低くして、工程（ｌ１）と工程（ｌ２）のイオン注入のカウンタイオン注入として機能させてもよい。所謂通常のイオン注入で概ね所望の不純物濃度にドーズを調整し、工程（ｌ１）と工程（ｌ２）の両斜めイオン注入によって不純物濃度を調整するので、調整の自由度を高めることができ、閾値電圧の変動を抑制するときの制御性を、より高めることができる。
本実施形態４の基本的な技術思想は、ＭＯＮＯＳ型ＦＥＴ５４に限定されず、またカウンタイオン注入に限定されるものではない。
ＳＴＩ３０に代表される絶縁層は、ＦＥＴのチャネル領域のチャネル幅Ｗ方向（Ｘ−Ｘ方向）の両側に、チャネル幅Ｗの間隔を離して、半導体基板１０の半導体表面よりも高さｈｓだけ高く形成される。工程（ｌ１）の角度θ１からの斜めイオン注入により、チャネル幅Ｗのうち、ＳＴＩ３０の一方の側壁から幅ｄｓ１の領域は、ＳＴＩ３０の影となって不純物イオンが注入されず、領域１７＿１に不純物がイオン注入される。次の工程（ｌ２）の逆の角度θ２からの斜めイオン注入により、チャネル幅Ｗのうち、ＳＴＩ３０の他方の側壁から幅ｄｓ２の領域は、ＳＴＩ３０の影となって不純物イオンが注入されず、領域１７＿２に不純物がイオン注入される。これにより、ＳＴＩ３０の側壁近傍の一方から幅ｄｓ１の領域と他方から幅ｄｓ２の領域以外の、チャネル中央の領域（領域１７＿１と領域１７＿２が重なる領域）は、工程（ｌ１）と工程（ｌ２）のイオン注入の両方によるドーズの和が不純物濃度となるのに対し、側壁近傍の領域はそれぞれのイオン注入のドーズのみで規定される不純物濃度となる。このように、ＳＴＩ３０の側壁近傍へのイオン注入のドーズを中央部分へのドーズとを、自己整合的に異ならせることができる。これにより、ＳＴＩ３０の側壁から離れた内側の電流チャネルと側壁近傍でこれに沿った両脇の電流チャネルのそれぞれに対する、不純物の注入量を調整することができ、前記キンク特性の発生を抑えることができるので、不揮発性メモリの書き込みマージンが改善される。
工程（ｌ１）と工程（ｌ２）のイオン注入は、チャネルの不純物濃度を決める、チャネルイオン注入とすることもでき、また、上述のように工程（ｌ０）のイオン注入に対するカウンタイオン注入とすることもできる。
角度θ１と角度θ２は、それぞれ概ね４５°（θ１≒−θ２≒４５°）とするのが好適である。これにより、飛程を不所望に浅くすることなく、影の領域の大きさを安定に制御することができる。小さい（半導体基板に垂直な方向に近い）程、加速エネルギーによって決まる飛程に近い深さに、不純物プロファイルのピークを持つように、不純物を分布させることができる反面、影の領域ｄｓ１とｄｓ２の大きさは小さくなり、且つＳＴＩ絶縁層３０の端部の形状に依存して変動する要因が多くなる。一方、両斜めイオン注入の角度θ１とθ２が大きい（半導体基板の表面に平行な方向に近い）程、不純物プロファイルのピークが加速エネルギーによって決まる飛程よりも浅くなるため、所望の深さに不純物を注入するためには、加速エネルギーを高める必要が生じる。このため、角度θ１と角度θ２は正確に４５°である必要はないが、概ね４５°とするのが最も好適である。
これにより、素子分離にＳＴＩを利用して形成されたＦＥＴのチャネル領域内での閾値電圧の変動を高精度に抑制することができる、制御性の良い、半導体装置の製造方法を提供することができる。
上述の実施形態１には、本実施形態４に係る半導体装置の製造方法を適用することができる。
図４と図５を引用して説明したように、基板１０の半導体表面よりも高い、ＳＴＩ３０が形成される。このときの高さは、ＣＭＰストッパ膜２９の膜厚とＣＭＰの余裕によって規定される。ここでＣＭＰの余裕とは、研磨面にＣＭＰストッパ膜２９が現れたことが検出されてから、研磨残りを防ぐための余裕をみて継続される研磨の量を指す。これにより、ＳＴＩ段差を制御性良く形成することができる。
その後、図９を引用して説明したように、不揮発性メモリ領域４４に形成された開口に、ウェルイオン注入を行った後、図１０を引用して説明したように、図８に示される半導体装置１の表面上から、レジスト９２を除去した後に、イオン注入により不純物を導入することにより、ＭＯＮＯＳ型ＦＥＴ形成領域４４の基板１０内の表面付近に、ＭＯＮＯＳ型ＦＥＴ５４用チャネル領域１６が形成される。このイオン注入（チャネルイオン注入）により、チャネル領域の不純物濃度が調整され、ＭＯＮＯＳ型ＦＥＴ５４の閾値電圧が調整される。このイオン注入において、上述の工程（ｌ１）と工程（ｌ２）のイオン注入、あるいは工程（ｌ０）を含めたイオン注入を実施することができる。
以上述べたように、ゲート絶縁膜内に電荷蓄積膜を持つＭＯＮＯＳ型ＦＥＴ５４と、高耐圧、中耐圧、低耐圧の３種類のＭＯＳＦＥＴ５１〜５３とを含む半導体装置１について、特にキンク特性の影響が著しいＭＯＮＯＳ型ＦＥＴ５４に対して、本実施形態３に係るイオン注入工程を適用することにより、ＳＴＩ３０の側壁から離れた内側の電流チャネルと側壁近傍でこれに沿った両脇の電流チャネルのそれぞれに対する、不純物の注入量を調整することができ、前記キンク特性の発生を抑えることができるので、不揮発性メモリの書き込みマージンが改善される。ＳＴＩ３０の側壁の高さｈｓとイオン注入の角度θ１、θ２によって、ドーズを低下させる領域の大きさを規定することができるので、制御性の良い製造方法を提供することができる。
実施形態１においては、上述のようにＭＯＮＯＳ型ＦＥＴ５４に対してのみ、本実施形態４に係るイオン注入工程を適用する例を示したが、他のＭＯＳＦＥＴ５１〜５３に対しても同様に適用してもよい。例えば、他のＭＯＳＦＥＴ５１〜５３によって、高い線形性が要求されるアナログ回路が構成される場合に有効である。
本実施形態４を実施形態１に適用するためには、上述したように、チャネルイオン注入の前に、そのイオン注入領域の脇に、影を作るための高さを持ったＳＴＩ３０の側壁等が形成されていればよく、ＳＴＩ３０とウェル１２〜１５やゲート絶縁膜２４〜２６の形成工程等との前後関係は、任意に変更することができる。また、その他の各工程についても、実施形態１で説明した製造方法は一例であって、本実施形態４はこれに限定されるものではない。
〔実施形態５〕＜ＭＯＮＯＳ型ＦＥＴのゲート電極へのエッチングダメージ防止＞
実施形態１に係る半導体装置の製造方法においては、ＭＯＮＯＳ型ＦＥＴ５４のゲート電極６４を形成してパターニングし、その後、ＭＯＳＦＥＴ５１〜５３のゲート電極６１〜６３をパターニングする。そのため、図１８に示されるように、基板１０の全面をレジスト膜で覆い、ＭＯＮＯＳ型ＦＥＴの領域４４とＭＯＳＦＥＴ５１〜５３のゲート電極６１〜６３が形成される領域とを残して開口する、リソグラフィ工程を行う。このとき、レジスト膜９４は概ね均等の膜厚で塗布されるが、ＭＯＮＯＳ型ＦＥＴ５４の領域４４では、既にゲート電極６４がパターニングされているので、その凹凸を埋めるために、ゲート電極６４上のレジスト膜９４の膜厚は他の領域と比べて薄くなっている。そのため、ＭＯＳＦＥＴ５１〜５３のゲート電極６１〜６３を形成するポリシリコン膜を、ゲート電極部分を除いて除去するエッチング工程では、レジスト膜９４も同時にエッチングされるので、ＭＯＮＯＳ型ＦＥＴ５４のゲート電極６４上の、初めから他の領域より薄く形成されたレジスト膜９４が消失し、ＭＯＮＯＳ型ＦＥＴ５４のゲート電極６４が露出して、エッチングのダメージを受ける恐れがある。
これを解決するために、本実施形態５に係る半導体装置１の製造方法は、不揮発性メモリ用ＦＥＴ５４とＭＯＳＦＥＴ５１〜５３とを含む半導体装置１の製造方法であって以下のように構成される。
半導体基板の全面に第１ゲート電極膜３１を成膜する（工程（ｅ））。例えば、図３を引用して説明したように、ＣＶＤ法によってポリシリコン膜を堆積することにより、第１ゲート電極膜３１を成膜する。
その後、不揮発性メモリ用ＦＥＴ５４が形成される領域を開口して、基板１０の半導体表面を露出させる（工程（ｉ））。例えば、図８を引用して説明したように、図７に示される半導体装置１の表面上、即ち、酸化防止膜３４上に、レジスト膜を塗布し、リソグラフィによって、不揮発性メモリ用のＭＯＮＯＳ型ＦＥＴ形成領域４４を開口する。ＭＯＮＯＳ型ＦＥＴ形成領域４４に開口を有するレジスト９２をマスクとして、酸化防止膜３４とポリシリコン膜３２と第１ゲート電極膜３１とゲート絶縁膜２４を、エッチングによって除去する。ここで、実施形態１は、ゲート電極膜３１上に、ポリシリコン膜３２と酸化防止膜３４とが形成される例であるが、本実施形態５においては、ＭＯＳＦＥＴ５１〜５３のゲート電極６１〜６３となる第１ゲート電極膜が形成されていることが要件であり、その膜の構造は任意である。
さらにその後、第１電位障壁膜２１と電荷蓄積膜２２と第２電位障壁膜２３とを順次堆積することにより電荷蓄積３層膜２０を形成する（工程（ｍ））。例えば、図１１を引用して説明したように、図１０に示される半導体装置１の表面上に、電位障壁膜２１と電荷蓄積膜２２と電位障壁膜２３とを順次成膜する。電位障壁膜２１と電位障壁膜２３は例えばシリコン酸化膜であり、電荷蓄積膜２２は例えばシリコン窒化膜またはシリコン酸窒化膜であって、ＣＶＤ法によって成膜される。
さらにその後、前記電荷蓄積３層膜上に、第２ゲート電極膜を成膜する（工程（ｎ））。例えば、図１２を引用して説明したように、図１１に示される半導体装置１の表面上に、例えばＣＶＤ法により、ポリシリコン膜を堆積し、リン（Ｐ）などの不純物を高濃度にドープして低抵抗化することにより、第２ゲート電極膜３３を成膜する。第２ゲート電極膜３３は、ＭＯＮＯＳ型ＦＥＴ５４のゲート電極６４となる。このとき、第２ゲート電極膜３３は、第１ゲート電極膜３１とポリシリコン膜３２の膜厚の和よりも、小さい膜厚で堆積するのが好適である。図１８を引用して説明する後の工程で、ＭＯＮＯＳ型ＦＥＴ５４のゲート電極６４の上のレジスト膜厚が薄くなりすぎるのを防止するためである。
さらにその後、前記不揮発性メモリ用ＦＥＴのゲート電極をパターニングする（工程（ｏ））。例えば、図１４と図１５を引用して説明したように、ＭＯＮＯＳ型ＦＥＴ５４用のゲート電極６４を形成する部分と、ゲート電極６４と同じ層の配線を形成する部分に、リソグラフィによりレジスト膜９３を形成し、形成したレジスト膜９３をマスクとして、シリコン酸化膜３５と第２ゲート電極膜３３をエッチングによって除去する。エッチング後、レジスト膜９３も洗浄、除去される。このとき、ゲート電極６４はシリコン酸化膜３５と第２ゲート電極膜３３の２層により構成されている。
さらにその後、リソグラフィにより、前記不揮発性メモリ用ＦＥＴの領域と、前記第１耐圧ＭＯＳＦＥＴの第１ゲート電極を形成する領域とにレジスト膜を形成する（工程（ｐ））。例えば、図１８を引用して説明したように、ＭＯＳＦＥＴ５１〜５３用のゲート電極６１〜６３を形成する部分と、ゲート電極６１〜６３と同じ層の配線を形成する部分に、リソグラフィによりレジスト膜９４を形成する。
さらにその後、前記工程（ｐ）で形成されたレジスト膜で覆われない、前記第１ゲート電極膜をエッチングする（工程（ｑ））。例えば、図１９を引用して説明したように、形成したレジスト９４をマスクとして、第１ゲート電極層３１とポリシリコン膜３２をエッチングによって除去する。エッチング後、レジスト９４も洗浄、除去される。
ここで、前記工程（ｐ）において前記不揮発性メモリ用ＦＥＴのゲート電極上のレジスト膜の膜厚が、前記工程（ｑ）のエッチング工程によって消失しない膜厚となるように、前記不揮発性メモリ用ＦＥＴのゲート電極の幅をＬとし、間隔をＳとし、高さをＨとするときのＳ／ＬとＨ／Ｌの積の値が規定される。
これにより、ＭＯＳＦＥＴのゲート電極をパターニングするエッチング工程でのＭＯＮＯＳ型ＦＥＴのゲート電極へのエッチングダメージを抑えることができる。
上述の、不揮発性メモリ用ＦＥＴのゲート電極上のレジスト膜９４の膜厚が、前記工程（ｑ）のエッチング工程によって消失しない膜厚となるように、Ｓ／ＬとＨ／Ｌの積を規定する方法について、さらに詳しく説明する。
図２７は、製造方法の途中（ＭＯＳＦＥＴ用のゲート電極６１〜６３をパターニングするためのリソグラフィ工程後）における、ＭＯＮＯＳ型ＦＥＴ５４の複数のゲート電極の構造を示す、半導体装置１の模式的断面図である。図１８と同様の製造方法の途中段階であるので、図１８と同じ構成要素についての説明は、省略する。ＳＴＩ３０で両側を挟まれた１つのＭＯＮＯＳ型ＦＥＴ形成領域４４内に、複数のＭＯＮＯＳ型ＦＥＴ５４のゲート電極６４が形成されている。ゲート電極６４の幅をＬ（Line）とし、間隔をＳ（Space）とし、高さをＨ（Height）とする。
図２８は、ＭＯＮＯＳ型ＦＥＴ５４のゲート電極の間隔／幅（Space/Line）比とゲート電極上のレジスト膜厚との関係についての実験結果を示すグラフである。横軸にSpace/Line比をとり、縦軸にこのときのゲート電極６４上のレジスト膜９４の膜厚が示される。Space/Line=1のときレジスト膜厚は240nmであり、Space/Line比が増加するにしたがって減少する。
図２９は、ＭＯＮＯＳ型ＦＥＴ５４のゲート電極の高さ／幅（Height/Line）比とゲート電極上のレジスト膜厚との関係についての実験結果を示すグラフである。横軸にHeight/Line比をとり、縦軸にこのときのゲート電極６４上のレジスト膜９４の膜厚が示される。Height/Line=0.5のときレジスト膜厚は265nmであり、Height/Line比が増加するにしたがって減少する。
図３０は、ＭＯＮＯＳ型ＦＥＴ５４のゲート電極の間隔／幅×高さ／幅（S/L×H/L）の値とゲート電極上のレジスト膜厚との関係についての実験結果を示すグラフである。横軸にSpace/Line比とHeight/Line比の積である、間隔／幅×高さ／幅（S/L×H/L）の値をとり、縦軸にこのときのゲート電極６４上のレジスト膜９４の膜厚が示される。S/L×H/L=1のときレジスト膜厚は240nmであり、S/L×H/L値が増加するにしたがって減少する。適切なS/L×H/L値は、ゲート電極６４上のレジスト膜９４の膜厚が、前記工程（ｑ）のエッチング工程によって消失しない膜厚となるように規定される。例えば、レジスト膜９４の膜厚が200nmであるときは、S/L×H/L値は２より小さい値に抑える。
ここで、幅Ｌ（Line）と間隔Ｓ（Space）は、一般には、ＭＯＮＯＳ型ＦＥＴ５４によって構成される不揮発性メモリのメモリセルの面積を最小にするように最適化されるので、ゲート電極６４の高さＨ（Height）を低くする、即ち、第２ゲート電極膜３３の膜厚が、ＭＯＳＦＥＴの第１ゲート電極膜３１とポリシリコン膜３２の膜厚よりも薄くするように、設定するとよい。
これにより、ＭＯＳＦＥＴのゲート電極をパターニングするエッチング工程でのＭＯＮＯＳ型ＦＥＴのゲート電極へのエッチングダメージを抑えることができる。
本実施形態５は、ＭＯＮＯＳ型ＦＥＴ５４のゲート電極６４を形成してパターニングし、その後、ＭＯＳＦＥＴ５１〜５３のゲート電極６１〜６３をパターニングする、半導体装置の製造方法に広く適用することができるものであって、本実施形態５を実施形態１に適用するために関連する各工程について上述した。その他の各工程については、実施形態１で説明した製造方法は一例であって、本実施形態５はこれに限定されるものではない。
以上本発明者によってなされた発明を実施形態１〜５に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、実施形態１には、実施形態２〜５の全てを適用した例が示されるが、このうちの一部の実施形態の適用が省略されてもよい。
１ 半導体装置
１０ 半導体基板（例えばシリコン基板）
１１ Ｎ型ウェル
１２〜１５ Ｐ型ウェル
１６ Ｐ型チャネル
１７ ＭＯＮＯＳ型ＦＥＴ用チャネル
１８ ソース／ドレイン拡散層
１９ 低濃度拡散層
２０ 電荷蓄積３層膜（ＯＮＯ膜）
２１ 第１電位障壁膜（SiO2膜）
２２ 電荷蓄積膜（SiN膜）
２３ 第２電位障壁膜（SiO2膜）
２４ 低耐圧（ＬＶ）ＭＯＳＦＥＴ用ゲート絶縁膜
２５ 中耐圧（ＭＶ）ＭＯＳＦＥＴ用ゲート絶縁膜
２６ 高耐圧（ＨＶ）ＭＯＳＦＥＴ用ゲート絶縁膜
２９ ＣＭＰストッパ膜（シリコン窒化膜）
３０ 素子分離領域（ＳＴＩ）
３１〜３３ ゲート電極層（ポリシリコン膜）
３４ 酸化防止膜（シリコン窒化膜）
３５ シリコン酸化膜
４１ 低耐圧（ＬＶ）ＭＯＳＦＥＴ形成領域
４２ 中耐圧（ＭＶ）ＭＯＳＦＥＴ形成領域
４３ 高耐圧（ＨＶ）ＭＯＳＦＥＴ形成領域
４４ ＭＯＮＯＳ型ＦＥＴ形成領域
４５ ＭＯＮＯＳ型ＦＥＴ５４が形成される領域
５１ 低耐圧（ＬＶ）ＭＯＳＦＥＴ
５２ 中耐圧（ＭＶ）ＭＯＳＦＥＴ
５３ 高耐圧（ＨＶ）ＭＯＳＦＥＴ
５４ ＭＯＮＯＳ型ＦＥＴ
６１〜６４ ゲート電極
６５ ゲート側壁絶縁膜（サイドウォール）
９０〜９４ レジスト膜

Claims (8)

  1. 不揮発性メモリ用ＦＥＴとＭＯＳＦＥＴとを含む半導体装置の製造方法であって、以下の工程を含む、半導体装置の製造方法：
    （ｅ）半導体基板の全面に第１ゲート電極膜を成膜する工程；
    （ｉ）前記工程（ｅ）の後、前記不揮発性メモリ用ＦＥＴが形成される領域を開口して、前記半導体基板の半導体表面を露出させる工程；
    （ｍ）前記工程（ｉ）の後、第１電位障壁膜と電荷蓄積膜と第２電位障壁膜とを順次堆積することにより電荷蓄積３層膜を形成する工程；
    （ｎ）前記工程（ｍ）の後、前記電荷蓄積３層膜上に、第２ゲート電極膜を成膜する工程；
    （ｏ）前記工程（ｎ）の後、前記不揮発性メモリ用ＦＥＴのゲート電極をパターニングする工程；
    （ｐ）前記工程（ｏ）の後、リソグラフィにより、前記不揮発性メモリ用ＦＥＴの領域と、前記ＭＯＳＦＥＴのゲート電極を形成する領域とにレジスト膜を形成する工程；
    （ｑ）前記工程（ｐ）の後、前記工程（ｐ）で形成された前記レジスト膜で覆われない、前記第１ゲート電極膜をエッチングする工程、
    ここで、前記工程（ｐ）において前記レジスト膜の前記不揮発性メモリ用ＦＥＴのゲート電極上の膜厚が、前記工程（ｑ）のエッチング工程によって消失しない膜厚となるように、前記不揮発性メモリ用ＦＥＴのゲート電極の幅をＬとし、間隔をＳとし、高さをＨとするときのＳ／ＬとＨ／Ｌの積の値が規定される。
  2. 請求項１の半導体装置の製造方法において、前記第１ゲート電極膜は第１ポリシリコン膜であり、更に以下の工程を含む：
    （ｆ１）前記工程（ｅ）の後、前記第１ゲート電極膜上にＣＭＰストッパ膜を成膜する工程；
    （ｆ２）前記工程（ｆ１）の後、複数の前記不揮発性メモリ用ＦＥＴと複数の前記ＭＯＳＦＥＴとをそれぞれ互いに分離する素子分離領域に、素子分離溝を形成する工程；
    （ｆ３）前記工程（ｆ２）の後、前記素子分離溝を埋め、さらに前記半導体基板の表面全面に絶縁膜を成膜する工程；
    （ｆ４）前記工程（ｆ３）の後、化学機械研磨（ＣＭＰ）により、前記ＣＭＰストッパ膜が露出するまで前記半導体基板の表面を研磨する工程；
    （ｆ５）前記工程（ｆ４）の後、前記ＣＭＰストッパ膜を選択的に除去する工程；
    （ｇ）前記工程（ｆ５）の後に、前記半導体基板の全面に、第２ポリシリコン膜を形成する工程、
    ここで、前記工程（ｑ）は、前記工程（ｐ）で形成された前記レジスト膜で覆われない、前記第１ゲート電極膜である前記第１ポリシリコンと前記第２ポリシリコンをエッチングする工程である。
  3. 請求項２の半導体装置の製造方法において、第２ゲート電極膜の膜厚は、前記第１ポリシリコン膜と前記第２ポリシリコン膜が積層された、前記ＭＯＳＦＥＴのゲート電極膜よりも薄い。
  4. 請求項１から請求項３のうちのいずれか１項記載の半導体装置の製造方法において、前記第１電位障壁膜と前記第２電位障壁膜はそれぞれシリコン酸化膜であり、前記電荷蓄積膜は、シリコン窒化膜またはシリコン酸窒化膜である。
  5. 単一の半導体基板上に不揮発性メモリ用ＦＥＴとＭＯＳＦＥＴとが形成される半導体装置の製造方法であって、
    前記半導体基板の表面の一部に前記ＭＯＳＦＥＴのゲート電極膜が形成され、前記半導体基板の表面の他の一部に、前記不揮発性メモリ用ＦＥＴのゲート電極がパターニングされて形成され、その後、前記ＭＯＳＦＥＴのゲート電極をパターニングするレジスト膜が形成され、前記レジスト膜に覆われていない部分の前記ゲート電極膜がエッチングされる、各工程を含み、
    前記レジスト膜の前記不揮発性メモリ用ＦＥＴのゲート電極上の膜厚が、前記エッチングによって消失しない膜厚となるように、前記不揮発性メモリ用ＦＥＴの前記ゲート電極の幅をＬとし、間隔をＳとし、高さをＨとするときのＳ／ＬとＨ／Ｌの積の値が規定される、半導体装置の製造方法。
  6. 請求項５において、前記ＭＯＳＦＥＴの前記ゲート電極膜は、素子分離層形成前に成膜された第１ポリシリコン膜と前記素子分離層形成後に成膜された第２ポリシリコン膜とが積層されて形成される、半導体装置の製造方法。
  7. 請求項６において、第２ゲート電極膜の膜厚は、前記第１ポリシリコン膜と前記第２ポリシリコン膜が積層された、前記ＭＯＳＦＥＴの前記ゲート電極膜よりも薄い、半導体装置の製造方法。
  8. 請求項５から請求項７のうちのいずれか１項において、前記第１電位障壁膜と前記第２電位障壁膜はそれぞれシリコン酸化膜であり、前記電荷蓄積膜はシリコン窒化膜またはシリコン酸窒化膜である、半導体装置の製造方法。
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