JP6889001B2 - 半導体装置の製造方法 - Google Patents
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Description
本実施の形態の半導体装置は、不揮発性メモリ(不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置)を備えた半導体装置である。本実施の形態および以下の実施の形態では、不揮発性メモリは、nチャネル型MISFET(Metal Insulator Semiconductor Field Effect Transistor)を基本としたメモリセルをもとに説明を行う。
以下に、図1〜図14を用いて、本実施の形態の半導体装置の製造方法を説明する。図1〜図14は、本実施の形態の半導体装置の製造工程を説明する断面図である。図1〜図14では、図の左側から順にコア領域(ロジック回路領域、低耐圧トランジスタ領域)CR、メモリセル領域MRおよびI/O領域(高耐圧トランジスタ領域)HVを示している。
MONOSメモリMCは、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。MONOSメモリMCの書き込み動作および消去動作には、例えばファウラーノルドハイム型トンネル現象が利用される。なお、ホットエレクトロンやホットホールを用いて書き込み動作や消去動作させることも可能である。
以下に、図51および図52を用いて、本実施の形態の効果について説明する。図51および図52は、比較例である半導体装置を示す断面図である。図51および図52では、シングルゲート型のMONOSメモリMC1、MC2のそれぞれの断面を示しており、オフセットスペーサ、サイドウォール、シリサイド層、層間絶縁膜、プラグおよび配線などの図示は省略している。
以下に、本実施の形態2の半導体装置の製造方法について、図15〜図23を用いて説明する。図15〜図23は、本実施の形態の半導体装置の製造工程を説明する断面図である。図15〜図23では、図の左側から順にメモリセル領域MR、コア領域(ロジック回路領域、低耐圧トランジスタ領域)CRおよびI/O領域(高耐圧トランジスタ領域)HVを示している。
以下に、本実施の形態2の変形例の半導体装置の製造方法について、図24〜図33を用いて説明する。図24〜図33は、本実施の形態の半導体装置の製造工程を説明する断面図である。図24〜図33では、図の左側から順にメモリセル領域MR、コア領域(ロジック回路領域、低耐圧トランジスタ領域)CRおよびI/O領域(高耐圧トランジスタ領域)HVを示している。
<半導体装置の構造の説明>
以下に、本実施の形態3の半導体装置の製造方法について、図34〜図36を用いて説明する。図34は、本実施の形態の半導体装置を示す断面図である。図34では、図の左側から順にコア領域(ロジック回路領域、低耐圧トランジスタ領域)CR、選択トランジスタ領域SWR、MONOSメモリ領域MOR、およびI/O領域(高耐圧トランジスタ領域)HVを示している。選択トランジスタ領域SWRおよびMONOSメモリ領域MORは、メモリセル領域MRを構成している。図35は、本実施の形態の半導体装置が搭載された半導体チップを模式的に示す平面図である。図36は、本実施の形態の半導体装置を示す拡大断面図である。
以下に、本実施の形態3の半導体装置の製造方法について、図37〜図49を用いて説明する。図37〜図49は、本実施の形態の半導体装置の製造工程を説明する断面図である。図37〜図49では、図の左側から順にコア領域(ロジック回路領域、低耐圧トランジスタ領域)CR、選択トランジスタ領域SWR、MONOSメモリ領域MORおよびI/O領域(高耐圧トランジスタ領域)HVを示している。選択トランジスタ領域SWRおよびMONOSメモリ領域MORは、メモリセル領域MRを構成している。ここでは、低耐圧トランジスタをSOI基板上に形成し、メモリセルを構成する選択トランジスタおよびMONOSメモリをバルク基板上に形成する場合について説明する。
図50に、本実施の形態3の変形例である半導体装置の断面図を示す。図50に示す構造は、図34を用いて説明した構造に比べ、選択トランジスタSQおよびMONOSメモリMCがSOI基板上に形成されている点で差異がある。すなわち、選択トランジスタ領域SWRおよびMONOSメモリ領域MORでは、半導体基板SBの上面上にBOX膜BXおよび半導体層SLが順に形成されており、選択トランジスタSQおよびMONOSメモリMCは半導体層SL上に形成され、拡散領域DRは、拡散領域D1と同様にエピタキシャル層EP内および半導体層SL内に亘って形成されている。
以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
ON ONO膜
OF1〜OF4 オフセットスペーサ
Claims (9)
- (a)その上面上に埋込み絶縁膜および半導体層が順に形成された半導体基板を用意した後、第1領域の前記半導体層および前記埋込み絶縁膜を除去する工程、
(b)前記(a)工程の後、第1領域の前記半導体基板上に電荷蓄積部を含む第1絶縁膜を形成し、第3領域の前記半導体層上に第4絶縁膜を形成する工程、
(c)前記(b)工程の後、前記第1領域の前記第1絶縁膜上に第1ゲート電極を形成し、前記第3領域の前記第4絶縁膜上に第3ゲート電極を形成する工程、
(d)前記(c)工程の後、前記第1ゲート電極のゲート長方向における前記第1ゲート電極の両側の側面と、前記第3ゲート電極のゲート長方向における前記第3ゲート電極の両側の側面のそれぞれを覆うように、第5絶縁膜および第6絶縁膜を順に積層することにより、前記第5絶縁膜および前記第6絶縁膜を含む第2絶縁膜を形成した後、前記第6絶縁膜に対して異方性エッチングを行うことで、前記第5絶縁膜の上面を露出させる工程、
(e)前記(d)工程の後、前記第2絶縁膜をマスクとして用いてエッチングを行うことにより、前記第1絶縁膜を加工する工程、
(f)前記(e)工程の後、前記第3領域を保護膜により覆った状態で前記第2絶縁膜をマスクとして用いてイオン注入を行うことにより、前記第1領域の前記半導体基板の前記上面に第1導電型を有する一対の第1半導体領域を形成する工程、
(g)前記(f)工程の後、前記保護膜を除去し、前記第3ゲート電極の前記側面を前記第2絶縁膜を介して覆う第7絶縁膜を形成する工程、
(h)前記(g)工程の後、前記第7絶縁膜から露出する前記第5絶縁膜および前記第4絶縁膜を除去した後、前記半導体層の前記上面上にエピタキシャル層を形成する工程、
(i)前記(h)工程の後、前記第7絶縁膜と、前記第5絶縁膜の一部とを除去し、前記半導体層の前記上面および前記第1領域の前記半導体基板の前記上面のそれぞれを前記第5絶縁膜から露出させる工程、
(j)前記(i)工程の後、前記第3領域の前記半導体層内に第3ソース・ドレイン領域を形成する工程、
(k)前記(j)工程の後、前記第1領域の前記半導体基板の前記上面に、前記第1導電型を有し、かつ、前記第1半導体領域よりも高い濃度を有する一対の第2半導体領域を形成することで、前記第1半導体領域および前記第2半導体領域からなる第1ソース・ドレイン領域を形成する工程、
を有し、
前記第1ゲート電極および前記第1ソース・ドレイン領域を含む第1トランジスタは不揮発性記憶素子を構成し、前記第3ゲート電極および前記第3ソース・ドレイン領域は第2トランジスタを構成する、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
(b1)第2領域の前記半導体基板上に第3絶縁膜を形成する工程、
(c1)前記第2領域の前記第3絶縁膜上に、第2ゲート電極を形成する工程、
をさらに有し、
前記(d)工程では、前記第1ゲート電極のゲート長方向における前記第1ゲート電極の両側の前記側面と、前記第2ゲート電極のゲート長方向における前記第2ゲート電極の両側の側面とのそれぞれを覆う前記第2絶縁膜を形成し、
(e1)前記第2絶縁膜をマスクとして用いてエッチングを行うことにより、前記第3絶縁膜を加工する工程、
(f1)前記第2絶縁膜をマスクとして用いてイオン注入を行うことにより、前記第2領域の前記半導体基板の前記上面に第2ソース・ドレイン領域を形成する工程、
をさらに有し、
前記第2ゲート電極および前記第2ソース・ドレイン領域は、第2トランジスタを構成している、半導体装置の製造方法。 - 請求項2記載の半導体装置の製造方法において、
前記(d)工程は、
(d1)前記半導体基板の前記上面上に、前記第1ゲート電極および前記第2ゲート電極のそれぞれを覆う前記第2絶縁膜を堆積する工程、
(d2)前記第2絶縁膜に対して異方性エッチングを行うことで前記半導体基板の前記上面を前記第2絶縁膜から露出させる工程、
を有する、半導体装置の製造方法。 - 請求項2記載の半導体装置の製造方法において、
前記第2トランジスタは、選択トランジスタであり、
前記第1トランジスタおよび前記第2トランジスタは、1つのメモリセルを構成しており、互いに直列に接続されている、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記第1ゲート電極のゲート長方向において、前記第1絶縁膜の端部は、前記第1ゲート電極の前記側面よりも外側に突出している、半導体装置の製造方法。 - 請求項2記載の半導体装置の製造方法において、
前記第1ゲート電極のゲート長方向において、前記第1絶縁膜の端部は、前記第1ゲート電極の前記側面よりも外側に突出しており、
前記第2ゲート電極のゲート長方向において、前記第3絶縁膜の端部は、前記第2ゲート電極の前記側面よりも外側に突出しており、
前記第1ゲート電極のゲート長方向における前記第1ゲート電極の前記側面から前記第1絶縁膜の終端部までの距離は、前記第2ゲート電極のゲート長方向における前記第2ゲート電極の前記側面から前記第3絶縁膜の終端部までの距離よりも小さい、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記第2絶縁膜をマスクとして用いてエッチングを行うことにより、前記第4絶縁膜を加工する工程、
をさらに有し、
前記第3ソース・ドレイン領域は、前記第2絶縁膜をマスクとして用いてイオン注入を行うことにより、前記第3領域の前記半導体層内に形成される、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記(e)工程では、前記第3領域を前記保護膜により覆った状態で、前記第1領域の前記第1絶縁膜の上面を、前記第1絶縁膜の途中深さまで後退させる、半導体装置の製造方法。 - 請求項2記載の半導体装置の製造方法において、
前記電荷蓄積部は、窒化シリコンより高い誘電率を有する第8絶縁膜からなり、
順に前記(b)工程、前記(b1)工程、前記(c1)工程および前記(c)工程を行う、半導体装置の製造方法。
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