JP2019212857A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

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Abstract

【課題】スプリットゲート型のＭＯＮＯＳメモリにより構成されるメモリ領域を複数有する半導体装置において、メモリ領域ごとにメモリセルのしきい値電圧を異なる値に設定する。【解決手段】データ領域のメモリセルのメモリゲート電極を構成する仕事関数膜である金属膜と、コード領域のメモリセルのメモリゲート電極を構成する仕事関数膜である金属膜とのそれぞれを、互いに別々の材料または別々の膜厚で形成することにより、しきい値電圧が互いに異なるメモリセルを形成する。【選択図】図４

Description

本発明は、半導体装置およびその製造方法に関し、特に、スプリットゲート型のＭＯＮＯＳメモリを含む半導体装置に適用して有効な技術に関するものである。
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有しており、浮遊ゲートあるいはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタのしきい値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜を言い、一例として、窒化シリコン膜などが挙げられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルがある。
また、動作速度が速く、リーク電流および消費電力の低減および微細化が可能な電界効果トランジスタとして、フィン型のトランジスタが知られている。フィン型のトランジスタ（ＦｉｎＦＥＴ：Fin Field Effect Transistor）は、例えば、基板上に突出する板状（壁状）の半導体層のパターンをチャネル層として有し、当該パターン上を跨ぐように形成されたゲート電極を有する半導体素子である。
特許文献１（特開２０１７−４５８６０号公報）には、ＦｉｎＦＥＴを有するスプリットゲート型フラッシュメモリが記載されている。
特開２０１７−４５８６０号公報
スプリットゲート型のＭＯＮＯＳメモリでは、書換えを繰り返すことによって特性が劣化することがある。特性が劣化した場合、例えば、所定のしきい値電圧を得るために必要な消去時間または書込み時間などが増加する。メモリ領域によって書換え回数に差があるため、上記劣化により、メモリ領域同士でＭＯＮＯＳメモリの特性に差が出るという問題がある。
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置は、スプリットゲート型のＭＯＮＯＳメモリのメモリゲート電極を構成する仕事関数膜を、メモリ領域毎に別々の材料または別々の膜厚で形成するものである。
また、一実施の形態である半導体装置の製造方法は、スプリットゲート型のＭＯＮＯＳメモリの製造工程において、電荷蓄積膜状のダミーゲート電極の上面を第１絶縁膜により保護した状態で金属膜から成る制御ゲート電極を形成した後、制御ゲート電極の上面を第２絶縁膜により保護し、その後、各メモリ領域の当該ダミーゲート電極をメモリゲート電極に置換する。ここで、各メモリ領域のメモリゲート電極を構成する仕事関数膜を、メモリ領域毎に別々の材料または別々の膜厚で形成する。
本願において開示される一実施の形態によれば、スプリットゲート型のＭＯＮＯＳメモリの特性を向上させることができる。
本発明の実施の形態１である半導体チップのレイアウト構成を示す概略図である。 本発明の実施の形態１である半導体装置を示す平面図である。 本発明の実施の形態１である半導体装置を示す斜視図である。 本発明の実施の形態１である半導体装置を示す断面図である。 不揮発性メモリのメモリセルの等価回路図である。 「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。 本発明の実施の形態１である半導体装置の製造工程中の断面図である。 図７に続く半導体装置の製造工程中の断面図である。 図８に続く半導体装置の製造工程中の断面図である。 図９に続く半導体装置の製造工程中の断面図である。 図１０に続く半導体装置の製造工程中の断面図である。 図１１に続く半導体装置の製造工程中の断面図である。 図１２に続く半導体装置の製造工程中の断面図である。 図１３に続く半導体装置の製造工程中の断面図である。 図１４に続く半導体装置の製造工程中の断面図である。 図１５に続く半導体装置の製造工程中の断面図である。 図１６に続く半導体装置の製造工程中の断面図である。 図１７に続く半導体装置の製造工程中の断面図である。 図１８に続く半導体装置の製造工程中の断面図である。 図１９に続く半導体装置の製造工程中の断面図である。 図２０に続く半導体装置の製造工程中の断面図である。 図２１に続く半導体装置の製造工程中の断面図である。 図２２に続く半導体装置の製造工程中の断面図である。 図２３に続く半導体装置の製造工程中の断面図である。 図２４に続く半導体装置の製造工程中の断面図である。 図２５に続く半導体装置の製造工程中の断面図である。 図２６に続く半導体装置の製造工程中の断面図である。 図２７に続く半導体装置の製造工程中の断面図である。 図２８に続く半導体装置の製造工程中の断面図である。 図２９に続く半導体装置の製造工程中の断面図である。 図３０に続く半導体装置の製造工程中の断面図である。 図３１に続く半導体装置の製造工程中の断面図である。 図３２に続く半導体装置の製造工程中の断面図である。 図３３に続く半導体装置の製造工程中の断面図である。 図３４に続く半導体装置の製造工程中の断面図である。 図３５に続く半導体装置の製造工程中の断面図である。 本発明の実施の形態１の変形例である半導体装置を示す断面図である。 本発明の実施の形態１の変形例である半導体装置の製造工程中の断面図である。 図３８に続く半導体装置の製造工程中の断面図である。 図３９に続く半導体装置の製造工程中の断面図である。 図４０に続く半導体装置の製造工程中の断面図である。 本発明の実施の形態２である半導体装置を示す断面図である。 本発明の実施の形態２である半導体装置の製造工程中の断面図である。 図４３に続く半導体装置の製造工程中の断面図である。 図４４に続く半導体装置の製造工程中の断面図である。 図４５に続く半導体装置の製造工程中の断面図である。 図４６に続く半導体装置の製造工程中の断面図である。 図４７に続く半導体装置の製造工程中の断面図である。 図４８に続く半導体装置の製造工程中の断面図である。 図４９に続く半導体装置の製造工程中の断面図である。 図５０に続く半導体装置の製造工程中の断面図である。 図５１に続く半導体装置の製造工程中の断面図である。 比較例である半導体装置の製造工程中の断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。また、実施の形態を説明する図面においては、構成を分かりやすくするために、斜視図であってもハッチングを付す場合がある。
（実施の形態１）
＜半導体チップのレイアウト構成例＞
本実施の形態における不揮発性メモリを有する半導体装置について図面を参照しながら説明する。まず、不揮発性メモリを含むシステムが形成された半導体装置（半導体チップ）のレイアウト構成について説明する。図１は、本実施の形態における半導体チップＣＨＰのレイアウト構成例を示す概略図である。図１において、半導体チップＣＨＰは、ＣＰＵ（Central Processing Unit）１００、ＲＡＭ（Random Access Memory）２００、アナログ回路３００を有している。また、半導体チップＣＨＰは、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）４００、フラッシュメモリ５００およびＩ／Ｏ（Input/Output）回路６００を有し、半導体装置を構成している。
ＣＰＵ（回路）１００は、中央演算処理装置とも呼ばれ、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算および制御などを行うものである。
ＲＡＭ（回路）２００は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出すこと、および、記憶情報を新たに書込むことができるメモリであり、随時書込み・読み出しができるメモリとも呼ばれる。ＲＡＭとしては、スタティック回路を用いたＳＲＡＭ（Static RAM）を用いる。
アナログ回路３００は、時間的に連続して変化する電圧および電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路および電源回路などから構成されている。
ＥＥＰＲＯＭ４００およびフラッシュメモリ５００は、書込み動作および消去動作において、記憶情報を電気的に書換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。このＥＥＰＲＯＭ４００およびフラッシュメモリ５００のメモリセルは、記憶（メモリ）用の例えばＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタまたはＭＮＯＳ（Metal Nitride Oxide Semiconductor）型トランジスタなどから構成される。ＥＥＰＲＯＭ４００とフラッシュメモリ５００の相違点は、ＥＥＰＲＯＭ４００が、例えば、バイト単位で消去のできる不揮発性メモリであるのに対し、フラッシュメモリ５００は、例えば、ワード線単位で消去できる不揮発性メモリである点である。一般に、フラッシュメモリ５００には、ＣＰＵ１００で種々の処理を実行するためのプログラムなどが記憶されている。これに対し、ＥＥＰＲＯＭ４００には、プログラムよりも書換え頻度の高い各種データが記憶されている。当該各種データでの中には、例えば、当該プログラムを実行するときに利用するデータなどが含まれる。ＥＥＰＲＯＭ４００またはフラッシュメモリ５００は、複数の不揮発性メモリセルが行列状に配置されたメモリアレイと、それ以外の、アドレスバッファ、行デコーダ、列デコーダ、ベリファイセンスアンプ回路、センスアンプ回路および書込み回路などとを有している。
Ｉ／Ｏ回路６００は、入出力回路であり、半導体チップＣＨＰ内から半導体チップＣＨＰの外部に接続された機器へのデータの出力、または、半導体チップＣＨＰの外部に接続された機器から半導体チップ内へのデータの入力などを行うための回路である。
本実施の形態の半導体装置は、メモリセル領域とロジック回路領域とを有している。メモリセル領域には、複数の不揮発性メモリセルが行列状に配置されたメモリアレイが形成されている。ロジック回路領域には、ＣＰＵ１００、ＲＡＭ２００、アナログ回路３００、Ｉ／Ｏ回路６００、および、ＥＥＰＲＯＭ４００またはフラッシュメモリ５００のアドレスバッファ、行デコーダ、列デコーダ、ベリファイセンスアンプ回路、センスアンプ回路または書込み回路などが形成されている。
フラッシュメモリ５００を構成するメモリアレイは、コード領域（コードメモリ領域）ＣＲと、エクストラ領域ＥＲとを含んでいる。コード領域ＣＲは、ＣＰＵ１００で処理を実行するためのプログラムのコードが格納（記憶）される領域である。エクストラ領域ＥＲは、フラッシュメモリの電源電圧をトリミングする際に必要となるトリミングコードなどを格納する（記憶する）領域である。
また、ＥＥＰＲＯＭ４００を構成するメモリアレイは、データ領域（データメモリ領域）ＤＲと、フラグ領域ＦＲとを含んでいる。データ領域ＤＲは、プログラムを実行するときに利用するデータなど、書換え頻度の高い各種データを格納するための領域である。フラグ領域ＦＲは、例えば、データ領域ＤＲデータの書込み済み、または未書込みを示すフラグを格納する（記憶する）領域である。半導体チップＣＨＰの使用時において、データ領域ＤＲ、フラグ領域ＦＲ、コード領域ＣＲおよびエクストラ領域ＥＲのうちでは、特にデータ領域ＤＲにおいて多く書換えが行われる。本願では、データ領域ＤＲ、フラグ領域ＦＲ、コード領域ＣＲおよびエクストラ領域ＥＲなどをメモリ領域と呼ぶ。
ここで、データ領域ＤＲはコード領域ＣＲに対して書き替え回数が多く、メモリトランジスタの特性劣化が起こりやすい。この特性劣化は、メモリトランジスタの書込み状態のしきい値電圧と消去状態のしきい値電圧との差に依存して発生する。そのため、消去状態のしきい値電圧を高く設定し、しきい値電圧間の差を小さくすることで、特性劣化を抑制することが可能である。しかし、消去状態のしきい値電圧を高く設定すると消去状態における読み出し電流が減少する。これに対し、メモリトランジスタのしきい値電圧を低く設定することで、しきい値電圧間の差を維持しつつ読み出し電流の量を確保することができる。
上述のように、メモリ領域毎に、求められる性能に応じて、メモリトランジスタのしきい値電圧を異なる値に調整することが望ましい。
＜半導体装置の構造＞
以下に、図２〜図４を用いて、本実施の形態の半導体装置の構造について説明する。図２は、本実施の形態における半導体装置の平面図である。図３は、本実施の形態における半導体装置の斜視図である。図４は、本実施の形態における半導体装置の断面図である。図２および図３は、上記のデータ領域ＤＲ、フラグ領域ＦＲ、コード領域ＣＲおよびエクストラ領域ＥＲのうち、例としてエクストラ領域ＥＲのＭＯＮＯＳメモリを示している。図３では、半導体基板上の層間絶縁膜、シリサイド層および配線、並びに、半導体基板内のソース・ドレイン領域およびウェルの図示を省略する。
図４では、例としてエクストラ領域ＥＲのＭＯＮＯＳメモリの２箇所の断面と、フラグ領域ＦＲのＭＯＮＯＳメモリの２箇所の断面とを並べて示している。つまり、図４の左側には、図２のエクストラ領域ＥＲのＡ−Ａ線およびＢ−Ｂ線のそれぞれにおける２つの断面を示しており、さらに、図４の右側には、当該２つの断面に対応する箇所のフラグ領域ＦＲの断面を示している。図４では、左側から右側に向かって順に、ゲート長方向（Ｘ方向）に沿う断面と、ゲート幅方向（Ｙ方向）に沿ってメモリゲート電極を含む断面とを交互に並べている。
図２に、メモリアレイの平面図を示す。メモリアレイに複数形成されるメモリセルＭＣ１は、図１のフラッシュメモリ５００のうち、エクストラ領域ＥＲに形成される不揮発性記憶素子である。以下では、メモリセルが形成されている領域をメモリセル領域と呼ぶ。
メモリセル領域には、Ｘ方向に延在する複数のフィンＦＡが、Ｙ方向に等間隔に配置されている。Ｘ方向およびＹ方向は、半導体基板ＳＢの主面に沿う方向であり。Ｘ方向はＹ方向に対して直交している。フィンＦＡは、例えば、半導体基板ＳＢの主面（上面）から選択的に突出した直方体の突出部（凸部）であり、壁状（板状）の形状を有している。フィンＦＡは、半導体基板ＳＢの一部であり、半導体基板ＳＢの活性領域である。平面視において、隣り合うフィンＦＡ同士の間は、素子分離膜ＥＩで埋まっており、フィンＦＡの周囲は、素子分離膜ＥＩで囲まれている。フィンＦＡは、メモリセルＭＣ１を形成するための活性領域である。半導体基板ＳＢは、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどから成る。
フィンＦＡの下端部分は、平面視において、半導体基板ＳＢの主面を覆う素子分離膜ＥＩで囲まれている。ただし、フィンＦＡの一部は、素子分離膜ＥＩよりも上に突出している。つまり、隣り合うフィン同士の間の全ての領域が素子分離膜ＥＩにより完全に埋め込まれているわけではない。
複数のフィンＦＡ上には、Ｙ方向に延在する複数の制御ゲート電極ＣＧおよびＹ方向に延在する複数のメモリゲート電極ＭＧ１が配置されている。フィンＦＡの上面および側面を含むフィンＦＡ内部には、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ１を挟むように、制御ゲート電極ＣＧの側のドレイン領域ＭＤと、メモリゲート電極側のソース領域ＭＳとが形成されている。すなわち、Ｘ方向において、互いに隣り合う１つの制御ゲート電極ＣＧおよび１つのメモリゲート電極ＭＧ１は、ソース領域ＭＳとドレイン領域ＭＤとの間に位置している。
ドレイン領域ＭＤおよびソース領域ＭＳは、ｎ型の半導体領域である。ドレイン領域ＭＤは、Ｘ方向において隣り合う２つの制御ゲート電極ＣＧ同士の間に形成されており、ソース領域ＭＳは、Ｘ方向において隣り合う２つのメモリゲート電極ＭＧ１同士の間に形成されている。メモリセルＭＣ１は、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ１、ドレイン領域ＭＤおよびソース領域ＭＳを有する不揮発性記憶素子である。以下では、１つのメモリセルＭＣ１を構成するソース領域ＭＳおよびドレイン領域ＭＤを、ソース・ドレイン領域と呼ぶ場合がある。
Ｘ方向に隣接する２つのメモリセルＭＣ１は、１つのドレイン領域ＭＤまたは１つのソース領域ＭＳのいずれか一方を共有している。ドレイン領域ＭＤを共有する２つのメモリセルＭＣ１は、Ｙ方向に延在するドレイン領域ＭＤを軸として、Ｘ方向に線対称となっており、ソース領域ＭＳを共有する２つのメモリセルＭＣ１は、Ｙ方向に延在するソース領域ＭＳを軸として、Ｘ方向に線対称となっている。
各フィンＦＡ上には、Ｘ方向に並ぶ複数のメモリセルＭＣ１が形成されている。１つのフィン上に並ぶ複数のメモリセルＭＣ１のそれぞれのソース領域ＭＳは、メモリセルＭＣ１上に形成された層間絶縁膜（図示しない）を貫通するコンタクトホール内に形成されたプラグ（コンタクトプラグ、導電性接続部）ＰＧを介して、配線ＭＷから成るソース線ＳＬに電気的に接続されている。また、Ｙ方向に配列された複数のメモリセルＭＣ１のそれぞれのドレイン領域ＭＤは、プラグＰＧを介して、配線ＭＷから成るビット線ＢＬに電気的に接続されている。ソース線ＳＬはＹ方向に延在しており、ビット線ＢＬはＸ方向に延在している。
フィンＦＡは、半導体基板ＳＢの主面から、主面に対して垂直な方向に突出する、例えば、直方体の突出部である。フィンＦＡは、必ずしも直方体である必要はなく、短辺方向における断面視にて、長方形の角部が丸みを帯びていてもよい。また、フィンＦＡのそれぞれの側面は半導体基板ＳＢの主面に対して垂直であってもよいが、垂直に近い傾斜角度を有していてもよい。つまり、フィンＦＡのそれぞれの断面形状は、直方体であるか、または台形である。ここでは、フィンＦＡのそれぞれの側面は、半導体基板ＳＢの主面に対して斜めに傾斜している。なお、本願の各図では当該傾斜を示していない。
また、図２に示すように、平面視でフィンＦＡが延在する方向が各フィンの長辺方向（長手方向）であり、当該長辺方向に直交する方向が各フィンの短辺方向（短手方向）である。つまり、フィンのＸ方向の長さは、フィンのＹ方向の幅よりも大きい。フィンＦＡは、長さ、幅、および、高さを有する突出部であれば、その形状は問わない。例えば、平面視で、蛇行するレイアウトを有していてもよい。
図３では、１つのフィンＦＡの上部に並んで形成された２つのメモリセルＭＣ１を示している。図を分かり易くするため、図３の左側のメモリセルＭＣ１の制御ゲート電極ＣＧ、メモリゲート電極ＭＧ１およびＯＮＯ膜（絶縁膜）Ｃ１については、素子分離膜ＥＩの直上での断面を示し、図３の右側のメモリセルＭＣ１の制御ゲート電極ＣＧ、メモリゲート電極ＭＧ１およびＯＮＯ膜Ｃ１については、フィンＦＡの直上での断面を示している。メモリセル領域の半導体基板ＳＢを構成するフィンＦＡの上部にはメモリセルＭＣ１が形成されている。図３に示すように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ１は、フィンＦＡを跨ぐようにＹ方向に延在している。図３では、積層構造を有するＯＮＯ（Oxide Nitride Oxide）膜Ｃ１を構成する各絶縁膜を区別せず、ＯＮＯ膜Ｃ１を１つの絶縁膜として示している。
図４に関し、以下ではエクストラ領域ＥＲのメモリセルＭＣ１の構造について説明するが、図１に示すデータ領域ＤＲ、フラグ領域ＦＲおよびコード領域ＣＲのそれぞれに形成されているメモリセルも、メモリセルＭＣ１と同様の構造を有している。つまり、図４の右側に示すフラグ領域ＦＲのメモリセルＭＣ２の構造は、メモリセルＭＣ１とほぼ同様である。よって、以下では、主にエクストラ領域ＥＲのメモリセルＭＣ１の構造について説明し、メモリセルＭＣ２の構造の説明は省略する場合がある。ただし、少なくとも、メモリセルＭＣ１のメモリゲート電極ＭＧ１を構成する金属膜（仕事関数膜、ワークファンクション膜）ＷＦ２と、メモリセルＭＣ２のメモリゲート電極ＭＧ２を構成する金属膜（仕事関数膜、ワークファンクション膜）ＷＦ３とは、互いに異なる材料により構成されている。
図３および図４に示すように、エクストラ領域ＥＲの半導体基板ＳＢの上部には、半導体基板ＳＢの一部である突出部がＹ方向に複数並んで形成されている。各フィンＦＡのそれぞれの側面の一部は、半導体基板ＳＢの主面上に形成された素子分離膜ＥＩで囲まれている。素子分離膜ＥＩは、隣り合うフィンＦＡ同士の間に埋め込まれている。ただし、素子分離膜ＥＩは、隣り合うフィンＦＡ同士の間の領域の一部のみを埋め込んでおり、素子分離膜ＥＩ上に、各フィンＦＡの上端が突出している。つまり、各フィンＦＡ同士の間は、素子分離膜ＥＩで分離されている。図４に示すように、フィンＦＡ内には、フィンＦＡの上面から下部に亘ってｐ型の半導体領域であるｐ型ウェルＰＷが形成されている。フラグ領域ＦＲでは、エクストラ領域ＥＲのフィンＦＡと同様にフィンＦＢが形成されており、フィンＦＢ内にはｐ型ウェルＰＷが形成されている。
フィンＦＡの上面上、フィンＦＡの側面上および素子分離膜ＥＩ上には、ゲート絶縁膜を介して制御ゲート電極ＣＧが形成されており、フィンＦＡの長辺方向（Ｘ方向）において、制御ゲート電極ＣＧに隣り合う領域には、ＯＮＯ膜Ｃ１を介してメモリゲート電極ＭＧ１が形成されている。制御ゲート電極ＣＧとメモリゲート電極ＭＧ１との間には、ＯＮＯ膜Ｃ１が介在しており、制御ゲート電極ＣＧとメモリゲート電極ＭＧ１との間は、ＯＮＯ膜Ｃ１で電気的に分離されている。また、メモリゲート電極ＭＧ１とフィンＦＡの上面との間にも、ＯＮＯ膜Ｃ１が介在している。ＯＮＯ膜Ｃ１はメモリゲート電極ＭＧ１の側面および底面を覆うように連続的に形成されている。このため、ＯＮＯ膜Ｃ１は、図４に示すようなゲート長方向に沿う断面においてＬ字型の断面形状を有する。
制御ゲート電極ＣＧの下のゲート絶縁膜は、シリコンから成る半導体基板ＳＢの突出部であるフィンＦＡの主面および側面を熱酸化して形成した熱酸化膜（酸化シリコン膜、絶縁膜ＩＦ３）と、高誘電率膜（高誘電体膜）ＨＫとの積層膜から成り、ゲート絶縁膜の膜厚は例えば２．５ｎｍである。ゲート絶縁膜を構成する絶縁膜ＩＦ３の膜厚は例えば１ｎｍであり、絶縁膜ＩＦ３上に形成され、ゲート絶縁膜を構成する高誘電率膜ＨＫの膜厚は例えば１．５ｎｍである。高誘電率膜ＨＫは、ＨｆＯ膜、ＨｆＯＮ膜またはＨｆＳｉＯＮ膜などから成る絶縁膜であり、高誘電率膜ＨＫの誘電率は、酸化シリコンの誘電率および窒化シリコンの誘電率のいずれよりも高い。
絶縁膜ＩＦ３の全体はフィンＦＡの表面に沿って形成されている。つまり、絶縁膜ＩＦ３は制御ゲート電極ＣＧの底面を覆うように形成されている。これに対し、高誘電率膜ＨＫは、制御ゲート電極ＣＧの底面および側面を覆うように形成されている。つまり、高誘電率膜ＨＫは、Ｕ字型の断面形状を有している。
また、ＯＮＯ膜Ｃ１は、シリコンから成る半導体基板ＳＢの突出部であるフィンＦＡの主面および側面を熱酸化して形成した４ｎｍの膜厚を有する熱酸化膜（酸化シリコン膜）から成る酸化シリコン膜Ｘ１と、酸化シリコン膜Ｘ１上に形成された窒化シリコン膜ＮＦと、窒化シリコン膜ＮＦ上に形成された酸化シリコン膜Ｘ２とから成る。窒化シリコン膜ＮＦは、メモリセルＭＣ１の電荷蓄積部（電荷蓄積膜、電荷蓄積層）である。窒化シリコン膜ＮＦは、例えば７ｎｍの膜厚を有し、酸化シリコン膜Ｘ２は、例えば９ｎｍの膜厚を有する。
つまり、ＯＮＯ膜Ｃ１は、フィンＦＡの上面側および制御ゲート電極ＣＧの側面側から順に積層された酸化シリコン膜Ｘ１、窒化シリコン膜ＮＦおよび酸化シリコン膜Ｘ２から成る積層構造を有する。ＯＮＯ膜Ｃ１の膜厚は、例えば２０ｎｍであり、制御ゲート電極ＣＧ下のゲート絶縁膜の膜厚よりも大きい。酸化シリコン膜Ｘ２は、酸窒化シリコン膜により形成してもよい。
制御ゲート電極ＣＧは、フィンＦＡの短辺方向（Ｙ方向）に延在しており、ゲート絶縁膜を介して、フィンＦＡの上面、側面および素子分離膜ＥＩの上面に隣接して形成されている。同様に、メモリゲート電極ＭＧ１は、フィンＦＡの短辺方向に延在しており、ＯＮＯ膜Ｃ１を介して、フィンＦＡの上面、側面および素子分離膜ＥＩの上面に隣接している。すなわち、ゲート絶縁膜および制御ゲート電極ＣＧは、フィンＦＡの短辺方向において隣り合うフィンＦＡ同士の間の溝を完全に埋め込んでいる。また、ＯＮＯ膜Ｃ１およびメモリゲート電極ＭＧ１は、フィンＦＡの短辺方向において隣り合うフィンＦＡ同士の間の溝を完全に埋め込んでいる。
制御ゲート電極ＣＧの上面は、絶縁膜ＩＦ６に覆われており、絶縁膜ＩＦ６は、制御ゲート電極ＣＧと同様にＹ方向に延在している。絶縁膜ＩＦ６は、例えば窒化シリコン膜から成る。絶縁膜ＩＦ６は、メモリゲート電極ＭＧ１と隣り合う高さに位置している。言い換えれば、絶縁膜ＩＦ６は、ＯＮＯ膜Ｃ１を介してメモリゲート電極ＭＧ１の側面に隣接している。すなわち、絶縁膜ＩＦ６の上面の高さは、メモリゲート電極ＭＧ１の上面の高さと同等であり、絶縁膜ＩＦ６の下面は、メモリゲート電極ＭＧ１の上面より低い箇所に位置している。絶縁膜ＩＦ６は制御ゲート電極ＣＧの直上にのみ形成されており、制御ゲート電極ＣＧの上面は絶縁膜ＩＦ６に接している。これに対し、メモリゲート電極ＭＧ１の上面は、絶縁膜ＩＦ６から露出しており、絶縁膜ＩＦ６から離間している。
また、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ１、ＯＮＯ膜Ｃ１および絶縁膜ＩＦ６を含むパターンの側面は、サイドウォールスペーサＳＷにより覆われている。サイドウォールスペーサＳＷは、例えば窒化シリコン膜および酸化シリコン膜の積層構造から成る。ただし、図３および図４ではサイドウォールスペーサＳＷを１つの膜として示しており、当該窒化シリコン膜および当該酸化シリコン膜を区別して示していない。
図４に示すように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ１を含む当該パターンの直下のフィンＦＡの表面、つまりチャネル領域（チャネル形成領域）を挟むように、一対のソース・ドレイン領域がフィンＦＡ内に形成されている。ソース領域およびドレイン領域のそれぞれは、フィンＦＡ内に形成されたｎ−型半導体領域であるエクステンション領域ＥＸおよびフィンＦＡ内に形成されたｎ＋型半導体領域である拡散領域ＤＦを有する。エクステンション領域ＥＸおよび拡散領域ＤＦは、フィンＦＡにｎ型の不純物（例えばＰ（リン）またはヒ素（Ａｓ））を導入した半導体領域である。
拡散領域ＤＦは、エクステンション領域ＥＸに比べて不純物濃度が高い。なお、エクステンション領域ＥＸは、拡散領域ＤＦより形成深さが浅くても深くてもよい。ソース領域およびドレイン領域のそれぞれにおいてエクステンション領域ＥＸおよび拡散領域ＤＦは互いに接しており、エクステンション領域ＥＸは、拡散領域ＤＦよりも上記パターンの直下のフィンＦＡの表面、つまりチャネル領域（チャネル形成領域）側に位置している。
ドレイン領域は、制御ゲート電極ＣＧの直下のフィンＦＡに隣接し、ソース領域は、メモリゲート電極ＭＧ１の直下のフィンＦＡに隣接している。つまり、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ１を含むパターンを平面視において挟むソース・ドレイン領域のうち、ドレイン領域は制御ゲート電極ＣＧ側に位置し、ソース領域はメモリゲート電極ＭＧ１側に位置する。言い換えれば、平面視において、ドレイン領域は制御ゲート電極ＣＧに隣接し、ソース領域はメモリゲート電極ＭＧ１に隣接する。
このように、不純物濃度が低いエクステンション領域ＥＸと、不純物濃度が高い拡散領域ＤＦとを備えた構造、つまりＬＤＤ（Lightly Doped Drain）構造を有するソース・ドレイン領域を形成することで、当該ソース・ドレイン領域を有するトランジスタの短チャネル特性を改善することができる。当該ソース領域は、図２に示すソース領域ＭＳに相当し、当該ドレイン領域は、図２に示すドレイン領域ＭＤに相当する。
制御ゲート電極ＣＧ、メモリゲート電極ＭＧ１およびサイドウォールスペーサＳＷを含む上記パターンから露出するソース領域およびドレイン領域のそれぞれの表面、つまり、拡散領域ＤＦの表面には、シリサイド層Ｓ１が形成されている。シリサイド層Ｓ１は、例えばＮｉＳｉ（ニッケルシリサイド）から成る。
フィンＦＡ上および素子分離膜ＥＩ上には、例えば窒化シリコン膜から成るライナー絶縁膜ＬＦを介して、例えば酸化シリコン膜から成る層間絶縁膜ＩＬ１が形成されている。ライナー絶縁膜ＬＦおよび層間絶縁膜ＩＬ１は、フィンＦＡ、素子分離膜ＥＩおよびシリサイド層Ｓ１を覆っており、層間絶縁膜ＩＬ１の上面は、絶縁膜ＩＦ６、メモリゲート電極ＭＧ１およびサイドウォールスペーサＳＷのそれぞれの上面と略同一の高さにおいて平坦化されている。サイドウォールスペーサＳＷの側面と層間絶縁膜ＩＬ１との間には、ライナー絶縁膜ＬＦが介在している。層間絶縁膜ＩＬ１上には、絶縁膜ＩＦ６、メモリゲート電極ＭＧ１およびサイドウォールスペーサＳＷのそれぞれの上面を覆う層間絶縁膜ＩＬ２が形成されている。層間絶縁膜ＩＬ２の上面は平坦化されている。層間絶縁膜ＩＬ２は、例えば酸化シリコン膜から成る。
層間絶縁膜ＩＬ２上には複数の配線ＭＷが形成され、配線ＭＷは、層間絶縁膜ＩＬ１、ＩＬ２を貫通するコンタクトホール内に設けられたプラグＰＧを介して、メモリセルＭＣ１の上記ソース領域または上記ドレイン領域に電気的に接続されている。すなわち、プラグＰＧの底面は、シリサイド層Ｓ１の上面に直接接しており、プラグＰＧはシリサイド層Ｓ１を介してソース領域またはドレイン領域に電気的に接続されている。シリサイド層Ｓ１は、例えばタングステン（Ｗ）を主に含む金属膜から成る接続部であるプラグＰＧと、半導体から成るフィンＦＡ内のソース・ドレイン領域との間の接続抵抗を低減する役割を有する。
なお、制御ゲート電極ＣＧの給電領域（図示しない）では、制御ゲート電極ＣＧの上面にプラグが接続されている。また、メモリゲート電極ＭＧ１の給電領域（図示しない）では、メモリゲート電極ＭＧ１の上面にプラグＰＧが接続されている。
メモリセルＭＣ１は、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ１、ドレイン領域およびソース領域を有する不揮発性記憶素子である。制御ゲート電極ＣＧおよびソース・ドレイン領域は制御トランジスタを構成し、メモリゲート電極ＭＧ１およびソース・ドレイン領域はメモリトランジスタを構成し、メモリセルＭＣ１は制御トランジスタおよびメモリトランジスタにより構成されている。つまり、制御トランジスタとメモリトランジスタとは、ソース・ドレイン領域を共有している。また、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ１のゲート長方向（Ｘ方向）のドレイン領域とソース領域との間の距離が、メモリセルＭＣ１のチャネル長に相当する。制御トランジスタおよびメモリトランジスタは、フィンＦＡの表面をチャネルとして有するＦｉｎＦＥＴ、つまりフィン型の電界効果トランジスタである。
同様に、図４に示すフラグ領域ＦＲでは、フィンＦＢ上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ２、ドレイン領域およびソース領域を有する不揮発性記憶素子であるメモリセルＭＣ２が形成されている。フラグ領域ＦＲにおいても、制御ゲート電極ＣＧおよびソース・ドレイン領域は制御トランジスタを構成し、メモリゲート電極ＭＧ２およびソース・ドレイン領域はメモリトランジスタを構成し、メモリセルＭＣ２は制御トランジスタおよびメモリトランジスタにより構成されている。つまり、制御トランジスタとメモリトランジスタとは、ソース・ドレイン領域を共有している。
ここで、エクストラ領域ＥＲおよびフラグ領域ＦＲのそれぞれの制御ゲート電極ＣＧは、制御トランジスタのしきい値電圧調整用の金属膜（仕事関数膜、ワークファンクション膜）ＷＦ１と、金属膜ＷＦ１上の金属膜Ｍ１とから成る。つまり、エクストラ領域ＥＲおよびフラグ領域ＦＲのそれぞれの制御ゲート電極ＣＧは、互いに同じ材料（組成）から成る。金属膜ＷＦ１は、金属膜Ｍ１の底面および側面を覆っている。金属膜ＷＦ１は、例えばＴｉＡｌ膜から成る。また、金属膜Ｍ１は、制御ゲート電極ＣＧの主導体膜であり、例えばＡｌ（アルミニウム）膜またはＷ（タングステン）膜から成る。金属膜ＷＦ１は、制御ゲート電極ＣＧに覆われたフィンＦＡ、ＦＢのそれぞれの上面および側面を含む領域、つまりチャネル形成領域とは異なる仕事関数を有している。
ここでは、制御ゲート電極ＣＧをポリシリコン膜ではなく金属膜ＷＦ１、Ｍ１により構成することで、制御ゲート電極ＣＧの低抵抗化を実現している。また、制御ゲート電極ＣＧを低抵抗化すると共に、制御トランジスタとチャネルを共有するメモリトランジスタのゲート電極、つまりメモリゲート電極ＭＧ１、ＭＧ２も低抵抗化している。つまり、本実施の形態では、以下に説明するように、メモリゲート電極ＭＧ１、ＭＧ２のそれぞれの一部を金属膜Ｍ２またはＭ３により構成している。また、メモリゲート電極ＭＧ１またはＭＧ２を含むメモリトランジスタのしきい値電圧を調整するため、金属膜Ｍ２、Ｍ３の直下に、金属膜（仕事関数膜、ワークファンクション膜）ＷＦ２、ＷＦ３をそれぞれ形成している。
金属膜ＷＦ２は、メモリゲート電極ＭＧ１に覆われたフィンＦＡの上面および側面を含む領域、つまりチャネル形成領域とは異なる仕事関数を有している。また、金属膜ＷＦ３は、メモリゲート電極ＭＧ２に覆われたフィンＦＢの上面および側面を含む領域、つまりチャネル形成領域とは異なる仕事関数を有している。エクストラ領域ＥＲ、フラグ領域ＦＲ、コード領域ＣＲおよびデータ領域ＤＲ（図１参照）のそれぞれのメモリゲート電極を構成する金属膜（仕事関数膜）は、エクストラ領域ＥＲ、フラグ領域ＦＲ、コード領域ＣＲおよびデータ領域ＤＲのいずれのチャネル形成領域とも異なる仕事関数を有している。
すなわち、エクストラ領域ＥＲのメモリゲート電極ＭＧ１は、ＯＮＯ膜Ｃ１上に順に形成された金属膜ＷＦ２および金属膜Ｍ２から成る。金属膜ＷＦ２は、例えばＴｉＡｌ（チタンアルミニウム）膜またはＴｉＮ（窒化チタン）膜から成る。金属膜Ｍ２は、例えばＡｌ（アルミニウム）膜またはＷ（タングステン）膜から成る。金属膜Ｍ２の抵抗は、金属膜ＷＦ２の抵抗より低い。
同様に、フラグ領域ＦＲのメモリゲート電極ＭＧ２は、ＯＮＯ膜Ｃ１上に順に形成された金属膜ＷＦ３および金属膜Ｍ３から成る。金属膜ＷＦ３は、例えばＴｉＡｌ（チタンアルミニウム）膜またはＴｉＮ（窒化チタン）膜から成る。金属膜Ｍ３は、例えばＡｌ（アルミニウム）膜またはＷ（タングステン）膜から成る。金属膜Ｍ３の抵抗は、金属膜ＷＦ３の抵抗より低い。
ここでは、金属膜ＷＦ２、ＷＦ３は互いに異なる材料から成る。金属膜Ｍ２、Ｍ３のそれぞれは、互いに同じ材料で構成されていてもよく、互いに異なる材料で構成されていてもよい。金属膜ＷＦ２またはＷＦ３がＴｉＡｌ膜から成る場合、当該ＴｉＡｌ膜の膜厚は、例えば６〜８ｎｍである。金属膜ＷＦ２またはＷＦ３がＴｉＮ膜から成る場合、当該ＴｉＮ膜の膜厚は、例えば６〜１０ｎｍである。
図４の左から２つ目の図に示すように、メモリゲート電極ＭＧ１を構成する金属膜ＷＦ２の一部の上面は、フィンＦＡの上面より下に形成されている。すなわち、隣り合う２つのフィンＦＡの相互間の溝であって、素子分離膜ＥＩの直上の溝は、ＯＮＯ膜Ｃ１および金属膜ＷＦ２のみで完全に埋め込まれてはいない。２つのフィンＦＡの相互間の当該溝は、ＯＮＯ膜Ｃ１、金属膜ＷＦ２およびＭ２により完全に埋め込まれている。ここでいう完全に埋め込まれている状態とは、隣り合うフィンＦＡ同士の間の領域が全て単一または複数の膜により充填されている状態を指す。隣り合うフィンＦＡ同士の間がＯＮＯ膜Ｃ１および金属膜ＷＦ２によって完全に埋め込まれていないことは、ＯＮＯ膜Ｃ１および金属膜ＷＦ２の合計の膜厚が、隣り合うフィンＦＡ同士の間の距離の１／２未満の大きさであることを意味する。同様に、２つのフィンＦＢの相互間の溝は、ＯＮＯ膜Ｃ１、金属膜ＷＦ３およびＭ３により完全に埋め込まれている。
制御ゲート電極ＣＧの上面には、金属膜ＷＦ１およびＭ１のそれぞれの上面が存在している。つまり、金属膜ＷＦ１およびＭ１のそれぞれの上面は、絶縁膜ＩＦ６の下面に接している。また、メモリゲート電極ＭＧ１の上面には、金属膜ＷＦ２およびＭ２のそれぞれの上面が存在している。また、メモリゲート電極ＭＧ２の上面には、金属膜ＷＦ３およびＭ３のそれぞれの上面が存在している。金属膜ＷＦ２、Ｍ２、ＷＦ３およびＭ３のそれぞれの上面は、層間絶縁膜ＩＬ２の下面に接している。
本実施の形態の半導体装置の主な特徴の１つは、互いに異なるメモリ領域のメモリセル同士が、それぞれ異なる材料（組成）から成る仕事関数膜（例えば金属膜ＷＦ２、ＷＦ３）を備えたメモリゲート電極を有することにより、それらの領域のそれぞれのメモリトランジスタが互いに異なるしきい値電圧を有していることにある。ただし、それらのメモリ領域の各仕事関数膜を同じ材料（組成）から成る膜により構成し、互いに異なる膜厚で形成し、これにより各メモリ領域のそれぞれのメモリトランジスタのしきい値電圧に差を設けてもよい。
＜不揮発性メモリの動作について＞
次に、不揮発性メモリの動作例について、図５および図６を参照して説明する。
図５は、不揮発性メモリのメモリセルＭＣ１の等価回路図である。図６は、「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図６の表には、「書込」、「消去」、「読出」時のそれぞれにおいて、図５に示すメモリセル（選択メモリセル）ＭＣ１のメモリゲート電極ＭＧ１（図４参照）に印加する電圧Ｖｍｇ、ソース領域に印加する電圧Ｖｓ、制御ゲート電極ＣＧ（図４参照）に印加する電圧Ｖｃｇ、ドレイン領域に印加する電圧Ｖｄ、およびｐ型ウェルＰＷ（図４参照）に印加する電圧Ｖｂが記載されている。なお、図６の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタのＯＮＯ膜Ｃ１中の電荷蓄積部である窒化シリコン膜ＮＦ（図４参照）への電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれる、ソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式（ホットエレクトロン注入書込み方式）を用いることができる。例えば図６の「書込」の欄に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルのＯＮＯ膜Ｃ１中の窒化シリコン膜ＮＦに電子を注入することで書込みを行う。
この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧ１および制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧ１の下のＯＮＯ膜Ｃ１中の電荷蓄積部である窒化シリコン膜ＮＦに注入される。注入されたホットエレクトロン（電子）は、窒化シリコン膜ＮＦ中の窒化シリコン膜ＮＦのトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
消去方法は、いわゆるＢＴＢＴ方式と呼ばれる、ＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）を利用したホットホール注入により消去を行う消去方式（ホットホール注入消去方式）を用いることができる。すなわち、ＢＴＢＴ（バンド間トンネル現象）により発生したホール（正孔）を電荷蓄積部（ＯＮＯ膜Ｃ１中の窒化シリコン膜ＮＦ）に注入することにより消去を行う。例えば図６の「消去」の欄に示されるような電圧を、消去を行う選択メモリセルの各部位に印加し、ＢＴＢＴ現象によりホール（正孔）を発生させ電界加速することで選択メモリセルのＯＮＯ膜Ｃ１中の窒化シリコン膜ＮＦにホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。
読出し時には、例えば図６の「読出」の欄に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧ１に印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるメモリトランジスタのしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
ここでは、図１に示すエクストラ領域ＥＲのメモリセルＭＣ１の動作条件について説明したが、図１に示すデータ領域ＤＲ、フラグ領域ＦＲおよびコード領域ＣＲのそれぞれのメモリセルも、同様の条件で動作させることができる。
＜本実施の形態の半導体装置の効果＞
フラッシュメモリは、書換えを繰り返すことで、特性劣化を起こす。その結果、例えばメモリセルに電圧を印加した際に、所定のしきい値電圧を得るのに必要な時間（消去時間または書込み時間）が増加する問題がある。この劣化の発生は、例えば消去動作時のしきい値電圧の深さ（書込み状態のしきい値電圧に対する消去状態のしきい値電圧の差）に依存し、消去動作時のしきい値電圧の深さを浅くすることで、特性劣化を抑えて、書換え回数を増大させることができる。コード領域に比べてデータ領域は書換え回数が多い領域であることから、予めメモリセルのしきい値電圧を低めに設定し、相対的に消去動作時のしきい値電圧の深さを浅くすることが望ましい。
上記理由により、データ領域を含むＥＥＰＲＯＭ内のメモリセルのしきい値電圧を、コード領域を含むフラッシュメモリのメモリセルのしきい値電圧より低く設定することが望ましい。さらに、ＥＥＰＲＯＭ内に含まれるフラグ領域は、例えばＥＥＰＲＯＭのメモリアレイ内のＷＬ（ワードライン）に対して平面視で垂直な方向に、数Ｂｉｔの縦の帯状に配置された領域に配置されるが、このフラグ領域のしきい値電圧はデータ領域またはコード領域のしきい値電圧よりも高く設定することが望ましい。なぜなら、フラグ領域が例えば複数のシングルセルで構成された場合には、１Ｂｉｔの読み出し時よりも電流が複数倍流れるために、同じ電流レベルで定義するしきい値電圧を仮定すると、実質的にしきい値電圧が下がっているように見えるためである。このため、フラグ領域のしきい値電圧をデータ領域またはコード領域のしきい値電圧よりも高く設定することで、フラグ領域以外の領域（データ領域またはコード領域）と同様の読み出し電流レベルに揃える。このようにフラグ領域として複数Ｂｉｔを用いると、実効的なゲート幅（Ｗ）が拡大するため、リテンション特性（データの保持特性）を向上させることができる。
エクストラ領域はフラッシュメモリ内にあり、ＷＬ（ワードライン）に平行して延在する特定の領域に配置されている。エクストラ領域は、フラッシュメモリの電源電圧を調整する際に必要となるトリミングコードなどを格納する（記憶する）領域である。電源電圧は製造される半導体装置毎にばらつく場合があるため、半導体装置を製造した後、半導体装置毎に電源電圧をトリミングして微調整を行う。具体的には、半導体装置外部から半導体装置内部へ基準電圧を印加し、当該基準電圧とフラッシュメモリ内部で生成した電源電圧とを比較することで当該電源電圧のトリミングを行う。トリミングコードとは、トリミングでの調整量を表したコードであり、トリミング動作時に生成されるコードである。トリミングコードは、当該比較の結果を基に生成される。この電源電圧のトリミングはウェハテスト時に行われ、生成されたトリミングコードはエクストラ領域に格納される。ウェハテストの後には、パッケージングの工程、または、実装時の半田リフローなど、ウェハが高温となる工程が続くため、トリミングコードを格納しているエクストラ領域は熱に対して高いリテンション耐性が必要となる。
すなわち、半導体装置に熱が加わる工程では、エクストラ領域のメモリセルのしきい値電圧が変動し、エクストラ領域におけるデータの保持特性が低下する。エクストラ領域の書換え回数が少ない場合には、書込み時のしきい値電圧の変動が大きく、消去時のしきい値電圧の変動に関し、余裕が比較的大きくなる。そのため、数回しか書換えを行わないエクストラ領域のしきい値を高く設定することで、熱工程などによるしきい値電圧のシフト（変動）に対応し、データ保持特性の低下を防ぐことができる。
このように、メモリ領域毎にしきい値電圧を変更することで、特性劣化の防止、書換え回数の増大および書込み速度の高速化などを実現し、設計の幅を広げることができ、かつ、半導体装置の信頼性を向上させることができる。逆に言えば、メモリセルのしきい値電圧がいずれのメモリ領域においても同じである場合、メモリセルの特性劣化、書換え回数の低下、および、書込み速度の低下などの問題が生じ、さらに、設計の自由度を高めることが困難となり、半導体装置の信頼性が低下する問題が生じる。
メモリ領域毎にしきい値電圧を変更するためには、例えば、各メモリ領域毎にメモリセルのしきい値電圧を変更すればよい。メモリセル毎にしきい値電圧を変更するためには、メモリセルを構成する制御トランジスタおよびメモリトランジスタのうち、メモリトランジスタのしきい値電圧を変更することが考えられる。
トランジスタのしきい値電圧を変更する方法としては、チャネル領域に注入する不純物の濃度を調整して変更する方法がある。しかし不純物濃度を増大させると、特性のばらつきの他、キャリアの移動度劣化などの特性劣化が起きる問題がある。
ここで、フィン型のトランジスタは、当該トランジスタのチャネルを構成するフィン部をゲート電極が覆う構造を有しており、プレーナ型のトランジスタよりもゲートによる制御性がよいという特徴を持つ。そのため、しきい値電圧を調整する際にチャネル領域の不純物濃度を低減することが可能となり、不純物に起因する特性劣化を抑制することができる。
また、メモリトランジスタのしきい値電圧は、メモリゲート電極を構成する仕事関数膜の材料（組成）または膜厚などを調整することで、適宜変更することができる。
本実施の形態の半導体装置では、図４に示すように、エクストラ領域ＥＲのメモリセルＭＣ１を構成するメモリトランジスタは、メモリゲート電極ＭＧ１の一部として金属膜ＷＦ２を有しているのに対し、フラグ領域ＦＲのメモリセルＭＣ２を構成するメモリトランジスタは、メモリゲート電極ＭＧ２の一部として金属膜ＷＦ３を有している。このように、ここでは、メモリ領域毎にメモリゲート電極を作り分けている。これにより、メモリゲート電極を構成する、しきい値電圧調整用の金属膜（例えば金属膜ＷＦ２、ＷＦ３）の材料（組成）をメモリ領域毎に変更することができるため、領域別に、異なるしきい値電圧特性を有するメモリトランジスタを備えたメモリセルを形成することができる。
ここでは、主に、金属膜ＷＦ２、ＷＦ３のそれぞれを別々の材料で形成する場合について説明したが、金属膜ＷＦ２、ＷＦ３のそれぞれを同じ材料で形成し、かつ、別々の膜厚で形成することで、メモリ領域毎にしきい値電圧が異なるメモリセルを形成してもよい。しきい値電圧を高める場合には、仕事関数膜である金属膜ＷＦ２またはＷＦ３の膜厚を大きくすればよい。
この場合、金属膜ＷＦ２、ＷＦ３のそれぞれを、例えば、メモリゲート電極ＭＧ１、ＭＧ２側から半導体基板ＳＢの主面へ向かう方向に順に形成したＴｉＡｌ（チタンアルミニウム）膜、ＴｉＮ（窒化チタン）膜およびＴａＮ（窒化タンタル）膜から成る積層膜により構成してもよい。このとき、フラグ領域ＦＲのメモリセルＭＣ２のしきい値電圧をエクストラ領域ＥＲのメモリセルＭＣ１のしきい値電圧よりも高くするため、以下のように金属膜ＷＦ２、ＷＦ３の相互間に膜厚差を設けることが考えられる。すなわち、例えば、金属膜ＷＦ２を構成する膜のうち、ＴｉＡｌ膜を６ｎｍで形成し、ＴｉＮ膜を０．５ｎｍで形成し、ＴａＮ膜を１ｎｍで形成する。これに対し、金属膜ＷＦ３を構成する膜のうち、ＴｉＡｌ膜を６ｎｍで形成し、ＴｉＮ膜を１ｎｍで形成し、ＴａＮ膜を１ｎｍで形成する。このように、金属膜ＷＦ２、ＷＦ３を構成する積層膜のうち、一部の膜の膜厚に差を設ければ、メモリセルのしきい値電圧をメモリ領域毎に異なる値に設定することができる。
また、ここではエクストラ領域ＥＲおよびフラグ領域ＦＲのそれぞれで異なるしきい値電圧特性を有するメモリセルを形成することについて説明したが、他の領域（例えば、図１に示すコード領域ＣＲまたはデータ領域ＤＲ）においても、同様に、ＭＯＮＯＳメモリのメモリセルのしきい値電圧をメモリ領域毎に変えることができる。その場合、コード領域ＣＲおよびデータ領域ＤＲの金属膜は、例えば、メモリゲート電極から半導体基板ＳＢの主面へ向かう順番で、コード領域ＣＲのメモリセルのしきい値電圧をデータ領域ＤＲのメモリセルのしきい値電圧よりも高くするため、以下のように金属膜の相互間に膜厚差を設けることが考えられる。すなわち、例えば、コード領域ＣＲの金属膜を構成する膜のうち、ＴｉＡｌ膜を６ｎｍで形成し、ＴａＮ膜を１ｎｍで形成する。これに対し、データ領域ＤＲの金属膜を構成する膜のうち、ＴｉＡｌ膜を６ｎｍで形成し、ＴａＮ膜を０．５ｎｍで形成する。
また、図示はしないが、メモリゲート電極と金属膜との間にはバリア膜として例えば窒化チタン膜を形成してもよい。
これにより、メモリセルの特性劣化の防止、書換え回数の増大および書込み速度の高速化を実現することができるため、半導体装置の性能を向上させることができる。また、半導体装置の設計の自由度を高めることができ、かつ、半導体装置の信頼性を向上させることができる。
また、本実施の形態では、制御ゲート電極ＣＧの上面を覆う絶縁膜ＩＦ６を形成することで、メモリゲート電極ＭＧ１、ＭＧ２をそれぞれ作り分ける際に、制御ゲート電極ＣＧを保護することを可能としている。
＜半導体装置の製造工程＞
以下に、図７〜図３６を用いて、本実施の形態の半導体装置の製造方法について説明する。図７〜図３６は、本実施の形態の半導体装置の形成工程中の断面図である。図７〜図１１は、Ｙ方向（図２参照）に沿う断面を示す図である。図１２〜図３６では、図４と同様に、Ｘ方向（図２参照）に沿う断面を示し、当該断面の右側に、Ｙ方向に沿う断面を示している。また、図７〜図２８では、エクストラ領域での製造工程のみを説明しているが、図２９〜図３６では、エクストラ領域およびフラグ領域での製造工程を説明している。図７〜図２８を用いて説明する工程は、形成するフィンＦＡ、ＦＢのそれぞれの符号が異なる点を除き、エクストラ領域およびフラグ領域のそれぞれにおいて共通である。また、図では各フィンの側面を垂直に示すが、フィンの側面は半導体基板の主面に対してテーパーを有していてもよい。
本実施の形態では、後に形成するスプリットゲート型のＭＯＮＯＳメモリのメモリセルの制御ゲート電極およびメモリゲート電極のそれぞれを、ダミーゲート電極をメタルゲート電極に置換することで形成する。すなわち、ここでは、ダミーゲート電極およびソース・ドレイン領域などを形成した後に、実際にゲート電極として使用される制御ゲート電極およびメモリゲート電極を形成する製造方法であるゲートラストプロセスを用いる。
ただし、メタルゲート電極を構成する金属膜を領域毎に異なる条件（組成または膜厚）で形成し、かつ、制御ゲート電極およびメモリゲート電極のそれぞれを異なる条件で形成する。このため、制御ゲート電極とメモリゲート電極とのそれぞれは、互いに別々の工程でメタルゲート電極に置換する。また、ここでは、先に制御ゲート電極をメタルゲート電極として形成し、その後、メモリゲート電極をメタルゲート電極として形成する。つまり、制御ゲート電極が形成される箇所に第１ダミーゲート電極を形成し、メモリゲート電極が形成される箇所に第２ダミーゲート電極を形成した後、第１ダミーゲート電極を第１メタルゲート電極（制御ゲート電極）に置換し、その後、第２ダミーゲート電極を第２メタルゲート電極（メモリゲート電極）に置換する。
本実施の形態の半導体装置の製造工程では、まず、図７に示すように、半導体基板ＳＢを用意し、半導体基板ＳＢの主面上に、絶縁膜ＩＦ１、絶縁膜ＩＦ２および半導体膜ＳＩ１を順に形成する。半導体基板ＳＢは、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどから成る。絶縁膜ＩＦ１は、例えば酸化シリコン膜から成り、例えば酸化法またはＣＶＤ（Chemical Vapor Deposition）法を用いて形成することができる。絶縁膜ＩＦ１の膜厚は、２〜１０ｎｍ程度である。絶縁膜ＩＦ２は、例えば窒化シリコン膜から成り、その膜厚は、２０〜１００ｎｍ程度である。絶縁膜ＩＦ２は、例えばＣＶＤ法により形成する。半導体膜ＳＩ１は、例えばシリコン膜から成り、例えばＣＶＤ法により形成する。半導体膜ＳＩ１の膜厚は、例えば２０〜２００ｎｍである。
続いて、フォトリソグラフィ技術およびエッチング法を用いて、半導体膜ＳＩ１を加工する。これにより、絶縁膜ＩＦ２上には、Ｘ方向に延在する複数の半導体膜ＳＩ１のパターンが、Ｙ方向に並んで複数形成される。図７は、複数の半導体膜ＳＩ１のパターンを含む断面図であり、複数の半導体膜ＳＩ１のパターンのそれぞれの短手方向に沿う断面図である。
次に、図８に示すように、複数の半導体膜ＳＩ１のそれぞれの側面を覆うハードマスクＨＭ１を形成する。ここでは、例えば、半導体基板ＳＢ上にＣＶＤ法を用いて、１０〜４０ｎｍの膜厚を有する酸化シリコン膜を形成した後、異方性エッチングであるドライエッチングを行う。これにより絶縁膜ＩＦ２および半導体膜ＳＩ１のそれぞれの上面を露出させることで、半導体膜ＳＩ１の側面に残った当該酸化シリコン膜から成るハードマスクＨＭ１を形成する。ハードマスクＨＭ１は、隣り合う半導体膜ＳＩ１同士の間を完全に埋め込んではいない。ハードマスクＨＭ１は、平面視において各半導体膜ＳＩ１を囲むように環状に形成される。
続いて、ウェットエッチング法を用いて半導体膜ＳＩ１を除去する。その後、フォトリソグラフィ技術およびエッチング法を用いることで、ハードマスクＨＭ１の一部を除去する。すなわち、ハードマスクＨＭ１のうち、Ｘ方向に延在する部分を残し、その他の部分、つまり、Ｙ方向に延在する部分を除去する。これにより、ハードマスクＨＭ１は環状構造ではなくなり、Ｘ方向に延在するパターンのみとなる。すなわち、絶縁膜ＩＦ２上には、Ｘ方向に延在するパターンであるハードマスクＨＭ１が、Ｙ方向に複数並んで配置される。
次に、図９に示すように、ハードマスクＨＭ１をマスクとして、絶縁膜ＩＦ２、ＩＦ１および半導体基板ＳＢに対して異方性ドライエッチングを行う。これにより、ハードマスクＨＭ１の直下に、板状（壁状）に加工された半導体基板ＳＢの一部であるパターン、つまりフィン（突出部）ＦＡを形成する。ここでは、ハードマスクＨＭ１から露出した領域の半導体基板ＳＢの主面を１００〜２５０ｎｍ掘り下げることで、半導体基板ＳＢの主面からの高さ１００〜２５０ｎｍを有するフィンＦＡが形成できる。
次に、図１０に示すように、半導体基板ＳＢの上に、フィンＦＡ、絶縁膜ＩＦ１およびＩＦ２を完全に埋めるように、酸化シリコン膜などから成る絶縁膜を堆積する。続いて、この絶縁膜に対してＣＭＰ（Chemical Mechanical Polishing）法による研磨処理を行い、絶縁膜ＩＦ２の上面を露出させる。これにより、当該絶縁膜から成る素子分離膜ＥＩを形成する。当該ＣＭＰ工程により、ハードマスクＨＭ１は除去される。なお、素子分離膜ＥＩを構成する絶縁膜を形成する前にハードマスクＨＭ１を除去してもよい。
次に、図１１に示すように、絶縁膜ＩＦ１、ＩＦ２を除去する。その後、素子分離膜ＥＩの上面に対しエッチング処理を施すことで、素子分離膜ＥＩの上面を、半導体基板ＳＢの主面に対して垂直な方向において後退（下降）させる。これにより、フィンＦＡのそれぞれの側面の一部および上面を露出させる。
続いて、イオン注入法を用いて半導体基板ＳＢの主面に不純物を導入することにより、フィンＦＡ内にｐ型ウェルＰＷを形成する。ｐ型ウェルＰＷは、ｐ型の不純物（例えばＢ（ホウ素））を打ち込むことで形成する。ｐ型ウェルＰＷは、フィンＦＡ内の全体およびフィンＦＡの下部の半導体基板ＳＢ内の一部に広がって形成される。
次に、図１２に示すように、複数のフィンＦＡのそれぞれの上面および側面を覆う絶縁膜ＩＦ３を形成する。絶縁膜ＩＦ３は、例えば熱酸化法により形成することができ、例えば２ｎｍ程度の膜厚を有する酸化シリコン膜から成る。なお、絶縁膜ＩＦ３は素子分離膜ＥＩの上面を覆っていても覆っていなくてもよいが、図１２では、素子分離領域ＥＩの上面を覆う絶縁膜ＩＦ３を示している。続いて、絶縁膜ＩＦ３上に、フィンＦＡのそれぞれの高さ以上の膜厚を有する半導体膜ＳＩ２をＣＶＤ法などにより堆積した後、半導体膜ＳＩ２の上面をＣＭＰ法などにより平坦化することにより、平坦な上面を有する半導体膜ＳＩ２を形成する。上面が平坦化された半導体膜ＳＩ２の膜厚であって、フィンＦＡの直上における膜厚は、例えば８０〜１００ｎｍである。
その後、半導体膜ＳＩ２上に、例えばＣＶＤ法を用いて絶縁膜ＩＦ４を形成する。半導体膜ＳＩ２は、例えばポリシリコン膜（シリコン膜）から成り、絶縁膜ＩＦ４は、例えば窒化シリコン膜から成る。上記のように半導体膜ＳＩ２に対してＣＭＰ法による研磨工程を行った後においても、フィンＦＡの上面上に半導体膜ＳＩ２が残っている。絶縁膜ＩＦ４の膜厚は、例えば６０〜９０ｎｍである。
次に、図１３に示すように、フィンＦＡの一部の直上を覆うフォトレジスト膜（図示しない）を形成する。当該フォトレジスト膜は、Ｙ方向（図１３の奥行き方向）に並ぶ複数のフィンＦＡのそれぞれの一部を覆うように形成された、Ｙ方向に延在するレジストパターンを含んでいる。当該レジストパターンの横の領域において、フィンＦＡの上面がフォトレジスト膜から露出している。
続いて、当該フォトレジスト膜をマスクとして用いてエッチングを行うことにより、絶縁膜ＩＦ４、半導体膜ＳＩ２のそれぞれの一部を除去し、これにより素子分離膜ＥＩの上面および絶縁膜ＩＦ３の表面を露出させる。すなわち、フィンＦＡの上面の一部および側面の一部は、絶縁膜ＩＦ４および半導体膜ＳＩ２から露出する。これにより、フィンＦＡ上には、半導体膜ＳＩ２から成るダミーゲート電極ＤＧ１が形成される。ダミーゲート電極ＤＧ１は、後に除去され、制御ゲート電極に置き換えられる擬似的なゲート電極（ゲートパターン）である。
なお、ここでは、ダミーゲート電極ＤＧ１から露出するフィンＦＡの表面を覆う絶縁膜ＩＦ３が、上記エッチングおよびその後に行う洗浄工程により除去され、フィンＦＡの表面が露出される場合について説明するが、フィンＦＡの上面および側面は絶縁膜ＩＦ３に覆われたままでもよい。
次に、図１４に示すように、半導体基板ＳＢ上に酸化シリコン膜（ボトム酸化膜）Ｘ１、窒化シリコン膜ＮＦおよび酸化シリコン膜（トップ酸化膜）Ｘ２を順に形成することにより、酸化シリコン膜Ｘ１、窒化シリコン膜ＮＦおよび酸化シリコン膜Ｘ２から成る積層構造を有するＯＮＯ膜Ｃ１を形成する。すなわち、ＯＮＯ膜Ｃ１は積層絶縁膜である。酸化シリコン膜Ｘ１は、酸化法またはＣＶＤ法などにより形成することができる。窒化シリコン膜ＮＦおよび酸化シリコン膜Ｘ２は、例えばＣＶＤ法により形成（堆積）する。酸化シリコン膜Ｘ１の膜厚は、例えば４ｎｍであり、窒化シリコン膜ＮＦの膜厚は、例えば７ｎｍであり、酸化シリコン膜Ｘ２の膜厚は、例えば９ｎｍである。
ＯＮＯ膜Ｃ１は、素子分離膜ＥＩの上面、並びに、フィンＦＡの上面および側面を覆っている。また、ＯＮＯ膜Ｃ１は、ダミーゲート電極ＤＧ１および絶縁膜ＩＦ４から成る積層パターンの上面および側面を覆っている。窒化シリコン膜ＮＦは、後に形成するメモリセルの電荷蓄積部（電荷蓄積膜）として機能する膜である。
続いて、ＯＮＯ膜Ｃ１上に、ポリシリコン膜ＰＳを形成する。ポリシリコン膜ＰＳの膜厚は、例えば２００ｎｍである。その後、ポリシリコン膜ＰＳの上面を、例えばＣＭＰ法により平坦化する。ただし、当該平坦化工程では、ポリシリコン膜ＰＳからＯＮＯ膜Ｃ１を露出させない。このとき、Ｙ方向に隣り合うフィンＦＡ同士の間の領域、つまり素子分離膜ＥＩの直上の溝内は、ＯＮＯ膜Ｃ１およびポリシリコン膜ＰＳにより完全に埋め込まれる。ポリシリコン膜ＰＳは、例えばＣＶＤ法により形成することができる。
次に、図１５に示すように、例えばＣＭＰ法を用いて、ＯＮＯ膜Ｃ１およびポリシリコン膜ＰＳのそれぞれの上面を研磨し、これにより、絶縁膜ＩＦ４の上面を露出させる。ただし、ダミーゲート電極ＤＧ１は、絶縁膜ＩＦ４、ＯＮＯ膜Ｃ１およびポリシリコン膜ＰＳから露出しない。
次に、図１６に示すように、エッチバック工程を行うことで、ＯＮＯ膜Ｃ１およびポリシリコン膜ＰＳのそれぞれの上面を後退させ、絶縁膜ＩＦ４の側面の一部を露出させる。このエッチバックを行った後、ＯＮＯ膜Ｃ１およびポリシリコン膜ＰＳのそれぞれの上面の位置は、例えば、ダミーゲート電極ＤＧ１の上面より上であって、絶縁膜ＩＦ４の上面よりも低い箇所に位置する。ここでは、ＯＮＯ膜Ｃ１およびポリシリコン膜ＰＳのそれぞれの上面は同じ高さに位置し、略同一面に存在する。これにより、絶縁膜ＩＦ４の上面と、絶縁膜ＩＦ４の側面の一部とは、ＯＮＯ膜Ｃ１およびポリシリコン膜ＰＳから露出する。
ただし、ダミーゲート電極ＤＧ１は、絶縁膜ＩＦ４、ＯＮＯ膜Ｃ１およびポリシリコン膜ＰＳから露出しない。言い換えれば、ダミーゲート電極ＤＧ１の側面の全体は、ＯＮＯ膜Ｃ１およびポリシリコン膜ＰＳにより覆われている。ここでは、図１７を用いて後述する酸化工程においてダミーゲート電極ＤＧ１が酸化されることを防ぐため、ダミーゲート電極ＤＧ１を露出させていない。ダミーゲート電極ＤＧ１を露出させないために、当該エッチバック処理を、ＯＮＯ膜Ｃ１およびポリシリコン膜ＰＳのそれぞれの上面が、ダミーゲート電極ＤＧ１の上面から、例えば５ｎｍ上の位置に後退した時点で停止させる。これにより、ＯＮＯ膜Ｃ１およびポリシリコン膜ＰＳのそれぞれの上面がさらに後退し、ダミーゲート電極ＤＧ１が露出することを防ぐ。
次に、図１７に示すように、ドライ酸化法による酸化工程を行うことで、ポリシリコン膜ＰＳの上面を酸化させる。これにより、ポリシリコン膜ＰＳの上面を覆う酸化シリコン膜ＯＸを形成する。ここでは、窒化シリコン膜から成る絶縁膜（例えば窒化シリコン膜ＮＦおよび絶縁膜ＩＦ４）の表面は酸化されない。よって、窒化シリコン膜ＮＦおよび絶縁膜ＩＦ４のそれぞれの上面上には、酸化シリコン膜ＯＸは形成されない。
酸化シリコン膜ＯＸは、例えば熱酸化工程によりポリシリコン膜ＰＳの上部を侵食するように形成され、酸化シリコン膜ＯＸの底面（下面）は、ダミーゲート電極ＤＧ１の上面より低い位置まで達する。つまり、ここではダミーゲート電極ＤＧ１の上面より低い位置までポリシリコン膜ＰＳの上面を酸化する。よって、酸化シリコン膜ＯＸは、ダミーゲート電極ＤＧ１の上面より低い位置から、ダミーゲート電極ＤＧ１の上面より高い位置に亘って形成される。
ここでダミーゲート電極ＤＧ１の上面より低い位置まで達するように酸化シリコン膜ＯＸを形成する理由は、図２５を用いて後述するエッチング工程で絶縁膜ＩＦ４を削除する際に、ポリシリコン膜ＰＳから成るダミーゲート電極ＤＧ２（図２５参照）が露出することを防ぐためである。これにより、図２６を用いて後述する工程で、酸化シリコン膜ＯＸに保護されたダミーゲート電極ＤＧ２を残しつつ、ダミーゲート電極ＤＧ１を除去することができる。
次に、図１８に示すように、半導体基板ＳＢ上に、例えばＣＶＤ法を用いて、絶縁膜ＩＦ５を形成する。絶縁膜ＩＦ５は、例えば窒化シリコン膜から成る。絶縁膜ＩＦ５は、絶縁膜ＩＦ４の側面および上面と、ＯＮＯ膜Ｃ１の上面と、酸化シリコン膜ＯＸの上面とを覆っている。
次に、図１９に示すように、ドライエッチングを行うことで、絶縁膜ＩＦ５の一部を除去し、これにより絶縁膜ＩＦ４の上面とポリシリコン膜ＰＳの上面の一部とを露出させる。すなわち、絶縁膜ＩＦ５は、絶縁膜ＩＦ４の側面にサイドウォールスペーサ状に残る。サイドウォールスペーサ状の絶縁膜ＩＦ５の下面は、ＯＮＯ膜Ｃ１および酸化シリコン膜ＯＸのそれぞれの上面を覆っている。
次に、図２０に示すように、絶縁膜ＩＦ４、ＩＦ５をマスクとして用いてエッチングを行うことで、ＯＮＯ膜Ｃ１およびポリシリコン膜ＰＳを加工する。これにより、ダミーゲート電極ＤＧ１の両側の側面に近接する領域にＯＮＯ膜Ｃ１およびポリシリコン膜ＰＳが残る。また、ダミーゲート電極ＤＧ１の両側の側面に近接する領域以外の領域において、フィンＦＡの上面はＯＮＯ膜Ｃ１およびポリシリコン膜ＰＳから露出する。
ダミーゲート電極ＤＧ１のゲート長方向（Ｘ方向）における一方の側面にＯＮＯ膜Ｃ１を介して近接するポリシリコン膜ＰＳは、ダミーゲート電極ＤＧ２を構成する。ダミーゲート電極ＤＧ２は、ダミーゲート電極ＤＧ１と並んで、複数のフィンＦＡに跨がるようにＹ方向に延在している。ダミーゲート電極ＤＧ２は、後に除去され、メモリゲート電極に置き換えられる擬似的なゲート電極（ゲートパターン）である。
次に、図２１に示すように、ダミーゲート電極ＤＧ２およびその直上の絶縁膜ＩＦ５を覆うレジストパターン（図示しない）を形成した後、当該レジストパターンをマスクとして用いてエッチングを行うことにより、当該レジストパターンから露出する絶縁膜ＩＦ５、ＯＮＯ膜Ｃ１およびポリシリコン膜ＰＳを除去する。これにより、ゲート長方向において、ダミーゲート電極ＤＧ１の一方の側面にはＯＮＯ膜Ｃ１を介してダミーゲート電極ＤＧ２が残り、ダミーゲート電極ＤＧ１の他方の側面は露出する。
次に、図２２に示すように、絶縁膜ＩＦ４、ＩＦ５およびダミーゲート電極ＤＧ１をマスクとして用いて、フィンＦＡの上面に対しイオン注入を行う。これにより、フィンＦＡの上面および側面に、ｎ型の半導体領域である一対のエクステンション領域ＥＸを形成する。エクステンション領域ＥＸは、フィンＦＡにｎ型の不純物（例えばＡｓ（ヒ素））を打ち込むことで形成することができる。
次に、図２３に示すように、半導体基板ＳＢ上に、例えばＣＶＤ法を用いて絶縁膜を形成する。当該絶縁膜は、例えば主に窒化シリコン膜から成る。当該絶縁膜は、素子分離膜ＥＩ、フィンＦＡ、ダミーゲート電極ＤＧ１、ダミーゲート電極ＤＧ２、酸化シリコン膜ＯＸ、絶縁膜ＩＦ４およびＩＦ５のそれぞれの表面を覆っている。
続いて、ドライエッチングを行って当該絶縁膜の一部を除去し、これにより、素子分離膜ＥＩ、フィンＦＡ、絶縁膜ＩＦ４およびＩＦ５のそれぞれの上面を露出させる。これにより、ダミーゲート電極ＤＧ１、ダミーゲート電極ＤＧ２、酸化シリコン膜ＯＸ、絶縁膜ＩＦ４およびＩＦ５を含むパターンの側面には、当該絶縁膜から成るサイドウォールスペーサＳＷが形成される。
続いて、絶縁膜ＩＦ４、ＩＦ５、ダミーゲート電極ＤＧ１およびサイドウォールスペーサＳＷをマスクとして用いて、フィンＦＡの上面に対しイオン注入を行う。ここでは、ｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を打ち込むことで、フィンＦＡの上面および側面にｎ型の半導体領域である一対の拡散領域ＤＦを形成する。拡散領域ＤＦの形成工程では、エクステンション領域ＥＸを形成する際に行うイオン注入工程よりも高い不純物濃度でイオン注入を行う。その後、半導体基板ＳＢ内の不純物などを拡散させるため熱処理（活性化アニール）を行う。これにより、拡散領域ＤＦおよびエクステンション領域ＥＸなどに含まれる不純物が熱拡散する。
拡散領域ＤＦおよびエクステンション領域ＥＸは、ソース・ドレイン領域を構成している。つまり、ソース領域およびドレイン領域のそれぞれは、互いに接するエクステンション領域ＥＸおよび拡散領域ＤＦを有している。ソース・ドレイン領域は、ダミーゲート電極ＤＧ１、ＤＧ２を含むパターンから露出するフィンＦＡの上面および側面、つまりフィンＦＡの表面に形成されている。ここでいうフィンＦＡの表面とは、フィンＦＡの上面および側面を含む。
続いて、周知のサリサイド（Salicide：Self Align silicide）プロセスを用いて、ソース・ドレイン領域を覆うシリサイド層Ｓ１を形成する。ここでは、まず、フィンＦＡを覆う金属膜を形成する。当該金属膜は、例えばスパッタリング法により堆積されたＮｉＰｔ膜から成る。その後、半導体基板ＳＢに対し熱処理を行うことで、フィンＦＡの表面と当該金属膜とを反応させる。これにより、拡散領域ＤＦの上面および側面を覆うＮｉＳｉ（ニッケルシリサイド）膜から成るシリサイド層Ｓ１を形成する。その後、未反応の当該金属膜を薬液により除去する。
次に、図２４に示すように、半導体基板ＳＢの主面上に、例えば窒化シリコン膜から成るライナー絶縁膜ＬＦと、酸化シリコン膜から成る層間絶縁膜ＩＬ１とを順に形成する。ライナー絶縁膜ＬＦおよび層間絶縁膜ＩＬ１は、例えばＣＶＤ法により形成することができる。層間絶縁膜ＩＬ１は、素子分離膜ＥＩ上のフィンＦＡの高さと、絶縁膜ＩＦ３、ダミーゲート電極ＤＧ１および絶縁膜ＩＦ４から成る積層体の高さとの合計の高さよりも大きい膜厚を有する。その後、例えばＣＭＰ法を用いて層間絶縁膜ＩＬ１の上面を平坦化する。
この平坦化工程では、絶縁膜ＩＦ４、ＩＦ５のそれぞれを一部除去し、ダミーゲート電極ＤＧ１、ＤＧ２および酸化シリコン膜ＯＸのそれぞれの上面を露出させない。つまり、平坦化工程を行って後においても、ダミーゲート電極ＤＧ１の上面は絶縁膜ＩＦ４に覆われたままであり、ＯＮＯ膜Ｃ１、ダミーゲート電極ＤＧ２および酸化シリコン膜ＯＸのそれぞれの上面は絶縁膜ＩＦ５に覆われたままである。
次に、図２５に示すように、例えばエッチングを行って絶縁膜ＩＦ４、ＩＦ５を除去し、これにより、ダミーゲート電極ＤＧ１の上面と、酸化シリコン膜ＯＸとを露出させる。ここれでは、酸化シリコンに対し選択比を有する条件でエッチング（エッチバック）を行い、窒化シリコン膜を選択的に除去する。つまり、当該エッチング工程は、酸化シリコン膜ＯＸをエッチング防止用のマスクとして用いて行われる。これにより、窒化シリコン膜から成る絶縁膜ＩＦ４、ＩＦ５のそれぞれは除去され、さらに、窒化シリコン膜を含むサイドウォールスペーサＳＷの一部、窒化シリコン膜から成るライナー絶縁膜ＬＦの一部は除去される。
ただし、サイドウォールスペーサＳＷを一部除去しても、ダミーゲート電極ＤＧ２は露出させない。つまり、このエッチング工程により、サイドウォールスペーサＳＷの上面は、酸化シリコン膜ＯＸの上面より下であって、酸化シリコン膜ＯＸの下面より上の位置まで後退する。同様に、窒化シリコン膜ＮＦおよびライナー絶縁膜ＬＦのそれぞれの上面は、酸化シリコン膜ＯＸの上面より下であって、酸化シリコン膜ＯＸの下面より上の位置まで後退する。また、ダミーゲート電極ＤＧ１上面は、酸化シリコン膜ＯＸの下面の高さ、つまり、ダミーゲート電極ＤＧ２の上面の高さよりも上に位置している。ダミーゲート電極ＤＧ２は、酸化シリコン膜ＯＸ、サイドウォールスペーサＳＷおよびＯＮＯ膜Ｃ１により覆われている。ここでは、図２６を用いて後述するエッチング工程において、ダミーゲート電極ＤＧ２を残し、かつ、ダミーゲート電極ＤＧ１を除去するために、ダミーゲート電極ＤＧ２を露出させていない。
次に、図２６に示すように、例えばウェットエッチングを行うことで、ポリシリコン膜から成るダミーゲート電極ＤＧ１を除去する。これにより、ダミーゲート電極ＤＧ１が除去された領域であって、絶縁膜ＩＦ３の直上の領域には、溝Ｄ１が形成される。溝Ｄ１は、一方の側面がサイドウォールスペーサＳＷにより構成され、他方の側面が酸化シリコン膜Ｘ１により構成され、底面が絶縁膜ＩＦ３により構成された凹部である。ここでは、ダミーゲート電極ＤＧ１を金属膜から成るメタルゲート電極に置換するためにダミーゲート電極ＤＧ１を除去している。
当該エッチング工程ではシリコン膜を選択的に除去するが、ダミーゲート電極ＤＧ２は、酸化シリコン膜ＯＸ、ＯＮＯ膜Ｃ１およびサイドウォールスペーサＳＷに覆われているため、除去されない。つまり、図１７を用いて説明した酸化工程で、窒化シリコン膜から成る絶縁膜ＩＦ４に覆われたダミーゲート電極ＤＧ１の上面には酸化シリコン膜を形成せず、後にダミーゲート電極ＤＧ２を構成するポリシリコン膜ＰＳの上面を酸化シリコン膜ＯＸにより保護する。その後、図２５を用いて説明したエッチバック工程では、窒化シリコン膜から成る絶縁膜ＩＦ４を選択的に除去することでダミーゲート電極ＤＧ１を露出させているが、ダミーゲート電極ＤＧ２は酸化シリコン膜ＯＸにより保護されているため除去されない。その結果、図２６を用いて説明したエッチング工程では、酸化シリコン膜ＯＸにより保護されているダミーゲート電極ＤＧ２を残し、ダミーゲート電極ＤＧ１を除去することができる。
次に、図２７に示すように、溝Ｄ１（図２６参照）内に制御ゲート電極ＣＧを形成する。すなわち、まず、溝Ｄ１内を含む層間絶縁膜ＩＬ１上に、高誘電率膜ＨＫ、金属膜ＷＦ１および金属膜Ｍ１を順に形成することで、高誘電率膜ＨＫ、金属膜ＷＦ１および金属膜Ｍ１により溝Ｄ１内を完全に埋め込む。高誘電率膜ＨＫ、金属膜ＷＦ１および金属膜Ｍ１は、例えばＰＶＤ（Physical Vapor Deposition）法などのスパッタリング法を用いて形成することができる。次に、例えばＣＭＰ法などを用いて、層間絶縁膜ＩＬ１上の余分な高誘電率膜ＨＫ、金属膜ＷＦ１および金属膜Ｍ１を除去し、層間絶縁膜ＩＬ１の上面を露出させる。これにより、溝Ｄ１内に高誘電率膜ＨＫ、金属膜ＷＦ１および金属膜Ｍ１を残す。ＣＭＰ法などを用いるこの除去工程（研磨工程）では、層間絶縁膜ＩＬ１、ライナー絶縁膜ＬＦおよびサイドウォールスペーサＳＷのそれぞれの上面を含む一部を除去し、さらに、酸化シリコン膜ＯＸを除去する。これにより、酸化シリコン膜ＯＸに覆われていたダミーゲート電極ＤＧ２の上面を露出させる。
絶縁膜ＩＦ３および高誘電率膜ＨＫは、ゲート絶縁膜を構成する。金属膜ＷＦ１、Ｍ１は、制御ゲート電極ＣＧを構成する。制御ゲート電極ＣＧおよびソース・ドレイン領域は、制御トランジスタを構成する。制御トランジスタは、フィンＦＡの表面をチャネルとして有するＦｉｎＦＥＴである。ここでいうフィンＦＡの表面とは、フィンＦＡの上面および側面を含む。
金属膜ＷＦ１は制御トランジスタのしきい値電圧を調整するために設けられた仕事関数膜（ワークファンクション膜）であり、金属膜Ｍ１の底面および側面を連続的に覆っている。高誘電率膜ＨＫは、金属膜ＷＦ１の底面および側面を連続的に覆っている。つまり、金属膜ＷＦ１および高誘電率膜ＨＫのそれぞれは、Ｕ字型の断面形状を有している。
次に、図２８に示すように、Ｃｌ２（塩素）ガスを用いたエッチングを行うことで、金属膜Ｍ１、ＷＦ１および高誘電率膜ＨＫのそれぞれの上面を後退させる。つまり、ここでは主に金属膜を選択的にエッチバックするメタルエッチングを行う。当該エッチングにより、金属膜Ｍ１、ＷＦ１および高誘電率膜ＨＫのそれぞれの上面の直上には溝が形成される。これにより、それらの上面の高さは、層間絶縁膜ＩＬ１、ライナー絶縁膜ＬＦ、サイドウォールスペーサＳＷ、ＯＮＯ膜Ｃ１およびダミーゲート電極ＤＧ２のそれぞれの上面の高さより低くなる。
次に、図２９に示すように、例えばＣＶＤ法などを用いて、半導体基板ＳＢ上に絶縁膜ＩＦ６を形成（堆積）する。絶縁膜ＩＦ６は、例えば窒化シリコン膜から成り、金属膜Ｍ１、ＷＦ１および高誘電率膜ＨＫのそれぞれの上面の直上に形成された溝内を完全に埋め込むように形成される。続いて、例えばＣＭＰ法を用いて研磨工程を行い、これにより余分な絶縁膜ＩＦ６を除去する。これにより、金属膜Ｍ１、ＷＦ１および高誘電率膜ＨＫのそれぞれの上面上の上記溝内には絶縁膜ＩＦ６が残り、層間絶縁膜ＩＬ１、ライナー絶縁膜ＬＦ、サイドウォールスペーサＳＷ、ＯＮＯ膜Ｃ１およびダミーゲート電極ＤＧ２のそれぞれの上面は、絶縁膜ＩＦ６から露出する。
これにより、図２９に示す構造を得る。図２９では、エクストラ領域ＥＲにおいて形成工程中のメモリセルに加えて、フラグ領域ＦＲにおいて形成工程中のメモリセルも示している。図２９を用いて説明した工程を行った直後の時点おいて、エクストラ領域ＥＲおよびフラグ領域ＦＲのそれぞれに形成された構造に違いはない。なお、エクストラ領域ＥＲではフィンＦＢが形成され、フィンＦＢ上にはダミーゲート電極ＤＧ２に対応するダミーゲート電極（ゲートパターン）ＤＧ３が形成されている。
次に、図３０に示すように、フラグ領域ＦＲの半導体基板ＳＢの主面を覆うフォトレジスト膜ＰＲ１を形成する。フォトレジスト膜ＰＲ１は、エクストラ領域ＥＲの半導体基板ＳＢの主面を露出するレジストパターンである。つまり、少なくともエクストラ領域ＥＲの絶縁膜ＩＦ６およびダミーゲート電極ＤＧ２はフォトレジスト膜ＰＲ１から露出し、フラグ領域ＦＲの絶縁膜ＩＦ６およびダミーゲート電極ＤＧ３はフォトレジスト膜ＰＲ１に覆われている。
次に、図３１に示すように、フォトレジスト膜ＰＲ１およびエクストラ領域ＥＲの絶縁膜ＩＦ６をマスク（エッチング防止マスク）として用い、例えばウェットエッチングを行うことで、ポリシリコン膜から成るダミーゲート電極ＤＧ２を除去する。これにより、ダミーゲート電極ＤＧ２が除去された領域であって、ＯＮＯ膜Ｃ１の直上の領域には、溝Ｄ２が形成される。溝Ｄ２は、一方の側面がサイドウォールスペーサＳＷにより構成され、他方の側面がＯＮＯ膜Ｃ１により構成され、底面がＯＮＯ膜Ｃ１により構成された凹部である。なお、ここではエクストラ領域ＥＲの金属膜Ｍ１、ＷＦ１および高誘電率膜ＨＫは絶縁膜ＩＦ６により保護されるため、エッチング液に曝されない。このエッチング工程では、フォトレジスト膜ＰＲ１も除去され、フラグ領域ＦＲの層間絶縁膜ＩＬ１、ライナー絶縁膜ＬＦ、サイドウォールスペーサＳＷ、絶縁膜ＩＦ６、ＯＮＯ膜Ｃ１およびダミーゲート電極ＤＧ３が露出する。
次に、図３２に示すように、溝Ｄ２（図３１参照）内にメモリゲート電極ＭＧ１を形成する。すなわち、まず、溝Ｄ２内を含む層間絶縁膜ＩＬ１上に、金属膜ＷＦ２および金属膜Ｍ２を順に形成することで、金属膜ＷＦ２および金属膜Ｍ２により溝Ｄ２内を完全に埋め込む。金属膜ＷＦ２および金属膜Ｍ２は、例えばＰＶＤ法などのスパッタリング法を用いて形成することができる。次に、例えばＣＭＰ法などを用いて、層間絶縁膜ＩＬ１上の余分な金属膜ＷＦ２および金属膜Ｍ２を除去し、層間絶縁膜ＩＬ１の上面を露出させる。これにより、溝Ｄ２内に金属膜ＷＦ２および金属膜Ｍ２を残す。
溝Ｄ２内の金属膜ＷＦ２、Ｍ２は、メモリゲート電極ＭＧ１を構成する。エクストラ領域ＥＲにおいて、メモリゲート電極ＭＧ１およびソース・ドレイン領域は、メモリトランジスタを構成する。メモリトランジスタは、フィンＦＡの表面をチャネルとして有するＦｉｎＦＥＴである。ここでいうフィンＦＡの表面とは、フィンＦＡの上面および側面を含む。また、制御トランジスタおよびメモリトランジスタは、エクストラ領域ＥＲのスプリットゲート型のＭＯＮＯＳメモリのメモリセルＭＣ１を構成する。
金属膜ＷＦ２は、メモリトランジスタのしきい値電圧を調整するために設けられた仕事関数膜（ワークファンクション膜）であり、金属膜Ｍ２の底面および側面を連続的に覆っている。つまり、金属膜ＷＦ２は、Ｕ字型の断面形状を有している。よって、金属膜ＷＦ２は、ＯＮＯ膜Ｃ１の側面を覆っている。
次に、図３３に示すように、エクストラ領域ＥＲの半導体基板ＳＢの主面を覆うフォトレジスト膜ＰＲ２を形成する。フォトレジスト膜ＰＲ２は、フラグ領域ＦＲの半導体基板ＳＢの主面を露出するレジストパターンである。つまり、少なくともフラグ領域ＦＲの絶縁膜ＩＦ６およびダミーゲート電極ＤＧ３はフォトレジスト膜ＰＲ２から露出し、エクストラ領域ＥＲの絶縁膜ＩＦ６およびメモリゲート電極ＭＧ１はフォトレジスト膜ＰＲ２に覆われている。
次に、図３４に示すように、フォトレジスト膜ＰＲ２およびフラグ領域ＦＲの絶縁膜ＩＦ６をマスク（エッチング防止マスク）として用い、例えばウェットエッチングを行うことで、ポリシリコン膜から成るダミーゲート電極ＤＧ３を除去する。これにより、ダミーゲート電極ＤＧ３が除去された領域であって、ＯＮＯ膜Ｃ１の直上の領域には、溝Ｄ３が形成される。溝Ｄ３は、一方の側面がサイドウォールスペーサＳＷにより構成され、他方の側面がＯＮＯ膜Ｃ１により構成され、底面がＯＮＯ膜Ｃ１により構成された凹部である。なお、ここではフラグ領域ＦＲの金属膜Ｍ１、ＷＦ１および高誘電率膜ＨＫは絶縁膜ＩＦ６により保護されるため、エッチング液に曝されない。このエッチング工程では、フォトレジスト膜ＰＲ２も除去され、エクストラ領域ＥＲの層間絶縁膜ＩＬ１、ライナー絶縁膜ＬＦ、サイドウォールスペーサＳＷ、絶縁膜ＩＦ６、ＯＮＯ膜Ｃ１およびメモリゲート電極ＭＧ１が露出する。
次に、図３５に示すように、溝Ｄ３（図３４参照）内にメモリゲート電極ＭＧ２を形成する。すなわち、まず、溝Ｄ３内を含む層間絶縁膜ＩＬ１上に、金属膜ＷＦ３および金属膜Ｍ３を順に形成することで、金属膜ＷＦ３および金属膜Ｍ３により溝Ｄ３内を完全に埋め込む。金属膜ＷＦ３および金属膜Ｍ３は、例えばＰＶＤ法などのスパッタリング法を用いて形成することができる。次に、例えばＣＭＰ法などを用いて、層間絶縁膜ＩＬ１上の余分な金属膜ＷＦ３および金属膜Ｍ３を除去し、層間絶縁膜ＩＬ１の上面を露出させる。これにより、溝Ｄ３内に金属膜ＷＦ３および金属膜Ｍ３を残す。
溝Ｄ３内の金属膜ＷＦ３、Ｍ３は、メモリゲート電極ＭＧ２を構成する。フラグ領域ＦＲにおいて、メモリゲート電極ＭＧ２およびソース・ドレイン領域は、メモリトランジスタを構成する。メモリトランジスタは、フィンＦＢの表面をチャネルとして有するＦｉｎＦＥＴである。ここでいうフィンＦＢの表面とは、フィンＦＢの上面および側面を含む。また、制御トランジスタおよびメモリトランジスタは、フラグ領域ＦＲのスプリットゲート型のＭＯＮＯＳメモリのメモリセルＭＣ２を構成する。
金属膜ＷＦ３は、メモリトランジスタのしきい値電圧を調整するために設けられた仕事関数膜（ワークファンクション膜）であり、金属膜Ｍ３の底面および側面を連続的に覆っている。つまり、金属膜ＷＦ３は、Ｕ字型の断面形状を有している。よって、金属膜ＷＦ３は、ＯＮＯ膜Ｃ１の側面を覆っている。
なお、エクストラ領域ＥＲとフラグ領域ＦＲとでメタルゲート電極ＭＧ１、ＭＧ２を形成した後、コード領域ＣＲとデータ領域ＤＲとについても同様にメタルゲート電極を形成する。工程は図２９から図３５と同様のため、説明は省略する。
また、メタルゲート電極の形成を行う際に、スパッタ処理などの熱負荷によって、既に形成された他のメモリ領域の特性に悪影響を与える可能性がある。具体的には、既に形成された金属膜中に含まれるＡｌ（アルミニウム）成分が熱により拡散し、金属膜の下層にある電荷蓄積膜などの特性に悪影響を及ぼす可能性がある。そのため、金属膜が厚く、形成時の熱負荷の大きいメモリ領域から順に当該金属膜を形成することが望ましい。さらに、金属膜中に含まれるＴｉＮ膜はＡｌ（アルミニウム）の拡散を抑制すること効果があるため、金属膜中にＴｉＮ膜が含まれるフラグ領域ＦＲおよびエクストラ領域ＥＲの当該金属膜を優先的に形成するようにしてもよい。したがって、メタルゲート電極の形成は、フラグ領域ＦＲ、エクストラ領域ＥＲ、コード領域ＣＲ、そしてデータ領域ＤＲの順で行うことが好ましい。
次に、図３６に示すように、エクストラ領域ＥＲ、フラグ領域ＦＲ、コード領域ＣＲ（図示しない）およびデータ領域ＤＲ（図示しない）のそれぞれにおいて、半導体基板ＳＢの主面上に、例えばＣＶＤ法を用いて層間絶縁膜ＩＬ２を形成する。層間絶縁膜ＩＬ２は、例えば酸化シリコン膜から成る。
続いて、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜ＩＬ１、ＩＬ２を貫通する複数のコンタクトホールを複数形成する。コンタクトホールの底部には、ソース・ドレイン領域の直上のシリサイド層Ｓ１の上面の一部が露出している。また、図示していない領域において、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ１およびＭＧ２のそれぞれの上面の一部を露出するコンタクトホールを形成する。
続いて、各コンタクトホール内に、接続用の導電部材として、主にタングステン（Ｗ）などから成る導電性のプラグＰＧを形成する。プラグＰＧは、バリア導体膜（例えばチタン膜、窒化チタン膜、または、それらの積層膜）と、バリア導体膜上に位置する主導体膜（例えばタングステン膜）との積層構造を有している。プラグＰＧは、メモリセルＭＣ１、ＭＣ２のソース領域およびドレイン領域のそれぞれに、シリサイド層Ｓ１を介して電気的に接続されている。
続いて、層間絶縁膜ＩＬ２上に配線ＭＷを形成する。配線ＭＷは、バリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）と、バリア導体膜上に形成された主導体膜（例えば銅膜）との積層構造から成る。図３６では、図面の簡略化のために、配線ＭＷを構成するバリア導体膜および主導体膜を一体化して示している。また、プラグＰＧも同様である。以上の工程により、本実施の形態の半導体装置が略完成する。
配線ＭＷは、例えばいわゆるシングルダマシン法により形成することができる。すなわち、層間絶縁膜ＩＬ２上に、配線溝を有する層間絶縁膜を形成し、当該配線溝内に金属膜を埋め込むことで、配線ＭＷを形成することができる。ただし、ここでは配線ＭＷの横の層間絶縁膜の図示を省略している。
＜本実施の形態の半導体装置の製造方法の効果＞
以下に、図５３に示す比較例を参照して、本実施の形態の半導体装置の効果について説明する。図５３は、比較例である半導体装置の製造工程中の断面図である。図５３は、図２９に示すエクストラ領域ＥＲの断面と対応する位置での断面を示すものであり、フィンの長手方向に沿う製造工程中のメモリセルの断面と、フィンの短手方向に沿う製造工程中のメモリセルの断面とを示すものである。
上述したように、不揮発性記憶装置を有する半導体装置では、メモリ領域毎にしきい値を変更することで、特性劣化の防止、書換え回数の増大および書込み速度の高速化などを実現し、設計の幅を広げることができ、かつ、半導体装置の信頼性を向上させることができる。メモリ領域毎にしきい値を変更するためには、例えば、各メモリ領域毎にメモリセルのしきい値電圧を変更すればよい。メモリセル毎にしきい値電圧を変更するためには、メモリセルを構成する制御トランジスタおよびメモリトランジスタのうち、メモリトランジスタのしきい値電圧を変更することが考えられる。メモリトランジスタのしきい値電圧は、メモリゲート電極を構成する仕事関数膜の材料（組成）または膜厚などを調整することで、適宜変更することができる。
メモリゲート電極を構成する仕事関数膜の材料（組成）または膜厚をメモリ領域毎に作り分けるための製造方法としては、以下に比較例を用いて説明するように、フォトリソグラフィ技術を用いる方法が考えられる。すなわち、以下の比較例の半導体装置の製造方法は、メモリゲート電極の形成する予定の位置に設けられたダミーゲート電極を、当該ダミーゲート電極のみを露出するレジストパターンをマスクとして用いてエッチングを行うことにより、各メモリ領域毎にメタルゲート電極に置き換えるものである。
図５３に示す比較例の半導体装置の製造工程では、まず、図７〜図１３を用いて説明した工程を行う。このとき、図１３に示すダミーゲート電極ＤＧ１ではなく、制御ゲート電極ＣＧＡをフィンＦＡ上に形成する。次に、図１４〜図１６を用いて説明した工程を行った後、図１８〜図２４を用いて説明した工程を行う。つまり、図１７を用いて説明した酸化工程は行わない。また、図２４を用いて説明した工程中の研磨工程では、絶縁膜ＩＦ４を全て除去し、これにより、制御ゲート電極ＣＧＡと、ダミーゲート電極ＤＧ２とを露出させる。
次に、制御ゲート電極ＣＧＡを覆い、ダミーゲート電極ＤＧ２を露出するフォトレジスト膜ＰＲ３を形成する。これにより、図５３に示す構造を得る。
この後の工程で、フォトレジスト膜ＰＲ３をマスクとして用いてウェットエッチングを行うことでダミーゲート電極ＤＧ２およびフォトレジスト膜ＰＲ３を除去し、その後、ダミーゲート電極ＤＧ２が除去された領域の溝内に金属膜から成るメモリゲート電極を形成することが考えられる。このような工程を用いれば、図１に示すデータ領域ＤＲ、フラグ領域ＦＲ、コード領域ＣＲおよびエクストラ領域ＥＲのそれぞれにおいて、別々の金属膜から成るメモリゲート電極を形成することができるように思える。
しかし、近年の半導体装置の微細化に伴い、スプリットゲート型のＭＯＮＯＳメモリのメモリゲート電極の幅、および、当該メモリゲート電極の側面に隣接するＯＮＯ膜Ｃ１の膜厚（横方向の幅）は小さくなっている。このため、フォトリソグラフィ技術を用いて、ダミーゲート電極ＤＧ２のみを露出するフォトレジスト膜ＰＲ３を所望の位置に形成することは困難である。すなわち、実際にフォトレジスト膜ＰＲ３を形成しようとすると、露光位置のずれなどに起因して、制御ゲート電極ＣＧＡが露出する虞があり、また、ダミーゲート電極ＤＧ２を完全に覆うようにフォトレジスト膜ＰＲ３が形成される虞もある。したがって、図５３を用いて説明した製造方法を用いて、各メモリ領域毎にメモリゲート電極を作り分けることは、歩留まりの低下を引き起こすため、実現困難である。
これに対し、本実施の形態の半導体装置の製造方法では、図１７を用いて説明した工程でポリシリコン膜ＰＳの上面を酸化して酸化シリコン膜ＯＸを形成している。これにより、図２５を用いて説明したエッチバック工程では、窒化シリコン膜を選択的に除去する際、ポリシリコン膜ＰＳから成るダミーゲート電極ＤＧ２を酸化シリコン膜ＯＸにより保護しつつ、ダミーゲート電極ＤＧ１を露出することができる。よって、図２６に示す次のエッチング工程では、ダミーゲート電極ＤＧ２を保護しつつ、ダミーゲート電極ＤＧ１を除去し、メモリゲート電極よりも先に制御ゲート電極ＣＧ（図２９参照）をメタルゲート電極として形成することができる。
また、図２８および図２９を用いて説明した工程では、後退させた制御ゲート電極ＣＧの上面を覆う絶縁膜ＩＦ６を形成している。したがって、絶縁膜ＩＦ６により制御ゲート電極ＣＧを保護することで、図３１〜図３５を用いて説明した工程で、制御ゲート電極ＣＧが除去されることを防ぎつつ、ダミーゲート電極ＤＧ２、ＤＧ３をメモリゲート電極ＭＧ１、ＭＧ２にそれぞれ置換することができる。つまり、図３１〜図３５を用いて説明した工程において、半導体基板ＳＢの主面側で絶縁膜から露出している金属膜またはシリコン膜は、ダミーゲート電極ＤＧ２、ＤＧ３のみである。したがって、図５３に示すフォトレジスト膜ＰＲ３のように、微細なダミーゲートパターンを露出するレジストパターンを形成しなくても、各メモリ領域を保護するフォトレジスト膜ＰＲ１、ＰＲ２をマスクとして用いることで、ダミーゲート電極ＤＧ２、ＤＧ３のそれぞれを別々の工程でメタルゲート電極に置換することができる。
このように、酸化シリコン膜ＯＸ（図２５参照）および絶縁膜ＩＦ６（図２９参照）の２つのハードマスクを用いることで、先に制御ゲート電極ＣＧを形成した後、制御ゲート電極ＣＧを保護しながら、各メモリ領域のメモリゲート電極ＭＧ１、ＭＧ２を作り分けることを可能としている。よって、メモリゲート電極を構成する仕事関数膜（金属膜ＷＦ２、ＷＦ３）の材料（組成）または膜厚などをメモリ領域毎に別々に設定することができるため、メモリトランジスタのしきい値電圧をメモリ領域毎に別々の所望の値に調整することができる。これにより、メモリセルの特性劣化の防止、書換え回数の増大および書込み速度の高速化を実現することができるため、半導体装置の性能を向上させることができる。また、半導体装置の設計の自由度を高めることができ、かつ、半導体装置の信頼性を向上させることができる。
＜変形例＞
上記実施の形態では、情報を保存する電荷蓄積膜を含む積層膜として、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を順に積層したＯＮＯ膜を用いることについて説明したが、当該積層膜には、酸化アルミニウム膜、酸化ハフニウム膜および酸化アルミニウム膜を順に積層したＡＨＡ膜を用いてもよい。
以下に、図３７〜図４１を用いて、本実施の形態の半導体装置の変形例について説明する。図３７は、本実施の形態の変形例である半導体装置を示す断面図であり、図４に対応する箇所を示すものである。図３８〜図４１は、本実施の形態の変形例である半導体装置の製造工程中の断面図である。
図３７に示すように、本変形例の半導体装置は、メモリトランジスタのゲート絶縁膜である積層膜がＡＨＡ膜（絶縁膜）Ｃ２により構成されている点、および、ＡＨＡ膜Ｃ２の上面が後退して絶縁膜ＩＦ６の上面に接しており絶縁膜ＩＦ６がメモリゲート電極ＭＧ１またはＭＧ２のそれぞれの側面に接している点で、図１〜図４を用いて説明した半導体装置と異なっている。ＡＨＡ膜Ｃ２は、半導体基板ＳＢ上に順に積層された酸化アルミニウム（ＡｌＯ、アルミナ）膜Ａ１、酸化ハフニウム膜ＨＦおよび酸化アルミニウム（ＡｌＯ、アルミナ）膜Ａ２から成る積層膜である。酸化アルミニウム膜Ａ１、Ａ２のそれぞれは、例えばＡｌ２Ｏ３膜から成る絶縁膜である。酸化ハフニウム膜ＨＦは、例えばＨｆＳｉＯ（酸化ハフニウムシリコン）膜から成る絶縁膜であり、電荷蓄積膜（電荷蓄積部）として機能する。ＡＨＡ膜Ｃ２を用いる場合の半導体装置の動作条件は、例えば、図５および図６を用いて説明した条件と同様である。
また、エクストラ領域ＥＲの絶縁膜ＩＦ６は、高誘電率膜ＨＫの側面に接するサイドウォールスペーサＳＷの側面から、メモリゲート電極ＭＧ１の側面に亘って形成されており、制御ゲート電極ＣＧおよびＡＨＡ膜Ｃ２は、絶縁膜ＩＦ６の直下に形成されている。同様に、フラグ領域ＦＲの絶縁膜ＩＦ６は、高誘電率膜ＨＫの側面に接するサイドウォールスペーサＳＷの側面から、メモリゲート電極ＭＧ２の側面に亘って形成されており、制御ゲート電極ＣＧおよびＡＨＡ膜Ｃ２は、絶縁膜ＩＦ６の直下に形成されている。すなわち、ＡＨＡ膜Ｃ２の上面は、メモリゲート電極ＭＧ１またはＭＧ２のそれぞれの上面よりも下に位置している。このため、ＡＨＡ膜Ｃ２は、メモリゲート電極ＭＧ１およびＭＧ２のそれぞれの側面の上端を含む一部を露出している。
次に、本変形例の半導体装置の製造方法について説明する。ここでは、まず、図７〜２７を用いて説明した工程と同様の工程を行う。次に、図３８に示すように、図２８を用いて説明した工程と同様の工程を行う。ここでは、金属膜ＷＦ１、Ｍ１から成る制御ゲート電極ＣＧの上面を後退させるためにエッチングを行う。そのとき、酸化金属膜であるＡＨＡ膜Ｃ２の上面も、制御ゲート電極ＣＧの上面と同様に後退する。このため、ダミーゲート電極ＤＧ２の側面が一部露出する。
次に、図３９に示すように、図２９を用いて説明した工程と同様の工程を行う。これにより、制御ゲート電極ＣＧおよびＡＨＡ膜のそれぞれの直上に形成された溝内に、絶縁膜ＩＦ６が埋め込まれる。つまり、制御ゲート電極ＣＧおよびＡＨＡ膜のそれぞれの上面は、絶縁膜ＩＦ６の下面に接し、制御ゲート電極ＣＧおよびＡＨＡ膜のそれぞれは、絶縁膜ＩＦ６に覆われる。
次に、図４０に示すように、図３０〜図３５を用いて説明した工程と同様の工程を行う。これにより、エクストラ領域ＥＲおよびフラグ領域ＦＲにおいて、ダミーゲート電極ＤＧ２、ＤＧ３を、メモリゲート電極ＭＧ１、ＭＧ２にそれぞれ置換する。
次に、図４１に示すように、図３６を用いて説明した工程と同様の工程を行う。これにより、プラグＰＧなどが形成され、本変形例の半導体装置が略完成する。
本変形例では、図１〜図３６を用いて説明した実施の形態の効果と同様の効果を得ることができる。
（実施の形態２）
前記実施の形態１では、フィン上に形成されたスプリットゲート型のＭＯＮＯＳメモリについて説明したが、本願発明は、フィンを有さないプレーナ型のメモリにも適用することができる。すなわち、本実施の形態は、半導体基板の主面のみにチャネルを有するスプリットゲート型のＭＯＮＯＳメモリに本願発明を適用するものである。
以下に、図４２〜図５２を用いて、本実施の形態の半導体装置について説明する。図４２は、本実施の形態である半導体装置を示す断面図であり、図４に対応する箇所を示すものである。図４３〜図５２は、本実施の形態である半導体装置の製造工程中の断面図である。
図４２に示すように、本実施の形態の半導体装置は、フィン構造を有さず、半導体基板ＳＢの平坦な主面（上面）上にスプリットゲート型のＭＯＮＯＳメモリが形成されたものである。つまり、本実施の形態と前記実施の形態１との違いは、フィンの有無のみである。図４２では、左から順にエクストラ領域ＥＲおよびフラグ領域ＦＲのそれぞれのメモリセルＭＣ３、ＭＣ４の断面図を示している。図４２に示すメモリセルＭＣ３の構造は、図４に示す４つの断面のうち、左から１番目の断面の構造と同様である。また、図４２に示すメモリセルＭＣ４の構造は、図４に示す４つの断面のうち、左から３番目の断面の構造と同様である。
メモリセルＭＣ３、ＭＣ４のそれぞれを構成する制御トランジスタおよびメモリトランジスタは、いずれも、半導体基板ＳＢの主面である平面のみをチャネル領域として有する電界効果トランジスタである。
また、本実施の形態の半導体装置の製造方法を、以下に説明する。
本実施の形態の半導体装置の製造工程では、まず、図４３に示すように、半導体基板ＳＢを用意した後、半導体基板ＳＢの主面に絶縁膜から成る素子分離領域（図示しない）を形成する。素子分離領域（素子分離膜）は、例えば、ハードマスクを用いて半導体基板ＳＢの主面に酸化シリコン膜をＣＶＤ法などにより埋め込んだ後、半導体基板ＳＢの主面上の絶縁膜を除去し、これにより当該溝内にのみ酸化シリコン膜を残すことで形成することができる。
続いて、図１２および図１３を用いて説明した工程と同様の工程を行う。これによりダミーゲート電極ＤＧ１を形成し、図４３に示す構造を得る。
次に、図４４に示すように、図１４〜図１６を用いて説明した工程と同様の工程を行う。これにより、ダミーゲート電極ＤＧ１の横に、ＯＮＯ膜Ｃ１を介してポリシリコン膜ＰＳを形成する。ここでは、ポリシリコン膜ＰＳの上面は、ダミーゲート電極ＤＧ１上のキャップ絶縁膜である絶縁膜ＩＦ４の上面より低く、絶縁膜ＩＦ４の下面より高い箇所に位置している。
次に、図４５に示すように、図１７を用いて説明した工程と同様の工程を行うことで、ポリシリコン膜ＰＳの上面を覆う酸化シリコン膜ＯＸを形成する。ここでは、酸化シリコン膜ＯＸの下面は、ダミーゲート電極ＤＧ１の上面より低い箇所に位置している。
次に、図４６に示すように、図１８〜図２３を用いて説明した工程と同様の工程を行う。これにより、ダミーゲート電極ＤＧ１、ＤＧ２、絶縁膜ＩＦ３〜ＩＦ５およびＯＮＯ膜Ｃ１を含むパターンと、当該パターンの側面を覆うサイドウォールスペーサＳＷとを形成する。また、半導体基板ＳＢの主面から半導体基板ＳＢの途中深さに亘って、エクステンション領域ＥＸおよび拡散領域ＤＦを形成する。また、拡散領域ＤＦの上面にシリサイド層Ｓ１を形成する。
次に、図４７に示すように、図２４および図２５を用いて説明した工程と同様の工程を行う。すなわち、ライナー絶縁膜ＬＦおよび層間絶縁膜ＩＬ１を形成した後、絶縁膜ＩＦ４などの窒化シリコン膜をエッチバックし、これによりダミーゲート電極ＤＧ１の上面を露出させる。このとき、ダミーゲート電極ＤＧ１の上面の位置はダミーゲート電極ＤＧ２の上面の位置より高く、ダミーゲート電極ＤＧ２の上面は酸化シリコン膜ＯＸにより覆われている。
次に、図４８に示すように、図２６〜図２８を用いて説明した工程と同様の工程を行う。これにより、ダミーゲート電極ＤＧ１を制御ゲート電極ＣＧに置き換え、さらに、制御ゲート電極ＣＧの上面を後退させて溝を形成する。
次に、図４９に示すように、図２９および図３０を用いて説明した工程と同様の工程を行う。これにより、上記溝内に絶縁膜ＩＦ６を形成し、続いて、フラグ領域ＦＲの半導体基板ＳＢの主面全体を覆うフォトレジスト膜ＰＲ１を形成する。
次に、図５０に示すように、図３１〜図３３を用いて説明した工程と同様の工程を行う。これにより、エクストラ領域ＥＲのダミーゲート電極ＤＧ２をメモリゲート電極ＭＧ１に置き換えて、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ１を含むメモリセルＭＣ３を形成する。メモリゲート電極ＭＧ１は、金属膜ＷＦ２と、金属膜Ｍ２とを順に積層した構造を有している。続いて、エクストラ領域ＥＲの半導体基板ＳＢの主面全体を覆うフォトレジスト膜ＰＲ２を形成する。
次に、図５１に示すように、図３４および図３５を用いて説明した工程と同様の工程を行う。これにより、フラグ領域ＦＲのダミーゲート電極ＤＧ３をメモリゲート電極ＭＧ２に置き換えて、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ２を含むメモリセルＭＣ４を形成する。メモリゲート電極ＭＧ２は、金属膜ＷＦ３と、金属膜Ｍ３とを順に積層した構造を有している。
金属膜ＷＦ２、ＷＦ３のそれぞれは、ＴｉＡｌ（チタンアルミニウム）膜またはＴｉＮ（窒化チタン）膜から成る。ただし、金属膜ＷＦ２、ＷＦ３のそれぞれは、互いに異なる材料から成るか、または、互いに異なる膜厚を有しており、これにより、メモリセルＭＣ３を構成するメモリトランジスタと、メモリセルＭＣ４を構成するメモリトランジスタとは、互いに異なしきい値電圧を有している。
次に、図５２に示すように、図３６を用いて説明した工程と同様の工程を行ことで、本実施の形態の半導体装置が略完成する。
本実施の形態では、フィン構造を有さないプレーナ型のＭＯＮＯＳメモリにおいて、前記実施の形態１と同様の効果を得ることができる。
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、前記実施の形態１の変形例を、前記実施の形態２に適用してもよい。
Ｃ１ ＯＮＯ膜
ＣＧ、ＣＧＡ 制御ゲート電極
ＥＲ エクストラ領域
ＦＲ フラグ領域
Ｍ１〜Ｍ３ 金属膜
ＭＣ１〜ＭＣ４ メモリセル
ＭＧ１、ＭＧ２ メモリゲート電極
ＳＢ 半導体基板

Claims (23)

  1. 第１領域および第２領域を有する半導体基板と、
    前記第１領域の前記半導体基板の一部分であって、前記半導体基板の上面から突出し、前記半導体基板の前記上面に沿う第１方向に延在する第１突出部と、
    前記第２領域の前記半導体基板の一部分であって、前記半導体基板の前記上面から突出し、前記半導体基板の前記上面に沿う第２方向に延在する第２突出部と、
    前記第１領域の前記半導体基板の前記上面と前記第１突出部の上面および側面とを、第１電荷蓄積部を含む第１絶縁膜を介して覆う第１ゲート電極と、
    前記第１突出部内の領域であって前記第１ゲート電極から成るパターンによって覆われている第１チャネル形成領域を、前記第１方向において挟むように前記第１突出部内に形成された第１ソース領域および第１ドレイン領域と、
    前記第２領域の前記半導体基板の前記上面と前記第２突出部の上面および側面とを、第２電荷蓄積部を含む第２絶縁膜を介して覆う第２ゲート電極と、
    前記第２突出部内の領域であって前記第２ゲート電極から成るパターンによって覆われている第２チャネル形成領域を、前記第２方向において挟むように前記第２突出部内に形成された第２ソース領域および第２ドレイン領域と、
    を有し、
    前記第１ゲート電極、前記第１ソース領域および前記第１ドレイン領域は、第１不揮発性記憶素子を構成し、
    前記第２ゲート電極、前記第２ソース領域および前記第２ドレイン領域は、第２不揮発性記憶素子を構成し、
    前記第１ゲート電極は、前記第１チャネル形成領域と異なる第１仕事関数を持つ第１金属膜を有し、
    前記第２ゲート電極は、前記第２チャネル形成領域と異なる第２仕事関数を持つ第２金属膜を有し、
    前記第１仕事関数および前記第２仕事関数は、互いに異なる、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１金属膜および前記第２金属膜は、それぞれ複数の金属膜で構成される、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第１金属膜の膜厚は、前記第２金属膜の膜厚より大きい、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記第１ゲート電極と隣り合い、前記第１突出部の前記上面および前記側面を第３絶縁膜を介して覆う第３ゲート電極と、
    前記第２ゲート電極と隣り合い、前記第２突出部の前記上面および前記側面を第４絶縁膜を介して覆う第４ゲート電極と、
    をさらに有し、
    前記第１ゲート電極、前記第３ゲート電極、前記第１ソース領域および前記第１ドレイン領域は、前記第１不揮発性記憶素子を構成し、
    前記第２ゲート電極、前記第４ゲート電極、前記第２ソース領域および前記第２ドレイン領域は、前記第２不揮発性記憶素子を構成している、半導体装置。
  5. 請求項４記載の半導体装置において、
    前記第３ゲート電極の上面を覆い、前記第１ゲート電極の上面を露出する第５絶縁膜と、
    前記第４ゲート電極の上面を覆い、前記第２ゲート電極の上面を露出する第６絶縁膜と、
    をさらに有する、半導体装置。
  6. 請求項１記載の半導体装置において、
    前記第１金属膜は、前記第１絶縁膜の側面を覆い、前記第２金属膜は、前記第２絶縁膜の側面を覆っている、半導体装置。
  7. 請求項１記載の半導体装置において、
    前記半導体基板は、前記第１領域および前記第２領域とは異なる第３領域をさらに有し、
    前記第３領域は、
    前記第３領域の前記半導体基板の一部分であって、前記半導体基板の前記上面から突出し、前記半導体基板の前記上面に沿う第３方向に延在する第３突出部と、
    前記第３領域の前記半導体基板の前記上面と前記第３突出部の上面および側面とを、第３電荷蓄積部を含む第７絶縁膜を介して覆う第５ゲート電極と、
    前記第３突出部内の領域であって前記第５ゲート電極から成るパターンによって覆われている第３チャネル形成領域を、前記第３方向において挟むように前記第３突出部内に形成された、第３ソース領域および第３ドレイン領域と、
    を有し、
    前記第５ゲート電極、前記第３ソース領域および前記第３ドレイン領域は、第３不揮発性記憶素子を構成し、
    前記第５ゲート電極は、前記第１チャネル形成領域および前記第２チャネル形成領域とは異なる第３仕事関数を持つ第３金属膜を有し、
    前記第３仕事関数は、前記第１仕事関数および前記第２仕事関数とは異なる、半導体装置。
  8. 請求項１記載の半導体装置において
    前記第１不揮発性記憶素子は、プログラムのコードを格納し、前記第２不揮発性記憶素子は前記プログラムを実行するときに利用するデータを格納する、半導体装置。
  9. 請求項７記載の半導体装置において、
    前記第１不揮発性記憶素子は、プログラムのコードを格納し、前記第２不揮発性記憶素子は、前記プログラムを実行するときに利用するデータを格納し、前記第３不揮発性記憶素子は、データの書込み済みまたは未書込みを示すフラグを格納する、半導体装置。
  10. 請求項７記載の半導体装置において、
    前記半導体基板は、前記第１領域、前記第２領域、および前記第３領域とは異なる第４領域をさらに有し、
    前記第４領域は、
    前記第４領域の前記半導体基板の一部分であって、前記半導体基板の前記上面から突出し、前記半導体基板の前記上面に沿う第４方向に延在する第４突出部と、
    前記第４領域の前記半導体基板の前記上面と前記第４突出部の上面および側面とを、第４電荷蓄積部を含む第８絶縁膜を介して覆う第６ゲート電極と、
    前記第４突出部内の領域であって前記第６ゲート電極から成るパターンによって覆われている第４チャネル形成領域を、前記第４方向において挟むように前記第４突出部内に形成された、第４ソース領域および第４ドレイン領域と、
    を有し、
    前記第６ゲート電極、前記第４ソース領域および前記第４ドレイン領域は、第４不揮発性記憶素子を構成し、
    前記第６ゲート電極は、前記第１チャネル形成領域、前記第２チャネル形成領域および前記第３チャネル形成領域とは異なる第４仕事関数を持つ第４金属膜を有し、
    前記第４仕事関数は、前記第１仕事関数、前記第２仕事関数および前記第３仕事関数とは異なる、半導体装置。
  11. 請求項１０記載の半導体装置において、
    前記第１不揮発性記憶素子は、プログラムのコードを格納し、前記第２不揮発性記憶素子は、前記プログラムを実行するときに利用するデータを格納し、前記第３不揮発性記憶素子は、データの書込み済みまたは未書込みを示すフラグを格納し、前記第４不揮発性記憶素子は、トリミングコードを格納する、半導体装置。
  12. 請求項５記載の半導体装置において、
    前記第１絶縁膜は、第１酸化ハフニウム膜を含んでおり、前記第２絶縁膜は、第２酸化ハフニウム膜を含んでおり、前記第１絶縁膜の上面は、前記第５絶縁膜に覆われ、前記第２絶縁膜の上面は、前記第６絶縁膜に覆われている、半導体装置。
  13. 複数のメモリ領域を有する不揮発性メモリを有する半導体装置であって、
    前記不揮発性メモリは、
    プログラムのコードを格納するコード領域と、
    前記プログラムで使用されるデータを格納するデータ領域と
    を有し、
    前記コード領域に含まれるフィン型の第１トランジスタの第１ゲート電極と、前記データ領域に含まれるフィン型の第２トランジスタの第２ゲート電極とは、互いに異なる仕事関数を有する、半導体装置。
  14. 請求項１３記載の半導体装置において、
    前記第１ゲート電極は、第１金属膜を有し、前記第２ゲート電極は、第２金属膜を有し、
    前記第１金属膜および前記第２金属膜のそれぞれの仕事関数は、互いに異なる、半導体装置。
  15. 請求項１３記載の半導体装置において、
    前記第１ゲート電極は、第１金属膜を有し、前記第２ゲート電極は、第２金属膜を有し、
    前記第１金属膜および前記第２金属膜のそれぞれの厚さは、互いに異なる、半導体装置。
  16. （ａ）第１領域および第２領域を有する半導体基板を準備する工程、
    （ｂ）前記第１領域の前記半導体基板の上面上に第１絶縁膜を介して第１ゲートパターンおよび前記第１ゲートパターン上の第２絶縁膜を形成し、前記第２領域の前記半導体基板の前記上面上に第３絶縁膜を介して第２ゲートパターンおよび前記第２ゲートパターン上の第４絶縁膜を形成する工程、
    （ｃ）前記第１領域の前記半導体基板上に、第１電荷蓄積部を含む第５絶縁膜と、前記第１ゲートパターンの側面に前記第５絶縁膜を介して第１方向に隣り合い、前記半導体基板上に前記第５絶縁膜を介して位置する第３ゲートパターンと、前記第３ゲートパターンの上面を覆う第６絶縁膜とを形成し、前記第２領域の前記半導体基板上に、第２電荷蓄積部を含む第７絶縁膜と、前記第２ゲートパターンの側面に前記第７絶縁膜を介して第２方向に隣り合い、前記半導体基板上に前記第６絶縁膜を介して位置する第４ゲートパターンと、前記第４ゲートパターンの上面を覆う第８絶縁膜とを形成する工程、
    （ｄ）前記第１ゲートパターンおよび前記第２ゲートパターンを含む第１パターンの横の前記半導体基板内に第１ソース領域および第１ドレイン領域を形成し、前記第３ゲートパターンおよび前記第４ゲートパターンを含む第２パターンの横の前記半導体基板内に第２ソース領域および第２ドレイン領域を形成する工程、
    （ｅ）前記第６絶縁膜および前記第８絶縁膜をマスクとして用いて、前記第２絶縁膜および前記第４絶縁膜を除去することで、前記第１ゲートパターンおよび前記第２ゲートパターンを露出させる工程、
    （ｆ）前記（ｅ）工程の後、前記第１ゲートパターンを第１金属膜から成る第１ゲート電極に置換し、前記第２ゲートパターンを第２金属膜から成る第２ゲート電極に置換し、前記第６絶縁膜および前記第８絶縁膜を除去する工程、
    （ｇ）前記第１ゲート電極の上面を覆い、前記第３ゲートパターンを露出する第９絶縁膜と、前記第２ゲート電極の上面を覆い、前記第４ゲートパターンを露出する第１０絶縁膜とを形成する工程、
    （ｈ）前記（ｇ）工程の後、前記第３ゲートパターンを、第３金属膜から成る第３ゲート電極に置換することで、前記第１ゲート電極、前記第３ゲート電極、前記第１ソース領域および前記第１ドレイン領域を含む第１不揮発性記憶素子を形成する工程、
    （ｉ）前記（ｇ）工程の後、前記第４ゲートパターンを、第４金属膜から成る第４ゲート電極に置換することで、前記第２ゲート電極、前記第４ゲート電極、前記第２ソース領域および前記第２ドレイン領域を含む第２不揮発性記憶素子を形成する工程、
    を有し、
    前記第３ゲート電極、前記第１ソース領域および前記第１ドレイン領域により構成される第１トランジスタのしきい値電圧は、前記第４ゲート電極、前記第２ソース領域および前記第２ドレイン領域により構成される第２トランジスタのしきい値電圧より大きい、半導体装置の製造方法。
  17. 請求項１６記載の半導体装置の製造方法において、
    前記（ｈ）工程は、
    （ｈ１）前記第３ゲートパターンを除去することで第１溝を形成する工程、
    （ｈ２）前記第１溝内に、第５金属膜と、前記第５金属膜よりも抵抗が低い第６金属膜とを順に埋め込むことで、前記第５金属膜および前記第６金属膜から成る前記第３金属膜を形成する工程、
    を有し、
    前記（ｉ）工程は、
    （ｉ１）前記第４ゲートパターンを除去することで第２溝を形成する工程、
    （ｉ２）前記第２溝内に、第７金属膜と、前記第７金属膜よりも抵抗が低い第８金属膜とを順に埋め込むことで、前記第７金属膜および前記第８金属膜から成る前記第４金属膜を形成する工程、
    を有する、半導体装置の製造方法。
  18. 請求項１７記載の半導体装置の製造方法において、
    前記第５金属膜の材料と、前記第７金属膜の材料とは、互いに異なる、半導体装置の製造方法。
  19. 請求項１７記載の半導体装置の製造方法において、
    前記第５金属膜の膜厚は、前記第７金属膜の膜厚より大きい、半導体装置の製造方法。
  20. 請求項１６記載の半導体装置の製造方法において、
    前記（ｇ）工程は、
    （ｇ１）前記第１ゲート電極の前記上面および前記第２ゲート電極の前記上面のそれぞれを後退させることで、前記第１ゲート電極上に第３溝を形成し、前記第２ゲート電極上に第４溝を形成する工程、
    （ｇ２）前記第３溝内に前記第９絶縁膜を埋め込み、前記第４溝内に前記第１０絶縁膜を埋め込む工程、
    を有する、半導体装置の製造方法。
  21. 請求項２０記載の半導体装置の製造方法において、
    前記第５絶縁膜は、第１酸化ハフニウム膜を含んでおり、前記第７絶縁膜は、第２酸化ハフニウム膜を含んでおり、
    前記（ｇ１）工程では、前記第１ゲート電極の前記上面、前記第２ゲート電極の前記上面、前記第５絶縁膜の上面および前記第７絶縁膜のそれぞれを後退させることで、前記第１ゲート電極および前記第５絶縁膜の上に前記第３溝を形成し、前記第２ゲート電極および前記第７絶縁膜の上に前記第４溝を形成する、半導体装置の製造方法。
  22. 請求項１６記載の半導体装置の製造方法において、
    前記（ｃ）工程では、前記第１領域の前記半導体基板上に、前記第５絶縁膜と、前記第３ゲートパターンと、下面の位置が前記第１ゲートパターンの上面より低い前記第６絶縁膜とを形成し、前記第２領域の前記半導体基板上に、前記第７絶縁膜と、前記第４ゲートパターンと、下面の位置が前記第２ゲートパターンの上面より低い前記第８絶縁膜とを形成する、半導体装置の製造方法。
  23. 請求項１６記載の半導体装置の製造方法において、
    （ａ１）前記（ａ）工程の後、前記（ｂ）工程の前に、前記第１領域の前記半導体基板の前記上面の一部を後退させることで、前記半導体基板の一部分であって、前記半導体基板の前記上面から突出し、前記第１方向に延在する第１突出部を形成し、前記第２領域の前記半導体基板の前記上面の一部を後退させることで、前記半導体基板の一部分であって、前記半導体基板の前記上面から突出し、前記第２方向に延在する第２突出部を形成する工程をさらに有し、
    前記（ｂ）工程では、前記第１突出部の上面および側面を前記第１絶縁膜を介して覆う前記第１ゲートパターンおよび前記第２絶縁膜と、前記第２突出部の上面および側面を前記第３絶縁膜を介して覆う前記第２ゲートパターンおよび前記第４絶縁膜とを形成し、
    前記（ｃ）工程では、前記第１突出部の前記上面および前記側面を前記第５絶縁膜を介して覆う前記第３ゲートパターンと、前記第６絶縁膜と、前記第２突出部の前記上面および前記側面を前記第７絶縁膜を介して覆う前記第４ゲートパターンと、前記第８絶縁膜と、を形成し、
    前記（ｄ）工程では、前記第１突出部内に前記第１ソース領域および前記第１ドレイン領域を形成し、前記第２突出部内に前記第２ソース領域および前記第２ドレイン領域を形成する、半導体装置の製造方法。
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