JP2022082914A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】スプリットゲート型のＭＯＮＯＳメモリにおいて、酸化によりメモリゲート電極とＯＮＯ膜との間に形成されるバーズビークに起因する半導体装置の信頼性の低下を防ぐ。【解決手段】制御ゲート電極ＣＧとメモリゲート電極ＭＧとがＯＮＯ膜ＣＦを介して隣接するメモリセルＭＣにおいて、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には高誘電率膜を形成せず、メモリゲート電極ＭＧの下面とＯＮＯ膜ＣＦとの間に、高誘電率膜である絶縁膜ＨＫを形成する。【選択図】図２

Description

本発明は、半導体装置およびその製造方法に関し、特に、メモリゲート電極と制御ゲート電極とを隣接して形成するスプリットゲート型メモリを備えた半導体装置およびその製造方法に適用して有効な技術に関するものである。

動作速度が速く、リーク電流および消費電力の低減並びに微細化が可能な電界効果トランジスタとして、フィン型のトランジスタが知られている。フィン型のトランジスタ（ＦＩＮＦＥＴ：Fin Field Effect Transistor）は、例えば、基板上に形成された半導体層のパターンをチャネル層として有し、当該パターン上を跨ぐように形成されたゲート電極を有する半導体素子である。

また、電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有しており、浮遊ゲートあるいはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタのしきい値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜を言い、一例として、窒化シリコン膜などが挙げられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリの一例として、ＯＮＯ（Oxide-Nitride-Oxide）膜を電荷蓄積領域として用いたＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）メモリ、または、ＭＯＮＯＳメモリのメモリゲート電極とＭＩＳＦＥＴの制御ゲート電極とを隣接して形成するスプリットゲート型ＭＯＮＯＳメモリなどがある。

特許文献１（特開２０１０－２５８０９１号公報）には、制御ゲート電極の上部にバーズビークが形成されたスプリットゲート型のＭＯＮＯＳメモリが記載されている。

特開２０１０－２５８０９１号公報

スプリットゲート型ＭＯＮＯＳメモリセルでは、メモリゲート電極と接する電荷蓄積膜を構成するトップ層の端部において、バーズビークにより絶縁膜が厚膜化し易くなる。そのため、メモリゲート電極の縮小に伴い、この厚膜化した領域が相対的に増えてくる。トップ膜の厚膜化によりメモリの書き換え後のしきい値電圧（Ｖｔｈ）ばらつきが悪化するため、メモリゲート電極の縮小によりその影響が顕在化する虞がある。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

一実施の形態である半導体装置は、制御ゲート電極とメモリゲート電極とがＯＮＯ膜を介して隣接するメモリセルにおいて、制御ゲート電極とメモリゲート電極との間には高誘電率膜を形成せず、メモリゲート電極ＭＧの下面とＯＮＯ膜との間に高誘電率膜を形成するものである。

本願において開示される一実施の形態によれば、半導体装置の信頼性を高められる。

本発明の実施の形態１である半導体装置を示す斜視図である。 本発明の実施の形態１である半導体装置を示す断面図である。 スプリットゲート型のメモリセルの動作電圧を説明するための表である。 本発明の実施の形態１である半導体装置の製造工程を説明する断面図である。 図４に続く半導体装置の製造工程を説明する断面図である。 図５に続く半導体装置の製造工程を説明する断面図である。 図６に続く半導体装置の製造工程を説明する断面図である。 図７に続く半導体装置の製造工程を説明する断面図である。 図８に続く半導体装置の製造工程を説明する断面図である。 図９に続く半導体装置の製造工程を説明する断面図である。 図１０に続く半導体装置の製造工程を説明する断面図である。 図１１に続く半導体装置の製造工程を説明する断面図である。 図１２に続く半導体装置の製造工程を説明する断面図である。 図１３に続く半導体装置の製造工程を説明する断面図である。 図１４に続く半導体装置の製造工程を説明する断面図である。 図１５に続く半導体装置の製造工程を説明する断面図である。 図１６に続く半導体装置の製造工程を説明する断面図である。 図１７に続く半導体装置の製造工程を説明する断面図である。 本発明の実施の形態２である半導体装置を示す断面図である。 本発明の実施の形態２である半導体装置の製造工程を説明する断面図である。 図２０に続く半導体装置の製造工程を説明する断面図である。 比較例である半導体装置を示す断面図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

（実施の形態１）
＜半導体装置の構造について＞
以下に、図１および図２を用いて、本実施の形態の半導体装置の構造を説明する。図１は、本実施の形態である半導体装置を示す斜視図である。図２は、本実施の形態の半導体装置を示す断面図である。

図１および図２では、メモリセル領域のみを示しており、周辺領域は示していない。メモリセル領域とは、不揮発性記憶素子であるメモリセルがアレイ状に並んで複数配置された領域である。周辺領域（ロジック領域）とは、メモリセル領域とは異なる領域であり、例えばロジック回路を構成する低耐圧ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が形成された領域である。低耐圧ＭＩＳＦＥＴ（低耐圧トランジスタ）は、電源回路などに用いられる高耐圧トランジスタに比べて高い動作速度を求められ、かつ、低い電圧で駆動するトランジスタである。図１では、半導体基板および素子などを覆う層間絶縁膜、サイドウォールスペーサ、シリサイド層およびプラグ、並びに、層間絶縁膜上の配線を含む配線層の図示を省略している。

図２では、メモリセル領域の断面を２つ並べて示している。すなわち、図２の左側には、メモリセルを構成するトランジスタを、そのゲート長方向に沿う方向において切断した場合の断面を示している。図２の右側には、図２の左側に示す断面のＡ－Ａ線の断面を示している。ここでいうＡ－Ａ線の断面は、図２のメモリセル領域の制御ゲート電極ＣＧを含む断面であり、フィンＦＡの短手方向（上記トランジスタのゲート幅方向）に沿う断面である。図２では、層間絶縁膜ＩＬ上の配線を含む配線層の図示を省略している。

本実施の形態の半導体装置は、同一半導体基板上に、２つのＦＩＮＦＥＴ（制御トランジスタおよびメモリトランジスタ）から成るスプリットゲート型のメモリセルを搭載したものである。ここでは、各トランジスタをｎ型トランジスタとして形成する場合について説明するが、以下に説明するトランジスタのそれぞれは、ｐ型のトランジスタであってもよい。ｐ型のトランジスタを形成する場合は、以下に説明するトランジスタを構成する各領域に導入する不純物の導電型を異なるものに変更すればよい。

本願でいうトランジスタは、いずれもＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）、つまりＭＩＳ型の電界効果トランジスタである。本実施の形態で説明するトランジスタは、いずれも、フィンの表面をチャネル領域として有するＦＩＮＦＥＴ（フィン型電界効果トランジスタ）である。

図１および図２に示すように、メモリセル領域のメモリセル（不揮発性記憶素子）ＭＣは、半導体基板ＳＢの一部であって、半導体基板ＳＢの上部に形成された板状のフィンＦＡ上に形成されている。フィンＦＡは、半導体基板ＳＢの上面に沿うＸ方向に沿って延在する半導体層から成るパターンであって、Ｘ方向に対して直交し、半導体基板ＳＢの上面に沿うＹ方向におけるフィンＦＡの幅は、Ｘ方向のＦＡの幅に比べて著しく小さい。つまり、フィンＦＡにとって、Ｘ方向は長手方向であり、Ｙ方向は短手方向である。フィンＦＡは、半導体基板ＳＢの一部を構成する突出部である。半導体基板ＳＢは、例えば単結晶シリコンから成る。

図１にはフィンＦＡをＹ方向に２つ並べて示しているが、フィンＦＡはＸ方向において複数並んで形成されていてもよく、Ｙ方向に並ぶフィンＦＡの数は３つ以上でもよい。また、図１には、１つのフィンＦＡ上に並んで形成された２つのメモリセルＭＣを示しているが、図２では、その２つのメモリセルＭＣのうち１つのみを示している。なお、１つのフィンＦＡ上に形成するメモリセルＭＣの数は、３つ以上であってもよい。フィンＦＡの形状は、１方向に延在する板状に限らず、例えば、平面視において蛇行するパターンにより構成されていてもよい。複数のフィンＦＡ同士の間には、半導体基板ＳＢの上面に形成された溝Ｄ１が形成されている。つまり、フィンＦＡの側面は、溝Ｄ１の側面を構成している。

図２に示すように、素子分離領域（素子分離部）ＥＩは、溝Ｄ１の一部を埋め込む絶縁膜である。ただし、素子分離領域ＥＩは溝Ｄ１を完全に埋め込んではおらず、素子分離領域ＥＩの上面上には、フィンＦＡの一部が突出している。素子分離領域ＥＩは、例えば酸化シリコン膜から成る。素子分離領域ＥＩは、ＳＴＩ（Shallow Trench Isolation）構造を有している。

本願では、半導体基板ＳＢの一部を構成するパターンであって、素子分離領域ＥＩから露出し、Ｘ方向に延在する上層パターンと、当該上層パターンの直下において、当該上層パターン側から溝Ｄ１の底部まで達する下層パターンとを含む板状の半導体層をフィンＦＡと呼ぶ。

すなわち、フィンとは、各溝の底面である半導体基板の上面から、半導体基板の上方へ突出する半導体パターンであり、例えば図１のＸ方向に延在する突出部である。図示は省略しているが、フィンＦＡの上面には、ｐ型の不純物（例えばＢ（ホウ素））を含むｐ型ウェルが、後述するソース・ドレイン領域に比べて深く形成されている。

図１および図２に示すように、Ｙ方向に並ぶ複数のフィンＦＡの直上には、それらのフィンＦＡを跨ぐように、Ｙ方向に延在する制御ゲート電極ＣＧおよびＹ方向に延在するメモリゲート電極ＭＧが形成されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、Ｙ方向に並ぶ複数のフィンＦＡ同士の間の素子分離領域ＥＩの直上においても延在している。制御ゲート電極ＣＧの上面は、制御ゲート電極ＣＧの上面に沿ってＹ方向に延在する絶縁膜ＩＦ３により覆われている。

図２に示すように、制御ゲート電極ＣＧは、フィンＦＡの上面上および側面上にゲート絶縁膜である絶縁膜Ｇ１を介して形成されている。ここでいうフィンＦＡの側面上に形成された制御ゲート電極ＣＧとは、フィンＦＡの側面と隣り合う制御ゲート電極ＣＧが当該側面を覆うように形成されていることを意味する。つまり、ここでいうフィンＦＡの側面上に形成された制御ゲート電極ＣＧとは、半導体基板ＳＢの上面に対する垂直方向において当該側面の直上に制御ゲート電極ＣＧ配置されていることを意味するのではない。

絶縁膜Ｇ１は、素子分離領域ＥＩから露出するフィンＦＡの上面および側面を覆っており、例えば酸化シリコン膜から成る。絶縁膜Ｇ１の膜厚は、例えば２～３ｎｍである。制御ゲート電極ＣＧは、例えばポリシリコン膜から成る。

絶縁膜Ｇ１、制御ゲート電極ＣＧおよび絶縁膜ＩＦ３から成る積層膜のＸ方向における一方の側面はサイドウォールスペーサＳＷにより覆われている。また、当該積層膜の他方の側面のうち、制御ゲート電極ＣＧの側面は、ＯＮＯ（Oxide-Nitride-Oxide）膜ＣＦを介して形成されたメモリゲート電極ＭＧにより覆われている。つまり、メモリゲート電極ＭＧは、絶縁膜Ｇ１、制御ゲート電極ＣＧおよび絶縁膜ＩＦ３から成る積層パターンの側面にＯＮＯ膜ＣＦを介して隣り合っている。また、メモリゲート電極ＭＧは、フィンＦＡの上面上および側面上に形成されたＯＮＯ膜ＣＦを介して形成されている。すなわち、ＯＮＯ膜ＣＦは、フィンＦＡの上面または側面と、制御ゲート電極ＣＧの側面とのそれぞれに沿って連続的に形成されたＬ字型の断面を有している。言い換えれば、ＯＮＯ膜ＣＦは、メモリゲート電極ＭＧとフィンＦＡの表面との間の領域から、当該メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の領域に亘って連続的に形成されている。

ＯＮＯ膜ＣＦは、フィンＦＡの表面側および制御ゲート電極ＣＧの側面側から順に酸化シリコン膜Ｘ１、窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ２を積層した積層膜から成り、メモリゲート電極ＭＧは、例えばポリシリコン膜から成る。窒化シリコン膜Ｎ１はトラップ性絶縁膜（電荷蓄積膜、電荷保持膜）である。メモリセルＭＣの動作により窒化シリコン膜Ｎ１の電荷蓄積状態を変化させることでメモリセルＭＣのしきい値電圧を変化させられる。ＯＮＯ膜ＣＦの膜厚は、例えば２０ｎｍ程度である。ボトム酸化膜（ボトム層）である酸化シリコン膜Ｘ１の膜厚は例えば４ｎｍであり、窒化シリコン膜Ｎ１の膜厚は例えば１０ｎｍであり、トップ酸化膜（トップ層）である酸化シリコン膜Ｘ２の膜厚は例えば６ｎｍである。なお膜厚の数値は例示であり、これらの数値に限定されるものではない。

メモリゲート電極ＭＧは、ＯＮＯ膜ＣＦにより制御ゲート電極ＣＧから絶縁されており、ＯＮＯ膜ＣＦによりフィンＦＡから絶縁されている。

Ｘ方向におけるメモリゲート電極ＭＧの側面であって、ＯＮＯ膜ＣＦと接していない方の側面は、サイドウォールスペーサＳＷにより覆われている。サイドウォールスペーサＳＷは、例えば窒化シリコン膜若しくは酸化シリコン膜またはそれらの積層膜から成る。また、メモリゲート電極ＭＧ上において、絶縁膜ＩＦ３の側面はサイドウォールスペーサＳＷにより覆われている。

図１に示すように、メモリセル領域のフィンＦＡの直上には、ＯＮＯ膜ＣＦを介して互いに隣接する制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含むパターンがＸ方向に並んで一対形成されている。当該一対のパターンは互いに離間している。

図１および図２に示すように、Ｘ方向における当該パターンの横の両側のフィンＦＡの上面には、一対のソース・ドレイン領域が形成されている。ソース領域およびドレイン領域のそれぞれは、ｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））が導入された２つのｎ型半導体領域、つまりエクステンション領域ＥＸおよび拡散層ＤＦにより構成されている。エクステンション領域ＥＸは、拡散層ＤＦよりもｎ型不純物の濃度が低い領域である。ここでは、拡散層ＤＦはエクステンション領域ＥＸよりも深く形成されている。また、エクステンション領域ＥＸは、隣接する拡散層ＤＦよりも、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの直下のフィンＦＡの上面に近い位置に配置されている。図示はしていないが、ソース・ドレイン領域は、Ｙ方向におけるフィンＦＡの側面にも形成されている。

制御ゲート電極ＣＧと、当該制御ゲート電極ＣＧの両側のフィンＦＡの上面に形成された一対のソース・ドレイン領域とは、ＭＩＳＦＥＴ構造のＦＩＮＦＥＴである第１トランジスタ（制御トランジスタ）を構成している。また、メモリゲート電極ＭＧと、当該メモリゲート電極ＭＧの両側のフィンＦＡの上面に形成された一対のソース・ドレイン領域とは、ＭＩＳＦＥＴ構造のＦＩＮＦＥＴである第２トランジスタ（メモリトランジスタ）を構成している。本実施の形態の１つのメモリセルＭＣは、互いにソース・ドレイン領域を共有する第１トランジスタと第２トランジスタとにより構成されている。すなわち、メモリセルＭＣは、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ＯＮＯ膜ＣＦ、制御ゲート電極ＣＧの近傍のドレイン領域、および、メモリゲート電極ＭＧの近傍のソース領域を有している。

図１に示すように、１つのフィンＦＡ上には、２つのメモリセルＭＣが形成されている。当該２つのメモリセルＭＣは、互いのソース領域（図示しない）を共有している。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれに覆われたフィンＦＡの上面および側面は、メモリセルＭＣの動作時にチャネルが形成されるチャネル領域を含んでいる。メモリセルＭＣは、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性記憶素子（不揮発性メモリ）である。互いに隣り合う制御ゲート電極ＣＧおよびメモリゲート電極ＭＧと、ＯＮＯ膜ＣＦとを備えた本実施の形態のメモリセルＭＣは、スプリットゲート型のＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）メモリと呼ばれる。

ここでは、メモリセル領域においてソース・ドレイン領域を構成する拡散層ＤＦがフィンＦＡの表面に形成された場合について説明した。例えば、素子分離領域ＥＩの上にフィンＦＡの表面に接してエピタキシャル層が形成されている場合には、これらの拡散層ＤＦは、当該エピタキシャル成長層内に形成されていてもよい。

本願では、フィンの一部をチャネル領域として有し、フィンの上部に形成された上記の第１トランジスタおよび第２トランジスタをＦＩＮＦＥＴと呼ぶ。メモリセルＭＣを構成する第１トランジスタおよび第２トランジスタは、ロジック回路を構成する低耐圧のトランジスタに比べ、高い電圧で駆動するトランジスタである。

メモリゲート電極ＭＧおよび拡散層ＤＦのそれぞれの上面には、シリサイド層Ｓ１が形成されている。シリサイド層Ｓ１は、例えばＮｉＳｉ（ニッケルシリサイド）またはＣｏＳｉ（コバルトシリサイド）から成る。シリサイド層Ｓ１は、メモリゲート電極ＭＧの上面に対し接続されるコンタクトプラグＰＧ（図２参照）と、メモリゲート電極ＭＧおよび拡散層ＤＦのそれぞれとの接続抵抗を低減するために設けられている。なお、図示していない領域では、絶縁膜ＩＦ３から露出する制御ゲート電極ＣＧの上面にもシリサイド層Ｓ１が形成されている。

図２に示すように、素子分離領域ＥＩ、フィンＦＡ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、絶縁膜ＩＦ３およびサイドウォールスペーサＳＷのそれぞれは、層間絶縁膜ＩＬにより覆われている。層間絶縁膜ＩＬは、例えば主に酸化シリコン膜から成る。なお、図示は省略しているが、素子分離領域ＥＩ、フィンＦＡ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、絶縁膜ＩＦ３およびサイドウォールスペーサＳＷのそれぞれとの間には、薄い絶縁膜（ライナー膜）が形成されており、当該絶縁膜は、例えば窒化シリコン膜から成る。層間絶縁膜ＩＬの上面は、絶縁膜ＩＦ３の上面より上方で平坦化されている。

層間絶縁膜ＩＬを貫通する複数のコンタクトプラグ（導電性接続部）ＰＧが形成されており、各コンタクトプラグＰＧは、シリサイド層Ｓ１を介して制御ゲート電極ＣＧ、メモリゲート電極ＭＧまたは各ソース・ドレイン領域に電気的に接続されている。また、コンタクトプラグＰＧに上には配線を含む配線層（図示しない）が形成されている。コンタクトプラグＰＧの上面は、当該配線に接続されている。コンタクトプラグＰＧは、例えば主にＷ（タングステン）から成る。

ここで、本実施の形態の半導体装置の主な特徴は、フィンＦＡの上面および側面に沿うＯＮＯ膜ＣＦ上、つまり、酸化シリコン膜Ｘ２上に、高誘電率膜、つまりｈｉｇｈ－ｋ膜である絶縁膜ＨＫが形成されている点にある。つまり、メモリゲート電極ＭＧとフィンＦＡとの間であって、メモリゲート電極ＭＧとＯＮＯ膜ＣＦとの間には、絶縁膜ＨＫが形成されている。ただし、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間には、絶縁膜ＨＫは形成されていない。このため、メモリゲート電極ＭＧの底面は絶縁膜ＨＫに接しておりＯＮＯ膜ＣＦに接していないのに対し、メモリゲート電極ＭＧの一方の側面はＯＮＯ膜ＣＦに接している。絶縁膜ＨＫは、ＳｉＮ（窒化シリコン）よりも比誘電率が高い材料から成る。ここでは、絶縁膜ＨＫはトップ層の一部を構成していると言える。

また、絶縁膜ＨＫとメモリゲート電極ＭＧとの間には、バーズビークＢＶ１が形成されている。バーズビークＢＶ１の断面形状は、例えば楔状であり、制御ゲート電極ＣＧ側から離れるほど、フィンＦＡの上面または側面に対して垂直な方向におけるバーズビークＢＶ１の膜厚が大きくなる。

また、メモリゲート電極ＭＧの制御ゲート電極ＣＧ側の側面と、ＯＮＯ膜ＣＦとの間には、バーズビークＢＶ２が形成されている。バーズビークＢＶ２は、例えば、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間のトップ層である酸化シリコン膜Ｘ２と一体化している。バーズビークＢＶ２の断面形状は、例えば楔状である。フィンＦＡの上面に対して垂直な方向において、フィンＦＡから離れるほど、Ｘ方向におけるバーズビークＢＶ１の幅が大きくなる。

バーズビークＢＶ１、ＢＶ２は、図１３を用いて後述するように、犠牲酸化工程により形成される絶縁膜である。バーズビークＢＶ１、ＢＶ２は、例えば酸化シリコン膜から成る。ここでは、メモリゲート電極ＭＧ、バーズビークＢＶ２、絶縁膜ＨＫおよびＯＮＯ膜ＣＦは、フィンＦＡの上面に対して垂直な方向において重なっている。

ここで、絶縁膜ＨＫの比誘電率は、バーズビークＢＶ１、ＢＶ２のそれぞれの比誘電率のいずれよりも高い。また、絶縁膜ＨＫはメモリゲート電極ＭＧの下面の下にのみ形成されているため、絶縁膜ＨＫはメモリゲート電極ＭＧの側面と対向するＯＮＯ膜ＣＦの側面を露出しており、絶縁膜ＨＫとバーズビークＢＶ２とは、互いに離間している。また、メモリゲート電極ＭＧの側面とＯＮＯ膜ＣＦの側面とは、バーズビークＢＶ２が形成されていない領域において互いに接している。

＜半導体装置の動作について＞
次に、本実施の形態の半導体装置のうち、主に不揮発性メモリの動作について、図３を用いて説明する。図３は、スプリットゲート型のメモリセルの動作電圧を説明するための表である。

本実施の形態のメモリセルは、ＭＩＳＦＥＴ構造を有し、当該ＭＩＳＦＥＴのゲート電極内のトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタのしきい値として読み出すものである。トラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などが挙げられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ、これによりＭＩＳＦＥＴを記憶素子として動作させる。トラップ性絶縁膜を用いた不揮発性半導体記憶装置としては、本実施の形態のメモリセルのように、スプリットゲート型のＭＯＮＯＳメモリがある。

図３は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図３の表には、「書込」、「消去」および「読出」のそれぞれの際に、図２に示すメモリセルＭＣのメモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域に印加する電圧Ｖｓ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、ドレイン領域に印加する電圧Ｖｄ、および半導体基板ＳＢの上面（フィンＦＡの表面）のｐ型ウェル（図示しない）に印加するベース電圧Ｖｂが記載されている。ここでいう選択メモリセルとは、「書込」、「消去」または「読出」を行う対象として選択されたメモリセルをいう。

なお、図２に示す不揮発性メモリの例では、メモリゲート電極ＭＧ側の半導体領域がソース領域、制御ゲート電極ＣＧ側の半導体領域がドレイン領域である。また、図３の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタのＯＮＯ膜ＣＦ中の電荷蓄積部である窒化シリコン膜Ｎ１への電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。

ここでは、書込み方法がＳＳＩ方式で、かつ消去方法がＢＴＢＴ方式である場合について説明する。ＳＳＩ方式は、窒化シリコン膜Ｎ１（図２参照）にホットエレクトロンを注入することによってメモリセルの書込みを行う動作法とみなすことができ、ＢＴＢＴ方式は、窒化シリコン膜Ｎ１にホットホールを注入することによってメモリセルの消去を行う動作法とみなせる。以下、具体的に説明する。

ここでの書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれるソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式（ホットエレクトロン注入書込み方式）を採用している。ＳＳＩ方式の書込みでは、例えば図３の表の「書込動作電圧」に示されるような電圧（Ｖｍｇ＝１０Ｖ、Ｖｓ＝５Ｖ、Ｖｃｇ＝１Ｖ、Ｖｄ＝０．５Ｖ、Ｖｂ＝０Ｖ）を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルのＯＮＯ膜ＣＦ中の窒化シリコン膜Ｎ１中に電子を注入することで書込みを行う。

この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下のＯＮＯ膜ＣＦ中の電荷蓄積部である窒化シリコン膜Ｎ１にホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、ＯＮＯ膜ＣＦを構成する窒化シリコン膜Ｎ１中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。

書込み動作時において、非選択のメモリセルのうち、選択されたメモリセルと隣り合うメモリセルであって、選択されたメモリセルと同一のワード線に接続された非選択メモリセルの各箇所の印加電圧は、ドレイン領域に印加する電圧Ｖｄが１．５Ｖである点を除き、選択されたメモリセルの印加電圧と同じである。つまり、書込み動作時において、制御ゲート電極ＣＧに印加される電圧が選択セルと同じである非選択セルに印加される電圧条件は、Ｖｍｇ＝１０Ｖ、Ｖｓ＝５Ｖ、Ｖｃｇ＝１Ｖ、Ｖｄ＝１．５Ｖ、Ｖｂ＝０Ｖである。つまり、非選択セルのドレイン領域には、Ｖｄｄ電圧が印加される。

ここでの消去方法は、いわゆるＢＴＢＴ方式と呼ばれるＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式（ホットホール注入消去方式）を採用している。ＢＴＢＴ方式の消去では、ＢＴＢＴにより発生したホール（正孔）を電荷蓄積部（ＯＮＯ膜ＣＦ中の窒化シリコン膜Ｎ１）に注入することにより消去を行う。例えば図３の表のＡの欄の「消去動作電圧」に示されるような電圧（Ｖｍｇ＝－６Ｖ、Ｖｓ＝６Ｖ、Ｖｃｇ＝０Ｖ、Ｖｄ＝ｏｐｅｎ、Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加する。これにより、ＢＴＢＴ現象によりホールを発生させ電界加速することで選択メモリセルのＯＮＯ膜ＣＦを構成する窒化シリコン膜Ｎ１中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。

読出し時には、例えば図３の「読出動作電圧」に示されるような電圧（Ｖｍｇ＝０Ｖ、Ｖｓ＝０Ｖ、Ｖｃｇ＝１．５Ｖ、Ｖｄ＝１．５Ｖ、Ｖｂ＝０Ｖ）を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別できる。

＜半導体装置の製造方法＞
本実施の形態の半導体装置の製造方法について、図４～図１８を用いて説明する。図４～図１８は、本実施の形態の半導体装置の製造方法を説明する断面図である。図４～図１８では、図の左側から順に、メモリセル領域の断面およびＡ－Ａ線（図２参照）の断面を示している。つまり、図４～図１８に示す断面図は、図２に示す箇所に対応する。すなわち、図４～図１８に並ぶ２つの断面のうち、左側の断面は、メモリセル領域の断面であって、製造工程で形成するフィンの長手方向に沿う断面である。また、図４～図１８に並ぶ２つの断面のうち、右側の断面は、上記フィンの短手方向に沿う断面である。

まず、図４に示すように、半導体基板ＳＢを用意する。半導体基板ＳＢは、例えば１～１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどから成る。

次に、図５に示すように、半導体基板ＳＢの上面上に、絶縁膜ＩＦ１、絶縁膜ＩＦ２および半導体膜を順に形成する。絶縁膜ＩＦ１は、例えば酸化シリコン膜から成り、例えば酸化法またはＣＶＤ法を用いて形成できる。絶縁膜ＩＦ１の膜厚は、２～１０ｎｍ程度である。絶縁膜ＩＦ２は、例えば窒化シリコン膜から成り、その膜厚は、２０～１００ｎｍ程度である。絶縁膜ＩＦ２は、例えばＣＶＤ法により形成する。半導体膜は、例えばシリコン膜から成り、例えばＣＶＤ法により形成する。半導体膜の膜厚は、例えば２０～２００ｎｍである。

続いて、フォトリソグラフィ技術およびエッチング法を用いて、半導体膜を加工する。これにより、絶縁膜ＩＦ２上には、Ｘ方向に延在する複数の半導体膜のパターンが、Ｙ方向に並んで複数形成される。続いて、複数の半導体膜の側面を覆うハードマスクＨＭを形成する。ここでは、例えば、半導体基板ＳＢ上にＣＶＤ法を用いて、１０～４０ｎｍの膜厚を有する酸化シリコン膜を形成した後、異方性エッチングであるドライエッチングを行う。これにより絶縁膜ＩＦ２および半導体膜のそれぞれの上面を露出させることで、半導体膜の側面に残った当該酸化シリコン膜から成るハードマスクＨＭを形成する。ハードマスクＨＭは、隣り合う半導体膜同士の間を完全に埋め込んではいない。ハードマスクＨＭは、各半導体膜を囲むように環状に形成される。その後、半導体膜を除去し、続いて、フォトリソグラフィ技術およびエッチング法を用いてハードマスクＨＭを加工する。これにより、ハードマスクＨＭは、Ｘ方向に延在する部分のみが残る。すなわち、絶縁膜ＩＦ２上には、Ｘ方向に延在するパターンであるハードマスクＨＭが、Ｙ方向に複数並んで配置されている。

続いて、ハードマスクＨＭをマスクとして、絶縁膜ＩＦ２、ＩＦ１および半導体基板ＳＢに対して異方性ドライエッチングを行う。これにより、ハードマスクＨＭの直下に、板状に加工された半導体基板ＳＢの一部であるパターン、つまりフィンＦＡを複数形成する。ここでは、ハードマスクＨＭから露出した領域の半導体基板ＳＢの上面を１００～２５０ｎｍ掘り下げることで、半導体基板ＳＢの上面からの高さ１００～２５０ｎｍを有するフィンが形成できる。このようにして、図５に示す構造を得る。

次に、図６に示すように、半導体基板ＳＢの上に、フィンＦＡ、絶縁膜ＩＦ１およびＩＦ２を完全に埋めるように、酸化シリコン膜などから成る絶縁膜を堆積する。続いて、この絶縁膜に対してＣＭＰ法による研磨処理を行い、絶縁膜ＩＦ２の上面を露出させる。これにより、当該絶縁膜から成る素子分離領域ＥＩを形成する。当該ＣＭＰ工程により、ハードマスクＨＭは除去される。なお、素子分離領域ＥＩを構成する絶縁膜を形成する前にハードマスクＨＭを除去してもよい。

続いて、絶縁膜ＩＦ１、ＩＦ２を除去する。続いて、素子分離領域ＥＩの上面に対しエッチング処理を施すことで、素子分離領域ＥＩの上面を高さ方向に後退（下降）させる。これにより、複数のフィンＦＡのそれぞれの側面の一部および上面を露出させる。

続いて、イオン注入法を用いて半導体基板ＳＢの上面に不純物を導入することにより、メモリセル領域１ＡのフィンＦＡ内にｐ型ウェル（図示しない）を形成する。ｐ型ウェルは、ｐ型の不純物（例えばＢ（ホウ素））を打ち込むことで形成する。ｐ型ウェルは、フィンＦＡ内の全体およびフィンＦＡの下部の半導体基板ＳＢの一部に広がって形成される。

次に、図７に示すように、例えば熱酸化法を用いて、半導体基板ＳＢ上に、例えば酸化シリコン膜から成る絶縁膜Ｇ１を形成する。絶縁膜Ｇ１はフィンＦＡの側面および上面を覆っており、後の工程でメモリセル領域の制御トランジスタのゲート絶縁膜となる膜である。絶縁膜Ｇ１の膜厚は、例えば約２～３ｎｍである。

続いて、素子分離領域ＥＩ、フィンＦＡおよび絶縁膜Ｇ１のそれぞれの上に、例えばＣＶＤ法を用いてポリシリコン膜（導体膜）ＳＬ１を形成した後、ポリシリコン膜ＳＬ１の上面をＣＭＰ法などにより研磨する。続いて、図示は省略するが、ポリシリコン膜ＳＬ１の上面を熱酸化することで、当該上面を覆う酸化シリコン膜を形成する。続いて、ポリシリコン膜ＳＬ１上に、例えばＣＶＤ法を用いて絶縁膜ＩＦ３を形成する。絶縁膜ＩＦ３は、例えば窒化シリコン膜から成る。ポリシリコン膜ＳＬ１の膜厚は、例えば１００ｎｍであり、絶縁膜ＩＦ３の膜厚は、例えば８０ｎｍである。なお、膜厚の数値は例示であり、これらの数値に限定されるものではない。

次に、図８に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、絶縁膜ＩＦ３、ポリシリコン膜ＳＬ１および絶縁膜Ｇ１を加工する。これにより、フィンＦＡの直上において、絶縁膜ＩＦ３、ポリシリコン膜ＳＬ１および絶縁膜Ｇ１から成る積層パターンを形成する。このパターニングにより、ポリシリコン膜ＳＬ１から成る制御ゲート電極ＣＧを形成する。

絶縁膜ＩＦ３、制御ゲート電極ＣＧおよび絶縁膜Ｇ１から成る積層パターンはＹ方向に延在し、複数のフィンＦＡの上を跨ぐように配置されている。メモリセル領域において、当該積層パターンが形成された箇所以外の領域では、上記エッチングで絶縁膜ＩＦ３、ポリシリコン膜ＳＬ１および絶縁膜Ｇ１が除去されたことにより、フィンＦＡの上面、側面および素子分離領域ＥＩの上面が露出する。

次に、図９に示すように、熱酸化処理を行うことで、絶縁膜Ｇ１および素子分離領域ＥＩから露出するフィンＦＡの表面および制御ゲート電極ＣＧの側面のそれぞれを酸化する。これにより、フィンＦＡの表面および制御ゲート電極ＣＧの側面のそれぞれを覆う酸化シリコン膜（ボトム酸化膜）Ｘ１を形成する。ここでは、素子分離領域ＥＩの表面および絶縁膜ＩＦ３の表面も酸化シリコン膜Ｘ１に覆われるものとして説明を行うが、これらの表面上に酸化シリコン膜Ｘ１が形成されなくてもよい。

続いて、例えばＣＶＤ法を用いて、酸化シリコン膜Ｘ１上に窒化シリコン膜Ｎ１を形成する。当該窒化シリコン膜Ｎ１は、後に形成するメモリセルにおいて電荷を蓄積するためのトラップ絶縁膜として機能する。なお、ここでは電荷蓄積膜として窒化シリコン膜Ｎ１を形成することについて説明したが、電荷蓄積膜の材料としては窒化シリコン膜に限らず、例えばＨｆＳｉＯ（ハフニウムシリケート）から成る絶縁膜を形成してもよい。続いて、例えばＣＶＤ法を用いて、窒化シリコン膜Ｎ１上に酸化シリコン膜（トップ酸化膜）Ｘ２を形成する。

半導体基板ＳＢ上に順に形成された酸化シリコン膜Ｘ１、窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ２から成る積層膜は、ＯＮＯ膜ＣＦを構成する。制御ゲート電極ＣＧの側面に接するＯＮＯ膜ＣＦは、制御ゲート電極ＣＧ側から順にＸ方向に形成された酸化シリコン膜Ｘ１、窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ２から成る。ここでは、ＯＮＯ膜ＣＦの最上層のトップ酸化膜の材料は、酸化シリコンに限らず、例えばアルミナ（Ａｌ２Ｏ３）であってもよい。ＯＮＯ膜ＣＦの膜厚は、例えば２０ｎｍ程度である。

次に、図１０に示すように、例えばスパッタリング法を用いて、酸化シリコン膜Ｘ２上を含む半導体基板ＳＢ上に、高誘電率膜（ｈｉｇｈ－ｋ膜）ＨＫ１を形成する。ここでは、高誘電率膜ＨＫ１をスパッタリング法により塗布することで、酸化シリコン膜Ｘ２の表面のうち、平面側のみ高誘電率膜ＨＫ１が堆積する。つまり、高誘電率膜ＨＫ１は、酸化シリコン膜Ｘ２の側面には堆積されない。このため、高誘電率膜ＨＫ１は、酸化シリコン膜Ｘ２の上面上にのみ形成される。高誘電率膜ＨＫ１が形成されるのは、制御ゲート電極ＣＧから露出するフィンＦＡの上面、素子分離領域ＥＩの上面、および、絶縁膜ＩＦ３のそれぞれの直上のＯＮＯ膜ＣＦ上である。

当該スパッタリングのターゲットとしては、Ｈｆ（ハフニウム）を用いることが考えられるが、代わりにＡｌ（アルミニウム）、Ｚｒ（ジルコニウム）またはＬａ（ランタン）などを用いてもよい。この工程でのスパッタ量は、高誘電率膜ＨＫ１が金属層として結晶化しない程度に抑える必要がある。したがって、高誘電率膜ＨＫ１の膜厚は、１０１４［ａｔｏｍｓ／ｃｍ２］オーダー以下にすることが望ましい。

次に、図１１に示すように、高誘電率膜ＨＫ１上を含むＯＮＯ膜ＣＦ上に、例えばＣＶＤ法を用いてポリシリコン膜ＳＬ２を形成する。その後、エッチバックを行うことで、高誘電率膜ＨＫ１、ＩＦ３のそれぞれの上面をポリシリコン膜ＳＬ２から露出させる。このようにして、ポリシリコン膜ＳＬ２を、制御ゲート電極ＣＧの横の両側にサイドウォールスペーサ状に残す。これにより、Ｘ方向の制御ゲート電極ＣＧの一方の側面に隣接する領域には、ＯＮＯ膜ＣＦを介してポリシリコン膜ＳＬ２のパターンから成るメモリゲート電極ＭＧが形成される。制御ゲート電極ＣＧの他方の側面に隣接するポリシリコン膜ＳＬ２は、後の工程で除去されるパターンであり、完成後の半導体装置には残らない。

次に、図１２に示すように、フォトリソグラフィ技術およびエッチング法を用いて、制御ゲート電極ＣＧおよび絶縁膜ＩＦ３から成る積層膜の一方の側面に隣接するポリシリコン膜ＳＬ２を除去する。これにより、制御ゲート電極ＣＧの他方の側面に隣接するメモリゲート電極ＭＧが残る。

次に、図１３に示すように、犠牲酸化を行う。この酸化工程は、図１５を用いて後述するＯＮＯ膜ＣＦの一部を除去するために行うウェットエッチングからメモリゲート電極ＭＧを保護する保護膜（酸化シリコン膜）を形成するものである。この犠牲酸化により、メモリゲート電極ＭＧの表面のうち、露出している面を覆うように絶縁膜ＩＦ４が形成される。また、この犠牲酸化により高誘電率膜ＨＫ１は酸化され、これによりｈｉｇｈ－ｋ酸化膜である絶縁膜ＨＫが形成される。このようにして高誘電率膜ＨＫ１がｈｉｇｈ－ｋ酸化膜に置き換わることで、メモリゲート電極ＭＧを構成するポリシリコンと高誘電率膜との反応（シリサイド化）が抑えられる。高誘電率膜ＨＫ１が酸化されることで、メモリゲート電極ＭＧの直下の酸化シリコン膜Ｘ２の一部が、絶縁膜ＨＫに置き換わることが考えられる。

この犠牲酸化工程では、絶縁膜ＩＦ４を形成する際、ＯＮＯ膜ＣＦのトップ層である酸化シリコン膜Ｘ２の端部近傍で酸化が促進されてバーズビークＢＶ１、ＢＶ２が形成される。つまり、メモリゲート電極ＭＧの端部のうち、制御ゲート電極ＣＧとは反対側の端部の直下の絶縁膜ＨＫ上に、楔状のバーズビークＢＶ１が形成される。また、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間の酸化シリコン膜Ｘ２の上部近傍で酸化が起こり、バーズビークＢＶ２が形成される。

次に、図１４に示すように、露出している絶縁膜ＨＫを選択的に除去する。すなわち、フッ酸によるウェットエッチング、ドライエッチング、またはそれらの組み合わせにより絶縁膜ＨＫを除去する。これにより、素子分離領域ＥＩおよび絶縁膜ＩＦ３のそれぞれの上面を覆う絶縁膜ＨＫは除去される。これに対し、メモリゲート電極ＭＧの直下の絶縁膜ＨＫは、メモリゲート電極ＭＧ、バーズビークＢＶ１およびＯＮＯ膜ＣＦにより覆われているため、除去されない。

次に、図１５に示すように、制御ゲート電極ＣＧ、メモリゲート電極ＭＧから露出するＯＮＯ膜ＣＦを除去する。すなわち、例えばウェットエッチング法によりＯＮＯ膜ＣＦを除去する。具体的には、ＯＮＯ膜ＣＦのトップ層である酸化シリコン膜Ｘ２をウェットエッチングで除去した後、窒化シリコン膜Ｎ１を熱リン酸を用いたウェットエッチングにより除去する。

これにより、ＯＮＯ膜ＣＦは、メモリゲート電極ＭＧとフィンＦＡとの間、および、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間にのみ残る。したがって、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧから露出する領域において、フィンＦＡの上面、側面、絶縁膜ＩＦ３の表面および素子分離領域ＥＩの表面がＯＮＯ膜ＣＦから露出する。ここでは、ＯＮＯ膜ＣＦの一部を除去するエッチング工程により、メモリゲート電極ＭＧの表面を覆う保護膜である絶縁膜ＩＦ４は除去される。ただし、バーズビークＢＶ１、ＢＶ２のそれぞれは除去されずに残る。

フィンＦＡの表面に沿って延在するＯＮＯ膜ＣＦと、制御ゲート電極ＣＧの側面に沿って延在するＯＮＯ膜ＣＦとは連続的に形成されており、Ｌ字型の断面を有している。図示を一部省略しているが、フィンＦＡ上には、制御ゲート電極ＣＧと当該制御ゲート電極ＣＧにＯＮＯ膜ＣＦを介して隣接するメモリゲート電極ＭＧとを有するパターンが一対形成されており、一対の制御ゲート電極ＣＧ同士の間において、一対のメモリゲート電極ＭＧ同士が対向している。

次に、図１６に示すように、絶縁膜ＩＦ３、メモリゲート電極ＭＧおよびＯＮＯ膜ＣＦをマスクとして用いてイオン注入工程を行うことで、フィンＦＡの上面にｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を打ち込む。これにより、比較的不純物濃度が低いｎ型半導体領域であるエクステンション領域ＥＸを複数形成する。エクステンション領域ＥＸは、制御ゲート電極ＣＧと、当該制御ゲート電極ＣＧにＯＮＯ膜ＣＦを介して隣接するメモリゲート電極ＭＧとを有するパターンの横のフィンＦＡの上面に形成される。

次に、図１７に示すように、半導体基板ＳＢ上に、例えばＣＶＤ法を用いて絶縁膜を形成する。当該絶縁膜は、例えば酸化シリコン膜若しくは窒化シリコン膜またはそれらの積層膜から成る。続いて、ドライエッチングを行うことで、フィンＦＡ、絶縁膜ＩＦ３および素子分離領域ＥＩのそれぞれの上面を当該絶縁膜から露出させる。これにより、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ＯＮＯ膜ＣＦ、バーズビークＢＶ１、ＢＶ２、絶縁膜ＨＫおよびＩＦ３を含むパターンの両側の側面に、上記絶縁膜から成るサイドウォールスペーサＳＷが形成される。

続いて、絶縁膜ＩＦ３、メモリゲート電極ＭＧ、サイドウォールスペーサＳＷおよびＯＮＯ膜ＣＦをマスクとして用いてイオン注入工程を行うことで、フィンＦＡの上面にｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を打ち込む。これにより、比較的不純物濃度が高いｎ型半導体領域である拡散層ＤＦを複数形成する。拡散層ＤＦは、制御ゲート電極ＣＧおよび当該制御ゲート電極ＣＧにＯＮＯ膜ＣＦを介して隣接するメモリゲート電極ＭＧを有するパターンの横のフィンＦＡの上面に形成される。

拡散層ＤＦは、当該拡散層ＤＦに接するエクステンション領域ＥＸに比べ、Ｘ方向において制御ゲート電極ＣＧおよびメモリゲート電極ＭＧよりも離れた位置に形成される。拡散層ＤＦは、エクステンション領域ＥＸよりも形成深さが深く、ｎ型不純物濃度が高い。エクステンション領域ＥＸおよび拡散層ＤＦは、フィンＦＡの上面および側面に形成される。互いに接するエクステンション領域ＥＸおよび拡散層ＤＦは、トランジスタのソース・ドレイン領域を構成する。この後、エクステンション領域ＥＸ内および拡散層ＤＦ内の不純物を活性化させるため、必要に応じて熱処理を行う。

なお、ここではメモリセル領域のそれぞれのソース・ドレイン領域を同一工程で形成することについて説明したが、各領域のエクステンション領域ＥＸ、拡散層ＤＦの形成工程は別々に行ってもよい。また、ここではイオン注入によりソース・ドレイン領域を形成することについて説明したが、イオン注入を行う代わりに、不純物が導入されたエピタキシャル層を、各ゲート電極の横のフィンの表面にエピタキシャル成長法を用いて形成してもよい。

メモリセル領域において、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧと、当該制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含むパターンの両側に形成されたエクステンション領域ＥＸおよび拡散層ＤＦから成るソース・ドレイン領域とは、スプリットゲート型のメモリセルＭＣを構成する。すなわち、メモリセルＭＣは、制御ゲート電極ＣＧを含む第１トランジスタ（制御トランジスタ）と、メモリゲート電極ＭＧを含む第２トランジスタ（メモリトランジスタ）とを含むＭＯＮＯＳ型の不揮発性メモリを構成する。

次に、図１８に示すように、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびフィンＦＡの上面を覆うシリサイド層Ｓ１を形成する。ただし、図２０では、制御ゲート電極ＣＧ上に形成されるシリサイド層を図示していない。制御ゲート電極ＣＧの上面の一部は、図示していない領域で絶縁膜ＩＦ３から露出しており、当該領域で制御ゲート電極ＣＧを覆うシリサイド層が形成される。

ここでは、露出している制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびフィンＦＡのそれぞれの上に、例えばスパッタリング法を用いてニッケル（Ｎｉ）膜またはコバルト（Ｃｏ）膜から成る金属膜を形成する。その後、熱処理を行って当該金属膜と制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびフィンＦＡとを反応させる。

これにより、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびフィンＦＡの上面を覆う、ニッケルシリサイド（ＮｉＳｉ）層またはコバルトシリサイド（ＣｏＳｉ）層から成るシリサイド層Ｓ１を形成し、その後、未反応の金属膜をウェットエッチングなどにより除去する。

続いて、半導体基板ＳＢ上に、例えばＣＶＤ法を用いて、例えば５～２０ｎｍの膜厚を有する窒化シリコン膜から成る絶縁膜（図示しない）と、例えば酸化シリコン膜から成る層間絶縁膜ＩＬとを順に形成する。層間絶縁膜ＩＬは、少なくとも制御ゲート電極ＣＧよりも大きい膜厚を有しており、ここでは、絶縁膜Ｇ１、制御ゲート電極ＣＧおよび絶縁膜ＩＦ３から成る積層膜よりも大きい膜厚を有している。層間絶縁膜ＩＬは、素子分離領域ＥＩ上の溝Ｄ１の内側を埋め込むように形成される。その後、層間絶縁膜ＩＬの上面を、例えばＣＭＰ法を用いて研磨することで平坦化する。

続いて、層間絶縁膜ＩＬを貫通し、制御ゲート電極ＣＧ、メモリゲート電極ＭＧまたはソース・ドレイン領域に接続された複数のコンタクトプラグ（導電性接続部）ＰＧを形成することで、本実施の形態の半導体装置が略完成する。

具体的には、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜ＩＬおよびその上の当該層間絶縁膜から成る層間絶縁膜を貫通する複数のコンタクトホールを形成する。コンタクトホールは、メモリセルＭＣのソース・ドレイン領域を構成する拡散層ＤＦ、制御ゲート電極ＣＧまたはメモリゲート電極ＭＧのそれぞれの上面を層間絶縁膜から露出する開口部である。なお、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの直上のコンタクトホールの底面には、シリサイド層Ｓ１の上面が露出する。

続いて、例えばスパッタリング法などを用いて、コンタクトホール内を含む層間絶縁膜上に、接続用の導電膜として、例えば主にＷ（タングステン）から成る金属膜を形成し、これにより各コンタクトホール内を完全に埋め込む。ここでは、例えばＴｉ（チタン）膜若しくはＴｉＮ（窒化チタン）膜またはそれらの積層膜から成るバリア導体膜を形成した後、バリア導体膜上にタングステン膜から成る主導体膜を形成することで、バリア導体膜および主導体膜から成る当該金属膜を形成する。その後、層間絶縁膜上の不要な当該金属膜をＣＭＰ法などにより除去することで、各コンタクトホール内に埋め込まれたコンタクトプラグＰＧを形成する。コンタクトプラグＰＧは、制御ゲート電極ＣＧ、メモリゲート電極ＭＧまたはソース・ドレイン領域に電気的に接続される。その後、層間絶縁膜ＩＬ上には、コンタクトプラグＰＧに接続された配線を含む積層配線層を形成する。

＜本実施の形態の効果について＞
以下に、本実施の形態の半導体装置およびその製造方法の効果について、比較例を示した図２２を用いて説明する。図２２は、比較例の半導体装置を示す断面図であって、ＦＩＮＦＥＴから成るメモリセルを含む断面図である。図２２に示す断面は、図２に示す断面の位置に対応している。図２２に示す構造は、メモリゲート電極ＭＧの下面とＯＮＯ膜ＣＦとの間に絶縁膜ＨＫが形成されていない点を除き、本実施の形態の半導体装置の構造と同様である。

図１５を用いて説明したＯＮＯ膜ＣＦの除去工程の際にメモリゲート電極ＭＧが除去されることを防ぐため、図１３を用いて説明した工程では犠牲酸化を行い、メモリゲート電極ＭＧを保護する絶縁膜ＩＦ４を形成している。この際、メモリゲート電極ＭＧと、ＯＮＯ膜のトップ層である酸化シリコン膜Ｘ２の端部との間には、バーズビークＢＶ１、ＢＶ２が形成される。すの結果、図２２に示すように、バーズビークＢＶ１の形成によって、メモリゲート電極ＭＧの直下のトップ層の膜厚が実効的に大きくなる。特に、半導体装置の微細化が進むと、バーズビークＢＶ１によりトップ層の膜圧が増大した領域は、ゲート長方向におけるＯＮＯ膜の主成分となる。また、半導体装置の微細化が進むと、バーズビークＢＶ１の形成によるトップ層の膜厚の増大率は大きくなる。その結果、メモリゲート電極ＭＧと半導体基板ＳＢとの間の容量が低下するため、メモリ特性のばらつきが顕在化する。

上記課題に対し、本実施の形態では、図２に示すように、ＯＮＯ膜ＣＦのトップ層の一部として、高誘電率なｈｉｇｈ－ｋ酸化膜を形成している。これにより、メモリゲート電極ＭＧと半導体基板ＳＢとの間の電気的なＯＮＯ容量膜厚を低減できる。したがって、ＯＮＯ膜の膜厚増大に起因する書込／消去時のしきい電圧Ｖｔｈのばらつきの増大を抑制できる。

図２２に示す比較例では、上記課題の対策として、予めＯＮＯ膜ＣＦのトップ層である酸化シリコン膜Ｘ２の膜厚を物理的に小さくすることが考えられる。しかしその場合、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間のＯＮＯ膜ＣＦの膜厚が低下するため、それらのゲート電極間のＯＮＯ膜ＣＦの信頼性が悪化する。これに対し、本実施の形態では、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間のＯＮＯ膜ＣＦは薄膜化されない。よって、酸化膜換算膜厚（ＥＯＴ：Equivalent Oxide Thickness）の低減と、それらのゲート電極間のＯＮＯ膜ＣＦの信頼性確保とを両立できる。

また、図１０を用いて説明したように、高誘電率膜ＨＫ１はスパッタリング法などにより形成されるため、絶縁膜ＨＫはメモリゲート電極ＭＧの直下にのみ形成される。つまり、絶縁膜ＨＫは、メモリゲート電極ＭＧの側面とＯＮＯ膜ＣＦとの間には形成されない。このため、メモリゲート電極ＭＧの側面とＯＮＯ膜ＣＦとの間のバーズビークＢＶ２の形成により、ＮＯ膜ＣＦのトップ層の膜厚は実効的に増大する。これにより、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間でのリーク電流を低減でき、ＯＮＯ膜ＣＦの信頼性を向上できる。

（実施の形態２）
以下では、制御ゲート電極のうち、下端側の一部の幅を上端側に比べ広げ、制御ゲート電極の側面の下端側にテーパーを設ける場合について説明する。

図１９に本実施の形態の半導体装置であるスプリットゲート型のメモリセルＭＣを示す。メモリセルＭＣを構成の構成は、前記実施の形態１のメモリセルとほぼ同様であるが、制御ゲート電極ＣＧの形状が前記実施の形態１に比べて異なり、これに起因してメモリゲート電極ＭＧ、ＯＮＯ膜ＣＦおよび絶縁膜ＨＫの形状が前記実施の形態１に比べて異なっている。

具体的には、半導体基板ＳＢの上面に対する垂直方向およびゲート長方向のそれぞれに沿う断面である制御ゲート電極ＣＧの断面は、矩形ではなく、下端側の一部が、下方に向かうに従い幅広くなっている。言い換えれば、制御ゲート電極ＣＧの下端を含む一部の断面は台形であり、当該一部より上の制御ゲート電極ＣＧの断面は矩形である。このため、制御ゲート電極ＣＧの側面は、当該側面の下端を含む一部がテーパーを有している。

このため、制御ゲート電極ＣＧの上端側で制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に位置するＯＮＯ膜ＣＦと、メモリゲート電極ＭＧの下端とフィンＦＡの上面との間に位置するＯＮＯ膜ＣＦとを接続するＯＮＯ膜ＣＦは、半導体基板ＳＢの上面に対しテーパーを有している。絶縁膜ＨＫは、フィンＦＡの上面に沿う面である酸化シリコン膜Ｘ２の上面上のみでなく、酸化シリコン膜Ｘ２の当該上面に接続され、制御ゲート電極ＣＧ側でテーパーを有する酸化シリコン膜Ｘ２の表面上にも形成されている。また、メモリゲート電極ＭＧの制御ゲート電極ＣＧ側の側面の下端の角部の面もテーパーを有している。

このようなメモリセルＭＣを形成する製造工程では、まず、図４～図７を用いて説明した工程を行った後、図２０に示すように、絶縁膜ＩＦ３、ポリシリコン膜ＳＬ１（図７参照）および絶縁膜Ｇ１を加工することで、上記形状の制御ゲート電極ＣＧを形成する。このように、上端側から下端に亘って連続的にゲート長方向の幅が大きくなっている形状（テーパー形状）を有する制御ゲート電極ＣＧは、ポリシリコン膜ＳＬ１をエッチングする際のエッチング条件を調整することで形成可能である。

次に、図２１に示すように、図９および図１０を用いて説明した工程を行う。すなわち、ＯＮＯ膜ＣＦを形成した後、例えばスパッタリング法などを用いて高誘電率膜ＨＫ１を形成する。このとき、高誘電率膜ＨＫ１は、フィンＦＡの上面に沿う面である酸化シリコン膜Ｘ２の上面上のみでなく、酸化シリコン膜Ｘ２の当該上面に接続され、制御ゲート電極ＣＧ側でテーパーを有する酸化シリコン膜Ｘ２の表面上にも形成される。

その後、図１１および図１２を用いて説明した工程を行った後、図１３を用いて説明した犠牲酸化を行うことで、上記高誘電率膜ＨＫ１は酸化され絶縁膜ＨＫとなる。続いて、図１４～図１８を用いて説明した工程を行うことで、図１９に示すメモリセルＭＣを形成できる。

（本実施の形態の効果）
完全空乏化したフィン構造における短チャネル効果は、メモリゲート電極のゲート長を微細化することにより、メモリゲート電極ＭＧの底面だけでなくＯＮＯ膜のＬ字型の断面の角部（クランク部）に律速するようになる。ＦＩＮＦＥＴのスプリットゲート型のメモリセルは、ゲート絶縁膜であるＯＮＯ膜の膜厚が、周辺領域のトランジスタのゲート絶縁膜に比べて厚い。このため、当該短チャネル効果が顕著に表れる。

そこで、本実施の形態では、制御ゲート電極ＣＧをテーパー形状にすることで、上記クランク部にも絶縁膜ＨＫが成膜され易くなる。つまり、メモリゲート電極ＭＧの側面と下面との境界部分である角部において、より安定的に絶縁膜ＨＫを形成できる。これにより、クランク部での酸化膜換算膜厚の薄膜化ができ、前記実施の形態１に比べて効果的に短チャネル効果に起因したしきい値電圧のばらつきを抑制できる。

なお、制御ゲート電極ＣＧをテーパー形状とすることは、メモリゲート電極ＭＧのゲート長の縮小に繋がる。このため、制御ゲート電極ＣＧをテーパー形状とするのはフィンＦＡの上端近傍のみとし、これにより、フィンＦＡの側面を覆うメモリゲート電極ＭＧのゲート長は確保することで、当該ゲート長の縮小による短チャネル効果を軽減することが望ましい。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

ＣＧ 制御ゲート電極
ＣＦ ＯＮＯ膜
Ｄ１ 溝
ＥＩ 素子分離領域
ＦＡ フィン
Ｇ１、ＨＫ、ＩＦ１～ＩＦ４ 絶縁膜
ＨＫ１ 高誘電率膜
ＭＣ メモリセル
ＭＧ メモリゲート電極
ＳＢ 半導体基板

Claims (10)

1. 半導体基板と、
   前記半導体基板上に第１ゲート絶縁膜を介して形成された第１ゲート電極と、
   前記半導体基板の上面および前記第１ゲート電極の側面を、電荷蓄積部を含む第２ゲート絶縁膜を介して覆う第２ゲート電極と、
   前記第２ゲート電極の下面と前記第２ゲート絶縁膜との間に形成された第１絶縁膜と、
   前記第２ゲート電極の前記下面と前記第１絶縁膜との間に形成された第２絶縁膜と、
   前記第２ゲート電極の側面と前記第２ゲート絶縁膜との間に形成された第３絶縁膜と、
   前記半導体基板の前記上面に形成されたソース・ドレイン領域と、
   を有し、
   前記第１ゲート電極、前記第２ゲート電極および前記ソース・ドレイン領域は、不揮発性記憶素子を構成し、
   前記第１絶縁膜は、前記第２ゲート電極の側面と対向する前記第２ゲート絶縁膜の側面を露出し、
   前記第１絶縁膜の比誘電率は、前記第２絶縁膜および前記第３絶縁膜のいずれの比誘電率よりも高い、半導体装置。
2. 請求項１記載の半導体装置において、
   前記第１絶縁膜は、前記第３絶縁膜と離間している、半導体装置。
3. 請求項１記載の半導体装置において、
   前記第２ゲート電極の側面と、前記第２ゲート絶縁膜とは、互いに接している、半導体装置。
4. 請求項１記載の半導体装置において、
   前記半導体基板の前記上面に対して垂直な方向における前記第２絶縁膜の膜厚は、前記第１ゲート電極から離れるほど大きくなり、
   前記第１ゲート電極と前記第２ゲート電極とが並ぶ方向における前記第３絶縁膜の膜厚は、前記半導体基板の前記上面から離れるほど大きくなっている、半導体装置。
5. 請求項１記載の半導体装置において、
   前記半導体基板の一部分であって、前記半導体基板の前記上面から上方に突出し、前記半導体基板の前記上面に沿う第１方向に延在する突出部をさらに有し、
   前記第１ゲート電極は、前記突出部の上面および側面を前記第１ゲート絶縁膜を介して覆い、前記半導体基板の前記上面に沿いかつ前記第１方向に交わる第２方向において延在し、
   前記第２ゲート電極は、前記突出部の前記上面および前記側面を、前記第２ゲート絶縁膜を介して覆い、前記第１ゲート電極と隣り合って前記第２方向に延在している、半導体装置。
6. 請求項１記載の半導体装置において、
   前記第１ゲート電極と前記第２ゲート電極とが隣り合う方向において、前記第１ゲート電極の幅は、前記第１ゲート電極の上端側から下端に亘って連続的に大きくなっている、半導体装置。
7. （ａ）半導体基板を準備する工程、
   （ｂ）前記半導体基板上に第１ゲート絶縁膜を介して第１ゲート電極を形成する工程、
   （ｃ）前記半導体基板の上面および前記第１ゲート電極を覆い、電荷蓄積部を含む第２ゲート絶縁膜を形成する工程、
   （ｄ）前記第１ゲート電極の側面を露出し、前記第２ゲート絶縁膜の上面を覆う第１絶縁膜を形成する工程、
   （ｅ）前記第１絶縁膜上に位置し、前記半導体基板の前記上面および前記第１ゲート電極の前記側面を、前記第２ゲート絶縁膜を介して覆う第２ゲート電極を形成する工程、
   （ｆ）酸化処理を行うことで、前記第２ゲート電極の下面と前記第１絶縁膜との間の第２絶縁膜と、前記第２ゲート電極の側面と前記第２ゲート絶縁膜との間の第３絶縁膜とを形成する工程、
   （ｇ）前記半導体基板の前記上面にソース・ドレイン領域を形成する工程、
   を有し、
   前記第１ゲート電極、前記第２ゲート電極および前記ソース・ドレイン領域は、不揮発性記憶素子を構成し、
   前記第１絶縁膜の比誘電率は、前記第２絶縁膜および前記第３絶縁膜のいずれの比誘電率よりも高い、半導体装置の製造方法。
8. 請求項７記載の半導体装置の製造方法において、
   （ｈ）前記（ｆ）工程の後、前記第２ゲート電極から露出する前記第２ゲート絶縁膜と、第４絶縁膜とを除去する工程、
   をさらに有し、
   前記（ｆ）工程では、前記酸化処理を行うことで、前記第２絶縁膜と、前記第３絶縁膜と、前記第２ゲート電極の表面を覆う前記第４絶縁膜とを形成する、半導体装置の製造方法。
9. 請求項７記載の半導体装置の製造方法において、
   （ｂ１）前記（ｂ）工程の前に、前記半導体基板の前記上面に溝を形成することで、前記半導体基板の一部分であって、前記半導体基板の前記上面から突出し、前記半導体基板の前記上面に沿う第１方向に延在する突出部を形成する工程、
   をさらに有し、
   前記（ｂ）工程では、前記第１ゲート絶縁膜を介して前記突出部の上面および側面を覆い、前記半導体基板の前記上面に沿いかつ前記第１方向に交わる第２方向に延在する前記第１ゲート電極を形成し、
   前記（ｅ）工程では、前記突出部の前記上面および前記側面を、前記第２ゲート絶縁膜を介して覆い、前記第１ゲート電極と隣り合って前記第２方向に延在する前記第２ゲート電極を形成する、半導体装置の製造方法。
10. 請求項７記載の半導体装置の製造方法において、
    前記第１ゲート電極と前記第２ゲート電極とが隣り合う方向において、前記第１ゲート電極の幅は、前記第１ゲート電極の上端側から下端に亘って連続的に大きくなっている、半導体装置の製造方法。

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