JP6877319B2 - 半導体装置およびその製造方法 - Google Patents
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Description
本発明は、半導体装置およびその製造方法に関し、例えば、メモリ素子を有する半導体装置およびその製造方法に好適に利用できるものである。
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置は、ＭＩＳＦＥＴのゲート電極の下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有しており、浮遊ゲートあるいはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などがあげられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のしきい値をシフトさせ記憶素子として動作させる。電荷蓄積領域として窒化シリコン膜などのトラップ性絶縁膜を用いた場合は、電荷蓄積領域として導電性の浮遊ゲート膜を用いた場合と比べ、離散的に電荷を蓄積するためにデータ保持の信頼性に優れ、また、データ保持の信頼性に優れているために窒化シリコン膜の上下の酸化膜を薄膜化でき、書込み・消去動作の低電圧化が可能である、等の利点を有する。
特開２０１５−５３４７４号公報（特許文献１）には、メモリ素子用のゲート絶縁膜に高誘電率絶縁膜を適用する技術が記載されている。
メモリ素子を有する半導体装置において、できるだけ性能を向上させることが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、メモリ素子用のゲート絶縁膜は、第１絶縁膜と、前記第１絶縁膜上の第２絶縁膜と、前記第２絶縁膜上の第３絶縁膜と、前記第３絶縁膜上の第４絶縁膜と、前記第４絶縁膜上の第５絶縁膜と、を有している。前記第２絶縁膜は、電荷蓄積機能を有する絶縁膜であり、前記第１絶縁膜および前記第３絶縁膜のそれぞれのバンドギャップは、前記第２絶縁膜のバンドギャップよりも大きい。前記第３絶縁膜は、金属元素と酸素とを含有する高誘電率材料からなる多結晶膜であり、前記第５絶縁膜は、前記第３絶縁膜と同じ材料からなる多結晶膜であり、前記第４絶縁膜は、前記第３絶縁膜とは異なる材料からなる。
一実施の形態によれば、半導体装置の性能を向上させることができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
＜シングルゲート型のメモリ素子＞
本実施の形態の半導体装置を図面を参照して説明する。図１は、本実施の形態の半導体装置の要部断面図である。図２は、図１の半導体装置の一部を拡大して示した部分拡大断面図である。
＜シングルゲート型のメモリ素子＞
本実施の形態の半導体装置を図面を参照して説明する。図１は、本実施の形態の半導体装置の要部断面図である。図２は、図１の半導体装置の一部を拡大して示した部分拡大断面図である。
本実施の形態の半導体装置は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置である。図１には、不揮発性メモリを構成するメモリ素子（記憶素子）ＭＣ１が形成された領域であるメモリ素子形成領域の要部断面図が示されている。なお、図１は、メモリ素子ＭＣ１を構成するゲート電極ＭＧ１の延在方向（図１の紙面に垂直な方向）に垂直な断面が示されている。また、図２には、図１のうち、半導体基板ＳＢとゲート電極ＭＧ１とそれらの間の絶縁膜ＭＺとが拡大して示されている。
メモリ素子ＭＣ１は、電荷蓄積部にトラップ性絶縁膜（電荷を蓄積可能な絶縁膜）を用いたものである。また、メモリ素子ＭＣ１は、ｎチャネル型のトランジスタであるとして説明するが、導電型を反対にして、ｐチャネル型のトランジスタとすることもできる。
図１に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢには、素子を分離するための素子分離領域（図示せず）が形成されており、この素子分離領域で規定された活性領域に、ｐ型ウエルＰＷ１が形成されている。ｐ型ウエルは、ｐ型不純物が導入されたｐ型の半導体領域である。ｐ型ウエルＰＷ１は、主としてメモリ素子形成領域の半導体基板ＳＢに形成されている。メモリ素子形成領域のｐ型ウエルＰＷ１には、図１に示されるようなメモリ素子ＭＣ１が形成されている。
以下、メモリ素子形成領域に形成されたメモリ素子ＭＣ１の構成を具体的に説明する。
図１に示されるように、メモリ素子ＭＣ１は、半導体基板ＳＢ上（すなわちｐ型ウエルＰＷ１上）に形成された絶縁膜ＭＺと、絶縁膜ＭＺ上に形成されたゲート電極ＭＧ１と、ゲート電極ＭＧ１の側壁上に形成されたサイドウォールスペーサＳＷと、半導体基板ＳＢのｐ型ウエルＰＷ１中に形成されたソースまたはドレイン用のｎ型の半導体領域（ＥＸ，ＳＤ）とを有している。すなわち、ｐ型ウエルＰＷ１の表面上には、絶縁膜ＭＺを介して、ゲート電極ＭＧ１が形成されている。
絶縁膜ＭＺは、半導体基板ＳＢ（ｐ型ウエルＰＷ１）とゲート電極ＭＧ１との間に介在しており、ゲート絶縁膜として機能する膜であるが、内部に電荷蓄積部を有する絶縁膜である。この絶縁膜ＭＺは、複数の絶縁膜を積層した積層絶縁膜である。具体的には、絶縁膜ＭＺは、絶縁膜ＭＺ１と、絶縁膜ＭＺ１上に形成された絶縁膜ＭＺ２と、絶縁膜ＭＺ２上に形成された絶縁膜ＭＺ３と、絶縁膜ＭＺ３上に形成された絶縁膜ＭＺ４と、絶縁膜ＭＺ４上に形成された絶縁膜ＭＺ５との積層膜からなる。
ここでは、絶縁膜ＭＺ１は、好ましくは、酸化シリコン膜（酸化膜）または酸窒化シリコン膜（酸窒化膜）からなる。また、絶縁膜ＭＺ２は、ハフニウム（Ｈｆ）と酸素（Ｏ）とを含有する材料（高誘電率材料）からなり、好ましくは、酸化ハフニウム膜（代表的にはＨｆＯ２膜）またはハフニウムシリケート膜（ＨｆｘＳｉ１−ｘＯ２膜）からなる。また、絶縁膜ＭＺ３は、金属（金属元素）と酸素（Ｏ）とを（構成元素として）含有する材料（高誘電率材料）からなる多結晶膜であり、好ましくは、酸化アルミニウム膜（代表的にはＡｌ２Ｏ３膜）、酸窒化アルミニウム膜（ＡｌＯＮ膜）またはアルミニウムシリケート膜（ＡｌＳｉＯ膜）からなり、特に好ましくは、酸化アルミニウム膜からなる。絶縁膜ＭＺ４は、絶縁膜ＭＺ３とは異なる材料からなる。また、絶縁膜ＭＺ５は、絶縁膜ＭＺ３と同じ材料（高誘電率材料）からなる多結晶膜である。このため、絶縁膜ＭＺ３と絶縁膜ＭＺ５とは、互いに同じ材料からなる多結晶膜であり、絶縁膜ＭＺ３が、酸化アルミニウムからなる多結晶膜である場合は、絶縁膜ＭＺ５も、酸化アルミニウムからなる多結晶膜である。絶縁膜ＭＺ５は、ゲート電極ＭＧ１に隣接している。
なお、図面を見やすくするために、図１では、絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３と絶縁膜ＭＺ４と絶縁膜ＭＺ５との積層膜からなる絶縁膜ＭＺを、単に絶縁膜ＭＺとして図示しているが、実際には、図２の拡大図に示されるように、絶縁膜ＭＺは、絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３と絶縁膜ＭＺ４と絶縁膜ＭＺ５との積層膜からなる。
絶縁膜ＭＺのうち、絶縁膜ＭＺ２は、電荷蓄積機能を有する絶縁膜である。すなわち、絶縁膜ＭＺのうち、絶縁膜ＭＺ２は、電荷を蓄積するための絶縁膜であり、電荷蓄積層（電荷蓄積部）として機能する。つまり、絶縁膜ＭＺ２は、絶縁膜ＭＺ中に形成されたトラップ性絶縁膜である。ここで、トラップ性絶縁膜とは、電荷の蓄積が可能な絶縁膜を指す。このように、トラップ準位を有する絶縁膜（電荷蓄積層）として、絶縁膜ＭＺ２が用いられている。このため、絶縁膜ＭＺは、その内部に電荷蓄積部（ここでは絶縁膜ＭＺ２）を有する絶縁膜とみなすことができる。
絶縁膜ＭＺのうち、トラップ性絶縁膜である絶縁膜ＭＺ２の上下に位置する絶縁膜ＭＺ３と絶縁膜ＭＺ１とは、トラップ性絶縁膜に電荷を閉じ込めるための電荷ブロック層（電荷閉じ込め層）として機能することができる。ゲート電極ＭＧ１と半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間の絶縁膜ＭＺにおいて、トラップ性絶縁膜である絶縁膜ＭＺ２を、電荷ブロック層（または電荷閉じ込め層）として機能する絶縁膜ＭＺ１，ＭＺ３で挟んだ構造を採用することで、絶縁膜ＭＺ２への電荷の蓄積が可能となる。
絶縁膜ＭＺは、メモリ素子ＭＣ１の電荷保持機能を有するゲート絶縁膜として機能できるように、電荷蓄積層（ここでは絶縁膜ＭＺ２）を電荷ブロック層（ここでは絶縁膜ＭＺ１，ＭＺ３）で挟んだ構造を有しており、電荷蓄積層（ここでは絶縁膜ＭＺ２）のポテンシャル障壁高さに比べ、電荷ブロック層（ここでは絶縁膜ＭＺ１，ＭＺ３）のポテンシャル障壁高さが高くなる。つまり、絶縁膜ＭＺ１および絶縁膜ＭＺ３のそれぞれのバンドギャップは、絶縁膜ＭＺ２のバンドギャップよりも大きい。これは、絶縁膜ＭＺ１，ＭＺ２，ＭＺ３を上述した材料により形成することで、達成できる。すなわち、酸化シリコン膜、酸窒化シリコン膜、酸化アルミニウム膜、酸窒化アルミニウム膜およびアルミニウムシリケート膜は、酸化ハフニウム膜およびハフニウムシリケート膜のバンドギャップよりも大きなバンドギャップを有しているため、電荷ブロック層として採用することができる。
絶縁膜ＭＺは、電荷蓄積層（ここでは絶縁膜ＭＺ２）をトップ絶縁膜とボトム絶縁膜とで挟んだ積層構造を有しており、本実施の形態では、トップ絶縁膜として絶縁膜ＭＺ３と絶縁膜ＭＺ４と絶縁膜ＭＺ５との積層膜ＬＭを用い、ボトム絶縁膜として、絶縁膜ＭＺ１を用いている。
絶縁膜ＭＺ２と絶縁膜ＭＺ３と絶縁膜ＭＺ５とは、それぞれ酸化シリコンよりも誘電率（比誘電率）が高い絶縁材料膜、いわゆるＨｉｇｈ−ｋ膜（高誘電率膜、高誘電率絶縁膜）である。なお、本願において、Ｈｉｇｈ−ｋ膜、高誘電率膜、高誘電率絶縁膜、高誘電率ゲート絶縁膜、あるいは高誘電率材料と言うときは、酸化シリコンよりも誘電率（比誘電率）が高い膜または材料を意味する。酸化アルミニウム膜、酸窒化アルミニウム膜、アルミニウムシリケート膜、酸化ハフニウム膜およびハフニウムシリケート膜は、いずれも高誘電率絶縁膜であり、酸化シリコンよりも誘電率（比誘電率）が高い。また、高誘電率膜は、上述のように酸化シリコンよりも誘電率が高い膜であるが、窒化シリコンよりも誘電率が高ければ、より好ましい。
ゲート電極ＭＧ１は、導電膜からなるが、ここではシリコン膜により形成されており、このシリコン膜は、好ましくはポリシリコン（多結晶シリコン）膜である。ゲート電極ＭＧ１を構成するシリコン膜は、ｎ型不純物が導入されたドープトポリシリコン膜とすることができるが、他の形態として、ｐ型不純物が導入されたドープトポリシリコン膜、あるいは、不純物を意図的には導入していないノンドープのポリシリコン膜とすることもできる。
ゲート電極ＭＧ１の側壁上には、側壁絶縁膜としてサイドウォールスペーサＳＷが形成されている。サイドウォールスペーサＳＷは、絶縁膜により形成されており、例えば、酸化シリコン膜、または窒化シリコン膜、あるいはそれらの積層膜により形成されている。
メモリ素子形成領域のｐ型ウエルＰＷ１には、メモリ素子ＭＣ１用のＬＤＤ（Lightly doped Drain）構造のソース・ドレイン領域（ソースまたはドレイン用の半導体領域）として、ｎ−型半導体領域（エクステンション領域、ＬＤＤ領域）ＥＸとそれよりも高不純物濃度のｎ＋型半導体領域（ソース・ドレイン領域）ＳＤとが形成されている。ｎ＋型半導体領域ＳＤは、ｎ−型半導体領域ＥＸよりも不純物濃度が高くかつ接合深さが深い。
ｎ−型半導体領域ＥＸはゲート電極ＭＧ１に自己整合的に形成され、ｎ＋型半導体領域ＳＤはゲート電極ＭＧ１の側壁上に設けられたサイドウォールスペーサＳＷに自己整合的に形成されている。このため、低濃度のｎ−型半導体領域ＥＸはゲート電極ＭＧ１の側壁上のサイドウォールスペーサＳＷの下に形成され、高濃度のｎ＋型半導体領域ＳＤは低濃度のｎ−型半導体領域ＥＸの外側に形成されている。すなわち、ｎ−型半導体領域ＥＸは、ゲート電極ＭＧ１の側壁上に形成されたサイドウォールスペーサＳＷの下に位置して、チャネル形成領域とｎ＋型半導体領域ＳＤとの間に介在している。
半導体基板ＳＢ（ｐ型ウエルＰＷ１）における、ゲート電極ＭＧ１の下の領域が、チャネルが形成される領域、すなわちチャネル形成領域となる。ゲート電極ＭＧ１下の絶縁膜ＭＺの下のチャネル形成領域には、しきい値電圧調整用の半導体領域（ｐ型半導体領域またはｎ型半導体領域）が必要に応じて形成されている。
メモリ素子形成領域の半導体基板ＳＢ（ｐ型ウエルＰＷ１）において、チャネル形成領域を挟んで互いに離間する領域に、ｎ−型半導体領域ＥＸが形成され、ｎ−型半導体領域ＥＸの外側（チャネル形成領域から離れる側）に、ｎ＋型半導体領域ＳＤが形成されている。つまり、ｎ−型半導体領域ＥＸは、チャネル形成領域に隣接しており、ｎ＋型半導体領域ＳＤは、チャネル形成領域からｎ−型半導体領域ＥＸの分だけ離間し（チャネル長方向に離間し）、かつｎ−型半導体領域ＥＸに接する位置に形成されている。
ｎ＋型半導体領域ＳＤおよびゲート電極ＭＧ１の表面（上面）上には、サリサイド（Salicide：Self Aligned Silicide）技術を用いて、金属シリサイド層ＳＬが形成されていれば、より好ましい。金属シリサイド層ＳＬは、コバルトシリサイド層、ニッケルシリサイド層または白金添加ニッケルシリサイド層などとすることができる。金属シリサイド層ＳＬは、不要であれば、その形成を省略することもできる。
次に、メモリ素子ＭＣ１よりも上層の構造について説明する。
半導体基板ＳＢ上には、ゲート電極ＭＧ１およびサイドウォールスペーサＳＷを覆うように、層間絶縁膜として絶縁膜ＩＬ１が形成されている。絶縁膜ＩＬ１の上面は平坦化されている。絶縁膜ＩＬ１にはコンタクトホール（貫通孔）ＣＴが形成されており、コンタクトホールＣＴ内に、接続用導体部として導電性のプラグＰＧが埋め込まれている。
コンタクトホールＣＴおよびそれに埋め込まれたプラグＰＧは、ｎ＋型半導体領域ＳＤ上や、ゲート電極ＭＧ１上などに形成される。コンタクトホールＣＴの底部では、半導体基板ＳＢの主面の一部、例えばｎ＋型半導体領域ＳＤの表面上の金属シリサイド層ＳＬの一部や、ゲート電極ＭＧ１の表面上の金属シリサイド層ＳＬの一部などが露出され、その露出部にプラグＰＧが接続される。
プラグＰＧが埋め込まれた絶縁膜ＩＬ１上には配線Ｍ１が形成されている。配線Ｍ１は、例えばダマシン配線（埋込配線）であり、絶縁膜ＩＬ１上に形成された絶縁膜ＩＬ２に設けられた配線溝に埋め込まれている。配線Ｍ１は、プラグＰＧを介して、ｎ＋型半導体領域ＳＤまたはゲート電極ＭＧ１などと電気的に接続される。更に上層の配線および絶縁膜も形成されているが、ここではその図示および説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線（埋込配線）に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
メモリ素子ＭＣ１は、内部に電荷蓄積部を有するゲート絶縁膜（ここでは絶縁膜ＭＺ）を備えた電界効果トランジスタである。メモリ素子ＭＣ１は、絶縁膜ＭＺ中の電荷蓄積部である絶縁膜ＭＺ２に電荷を蓄積または保持することにより、情報の記憶が可能である。
例えば、メモリ素子ＭＣ１の書き込み動作時には、絶縁膜ＭＺ中の絶縁膜ＭＺ２に電子を注入することによりメモリ素子ＭＣ１を書き込み状態とする。ここでは、半導体基板（ｐ型ウエルＰＷ１）から絶縁膜ＭＺ中の絶縁膜ＭＺ２に電子を注入することにより、メモリ素子ＭＣ１を書き込み状態とすることができる。また、メモリ素子ＭＣ１の消去動作時には、絶縁膜ＭＺ中の絶縁膜ＭＺ２から電子を引き抜くか、あるいは絶縁膜ＭＺ中の絶縁膜ＭＺ２にホール（正孔）を注入することにより、メモリ素子ＭＣ１を消去状態とする。ここでは、ゲート電極ＭＧ１から絶縁膜ＭＺ中の絶縁膜ＭＺ２にホール（正孔）を注入することにより、メモリ素子ＭＣ１を消去状態とすることができ、この消去動作時におけるゲート電極ＭＧ１から絶縁膜ＭＺ中の絶縁膜ＭＺ２への電荷（ここではホール）の注入は、ＦＮ（Fowler Nordheim）トンネリングを利用して行うことができる。メモリ素子ＭＣ１の読み出し動作時には、メモリ素子ＭＣ１のしきい値電圧が書き込み状態と消去状態とで異なることを利用して、メモリ素子ＭＣ１が書き込み状態と消去状態のいずれの状態であるかを判別することができる。
次に、本実施の形態の半導体装置の製造方法について説明する。
図３は、本実施の形態の半導体装置の製造工程の一部を示すプロセスフロー図である。図４〜図１４は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記図１に相当する領域の断面図が示されている。
半導体装置を製造するには、図４に示されるように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢを用意する（図３のステップＳ１）。それから、半導体基板ＳＢの主面に、活性領域を規定する素子分離領域（図示せず）を形成する。この素子分離領域は、酸化シリコンなどの絶縁膜からなり、例えばＳＴＩ（Shallow Trench Isolation）法などを用いて形成することができる。
次に、図５に示されるように、メモリ素子形成領域の半導体基板ＳＢにｐ型ウエルＰＷ１を形成する（図３のステップＳ２）。ｐ型ウエルＰＷ１は、例えばホウ素（Ｂ）などのｐ型の不純物を半導体基板ＳＢにイオン注入することなどによって形成することができる。ｐ型ウエルＰＷ１は、半導体基板ＳＢの主面から所定の深さにわたって形成される。
次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板ＳＢの表面の自然酸化膜を除去することによって、半導体基板ＳＢの表面を洗浄して清浄化する。これにより、半導体基板ＳＢ（ｐ型ウエルＰＷ１）の表面（シリコン面）が露出される。
次に、図６に示されるように、半導体基板ＳＢの表面上に、すなわちｐ型ウエルＰＷ１の表面上に、絶縁膜ＭＺを形成する（図３のステップＳ３）。
絶縁膜ＭＺは、メモリ素子のゲート絶縁膜用の絶縁膜であり、内部に電荷蓄積層（電荷蓄積部）を有する絶縁膜である。この絶縁膜ＭＺは、絶縁膜ＭＺ１と、絶縁膜ＭＺ１上に形成された絶縁膜ＭＺ２と、絶縁膜ＭＺ２上に形成された絶縁膜ＭＺ３と、絶縁膜ＭＺ３上に形成された絶縁膜ＭＺ４と、絶縁膜ＭＺ４上に形成された絶縁膜ＭＺ５と、を有する積層膜（積層絶縁膜）からなる。
なお、図面を見やすくするために、図６では、絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３と絶縁膜ＭＺ４と絶縁膜ＭＺ５とからなる絶縁膜ＭＺを、単に絶縁膜ＭＺとして図示しているが、実際には、図６において点線の円で囲まれた領域の拡大図に示されるように、絶縁膜ＭＺは、絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３と絶縁膜ＭＺ４と絶縁膜ＭＺ５との積層膜からなる。
このため、ステップＳ３の絶縁膜ＭＺ形成工程は、絶縁膜ＭＺ１形成工程と、絶縁膜ＭＺ２形成工程と、絶縁膜ＭＺ３形成工程と、絶縁膜ＭＺ４形成工程と、絶縁膜ＭＺ５形成工程とを含んでおり、それらの工程は、この順で行われる。
ステップＳ３の絶縁膜ＭＺ形成工程の具体例について説明する。ステップＳ３の絶縁膜ＭＺ形成工程は、次のようにして行うことができる。
まず、半導体基板ＳＢの表面上に、すなわちｐ型ウエルＰＷ１の表面上に、絶縁膜ＭＺ１を形成する。
絶縁膜ＭＺ１は、酸化シリコン膜からなり、熱酸化処理により形成することができる。この際の酸化処理（熱酸化処理）には、ＩＳＳＧ（In Situ Steam Generation）酸化を用いれば、より好ましい。他の形態として、熱酸化により酸化シリコン膜（絶縁膜ＭＺ１）を形成した後に、熱窒化処理またはプラズマ窒化処理を行うことで、その酸化シリコン膜（絶縁膜ＭＺ１）を窒化して、窒素を導入することもできる。絶縁膜ＭＺ１の膜厚（形成膜厚）は、例えば２〜５ｎｍ程度とすることができる。
それから、絶縁膜ＭＺ１上に絶縁膜ＭＺ２を形成する。絶縁膜ＭＺ２は、ハフニウム（Ｈｆ）と酸素（Ｏ）とを含有する材料（高誘電率材料）からなり、好ましくは、酸化ハフニウム膜またはハフニウムシリケート膜からなり、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法またはＡＬＤ（Atomic Layer Deposition：原子層堆積）法などを用いて形成することができる。ＬＰＣＶＤ法を用いたときの成膜温度は、例えば２００〜５００℃程度とすることができる。酸化ハフニウム膜は、代表的にはＨｆＯ２膜であるが、Ｈｆ（ハフニウム）とＯ（酸素）の原子比は、１：２以外の場合もあり得る。ハフニウムシリケート膜は、ハフニウム（Ｈｆ）とシリコン（ケイ素、Ｓｉ）と酸素（Ｏ）とで構成された絶縁材料膜であり、ＨｆＳｉＯ膜と表記することもできるが、ＨｆとＳｉとＯの原子比は１：１：１に限定されない。絶縁膜ＭＺ２の膜厚（形成膜厚）は、例えば２〜１５ｎｍ程度とすることができる。
それから、絶縁膜ＭＺ２上に絶縁膜ＭＺ３を形成する。絶縁膜ＭＺ３は、金属（金属元素）と酸素（Ｏ）とを含有する材料（高誘電率材料）からなり、好ましくは、酸化アルミニウム膜、酸窒化アルミニウム膜またはアルミニウムシリケート膜からなり、特に好ましくは、酸化アルミニウム膜からなり、ＬＰＣＶＤ法またはＡＬＤ法などを用いて形成することができる。ＬＰＣＶＤ法を用いたときの成膜温度は、例えば２００〜５００℃程度とすることができる。酸化アルミニウム膜は、代表的にはＡｌ２Ｏ３膜であるが、アルミニウム（Ａｌ）とＯ（酸素）の原子比は、２：３以外の場合もあり得る。また、酸窒化アルミニウム膜は、アルミニウム（Ａｌ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁材料膜であり、ＡｌＯＮ膜と表記することもできるが、ＡｌとＯとＮの原子比は１：１：１に限定されない。また、アルミニウムシリケート膜は、アルミニウム（Ａｌ）とシリコン（ケイ素、Ｓｉ）と酸素（Ｏ）とで構成された絶縁材料膜であり、ＡｌＳｉＯ膜と表記することもできるが、ＡｌとＳｉとＯの原子比は１：１：１に限定されない。絶縁膜ＭＺ３の膜厚（形成膜厚）は、例えば２〜５ｎｍ程度とすることができる。
それから、絶縁膜ＭＺ３上に絶縁膜ＭＺ４を形成する。絶縁膜ＭＺ４は、絶縁膜ＭＺ３とは異なる材料（絶縁材料）からなる。絶縁膜ＭＺ４として、金属酸化物膜（酸化金属膜）などを用いることができ、例えば、Ｔｉ（チタン），Ｚｒ（ジルコニウム），Ｙ（イットリウム），Ｌａ（ランタン），Ｐｒ（プラセオジム），Ｌｕ（ルテチウム）からなる群から選択された一種以上の金属の酸化物からなる金属酸化物膜を、絶縁膜ＭＺ４として好適に用いることができる。金属シリケート膜または金属酸窒化物膜（酸窒化金属膜）を絶縁膜ＭＺ４として用いることも可能である。絶縁膜ＭＺ４は、ＬＰＣＶＤ法またはＡＬＤ法などを用いて形成することができ、成膜温度は、例えば２００〜５００℃程度とすることができる。絶縁膜ＭＺ４の膜厚（形成膜厚）は、例えば１〜２ｎｍ程度とすることができる。
また、絶縁膜ＭＺ４として、酸化シリコン膜、酸窒化シリコン膜または窒化シリコン膜を用いることもでき、その場合は、ＬＰＣＶＤ法またはＡＬＤ法などを用いて絶縁膜ＭＺ４を形成することができ、成膜温度は、例えば５００〜８００℃程度とすることができる。また、絶縁膜ＭＺ４として、酸化シリコン膜を用いる場合は、その酸化シリコン膜をＣＶＤ法またはＡＬＤ法により形成することもできるが、それ以外にも、例えば、窒化シリコン膜を形成してから、その窒化シリコン膜をＩＳＳＧ酸化などの酸化処理で酸化することにより、酸化シリコン膜を形成することもできる。あるいは、ポリシリコン膜を形成してから、そのポリシリコン膜を酸化処理により酸化することで、酸化シリコン膜を形成することもできる。
それから、絶縁膜ＭＺ４上に絶縁膜ＭＺ５を形成する。絶縁膜ＭＺ５は、絶縁膜ＭＺ３と同じ材料（高誘電率材料）からなり、絶縁膜ＭＺ３と同様の手法で形成することができる。このため、絶縁膜ＭＺ３が、酸化アルミニウム膜からなる場合は、絶縁膜ＭＺ５も、酸化アルミニウム膜からなり、絶縁膜ＭＺ３が、酸窒化アルミニウム膜からなる場合は、絶縁膜ＭＺ５も、酸窒化アルミニウム膜からなり、絶縁膜ＭＺ３が、アルミニウムシリケート膜からなる場合は、絶縁膜ＭＺ５も、アルミニウムシリケート膜からなる。絶縁膜ＭＺ５の膜厚（形成膜厚）は、例えば２〜５ｎｍ程度とすることができる。
このようにしてステップＳ３が行われ、メモリ素子形成領域において、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に、絶縁膜ＭＺ１，ＭＺ２，ＭＺ３，ＭＺ４，ＭＺ５が下から順に積層された状態となる。
次に、熱処理（アニール処理）を行う（図３のステップＳ４）。このステップＳ４の熱処理は、絶縁膜ＭＺを構成する絶縁膜ＭＺ３，ＭＺ５の結晶化のために行われる。すなわち、ステップＳ４は、結晶化のための熱処理であり、結晶化アニール処理とみなすこともできる。ステップＳ４の熱処理により、絶縁膜ＭＺ３，ＭＺ５を結晶化することができ、絶縁膜ＭＺ３，ＭＺ５のそれぞれは、全体が多結晶化されて多結晶膜となる。ステップＳ４の熱処理により、絶縁膜ＭＺ３，ＭＺ５だけでなく、絶縁膜ＭＺ２も結晶化する場合もあり得る。また、絶縁膜ＭＺ４の材料によっては、ステップＳ４の熱処理により、絶縁膜ＭＺ４も結晶化する。ステップＳ４の熱処理の熱処理温度は、例えば８００〜１０５０℃程度とすることができ、熱処理時間は、例えば数秒（５秒程度）とすることができる。また、ステップＳ４では、半導体基板ＳＢに対して熱処理を行うが、熱処理装置としては、例えばランプアニール装置などを用いることができる。
絶縁膜ＭＺ３，ＭＺ５がそれぞれ酸化アルミニウム膜の場合は、結晶化アニール（ステップＳ４）によって多結晶化された酸化アルミニウム膜（絶縁膜ＭＺ３，ＭＺ５）の結晶相（結晶構造）は、六方晶系のα−Ａｌ２Ｏ３が一般的であるが、他の結晶相、例えば立方晶系、あるいは単斜晶系のγ−Ａｌ２Ｏ３またはθ−Ａｌ２Ｏ３の場合もあり得る。
次に、図７に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち絶縁膜ＭＺ上に、ゲート電極ＭＧ１形成用の導電膜として、シリコン膜ＰＳを形成する（図３のステップＳ５）。
シリコン膜ＰＳは、多結晶シリコン膜からなり、ＬＰＣＶＤ法などを用いて形成することができる。そのときの成膜温度は、例えば６００℃程度とすることができ、成膜用のガス（ソースガス）は、例えばシラン（ＳｉＨ４）ガスを用いることができる。シリコン膜ＰＳの膜厚は、好ましくは３０〜２００ｎｍ、例えば１００ｎｍ程度とすることができる。成膜時はシリコン膜ＰＳをアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。シリコン膜ＰＳは、ｎ型不純物が導入されたドープトポリシリコン膜とすることができるが、他の形態として、ｐ型不純物が導入されたドープトポリシリコン膜、あるいは、不純物を意図的には導入していないノンドープのポリシリコン膜とすることもできる。シリコン膜ＰＳにｎ型またはｐ型の不純物を導入する場合は、シリコン膜ＰＳの成膜時または成膜後にｎ型またはｐ型の不純物を導入することができる。
次に、図８に示されるように、シリコン膜ＰＳをフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、ゲート電極ＭＧ１を形成する（図３のステップＳ６）。このステップＳ６のパターニング工程は、例えば次のようにして行うことができる。
すなわち、まず、シリコン膜ＰＳ上にフォトレジストパターン（図示せず）をフォトリソグラフィ法を用いて形成する。このフォトレジストパターンは、メモリ素子形成領域におけるゲート電極ＭＧ１形成予定領域に形成される。それから、このフォトレジストパターンをエッチングマスクとして用いて、シリコン膜ＰＳをエッチング（好ましくはドライエッチング）してパターニングする。その後、このフォトレジストパターンを除去し、図８には、この状態が示されている。
このようにして、ステップＳ６でシリコン膜ＰＳがパターニングされ、図８に示されるように、パターニングされたシリコン膜ＰＳからなるゲート電極ＭＧ１が形成される。つまり、メモリ素子形成領域では、ゲート電極ＭＧ１となる部分以外のシリコン膜ＰＳがエッチングされて除去されることで、ゲート電極ＭＧ１が形成される。ゲート電極ＭＧ１は、絶縁膜ＭＺ上に形成される。すなわち、パターニングされたシリコン膜ＰＳからなるゲート電極ＭＧ１が、ｐ型ウエルＰＷ１の表面上に、絶縁膜ＭＺを介して形成される。
次に、図９に示されるように、絶縁膜ＭＺのうち、ゲート電極ＭＧ１で覆われずに露出する部分をエッチングによって除去する（図３のステップＳ７）。このステップＳ７では、好ましくはウェットエッチングを用いることができる。エッチング液としては、例えばフッ酸溶液などを用いることができる。
ステップＳ７では、ゲート電極ＭＧ１の下に位置する絶縁膜ＭＺは、除去されずに残存して、メモリ素子ＭＣ１のゲート絶縁膜（電荷蓄積部を有するゲート絶縁膜）となる。つまり、ステップＳ７で、ゲート電極ＭＧ１の下に残存してゲート電極ＭＧ１と半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間に介在する絶縁膜ＭＺが、メモリ素子ＭＣ１のゲート絶縁膜となる。
また、ステップＳ６でシリコン膜ＰＳをパターニングする際のドライエッチングによってゲート電極ＭＧ１で覆われない部分の絶縁膜ＭＺの一部がエッチングされる場合もあり得る。すなわち、ステップＳ６でシリコン膜ＰＳをパターニングする際のドライエッチングと、ステップＳ７のエッチング（好ましくはウェットエッチング）とにより、ゲート電極ＭＧ１で覆われない部分の絶縁膜ＭＺが除去される場合もあり得る。
なお、図面を見やすくするために、図９でも、絶縁膜ＭＺ１，ＭＺ２，ＭＺ３，ＭＺ４，ＭＺ５の積層膜からなる絶縁膜ＭＺを、単に絶縁膜ＭＺとして図示しているが、実際には、図９において点線の円で囲まれた領域の拡大図に示されるように、絶縁膜ＭＺは、絶縁膜ＭＺ１，ＭＺ２，ＭＺ３，ＭＺ４，ＭＺ５の積層膜からなる。
次に、図１０に示されるように、イオン注入法などにより、メモリ素子形成領域の半導体基板ＳＢ（ｐ型ウエルＰＷ１）にｎ−型半導体領域ＥＸを形成する（図３のステップＳ８）。
すなわち、ステップＳ８では、メモリ素子形成領域の半導体基板ＳＢ（ｐ型ウエルＰＷ１）におけるゲート電極ＭＧ１の両側（ゲート長方向での両側）の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物をイオン注入することにより、ｎ−型半導体領域ＥＸを形成する。このｎ−型半導体領域ＥＸを形成するためのイオン注入の際には、ゲート電極ＭＧ１がマスク（イオン注入阻止マスク）として機能することができるため、ｎ−型半導体領域ＥＸは、ゲート電極ＭＧ１の側壁に自己整合して形成される。
次に、図１１に示されるように、ゲート電極ＭＧ１の側壁上に、側壁絶縁膜として、絶縁膜からなるサイドウォールスペーサＳＷを形成する（図３のステップＳ９）。
ステップＳ９のサイドウォールスペーサＳＷ形成工程は、例えば次のようにして行うことができる。すなわち、半導体基板ＳＢの主面全面上に、ゲート電極ＭＧ１を覆うように、サイドウォールスペーサＳＷ形成用の絶縁膜を形成する。この絶縁膜は、例えば、酸化シリコン膜または窒化シリコン膜、あるいはそれらの積層膜などからなり、ＣＶＤ法などを用いて形成することができる。それから、この絶縁膜を、異方性エッチング技術によりエッチバックする。これにより、図１１に示されるように、ゲート電極ＭＧ１の側壁上に選択的にサイドウォールスペーサＳＷ形成用の絶縁膜が残存して、サイドウォールスペーサＳＷが形成される。
次に、図１１に示されるように、イオン注入法などにより、メモリ素子形成領域の半導体基板ＳＢ（ｐ型ウエルＰＷ１）にｎ＋型半導体領域ＳＤを形成する（図３のステップＳ１０）。
すなわち、ステップＳ１０では、メモリ素子形成領域の半導体基板ＳＢ（ｐ型ウエルＰＷ１）におけるゲート電極ＭＧ１およびサイドウォールスペーサＳＷの両側（ゲート長方向での両側）の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物をイオン注入することにより、ｎ＋型半導体領域ＳＤを形成する。このイオン注入の際には、ゲート電極ＭＧ１とその側壁上のサイドウォールスペーサＳＷとがマスク（イオン注入阻止マスク）として機能することができるため、ｎ＋型半導体領域ＳＤは、ゲート電極ＭＧ１の側壁上のサイドウォールスペーサＳＷの側面に自己整合して形成される。ｎ＋型半導体領域ＳＤは、ｎ−型半導体領域ＥＸよりも不純物濃度が高くかつ接合深さが深い。
このようにして、ｎ−型半導体領域ＥＸとそれよりも高不純物濃度のｎ＋型半導体領域ＳＤとにより、メモリ素子形成領域の半導体基板ＳＢ（ｐ型ウエルＰＷ１）に、メモリ素子ＭＣ１のソースまたはドレイン用の半導体領域（ソース・ドレイン領域）として機能するｎ型の半導体領域が形成される。
次に、ソースまたはドレイン用の半導体領域（ｎ−型半導体領域ＥＸおよびｎ＋型半導体領域ＳＤ）などに導入された不純物を活性化するための熱処理である活性化アニールを行う（図３のステップＳ１１）。ステップＳ１１の熱処理は、例えば、９００℃〜１１００℃の熱処理温度で、不活性ガス雰囲気中、より好ましくは窒素雰囲気中で行うことができる。
このようにして、メモリ素子ＭＣ１が形成される。ゲート電極ＭＧ１がメモリ素子ＭＣ１のゲート電極として機能し、ゲート電極ＭＧ１の下の絶縁膜ＭＺが、メモリ素子ＭＣ１のゲート絶縁膜として機能する。そして、メモリ素子ＭＣ１のソースまたはドレインとして機能するｎ型の半導体領域が、ｎ＋型半導体領域ＳＤおよびｎ−型半導体領域ＥＸにより形成される。
次に、サリサイド技術により、金属シリサイド層ＳＬを形成する。金属シリサイド層ＳＬは、次のようにして形成することができる。
すなわち、まず、ｎ＋型半導体領域ＳＤおよびゲート電極ＭＧ１の各上面上を含む半導体基板ＳＢの主面全面上に、ゲート電極ＭＧ１およびサイドウォールスペーサＳＷを覆うように、金属膜（図示せず）を形成する。この金属膜は、例えば、コバルト膜、ニッケル膜、またはニッケル白金合金膜からなり、スパッタリング法などを用いて形成することができる。それから、半導体基板ＳＢに対して熱処理を施すことによって、ｎ＋型半導体領域ＳＤおよびゲート電極ＭＧ１の各上層部分を上記金属膜と反応させる。これにより、図１２に示されるように、ｎ＋型半導体領域ＳＤおよびゲート電極ＭＧ１の各上部に、シリコンと金属の反応層である金属シリサイド層ＳＬがそれぞれ形成される。その後、未反応の上記金属膜をウェットエッチングなどにより除去し、図１２にはこの段階の断面図が示されている。
次に、図１３に示されるように、半導体基板ＳＢの主面全面上に、ゲート電極ＭＧ１およびサイドウォールスペーサＳＷを覆うように、層間絶縁膜として絶縁膜ＩＬ１を形成する。
絶縁膜ＩＬ１は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜などからなり、例えばＣＶＤ法などを用いて形成することができる。絶縁膜ＩＬ１の形成後、必要に応じてＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて絶縁膜ＩＬ１の上面を平坦化する。
次に、フォトリソグラフィ法を用いて絶縁膜ＩＬ１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜ＩＬ１をドライエッチングすることにより、絶縁膜ＩＬ１にコンタクトホールＣＴを形成する。
次に、コンタクトホールＣＴ内に導電性のプラグＰＧを形成する。
プラグＰＧを形成するには、例えば、コンタクトホールＣＴの内部（底部および側壁上）を含む絶縁膜ＩＬ１上に、バリア導体膜を形成する。このバリア導体膜は、例えば、チタン膜、窒化チタン膜、あるいはそれらの積層膜からなる。それから、このバリア導体膜上にタングステン膜などからなる主導体膜をコンタクトホールＣＴを埋めるように形成してから、絶縁膜ＩＬ１上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。
次に、プラグＰＧが埋め込まれた絶縁膜ＩＬ１上に第１層目の配線である配線（配線層）Ｍ１を形成する。例えば、図１４に示されるように、プラグＰＧが埋め込まれた絶縁膜ＩＬ１上に絶縁膜ＩＬ２を形成してから、絶縁膜ＩＬ２の所定の領域に配線溝を形成した後、配線溝内にシングルダマシン技術を用いて配線Ｍ１を埋め込むことにより、配線Ｍ１を形成することができる。
その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
以上のようにして、本実施の形態の半導体装置が製造される。
＜スプリットゲート型のメモリ素子＞
上記「シングルゲート型のメモリ素子」の欄では、本実施の形態をシングルゲート型のメモリ素子に適用した場合について説明したが、ここでは、本実施の形態を、スプリットゲート型のメモリ素子に適用した場合について説明する。
上記「シングルゲート型のメモリ素子」の欄では、本実施の形態をシングルゲート型のメモリ素子に適用した場合について説明したが、ここでは、本実施の形態を、スプリットゲート型のメモリ素子に適用した場合について説明する。
図１５は、本実施の形態の半導体装置の要部断面図であり、不揮発性メモリのメモリセル領域の要部断面図が示されている。図１６は、メモリ素子ＭＣ２の等価回路図である。なお、図１５では、絶縁膜ＩＬ１，ＩＬ２、コンタクトホールＣＴ、プラグＰＧおよび配線Ｍ１については、図示を省略している。
図１５に示されるように、半導体基板ＳＢには、メモリトランジスタおよび制御トランジスタからなる不揮発性メモリのメモリ素子（記憶素子、メモリセル）ＭＣ２が形成されている。実際には、半導体基板ＳＢには、複数のメモリ素子ＭＣ２がアレイ状に形成されている。
図１５および図１６に示されるように、不揮発性メモリのメモリ素子ＭＣ２は、スプリットゲート型のメモリ素子であり、制御ゲート電極ＣＧを有する制御トランジスタとメモリゲート電極ＭＧ２を有するメモリトランジスタとの２つのＭＩＳＦＥＴを接続したものである。
ここで、電荷蓄積部を含むゲート絶縁膜およびメモリゲート電極ＭＧ２を備えるＭＩＳＦＥＴをメモリトランジスタといい、また、ゲート絶縁膜および制御ゲート電極ＣＧを備えるＭＩＳＦＥＴを制御トランジスタという。なお、制御トランジスタは、メモリセル選択用トランジスタであるため、選択トランジスタとみなすこともできる。
以下に、メモリ素子ＭＣ２の構成を具体的に説明する。
図１５に示されるように、不揮発性メモリのメモリ素子ＭＣ２は、半導体基板ＳＢのｐ型ウエルＰＷ２中に形成されたソースおよびドレイン用のｎ型の半導体領域ＭＳ，ＭＤと、半導体基板ＳＢ（ｐ型ウエルＰＷ２）上に形成された制御ゲート電極ＣＧと、半導体基板ＳＢ（ｐ型ウエルＰＷ２）上に形成されて制御ゲート電極ＣＧと隣合うメモリゲート電極ＭＧ２とを有している。そして、不揮発性メモリのメモリ素子ＭＣ２は、更に、制御ゲート電極ＣＧおよび半導体基板ＳＢ（ｐ型ウエルＰＷ２）間に形成された絶縁膜ＧＦと、メモリゲート電極ＭＧ２および半導体基板ＳＢ（ｐ型ウエルＰＷ２）間とメモリゲート電極ＭＧ２および制御ゲート電極ＣＧ間とに形成された絶縁膜ＭＺとを有している。
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ２は、それらの対向側面の間に絶縁膜ＭＺを介した状態で、半導体基板ＳＢの主面に沿って延在し、並んで配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ２は、半導体領域ＭＤおよび半導体領域ＭＳ間の半導体基板ＳＢ（ｐ型ウエルＰＷ２）上に絶縁膜ＧＦまたは絶縁膜ＭＺを介して形成されており、半導体領域ＭＳ側にメモリゲート電極ＭＧ２が位置し、半導体領域ＭＤ側に制御ゲート電極ＣＧが位置している。但し、制御ゲート電極ＣＧは絶縁膜ＧＦを介し、メモリゲート電極ＭＧ２は絶縁膜ＭＺを介して、半導体基板ＳＢ上に形成されている。制御ゲート電極ＣＧとメモリゲート電極ＭＧ２とは、間に絶縁膜ＭＺを介在して互いに隣合っている。
制御ゲート電極ＣＧと半導体基板ＳＢ（ｐ型ウエルＰＷ２）との間に形成された絶縁膜ＧＦ、すなわち制御ゲート電極ＣＧの下の絶縁膜ＧＦが、制御トランジスタのゲート絶縁膜として機能する。絶縁膜ＧＦは、例えば酸化シリコン膜または酸窒化シリコン膜からなる。
上記図１および図２のメモリ素子ＭＣ１においては、絶縁膜ＭＺは、ゲート電極ＭＧ１と半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間に形成されていたが、図１５のメモリ素子ＭＣ２においては、絶縁膜ＭＺは、メモリゲート電極ＭＧ２と半導体基板ＳＢ（ｐ型ウエルＰＷ２）の間の領域と、メモリゲート電極ＭＧ２と制御ゲート電極ＣＧの間の領域の、両領域にわたって延在している。
絶縁膜ＭＺの構成（積層構成）については、図１５に示されるメモリ素子ＭＣ２の場合も、上記図１および図２のメモリ素子ＭＣ１の場合と同様であるので、ここではその繰り返しの説明は省略する。従って、上記図１および図２のメモリ素子ＭＣ１の場合と同様に、図１５に示されるメモリ素子ＭＣ２の場合も、絶縁膜ＭＺは、絶縁膜ＭＺ１と、絶縁膜ＭＺ１上に形成された絶縁膜ＭＺ２と、絶縁膜ＭＺ２上に形成された絶縁膜ＭＺ３と、絶縁膜ＭＺ３上に形成された絶縁膜ＭＺ４と、絶縁膜ＭＺ４上に形成された絶縁膜ＭＺ５との積層膜からなる。絶縁膜ＭＺ５は、メモリゲート電極ＭＧ２に隣接している。
メモリゲート電極ＭＧ２と半導体基板ＳＢ（ｐ型ウエルＰＷ２）の間の絶縁膜ＭＺ、すなわちメモリゲート電極ＭＧ２の下の絶縁膜ＭＺが、メモリトランジスタのゲート絶縁膜（内部に電荷蓄積部を有するゲート絶縁膜）として機能する。絶縁膜ＭＺは、その内部に電荷蓄積部（ここでは絶縁膜ＭＺ２）を有する絶縁膜とみなすことができる。なお、メモリゲート電極ＭＧ２と半導体基板ＳＢ（ｐ型ウエルＰＷ２）との間の絶縁膜ＭＺは、メモリトランジスタのゲート絶縁膜として機能するが、メモリゲート電極ＭＧ２と制御ゲート電極ＣＧとの間の絶縁膜ＭＺは、メモリゲート電極ＭＧ２と制御ゲート電極ＣＧとの間を絶縁（電気的に分離）するための絶縁膜として機能する。
なお、図面を見やすくするために、図１５は、絶縁膜ＭＺ１，ＭＺ２，ＭＺ３，ＭＺ４，ＭＺ５の積層膜からなる絶縁膜ＭＺを、単に絶縁膜ＭＺとして図示しているが、実際には、図１５において点線の円で囲まれた領域の拡大図に示されるように、絶縁膜ＭＺは、絶縁膜ＭＺ１，ＭＺ２，ＭＺ３，ＭＺ４，ＭＺ５の積層膜からなる。
制御ゲート電極ＣＧは、導電膜からなり、例えば、ｎ型ポリシリコン膜（ｎ型不純物を導入したドープトポリシリコン膜）のようなシリコン膜からなる。具体的には、制御ゲート電極ＣＧは、パターニングされたシリコン膜からなる。
メモリゲート電極ＭＧ２は、導電膜からなり、例えば、ｎ型ポリシリコン膜のようなシリコン膜からなる。メモリゲート電極ＭＧ２を構成するシリコン膜は、ｎ型不純物が導入されたドープトポリシリコン膜とすることができるが、他の形態として、ｐ型不純物が導入されたドープトポリシリコン膜、あるいは、不純物を意図的には導入していないノンドープのポリシリコン膜とすることもできる。メモリゲート電極ＭＧ２は、制御ゲート電極ＣＧの一方の側壁上に絶縁膜ＭＺを介してサイドウォールスペーサ状に形成されている。
半導体領域ＭＳおよび半導体領域ＭＤのそれぞれは、ソースまたはドレイン用の半導体領域である。すなわち、半導体領域ＭＳは、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域ＭＤは、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域ＭＳはソース領域として機能する半導体領域、半導体領域ＭＤはドレイン領域として機能する半導体領域である。半導体領域ＭＳ，ＭＤは、ｎ型の不純物が導入された半導体領域よりなり、それぞれＬＤＤ構造を備えている。すなわち、ソース用の半導体領域ＭＳは、ｎ−型半導体領域ＥＸ１（エクステンション領域）と、ｎ−型半導体領域ＥＸ１よりも高い不純物濃度を有するｎ＋型半導体領域ＳＤ１（ソース領域）とを有している。また、ドレイン用の半導体領域ＭＤは、ｎ−型半導体領域ＥＸ２（エクステンション領域）と、ｎ−型半導体領域ＥＸ２よりも高い不純物濃度を有するｎ＋型半導体領域ＳＤ２（ドレイン領域）とを有している。
半導体領域ＭＳは、メモリゲート電極ＭＧ２とゲート長方向（メモリゲート電極ＭＧ２のゲート長方向）に隣接する位置の半導体基板ＳＢに形成されており、また、半導体領域ＭＤは、制御ゲート電極ＣＧとゲート長方向（制御ゲート電極ＣＧのゲート長方向）に隣接する位置の半導体基板ＳＢに形成されている。
メモリゲート電極ＭＧ２および制御ゲート電極ＣＧの互いに隣接していない側の側壁上には、側壁絶縁膜としてサイドウォールスペーサＳＷが形成されている。
低濃度のｎ−型半導体領域ＥＸ１は、メモリゲート電極ＭＧ２の側壁上のサイドウォールスペーサＳＷの下方に、メモリトランジスタのチャネル領域と隣接するように形成され、高濃度のｎ＋型半導体領域ＳＤ１は、低濃度のｎ−型半導体領域ＥＸ１に隣接し、メモリトランジスタのチャネル領域からｎ−型半導体領域ＥＸ１の分だけ離間するように形成されている。低濃度のｎ−型半導体領域ＥＸ２は、制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷの下方に、制御トランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域ＳＤ２は、低濃度のｎ−型半導体領域ＥＸ２に隣接し、制御トランジスタのチャネル領域からｎ−型半導体領域ＥＸ２の分だけ離間するように形成されている。メモリゲート電極ＭＧ２下の絶縁膜ＭＺの下にメモリトランジスタのチャネル領域が形成され、制御ゲート電極ＣＧ下の絶縁膜ＧＦの下に制御トランジスタのチャネル領域が形成される。
ｎ＋型半導体領域ＳＤ１，ＳＤ２、メモリゲート電極ＭＧ２および制御ゲート電極ＣＧの各上部には、サリサイド技術などにより、金属シリサイド層ＳＬが形成されている。金属シリサイド層ＳＬは、不要であれば、その形成を省略することもできる。
また、図１５では図示を省略しているが、後述の図３０に示されるように、半導体基板ＳＢ上には、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ２およびサイドウォールスペーサＳＷを覆うように、層間絶縁膜として絶縁膜ＩＬ１が形成されている。そして、絶縁膜ＩＬ１にはコンタクトホールＣＴが形成され、コンタクトホールＣＴ内にプラグＰＧが埋め込まれている。プラグＰＧが埋め込まれた絶縁膜ＩＬ１上には絶縁膜ＩＬ２および配線Ｍ１が形成されている。
次に、不揮発性のメモリ素子ＭＣ２の動作例について、図１７を参照して説明する。
図１７は、「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図１７の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図１５および図１６に示されるようなメモリセル（選択メモリセル）の各部位に印加する電圧（Ｖｄ，Ｖｃｇ，Ｖｍｇ，Ｖｓ，Ｖｂ）が示されている。ここで、電圧Ｖｍｇは、メモリゲート電極ＭＧ２に印加する電圧である。また、電圧Ｖｓは、半導体領域ＭＳ（ソース領域）に印加する電圧である。また、電圧Ｖｃｇは、制御ゲート電極ＣＧに印加する電圧である。また、電圧Ｖｄは、半導体領域ＭＤ（ドレイン領域）に印加する電圧である。また、ベース電圧Ｖｂは、ｐ型ウエルＰＷ２に印加されるベース電圧である。なお、図１７の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタの絶縁膜ＭＺ中の電荷蓄積部（ここでは絶縁膜ＭＺ２）への電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれる、ソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式（ホットエレクトロン注入書込み方式）を好適に用いることができる。
ＳＳＩ方式の書込みでは、例えば図１７の「書込」の欄に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜ＭＺ中の電荷蓄積層（ここでは絶縁膜ＭＺ２）に電子を注入することで書込みを行う。この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧ２および制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧ２の下の絶縁膜ＭＺ中の電荷蓄積層（ここでは絶縁膜ＭＺ２）にホットエレクトロンが注入される。このため、ＳＳＩ方式では、絶縁膜ＭＺの制御ゲート電極ＣＧ側に電子が注入される。注入されたホットエレクトロン（電子）は、絶縁膜ＭＺ中の電荷蓄積層（ここでは絶縁膜ＭＺ２）のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
消去方式は、いわゆるＦＮ方式と呼ばれる、ＦＮ（Fowler Nordheim）トンネリングにより消去を行う消去方式（トンネリング消去方式）を好適に用いることができる。
ＦＮ方式の消去では、例えば図１７の「消去」の欄に示されるような電圧（Ｖｍｇが正電圧でＶｄ，Ｖｃｇ，Ｖｓ，Ｖｂがゼロボルト）を、消去を行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧ２からホール（正孔）をトンネリングさせて絶縁膜ＭＺ中の電荷蓄積層（ここでは絶縁膜ＭＺ２）に注入することで消去を行う。この際、ホールはメモリゲート電極ＭＧ２からＦＮトンネル効果により絶縁膜ＭＺ５，ＭＺ４，ＭＺ３をトンネリングして絶縁膜ＭＺ中に注入され、絶縁膜ＭＺ中の電荷蓄積層（ここでは絶縁膜ＭＺ２）のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が低下する（消去状態となる）。
読出し時には、例えば図１７の表の「読出」の欄に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧ２に印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるメモリトランジスタのしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
また、消去方式として、いわゆるＢＴＢＴ方式と呼ばれるＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式（ホットホール注入消去方式）もある。ＢＴＢＴ方式の消去では、ＢＴＢＴにより発生したホール（正孔）を半導体基板（ＳＢ）側から絶縁膜ＭＺ中の電荷蓄積層（ここでは絶縁膜ＭＺ２）に注入することにより消去を行う。
本実施の形態では、消去方式として、ＢＴＢＴ方式（ＢＴＢＴ消去方式）を用いることもできるが、ＦＮ方式（トンネリング消去方式）を用いることが、より好ましい。ＢＴＢＴ方式よりもＦＮ方式の方が、消去時の消費電流（消費電力）が少なくて済む。本実施の形態では、消去方式として、ＦＮ方式を用いることで、すなわち、メモリゲート電極ＭＧ２から絶縁膜ＭＺの絶縁膜ＭＺ２に（トンネリングにより）ホールを注入することによって選択メモリセルの消去を行うことで、消去時の消費電流（消費電力）を低減することができる。
次に、図１５および図１６に示される不揮発性のメモリ素子ＭＣ２を備える半導体装置の製造方法について、図１８〜図３０を参照して説明する。図１８および図１９は、本実施の形態の半導体装置の製造工程の一部を示すプロセスフロー図である。図２０〜図３０は、本実施の形態の半導体装置の製造工程中の要部断面図である。
図２０に示されるように、まず、上記図４の場合と同様の半導体基板ＳＢを用意する（図１８のステップＳ２１）。それから、半導体基板ＳＢの主面に、活性領域を規定する素子分離領域（図示せず）を形成する。
次に、図２１に示されるように、メモリセル形成領域の半導体基板ＳＢにｐ型ウエルＰＷ２を形成する（図１８のステップＳ２２）。ｐ型ウエルＰＷ２は、イオン注入法により形成することができ、半導体基板ＳＢの主面から所定の深さにわたって形成される。
次に、希釈フッ酸洗浄などによって半導体基板ＳＢ（ｐ型ウエルＰＷ２）の表面を清浄化した後、半導体基板ＳＢの主面（ｐ型ウエルＰＷ２の表面）に、制御トランジスタのゲート絶縁膜用の絶縁膜ＧＦを形成する（図１８のステップＳ２３）。それから、半導体基板ＳＢの主面（主面全面）上に、すなわち絶縁膜ＧＦ上に、制御ゲート電極ＣＧ形成用の導電体膜としてシリコン膜ＰＳ１を形成（堆積）してから、このシリコン膜ＰＳ１をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、パターニングされたシリコン膜ＰＳ１からなる制御ゲート電極ＣＧを形成する（図１８のステップＳ２４）。
シリコン膜ＰＳ１は、多結晶シリコン膜からなり、ＣＶＤ法などを用いて形成することができるが、成膜時はシリコン膜ＰＳ１をアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。シリコン膜ＰＳ１は、成膜時または成膜後にｎ型不純物が導入される。
メモリセルを形成する領域において、制御ゲート電極ＣＧで覆われた部分以外の絶縁膜ＧＦは、シリコン膜ＰＳ１のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。
次に、洗浄処理を行って、半導体基板ＳＢの主面を清浄化処理した後、図２２に示されるように、半導体基板ＳＢの主面全面に、すなわち、半導体基板ＳＢの主面（表面）上と制御ゲート電極ＣＧの表面（上面および側面）上に、メモリトランジスタのゲート絶縁膜用の絶縁膜ＭＺを形成する（図１８のステップＳ２５）。
なお、図面を見やすくするために、図２２では、絶縁膜ＭＺ１，ＭＺ２，ＭＺ３，ＭＺ４，ＭＺ５の積層膜からなる絶縁膜ＭＺを、単に絶縁膜ＭＺとして図示しているが、実際には、図２２において点線の円で囲まれた領域の拡大図に示されるように、絶縁膜ＭＺは、絶縁膜ＭＺ１，ＭＺ２，ＭＺ３，ＭＺ４，ＭＺ５の積層膜からなる。
図２２の絶縁膜ＭＺ形成工程（ステップＳ２５）は、上記図６の絶縁膜ＭＺ形成工程（上記ステップＳ３）と基本的には同じであるので、ここではその繰り返しの説明は省略する。但し、図２２（ステップＳ２５）の場合は、半導体基板ＳＢの主面（表面）上だけでなく、制御ゲート電極ＣＧの表面（上面および側面）上にも絶縁膜ＭＺが形成される点が、上記図６（ステップＳ３）の場合と相違している。
絶縁膜ＭＺを形成した後、上記ステップＳ４と同様の熱処理（結晶化アニール）を行う（図１８のステップＳ２６）。このステップＳ２６の熱処理は、上記ステップＳ４の熱処理と同様の目的で同様の手法で行われ、同様の効果を有するので、ここではその繰り返しの説明は省略する。
次に、図２３に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち絶縁膜ＭＺ上に、制御ゲート電極ＣＧを覆うように、メモリゲート電極ＭＧ２形成用の導電体膜としてシリコン膜ＰＳ２を形成する（図１８のステップＳ２７）。
シリコン膜ＰＳ２は、多結晶シリコン膜からなり、ＣＶＤ法などを用いて形成することができるが、成膜時はシリコン膜ＰＳ２をアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。また、シリコン膜ＰＳ２は、ｎ型不純物が導入されたドープトポリシリコン膜とすることができるが、他の形態として、ｐ型不純物が導入されたドープトポリシリコン膜、あるいは、不純物を意図的には導入していないノンドープのポリシリコン膜とすることもできる。
次に、異方性エッチング技術により、シリコン膜ＰＳ２をエッチバックする（図１８のステップＳ２８）。
このステップＳ２８のエッチバック工程では、シリコン膜ＰＳ２の堆積膜厚の分だけシリコン膜ＰＳ２を異方性エッチングによりエッチバックすることで、制御ゲート電極ＣＧの両方の側壁上に絶縁膜ＭＺを介してシリコン膜ＰＳ２をサイドウォールスペーサ状に残し、他の領域のシリコン膜ＰＳ２を除去する。これにより、図２４に示されるように、制御ゲート電極ＣＧの両方の側壁のうち、一方の側壁上に絶縁膜ＭＺを介してサイドウォールスペーサ状に残存したシリコン膜ＰＳ２により、メモリゲート電極ＭＧ２が形成され、また、他方の側壁上に絶縁膜ＭＺを介してサイドウォールスペーサ状に残存したシリコン膜ＰＳ２により、シリコンスペーサＰＳ２ａが形成される。メモリゲート電極ＭＧ２は、絶縁膜ＭＺ上に、絶縁膜ＭＺを介して制御ゲート電極ＣＧと隣り合うように形成される。ステップＳ２８のエッチバック工程を行うと、メモリゲート電極ＭＧ２とシリコンスペーサＰＳ２ａで覆われていない領域の絶縁膜ＭＺが露出される。
次に、フォトリソグラフィ技術を用いて、メモリゲート電極ＭＧ２が覆われかつシリコンスペーサＰＳ２ａが露出されるようなフォトレジストパターン（図示せず）を半導体基板ＳＢ上に形成してから、このフォトレジストパターンをエッチングマスクとしたドライエッチングにより、シリコンスペーサＰＳ２ａを除去する（図１９のステップＳ２９）。この際、メモリゲート電極ＭＧ２は、エッチングされずに残存する。その後、このフォトレジストパターンを除去し、図２５には、この段階が示されている。
次に、図２６に示されるように、絶縁膜ＭＺのうち、メモリゲート電極ＭＧ２で覆われずに露出する部分をエッチング（例えばウェットエッチング）によって除去する（図１９のステップＳ３０）。この際、メモリゲート電極ＭＧ２の下とメモリゲート電極ＭＧ２および制御ゲート電極ＣＧ間とに位置する絶縁膜ＭＺは、除去されずに残存し、他の領域の絶縁膜ＭＺは除去される。図２６からも分かるように、メモリゲート電極ＭＧ２と半導体基板ＳＢ（ｐ型ウエルＰＷ２）の間の領域と、メモリゲート電極ＭＧ２と制御ゲート電極ＣＧの間の領域の、両領域にわたって絶縁膜ＭＺが連続的に延在している。
次に、イオン注入法などを用いてｎ型の不純物を、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ２をマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢ（ｐ型ウエルＰＷ２）に導入することで、図２７に示されるように、ｎ−型半導体領域（不純物拡散層）ＥＸ１，ＥＸ２を形成する（図１９のステップＳ３１）。この際、ｎ−型半導体領域ＥＸ１は、メモリゲート電極ＭＧ２の側壁に自己整合して形成され、ｎ−型半導体領域ＥＸ２は、制御ゲート電極ＣＧの側壁に自己整合して形成される。
次に、図２８に示されるように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ２の側壁上に、側壁絶縁膜としてサイドウォールスペーサＳＷを形成する（図１９のステップＳ３２）。サイドウォールスペーサＳＷの形成法は、上記ステップＳ９とほぼ同様である。サイドウォールスペーサＳＷは、制御ゲート電極ＣＧの側壁のうち、絶縁膜ＭＺを介してメモリゲート電極ＭＧ２に隣接している側の側壁とは反対側の側壁上と、メモリゲート電極ＭＧ２の側壁のうち、絶縁膜ＭＺを介して制御ゲート電極ＣＧに隣接している側の側壁とは反対側の側壁上とに形成される。
次に、イオン注入法などを用いてｎ型の不純物を、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ２とそれらの側壁上のサイドウォールスペーサＳＷとをマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢ（ｐ型ウエルＰＷ２）に導入することで、ｎ＋型半導体領域ＳＤ１，ＳＤ２を形成する（図１９のステップＳ３３）。この際、ｎ＋型半導体領域ＳＤ１は、メモリゲート電極ＭＧ２の側壁上のサイドウォールスペーサＳＷに自己整合して形成され、ｎ＋型半導体領域ＳＤ２は、制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷに自己整合して形成される。これにより、ＬＤＤ構造が形成される。
このようにして、ｎ−型半導体領域ＥＸ１とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ１とにより、メモリトランジスタのソース領域として機能するｎ型の半導体領域ＭＳが形成され、ｎ−型半導体領域ＥＸ２とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ２とにより、制御トランジスタのドレイン領域として機能するｎ型の半導体領域ＭＤが形成される。
次に、ソースおよびドレイン用の半導体領域（ｎ−型半導体領域ＥＸ１，ＥＸ２およびｎ＋型半導体領域ＳＤ１，ＳＤ２）などに導入された不純物を活性化するための熱処理である活性化アニールを行う（図１９のステップＳ３４）。
このようにして、不揮発性メモリのメモリ素子ＭＣ２が形成される。
次に、上記図１２を参照して説明したようなサリサイドプロセスを行うことにより、図２９に示されるように、金属シリサイド層ＳＬを形成する。金属シリサイド層ＳＬは、ｎ＋型半導体領域ＳＤ１，ＳＤ２、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ２の各上部に形成することができる。
以降の工程は、図３０の場合も、上記図１３および図１４の場合と基本的には同じである。
すなわち、図３０に示されるように、半導体基板ＳＢの主面全面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ２およびサイドウォールスペーサＳＷを覆うように、層間絶縁膜として絶縁膜ＩＬ１を形成する。それから、絶縁膜ＩＬ１にコンタクトホールＣＴを形成してから、コンタクトホールＣＴ内に導電性のプラグＰＧを形成する。それから、プラグＰＧが埋め込まれた絶縁膜ＩＬ１上に絶縁膜ＩＬ２を形成してから、この絶縁膜ＩＬ２に配線溝を形成した後、配線溝内に配線Ｍ１を形成する。その後、デュアルダマシン法などにより２層目以降の配線を形成する。
＜検討の経緯＞
次に、本発明者の検討の経緯について説明する。
次に、本発明者の検討の経緯について説明する。
図３１は、本発明者が検討した検討例のメモリ素子ＭＣ１０１を示す部分拡大断面図であり、上記図２に相当する領域が示されている。
図３１の検討例においては、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に、ゲート絶縁膜ＭＺ１００を介してメモリ素子ＭＣ１０１のゲート電極ＭＧ１０１が形成されている。メモリ素子ＭＣ１０１のゲート絶縁膜ＭＺ１００は、トラップ性絶縁膜である電荷蓄積膜ＭＺ１０２と、電荷蓄積膜ＭＺ１０２の下のボトム絶縁膜ＭＺ１０１と、電荷蓄積膜ＭＺ１０２の上のトップ絶縁膜ＭＺ１０３との積層膜からなり、電荷蓄積膜ＭＺ１０２をボトム絶縁膜ＭＺ１０１とトップ絶縁膜ＭＺ１０３とで挟んだ構造を有している。ボトム絶縁膜ＭＺ１０１とトップ絶縁膜ＭＺ１０３とは、電荷蓄積膜ＭＺ１０２に電荷を閉じ込めるための電荷ブロック層として機能する。
メモリ素子用のゲート絶縁膜としては、酸化シリコン膜と窒化シリコン膜と酸化シリコン膜とを積層したＯＮＯ（oxide-nitride-oxide）膜が知られている。メモリ素子用のゲート絶縁膜として、ＯＮＯ膜を採用した場合は、誘電率が比較的低いことから、ゲート絶縁膜のＥＯＴ（Equivalent Oxide Thickness：酸化膜換算膜厚）が大きくなってしまう。このため、ゲート絶縁膜のＥＯＴが大きくなることで動作電圧が高くなる懸念がある。また、ゲート絶縁膜のＥＯＴを小さくするために物理的膜厚を薄くしようとすると、リークによるリテンション特性（電荷保持特性、データ保持特性）の劣化が生じる懸念がある。これらは、半導体装置の性能を低下させてしまう。
このため、本発明者は、メモリ素子ＭＣ１０１のゲート絶縁膜ＭＺ１００に高誘電率膜を適用することを検討している。メモリ素子ＭＣ１０１のゲート絶縁膜ＭＺ１００に高誘電率膜を適用することにより、ゲート絶縁膜ＭＺ１００のＥＯＴを抑制しながらゲート絶縁膜ＭＺ１００の物理的膜厚を増加させることができるため、リークによるリテンション特性の劣化を防止し、リテンション特性の向上を図ることができる。また、ゲート絶縁膜ＭＺ１００の物理的膜厚を確保しながらＥＯＴを低減できるため、リークによるリテンション特性の劣化を防止しながら、メモリ素子の動作電圧の低減や動作速度の向上を図ることができる。
本発明者は、特に、トップ絶縁膜ＭＺ１０３に着目している。トップ絶縁膜ＭＺ１０３は、メモリ素子のリテンション特性に大きな影響を与える膜であり、トップ絶縁膜ＭＺ１０３でのリークを抑制することが、メモリ素子のリテンション特性を向上させる上で極めて重要である。トップ絶縁膜ＭＺ１０３に高誘電率膜を適用すれば、トップ絶縁膜ＭＺ１０３のＥＯＴを抑制しながらトップ絶縁膜ＭＺ１０３の物理的膜厚を増加させることができるため、電荷蓄積膜ＭＺ１０２に蓄積された電荷が意図せずしてトップ絶縁膜ＭＺ１０３を通り抜けてゲート電極ＭＧ１０１に抜けてしまうのを抑制でき、メモリ素子のリテンション特性を向上させることができる。また、トップ絶縁膜ＭＺ１０３の物理的膜厚を確保しながらＥＯＴを低減できるため、メモリ素子の動作電圧の低減や動作速度の向上を図ることができる。
また、電荷蓄積膜ＭＺ１０２に高誘電率膜（高誘電率膜の中でも特に、窒化シリコン膜よりも誘電率が高い膜）を適用すれば、電荷蓄積膜ＭＺ１０２のＥＯＴを抑制しながら電荷蓄積膜ＭＺ１０２の物理的膜厚を厚くすることができるが、これも、メモリ素子のリテンション特性の向上に寄与する。その理由は、次のようなものである。
すなわち、電荷は、電荷蓄積膜ＭＺ１０２中のトラップ準位に離散的にトラップ（捕獲）されるが、電荷蓄積膜ＭＺ１０２に電子あるいは正孔を注入してメモリ素子の閾値電圧を制御する間に、電荷が電荷蓄積膜ＭＺ１０２の内部を移動する。但し、電荷蓄積膜ＭＺ１０２中におけるトラップされる位置が電荷蓄積膜ＭＺ１０２の表面（上面および下面）から遠いほど、電荷蓄積膜ＭＺ１０２中にトラップされた電荷は電荷蓄積膜ＭＺ１０２から抜けにくくなる。すなわち、電荷蓄積膜ＭＺ１０２が厚い程、電荷蓄積膜ＭＺ１０２中において、電荷蓄積膜ＭＺ１０２の表面から遠い位置に電荷をトラップすることができるため、電荷蓄積膜ＭＺ１０２にトラップされた電荷が電荷蓄積膜ＭＺ１０２から抜けにくくなる。電荷蓄積膜ＭＺ１０２から電荷が抜けにくくなると、メモリ素子のリテンション特性が向上する。従って、リテンション特性の観点では、電荷蓄積膜ＭＺ１０２の物理膜厚は厚くしておく方が望ましい。このため、電荷蓄積膜ＭＺ１０２に高誘電率膜（高誘電率膜の中でも特に、窒化シリコン膜よりも誘電率が高い膜）を適用することで、電荷蓄積膜ＭＺ１０２のＥＯＴを抑制しながら電荷蓄積膜ＭＺ１０２の物理的膜厚を厚くすることができるため、リテンション特性を向上させることができる。
トップ絶縁膜ＭＺ１０３に高誘電率膜を適用する場合には、電荷蓄積膜ＭＺ１０２のバンドギャップよりも大きなバンドギャップを有する高誘電率膜をトップ絶縁膜ＭＺ１０３に用いることが必要である。トップ絶縁膜ＭＺ１０３用の高誘電率膜としては、金属と酸素（Ｏ）とを（構成元素として）含有する材料からなる絶縁膜を好適に用いることができるが、酸化アルミニウム膜、酸窒化アルミニウム膜またはアルミニウムシリケート膜を用いることが好ましく、酸化アルミニウム膜を用いることが特に好ましい。その理由は、酸化アルミニウム膜、酸窒化アルミニウム膜およびアルミニウムシリケート膜は、その中でも特に酸化アルミニウム膜は、膜質が良好であるため絶縁性が高く、また、バンドギャップが大きいため、電荷ブロック層に相応しいからである。
また、電荷蓄積膜ＭＺ１０２に高誘電率膜を適用する場合には、ハフニウム（Ｈｆ）と酸素（Ｏ）とを（構成元素として）含有する材料からなる絶縁膜を好適に用いることができ、酸化ハフニウム膜またはハフニウムシリケート膜を用いることが特に好ましい。
トップ絶縁膜ＭＺ１０３でのリークの発生は、メモリ素子のリテンション特性に多大な影響を及ぼすため、できるだけ抑制することが望ましい。本発明者は、トップ絶縁膜ＭＺ１０３を上述の材料（高誘電率材料）により形成するとともに、トップ絶縁膜ＭＺ１０３を結晶化することで、トップ絶縁膜ＭＺ１０３でのリークを抑制でき、メモリ素子のリテンション特性を向上できることを見出した（図３２参照）。
図３２は、書き込み動作後に高温で放置したときのメモリ素子のフラットバンド電圧の変動量を示すグラフである。図３２のグラフの横軸は、書き込み動作によるフラットバンド電圧（Ｖｆｂ）の変化量に対応しており、具体的には、書き込み動作の直前のフラットバンド電圧と直後のフラットバンド電圧との差に対応している。また、図３２のグラフの縦軸は、書き込み動作後に１５０℃で１時間放置したときのフラットバンド電圧（Ｖｆｂ）の変動量に対応しており、具体的には、書き込み動作の直後のフラットバンド電圧と、書き込み動作後に１５０℃で１時間放置した後のフラットバンド電圧との差に対応している。また、図３２のグラフにおいて、三角印（△）は、トップ絶縁膜ＭＺ１０３の成膜後に結晶化アニールは行わず、それゆえトップ絶縁膜ＭＺ１０３が非晶質膜となっている場合に対応している。また、図３２のグラフにおいて、丸印（○）は、トップ絶縁膜ＭＺ１０３の成膜後に結晶化アニールを行い、それゆえトップ絶縁膜ＭＺ１０３が結晶化されて多結晶膜となっている場合に対応している。なお、図３２の場合は、トップ絶縁膜ＭＺ１０３として酸化アルミニウム膜を用い、電荷蓄積膜ＭＺ１０２としてハフニウムシリケート膜を用いている。また、図３２のグラフの縦軸は、ゼロから離れるほど、すなわち下に行くほど、フラットバンド電圧の変動量が大きいことに注意すべきである。
図３２のグラフからも分かるように、トップ絶縁膜ＭＺ１０３の成膜後に結晶化アニールは行わなかった場合（三角印の場合）に比べて、トップ絶縁膜ＭＺ１０３の成膜後に結晶化アニールを行った場合（丸印の場合）の方が、書き込み動作後に１５０℃で１時間放置したときのフラットバンド電圧（Ｖｆｂ）の変動量（の絶対値）が小さくなっている。これは、トップ絶縁膜ＭＺ１０３が非晶質膜となっている場合に比べて、トップ絶縁膜ＭＺ１０３が結晶化されて多結晶膜となっている場合の方が、電荷蓄積膜ＭＺ１０２からゲート電極ＭＧ１０１に電荷（ここでは電子）が抜けにくくなり、リテンション特性が良好となることを示唆している。トップ絶縁膜ＭＺ１０３が結晶化アニールによって結晶化されて多結晶膜になっていると、電荷蓄積膜ＭＺ１０２から電荷が抜けにくくなるのは、トップ絶縁膜ＭＺ１０３が結晶化アニールによって多結晶膜となる際の焼き締め効果により、トップ絶縁膜ＭＺ１０３が緻密化して膜質が向上し、トップ絶縁膜ＭＺ１０３中においてリークを招く欠陥などが減少したためと考えられる。
このため、トップ絶縁膜ＭＺ１０３を上述の材料（高誘電率材料）により形成するとともに、トップ絶縁膜ＭＺ１０３を結晶化することで、トップ絶縁膜ＭＺ１０３でのリークを抑制でき、メモリ素子のリテンション特性を向上することができる。
しかしながら、本発明者は、更なるリテンション特性の向上について検討した。その結果、トップ絶縁膜ＭＺ１０３を結晶化すると多結晶膜となるが、多結晶膜の粒界を通じて電荷がリークする現象、すなわち、多結晶膜の粒界を通じて電荷蓄積膜ＭＺ１０２からゲート電極ＭＧ１０１に電荷（ここでは電子）が抜ける現象、が生じる懸念があることが分かった。これは、粒界は、欠陥の集合であり、リークパスとなりやすいからである。
上述のように、結晶化アニールによってトップ絶縁膜ＭＺ１０３を結晶化することでリテンション特性を向上できるが、形成された多結晶膜における結晶粒径を厳密に制御することは難しい。そして、図３３に示されるように、電荷蓄積膜ＭＺ１０２とゲート電極ＭＧ１０１との両方に隣接するような大きな結晶粒ＧＲ１０１ａが形成されてしまうと、トップ絶縁膜ＭＺ１０３の厚み方向に延在する粒界ＧＢ１０１によって電荷蓄積膜ＭＺ１０２とゲート電極ＭＧ１０１とがつながってしまう。
ここで、図３３は、図３１の一部を拡大して示す部分拡大断面図であり、電荷蓄積膜ＭＺ１０２とトップ絶縁膜ＭＺ１０３とゲート電極ＭＧ１０１との積層構造の一部が示されているが、図面を見やすくするために、断面図であるがハッチングを省略してある。また、図３３では、トップ絶縁膜ＭＺ１０３は多結晶膜であるため、トップ絶縁膜ＭＺ１０３が複数（多数）の結晶粒ＧＲ１０１で構成されていることが示されている。
図３３では、トップ絶縁膜ＭＺ１０３は、複数（多数）の結晶粒ＧＲ１０１で構成されているが、結晶粒ＧＲ１０１ａは、トップ絶縁膜ＭＺ１０３の厚みに相当する粒径を有しており、電荷蓄積膜ＭＺ１０２とゲート電極ＭＧ１０１との両方に隣接している。このため、結晶粒ＧＲ１０１ａの外周を構成する粒界（結晶粒界）ＧＢ１０１は、トップ絶縁膜ＭＺ１０３の厚み方向にほぼ相当する方向に延在して、電荷蓄積膜ＭＺ１０２とゲート電極ＭＧ１０１とを短距離でつないだ状態になっている。このような粒界ＧＢ１０１が形成されると、その粒界ＧＢ１０１を介して電荷蓄積膜ＭＺ１０２とゲート電極ＭＧ１０１との間のリーク（図３３中に矢印で示されるリーク経路ＬＫ１０１でのリーク）が生じ、リテンション特性を低下させる虞がある。
このため、リテンション特性の向上のためには、トップ絶縁膜ＭＺ１０３を結晶化するに際して、電荷蓄積膜ＭＺ１０２からゲート電極ＭＧ１０１に達するような大きな結晶粒（ＧＲ１０１ａ）が形成されないようにする必要があるが、結晶粒径の厳密な制御は難しい。また、結晶粒径を強制的に抑制しようとすると、緻密化による膜質向上が不足してしまい、結晶化によるリテンション特性向上効果が薄れてしまう。
このため、メモリ素子を有する半導体装置の性能を向上させるためには、トップ絶縁膜ＭＺ１０３を結晶化するだけではなく、更なる工夫を施すことが望まれる。
＜主要な特徴と効果について＞
本実施の形態の半導体装置は、半導体基板ＳＢと、半導体基板ＳＢ上に形成されたメモリ素子（ＭＣ１，ＭＣ２）用のゲート絶縁膜である絶縁膜ＭＺと、絶縁膜ＭＺ上に形成されたメモリ素子（ＭＣ１，ＭＣ２）用のゲート電極（ＭＧ１，ＭＧ２）とを有している。絶縁膜ＭＺは、絶縁膜ＭＺ１（第１絶縁膜）と、絶縁膜ＭＺ１上の絶縁膜ＭＺ２（第２絶縁膜）と、絶縁膜ＭＺ２上の絶縁膜ＭＺ３（第３絶縁膜）と、絶縁膜ＭＺ３上の絶縁膜ＭＺ４（第４絶縁膜）と、絶縁膜ＭＺ４上の絶縁膜ＭＺ５（第５絶縁膜）とを有し、絶縁膜ＭＺ２は、電荷蓄積機能を有する絶縁膜である。絶縁膜ＭＺ１および絶縁膜ＭＺ３のそれぞれのバンドギャップは、絶縁膜ＭＺ２のバンドギャップよりも大きい。そして、絶縁膜ＭＺ３は、金属元素と酸素とを含有する高誘電率材料からなる多結晶膜であり、絶縁膜ＭＺ５は、絶縁膜ＭＺ３と同じ材料からなる多結晶膜であり、絶縁膜ＭＺ４は、絶縁膜ＭＺ３とは異なる材料からなる。このことは、上記図１および図２のメモリ素子ＭＣ１と上記図１５のメモリ素子ＭＣ２とで共通である。すなわち、上記図１および図２のメモリ素子ＭＣ１の場合は、半導体基板ＳＢ上に、メモリ素子ＭＣ１用のゲート絶縁膜である絶縁膜ＭＺを介して、メモリ素子ＭＣ１用のゲート電極ＭＧ１が形成され、上記図１５のメモリ素子ＭＣ２の場合は、半導体基板ＳＢ上に、メモリ素子ＭＣ２用のゲート絶縁膜である絶縁膜ＭＺを介して、メモリ素子ＭＣ２用のメモリゲート電極ＭＧ２が形成されている。
本実施の形態の半導体装置は、半導体基板ＳＢと、半導体基板ＳＢ上に形成されたメモリ素子（ＭＣ１，ＭＣ２）用のゲート絶縁膜である絶縁膜ＭＺと、絶縁膜ＭＺ上に形成されたメモリ素子（ＭＣ１，ＭＣ２）用のゲート電極（ＭＧ１，ＭＧ２）とを有している。絶縁膜ＭＺは、絶縁膜ＭＺ１（第１絶縁膜）と、絶縁膜ＭＺ１上の絶縁膜ＭＺ２（第２絶縁膜）と、絶縁膜ＭＺ２上の絶縁膜ＭＺ３（第３絶縁膜）と、絶縁膜ＭＺ３上の絶縁膜ＭＺ４（第４絶縁膜）と、絶縁膜ＭＺ４上の絶縁膜ＭＺ５（第５絶縁膜）とを有し、絶縁膜ＭＺ２は、電荷蓄積機能を有する絶縁膜である。絶縁膜ＭＺ１および絶縁膜ＭＺ３のそれぞれのバンドギャップは、絶縁膜ＭＺ２のバンドギャップよりも大きい。そして、絶縁膜ＭＺ３は、金属元素と酸素とを含有する高誘電率材料からなる多結晶膜であり、絶縁膜ＭＺ５は、絶縁膜ＭＺ３と同じ材料からなる多結晶膜であり、絶縁膜ＭＺ４は、絶縁膜ＭＺ３とは異なる材料からなる。このことは、上記図１および図２のメモリ素子ＭＣ１と上記図１５のメモリ素子ＭＣ２とで共通である。すなわち、上記図１および図２のメモリ素子ＭＣ１の場合は、半導体基板ＳＢ上に、メモリ素子ＭＣ１用のゲート絶縁膜である絶縁膜ＭＺを介して、メモリ素子ＭＣ１用のゲート電極ＭＧ１が形成され、上記図１５のメモリ素子ＭＣ２の場合は、半導体基板ＳＢ上に、メモリ素子ＭＣ２用のゲート絶縁膜である絶縁膜ＭＺを介して、メモリ素子ＭＣ２用のメモリゲート電極ＭＧ２が形成されている。
本実施の形態の半導体装置は、不揮発性のメモリ素子を有する半導体装置であり、そのメモリ素子のゲート絶縁膜（ここでは絶縁膜ＭＺ）は、電荷蓄積機能を有する絶縁膜（ここでは絶縁膜ＭＺ２）を含んでいる。この電荷蓄積機能を有する絶縁膜に電荷を蓄積または保持することにより、情報の記憶が可能である。また、電荷蓄積機能を有する絶縁膜ＭＺ２を、絶縁膜ＭＺ２のバンドギャップよりも大きなバンドギャップを有する絶縁膜ＭＺ１と絶縁膜ＭＺ３とで挟むことにより、絶縁膜ＭＺ２は、電荷蓄積層として機能することができ、絶縁膜ＭＺ２を挟む絶縁膜ＭＺ３と絶縁膜ＭＺ１とは、それぞれ電荷ブロック層として機能することができる。
本実施の形態の主要な特徴のうちの一つは、電荷蓄積機能を有する絶縁膜ＭＺ２とゲート電極（ＭＧ１，ＭＧ２）との間に、絶縁膜ＭＺ３とその上の絶縁膜ＭＺ４とその上の絶縁膜ＭＺ５とを有する積層膜ＬＭが介在していることである。絶縁膜ＭＺ３は、金属元素と酸素とを含有する高誘電率材料からなる多結晶膜であり、絶縁膜ＭＺ５は、絶縁膜ＭＺ３と同じ材料からなる多結晶膜であり、絶縁膜ＭＺ４は、絶縁膜ＭＺ３とは異なる材料からなる。
すなわち、本実施の形態では、メモリ素子のゲート絶縁膜（ここでは絶縁膜ＭＺ）において、電荷蓄積膜（ここでは絶縁膜ＭＺ２）を、電荷蓄積膜の下のボトム絶縁膜（ここでは絶縁膜ＭＺ１）と、電荷蓄積膜の上のトップ絶縁膜とで挟んだ構造を採用するとともに、トップ絶縁膜として、絶縁膜ＭＺ３と絶縁膜ＭＺ４と絶縁膜ＭＺ５との積層膜を用いている。このトップ絶縁膜の構成が、本実施の形態の主要な特徴のうちの一つである。
絶縁膜ＭＺ３は、金属元素と酸素とを含有する高誘電率材料からなる多結晶膜であり、絶縁膜ＭＺ５は、絶縁膜ＭＺ３と同じ材料からなる多結晶膜である。このため、もしも絶縁膜ＭＺ３と絶縁膜ＭＺ５との間に絶縁膜ＭＺ４が存在しなければ、絶縁膜ＭＺ３と絶縁膜ＭＺ５とは、同じ材料の多結晶からなるため、合わせて１つの多結晶膜となるはずである。つまり、絶縁膜ＭＺ３と絶縁膜ＭＺ４と絶縁膜ＭＺ５との積層膜ＬＭは、絶縁膜ＭＺ３と同じ材料からなる１つの多結晶膜の膜中（厚みの途中）に絶縁膜ＭＺ４を挿入した構造に類似している。このため、トップ絶縁膜を１つの多結晶膜により形成した場合と、トップ絶縁膜を絶縁膜ＭＺ３と絶縁膜ＭＺ４と絶縁膜ＭＺ５との積層膜により形成した場合とを比較し、後者の場合の有利性について、以下に説明する。
トップ絶縁膜を１つの多結晶膜により形成した場合は、上記図３１の検討例において、トップ絶縁膜ＭＺ１０３を結晶化して多結晶膜とした場合に対応しており、例えば、上記図３１の検討例において、トップ絶縁膜ＭＺ１０３として、酸化アルミニウムからなる多結晶膜を用いることができる。しかしながら、上記検討の経緯の欄で説明したように、１層の多結晶膜によりトップ絶縁膜ＭＺ１０３が形成されていると、上記図３３のように電荷蓄積膜ＭＺ１０２とゲート電極ＭＧ１０１との両方に隣接するような大きな結晶粒ＧＲ１０１ａが形成されてしまう虞がある。そのような大きな結晶粒ＧＲ１０１ａがトップ絶縁膜ＭＺ１０３中に形成されてしまうと、その結晶粒ＧＲ１０１ａの外周を構成する粒界ＧＢ１０１が電荷蓄積膜ＭＺ１０２とゲート電極ＭＧ１０１とをつないだ状態になり、その粒界ＧＢ１０１を介して電荷蓄積膜ＭＺ１０２とゲート電極ＭＧ１０１との間のリークが生じ、メモリ素子のリテンション特性を低下させる虞がある。
それに対して、本実施の形態では、トップ絶縁膜として、１つの多結晶膜のみからなる構造を採用するのではなく、多結晶膜の膜中（厚みの途中）に絶縁膜ＭＺ４を挿入した構造を採用している。すなわち、トップ絶縁膜として、同じ材料からなる２つの多結晶膜（ここでは絶縁膜ＭＺ３および絶縁膜ＭＺ５）の間に、その多結晶膜とは異なる材料からなる絶縁膜ＭＺ４を挿入した構造を採用している。これにより、絶縁膜ＭＺ３を構成する結晶粒と、絶縁膜ＭＺ５を構成する結晶粒とは、絶縁膜ＭＺ４によって分断（離間）されるため、絶縁膜ＭＺ３を構成する結晶粒と、絶縁膜ＭＺ５を構成する結晶粒とが、一体化するのを防止することができる。このため、結晶粒界を介した絶縁膜ＭＺ２（電荷蓄積膜）とゲート電極（ＭＧ１，ＭＧ２）との間のリークを抑制でき、メモリ素子のリテンション特性を向上させることができる。従って、メモリ素子を有する半導体装置の性能を向上させることができる。これについて、図３４〜図３６を参照して更に説明する。
図３４は、上記図２または上記図１５の一部を拡大して示す部分拡大断面図であり、絶縁膜ＭＺ２と絶縁膜ＭＺ３と絶縁膜ＭＺ４と絶縁膜ＭＺ５とゲート電極（ＭＧ１，ＭＧ２）との積層構造の一部が示されているが、図面を見やすくするために、断面図であるがハッチングを省略してある。絶縁膜ＭＺ３および絶縁膜ＭＺ５は、いずれも多結晶膜であるため、図３４では、絶縁膜ＭＺ３が複数（多数）の結晶粒（グレイン）ＧＲ１で構成され、絶縁膜ＭＺ５が複数（多数）の結晶粒（グレイン）ＧＲ２で構成されていることが示されている。絶縁膜ＭＺ３を構成する複数の結晶粒ＧＲ１と、絶縁膜ＭＺ５を構成する複数の結晶粒ＧＲ２とは、絶縁膜ＭＺ３と絶縁膜ＭＺ５との間に介在する絶縁膜ＭＺ４によって、離間されている。
本実施の形態では、絶縁膜ＭＺ３，ＭＺ５は、いずれも結晶化されて多結晶膜となっているため、図３４に示されるように、絶縁膜ＭＺ３は、複数の結晶粒ＧＲ１で構成され、絶縁膜ＭＺ５は、複数の結晶粒ＧＲ２で構成され、絶縁膜ＭＺ３を構成する結晶粒ＧＲ１と絶縁膜ＭＺ５を構成する結晶粒ＧＲ２とは、互いに同じ材料からなり、それゆえ、互いに同じ結晶構造を有している。このため、もしも絶縁膜ＭＺ４が存在しなければ、絶縁膜ＭＺ３を構成する結晶粒ＧＲ１と絶縁膜ＭＺ５を構成する結晶粒ＧＲ２とが一体化する場合もあり、従って、絶縁膜ＭＺ２（電荷蓄積膜）とゲート電極（ＭＧ１，ＭＧ２）との両方に隣接するような大きな結晶粒が形成されてしまう虞がある。しかしながら、本実施の形態では、絶縁膜ＭＺ３と絶縁膜ＭＺ５との間に、絶縁膜ＭＺ３，ＭＺ５とは異なる材料からなる絶縁膜ＭＺ４を介在させているため、絶縁膜ＭＺ３を構成する結晶粒ＧＲ１と絶縁膜ＭＺ５を構成する結晶粒ＧＲ２とは一体化せず、絶縁膜ＭＺ３を構成する結晶粒ＧＲ１と、絶縁膜ＭＺ５を構成する結晶粒ＧＲ２とを、絶縁膜ＭＺ４によって強制的に分断（離間）することができる。
なお、絶縁膜ＭＺ４は、構成する材料によって、結晶化している場合と結晶化していない場合とがあり得る。例えば、絶縁膜ＭＺ４が、金属酸化物膜、金属シリケート膜または金属酸窒化物膜からなる場合は、上記ステップＳ４，Ｓ２６の結晶化アニールで絶縁膜ＭＺ３，ＭＺ５を結晶化した際に、絶縁膜ＭＺ４も結晶化されるため、絶縁膜ＭＺ４も多結晶膜となり得る。図３４は、絶縁膜ＭＺ４が結晶化されて多結晶膜となっている場合が示されており、絶縁膜ＭＺ４は、複数（多数）の結晶粒（グレイン）ＧＲ３で構成されている。一方、絶縁膜ＭＺ４が、酸化シリコン膜、窒化シリコン膜または酸窒化シリコン膜の場合は、上記ステップＳ４，Ｓ２６の結晶化アニールで絶縁膜ＭＺ３，ＭＺ５を結晶化した際に絶縁膜ＭＺ４は結晶化されず、従って、製造された半導体装置においても、絶縁膜ＭＺ４は結晶化されておらず、非晶質（アモルファス）膜となっている。図３５は、図３４に対応する断面図であるが、図３５には、絶縁膜ＭＺ４が結晶化されずに非晶質膜となっている場合が示されている。また、絶縁膜ＭＺ４の材料と上記ステップＳ４，Ｓ２６の結晶化アニールの条件（アニール温度など）とによっては、絶縁膜ＭＺ４が、結晶化した領域と非晶質または微結晶の領域とが混在した状態になっている場合もあり得る。図３４の場合と同様に、図３５の場合も、絶縁膜ＭＺ３を構成する複数の結晶粒ＧＲ１と、絶縁膜ＭＺ５を構成する複数の結晶粒ＧＲ２とは、絶縁膜ＭＺ３と絶縁膜ＭＺ５との間に介在する絶縁膜ＭＺ４によって、離間されている。
図３５のように絶縁膜ＭＺ４が非晶質膜の場合は、絶縁膜ＭＺ３（多結晶膜）を構成する結晶粒ＧＲ１と、絶縁膜ＭＺ５（多結晶膜）を構成する結晶粒ＧＲ２とは、非晶質の絶縁膜ＭＺ４によって強制的に分断（離間）されるため、絶縁膜ＭＺ３を構成する結晶粒ＧＲ１と、絶縁膜ＭＺ５を構成する結晶粒ＧＲ２とが、一体化するのを防止することができる。なお、絶縁膜ＭＺ３，ＭＺ５が多結晶膜であるのに、絶縁膜ＭＺ４が非晶質膜であるためには、絶縁膜ＭＺ４は、絶縁膜ＭＺ３，ＭＺ５とは異なる材料からなる必要がある。なぜなら、もしも絶縁膜ＭＺ４が絶縁膜ＭＺ３，ＭＺ５と同じ材料からなる場合は、上記ステップＳ４，Ｓ２６の結晶化アニールで絶縁膜ＭＺ３，ＭＺ５を結晶化した際に絶縁膜ＭＺ４も結晶化されてしまうからである。
図３４のように絶縁膜ＭＺ４が結晶化されていても、絶縁膜ＭＺ４が絶縁膜ＭＺ３，ＭＺ５とは異なる材料からなる場合は、絶縁膜ＭＺ４を構成する結晶粒ＧＲ３は、絶縁膜ＭＺ３を構成する結晶粒ＧＲ１や絶縁膜ＭＺ５を構成する結晶粒ＧＲ２とは、ほとんど一体化しない。このため、絶縁膜ＭＺ３（多結晶膜）を構成する結晶粒ＧＲ１と、絶縁膜ＭＺ５（多結晶膜）を構成する結晶粒ＧＲ２とは、絶縁膜ＭＺ３，ＭＺ５とは異なる材料からなる絶縁膜ＭＺ４（多結晶膜）によって強制的に分断されるため、絶縁膜ＭＺ３を構成する結晶粒ＧＲ１と、絶縁膜ＭＺ５を構成する結晶粒ＧＲ２とが、一体化するのを防止することができる。
このため、図３４の場合と図３５の場合のいずれにおいても、すなわち、絶縁膜ＭＺ４が結晶化されているかどうかにかかわらず、絶縁膜ＭＺ３を構成する結晶粒ＧＲ１と、絶縁膜ＭＺ５を構成する結晶粒ＧＲ２とは、絶縁膜ＭＺ４によって強制的に分断されるため、絶縁膜ＭＺ３を構成する結晶粒ＧＲ１と、絶縁膜ＭＺ５を構成する結晶粒ＧＲ２とが、一体化するのを防止することができる。従って、トップ絶縁膜中に、すなわち、絶縁膜ＭＺ２（電荷蓄積膜）とゲート電極（ＭＧ１，ＭＧ２）との間に、絶縁膜ＭＺ２（電荷蓄積膜）とゲート電極（ＭＧ１，ＭＧ２）との両方に隣接するような大きな結晶粒（上記図３３の結晶粒ＧＲ１０１ａに対応）が形成されてしまうのを防止することができる。
絶縁膜ＭＺ２（電荷蓄積膜）とゲート電極（ＭＧ１，ＭＧ２）との間に、その両方に隣接するような大きな結晶粒（上記図３３の結晶粒ＧＲ１０１ａに対応）が生じなければ、結晶粒界を介した絶縁膜ＭＺ２（電荷蓄積膜）とゲート電極（ＭＧ１，ＭＧ２）との間のリークを抑制できるが、その理由は、次のようなものである。
まず、上記理由の一つとして、上記図３３（検討例）の場合の結晶粒界を介したリーク経路ＬＫ１０１に比べて、図３４（本実施の形態）の場合は、結晶粒界を介したリーク経路ＬＫ１の距離を長くすることができることがある。ここで、リーク経路ＬＫ１，ＬＫ１０１は、電荷蓄積膜（ＭＺ２，ＭＺ１０２）とゲート電極（ＭＧ１，ＭＧ２，ＭＧ１０１）との間のリーク経路であって、結晶粒界を経由するリーク経路である。また、ここで説明するリークは、電荷蓄積膜（ＭＺ２，ＭＺ１０２）に蓄積されている電荷（ここでは電子）がゲート電極（ＭＧ１，ＭＧ２，ＭＧ１０１）に抜ける現象に対応している。
図３３のように電荷蓄積膜ＭＺ１０２とゲート電極ＭＧ１０１との両方に隣接するような大きな結晶粒ＧＲ１０１ａが形成されてしまうと、その結晶粒ＧＲ１０１ａの外周を構成する粒界ＧＢ１０１が、短い距離で電荷蓄積膜ＭＺ１０２とゲート電極ＭＧ１０１とを繋いでしまうため、粒界ＧＢ１０１を経由したリーク経路ＬＫ１０１の距離が短くなる。このため、リーク経路ＬＫ１０１でリークが生じやすくなる。それに対して、図３４の場合は、絶縁膜ＭＺ３を構成する結晶粒ＧＲ１と絶縁膜ＭＺ５を構成する結晶粒ＧＲ２とが絶縁膜ＭＺ４によって分断されているため、リーク経路ＬＫ１０１のような短い距離のリーク経路が形成されず、結晶粒界を経由したリーク経路ＬＫ１の距離を、リーク経路ＬＫ１０１の距離よりも長くすることができる（すなわちＬ１＞Ｌ１０１）。粒界を介したリークは、粒界を経由するリーク経路の距離が長い方が生じにくい。図３４（本実施の形態）の場合は、結晶粒界を介したリーク経路ＬＫ１の距離を長くすることができるため、結晶粒界を介した絶縁膜ＭＺ２（電荷蓄積膜）とゲート電極（ＭＧ１，ＭＧ２）との間のリークを抑制でき、メモリ素子のリテンション特性を向上できる。
上記理由の他の一つは、絶縁膜ＭＺ３（多結晶膜）と絶縁膜ＭＺ５（多結晶膜）との間に絶縁膜ＭＺ４を介在させることで、結晶粒界を介したリーク経路ＬＫ１に、絶縁膜ＭＺの厚み方向に延在する粒界（ＧＢ１，ＧＢ３，ＧＢ５）だけでなく、絶縁膜ＭＺの平面方向に延在する粒界（ＧＢ２，ＧＢ４）も存在させたことである。図３４において、粒界ＧＢ２は、絶縁膜ＭＺ３と絶縁膜ＭＺ４との界面に存在する粒界であり、粒界ＧＢ４は、絶縁膜ＭＺ４と絶縁膜ＭＺ５との界面に存在するため、絶縁膜ＭＺの平面方向に延在する粒界である。これらの粒界ＧＢ２，ＧＢ４は、絶縁膜ＭＺの平面方向に延在している。一方、図３４において、粒界ＧＢ１は、絶縁膜ＭＺ３中において、平面方向に隣り合う結晶粒ＧＲ１間に形成された粒界であり、粒界ＧＢ３は、絶縁膜ＭＺ５中において、平面方向に隣り合う結晶粒ＧＲ２間に形成された粒界であり、粒界ＧＢ５は、絶縁膜ＭＺ４中において、平面方向に隣り合う結晶粒ＧＲ３間に形成された粒界である。これらの粒界ＧＢ１，ＧＢ３，ＧＢ５は、絶縁膜ＭＺの厚み方向にほぼ相当する方向に延在している。ゲート電極（ＭＧ１，ＭＧ２）に電圧を印加した場合、絶縁膜ＭＺにおいて、電界は絶縁膜ＭＺの厚み方向に発生するため、絶縁膜ＭＺの厚み方向に延在する粒界（ＧＢ１，ＧＢ３，ＧＢ５）は、リークが発生しやすい粒界と言えるが、それに比べると、絶縁膜ＭＺの平面方向に延在する粒界（ＧＢ２，ＧＢ４）は、リークが発生しにくい粒界である。このため、図３４（本実施の形態）の場合は、結晶粒界を介したリーク経路ＬＫ１に、絶縁膜ＭＺの平面方向に延在する粒界（ＧＢ２，ＧＢ４）も存在させることができるため、結晶粒界を介した絶縁膜ＭＺ２（電荷蓄積膜）とゲート電極（ＭＧ１，ＭＧ２）との間のリークを抑制でき、メモリ素子のリテンション特性を向上させることができる。
このように、図３４の場合（絶縁膜ＭＺ４が多結晶膜の場合）は、結晶粒界を経由したリーク経路ＬＫ１の距離を長くできることと、結晶粒界を経由したリーク経路ＬＫ１に、絶縁膜ＭＺの平面方向に延在する粒界（ＧＢ２，ＧＢ４）も存在させることができることとにより、結晶粒界を介した絶縁膜ＭＺ２（電荷蓄積膜）とゲート電極（ＭＧ１，ＭＧ２）との間のリークを抑制できる。このため、メモリ素子のリテンション特性を向上させることができる。
また、図３５は、絶縁膜ＭＺ４が非晶質膜の場合に対応している。この場合（図３５の場合）は、絶縁膜ＭＺ３（多結晶膜）と絶縁膜ＭＺ５（多結晶膜）との間に絶縁膜ＭＺ４（非晶質膜）が存在するため、絶縁膜ＭＺ３中の粒界と絶縁膜ＭＺ５中の粒界とは、絶縁膜ＭＺ４中の粒界で繋がった状態にはならず、それゆえ、絶縁膜ＭＺ２（電荷蓄積膜）とゲート電極（ＭＧ１，ＭＧ２）との間が粒界のみを経由して繋がった状態には、ならずに済む。このため、図３５の場合（絶縁膜ＭＺ４が非晶質膜の場合）も、結晶粒界を介した絶縁膜ＭＺ２（電荷蓄積膜）とゲート電極（ＭＧ１，ＭＧ２）との間のリークを抑制できるため、メモリ素子のリテンション特性を向上させることができる。
従って、図３４の場合と図３５の場合のいずれにおいても、すなわち、絶縁膜ＭＺ４が結晶化されているかどうかにかかわらず、絶縁膜ＭＺ２とゲート電極（ＭＧ１，ＭＧ２）との間に、絶縁膜ＭＺ２とゲート電極との両方に隣接するような大きな結晶粒が形成されてしまうのを防止でき、それによって、結晶粒界を介した絶縁膜ＭＺ２とゲート電極との間のリークを抑制できる。このため、メモリ素子のリテンション特性を向上させることができる。従って、メモリ素子を有する半導体装置の性能を向上させることができる。
絶縁膜ＭＺ４には、絶縁膜ＭＺ３を構成する結晶粒ＧＲ１と絶縁膜ＭＺ５を構成する結晶粒ＧＲ２とを絶縁膜ＭＺ４によって分断（離間）し、絶縁膜ＭＺ３を構成する結晶粒ＧＲ１と絶縁膜ＭＺ５を構成する結晶粒ＧＲ２とが一体化するのを防止する役割がある。この役割を的確に果たすためには、絶縁膜ＭＺ４が絶縁膜ＭＺ３，ＭＺ５とは異なる材料からなるか、あるいは、絶縁膜ＭＺ４が絶縁膜ＭＺ３，ＭＺ５とは異なる結晶構造を有するかの、少なくとも一方を満たすことが必要である。
絶縁膜ＭＺ４が、絶縁膜ＭＺ３，ＭＺ５とは異なる材料からなる場合は、絶縁膜ＭＺ３を構成する結晶粒ＧＲ１と絶縁膜ＭＺ５を構成する結晶粒ＧＲ２とを絶縁膜ＭＺ４によって分断し、絶縁膜ＭＺ３を構成する結晶粒ＧＲ１と絶縁膜ＭＺ５を構成する結晶粒ＧＲ２とが一体化するのを防止することができる。なお、絶縁膜ＭＺ３と絶縁膜ＭＺ５とは、互いに同じ材料からなるため、結晶構造も互いに同じである。一方、絶縁膜ＭＺ４が絶縁膜ＭＺ３，ＭＺ５とは異なる材料からなる場合には、絶縁膜ＭＺ４は、絶縁膜ＭＺ３，ＭＺ５とは異なる結晶構造を有する場合が多いが、仮に結晶構造が同じまたは類似したものであっても、絶縁膜ＭＺ３を構成する結晶粒ＧＲ１と絶縁膜ＭＺ５を構成する結晶粒ＧＲ２とを絶縁膜ＭＺ４によって分断する作用は得られる。
また、絶縁膜ＭＺ４が、絶縁膜ＭＺ３，ＭＺ５とは異なる結晶構造を有する場合も、絶縁膜ＭＺ３を構成する結晶粒ＧＲ１と絶縁膜ＭＺ５を構成する結晶粒ＧＲ２とを絶縁膜ＭＺ４によって分断し、絶縁膜ＭＺ３を構成する結晶粒ＧＲ１と絶縁膜ＭＺ５を構成する結晶粒ＧＲ２とが一体化するのを防止することができる。例えば、絶縁膜ＭＺ３と絶縁膜ＭＺ４と絶縁膜ＭＺ５とが、いずれも金属シリケート膜からなり、絶縁膜ＭＺ３が含有する金属と、絶縁膜ＭＺ４が含有する金属と、絶縁膜ＭＺ５が含有する金属とが同じ場合を仮定する。この場合、構成元素は、絶縁膜ＭＺ３と絶縁膜ＭＺ４と絶縁膜ＭＺ５とで共通であるが、組成比は、絶縁膜ＭＺ３と絶縁膜ＭＺ５とが同じで、絶縁膜ＭＺ４は絶縁膜ＭＺ３，ＭＺ５と相違している。そして、結晶化アニールにより、絶縁膜ＭＺ３，ＭＺ４，ＭＺ５のいずれも結晶化して多結晶膜となるが、絶縁膜ＭＺ３と絶縁膜ＭＺ５とは同じ結晶構造を有するが、組成比の違いにより、絶縁膜ＭＺ４は絶縁膜ＭＺ３，ＭＺ５とは異なる結晶構造を有することがあり得る。そのような場合は、絶縁膜ＭＺ４を構成する結晶粒ＧＲ３が、絶縁膜ＭＺ３，ＭＺ５を構成する結晶粒ＧＲ１，ＧＲ２とは異なる結晶構造を有することから、絶縁膜ＭＺ３を構成する結晶粒ＧＲ１と絶縁膜ＭＺ５を構成する結晶粒ＧＲ２とを絶縁膜ＭＺ４によって分断し、絶縁膜ＭＺ３を構成する結晶粒ＧＲ１と絶縁膜ＭＺ５を構成する結晶粒ＧＲ２とが一体化するのを防止することができる。
このため、絶縁膜ＭＺ４は、絶縁膜ＭＺ３，ＭＺ５とは異なる材料からなるものとして説明したが、本実施の形態は、絶縁膜ＭＺ４が、絶縁膜ＭＺ３，ＭＺ５とは異なる結晶構造を有する場合にも適用することができる。
また、本実施の形態では、絶縁膜ＭＺ３，ＭＺ５には、金属と酸素とを含有する高誘電率材料を用いている。これにより、絶縁膜ＭＺ３，ＭＺ５の誘電率を高くして、積層膜ＬＭ（トップ絶縁膜）のＥＯＴを抑制しながら積層膜ＬＭの物理的膜厚を増加させることができるため、メモリ素子のリテンション特性を向上させることができる。また、積層膜ＬＭの物理的膜厚を確保しながらＥＯＴを低減できるため、メモリ素子の動作電圧の低減や動作速度の向上を図ることができる。
この観点では、絶縁膜ＭＺ３，ＭＺ５だけでなく、絶縁膜ＭＺ４にも、高誘電率材料を用いることが、より好ましい。絶縁膜ＭＺ４にも高誘電率材料を用いれば、積層膜ＬＭ（トップ絶縁膜）のＥＯＴを抑制しながら積層膜ＬＭの物理的膜厚を更に増加させることができるため、メモリ素子のリテンション特性を更に向上させることができる。また、積層膜ＬＭの物理的膜厚を確保しながらＥＯＴを更に低減できるため、メモリ素子の動作電圧の低減や動作速度の更なる向上を図ることができる。
このため、絶縁膜ＭＺ４としては、高誘電率膜である金属酸化物膜（酸化金属膜）、金属シリケート膜または金属酸窒化物膜（酸窒化金属膜）を好適に用いることができる。例えば、Ｔｉ（チタン），Ｚｒ（ジルコニウム），Ｙ（イットリウム），Ｌａ（ランタン），Ｐｒ（プラセオジム），Ｌｕ（ルテチウム）からなる群から選択された一種以上の金属の酸化物、シリケートまたは酸窒化物を、絶縁膜ＭＺ４の材料（高誘電率材料）として好適に用いることができる。
また、上述のように、絶縁膜ＭＺ４としては、高誘電率材料（好ましくは金属酸化物、金属シリケートまたは金属酸窒化物）を用いることがより好ましいが、高誘電率材料以外の材料を用いることもできる。具体的には、酸化シリコン膜、酸窒化シリコン膜または窒化シリコン膜も、絶縁膜ＭＺ４として好適に用いることができる。絶縁膜ＭＺ４として、酸化シリコン膜、酸窒化シリコン膜または窒化シリコン膜を用いた場合は、結晶化アニール（ステップＳ４，Ｓ２６）で絶縁膜ＭＺ３，ＭＺ５を結晶化した際に、絶縁膜ＭＺ４は結晶化せずに非晶質状態のままである。このため、絶縁膜ＭＺ３を構成する結晶粒ＧＲ１と、絶縁膜ＭＺ５を構成する結晶粒ＧＲ２とは、非晶質の絶縁膜ＭＺ４によって強制的に分断されるため、絶縁膜ＭＺ３を構成する結晶粒ＧＲ１と、絶縁膜ＭＺ５を構成する結晶粒ＧＲ２とが、一体化するのを防止することができる。
また、酸化シリコン膜と酸窒化シリコン膜と窒化シリコン膜とのうちでは、絶縁膜ＭＺ４としてより好適なのは、酸化シリコン膜である。なぜなら、酸化シリコン膜と酸窒化シリコン膜と窒化シリコン膜とのうち、膜中のトラップ準位が最も少ないのは、酸化シリコン膜だからである。絶縁膜ＭＺ４として酸化シリコン膜を用いれば、絶縁膜ＭＺ４中のトラップ準位を少なくして、絶縁膜ＭＺ４中に電荷がトラップ（捕獲）されてしまうのを抑制または防止できる。これにより、絶縁膜ＭＺ２以外の膜に意図せずして電荷が捕獲されてしまうのを抑制または防止でき、メモリ素子の性能を向上させることができる。
また、絶縁膜ＭＺ３，ＭＺ５としては、金属と酸素（Ｏ）とを（構成元素として）含有する材料からなる高誘電率膜を用いることができるが、酸化アルミニウム膜、酸窒化アルミニウム膜またはアルミニウムシリケート膜を用いることが好ましく、酸化アルミニウム膜を用いることが特に好ましい。その理由は、酸化アルミニウム膜、酸窒化アルミニウム膜およびアルミニウムシリケート膜は、その中でも特に酸化アルミニウム膜は、膜質が良好であるため絶縁性が高く、また、バンドギャップが大きいため、電荷ブロック層に相応しいからである。
また、本実施の形態とは異なり、絶縁膜ＭＺ３と絶縁膜ＭＺ５とに、互いに異なる材料を用いた場合には、絶縁膜ＭＺ３，ＭＺ５のうちの一方に電荷ブロック膜として相応しい材料を用いれば、絶縁膜ＭＺ３，ＭＺ５のうちの他方には、それよりも劣る材料を用いなければならなくなる。本実施の形態では、絶縁膜ＭＺ３と絶縁膜ＭＺ５とは、互いに同じ材料からなるため、電荷ブロック膜として相応しい共通の材料を絶縁膜ＭＺ３と絶縁膜ＭＺ５との両方に用いることができる。このため、積層膜ＬＭが電荷ブロック膜としての機能を発揮しやすくなる。
また、電荷蓄積膜である絶縁膜ＭＺ２にも高誘電率材料（好ましくは窒化シリコンよりも誘電率が高い材料）を用いることが好ましく、その場合は、絶縁膜ＭＺ２として、ハフニウム（Ｈｆ）と酸素（Ｏ）とを（構成元素として）含有する材料からなる絶縁膜を好適に用いることができ、酸化ハフニウム膜またはハフニウムシリケート膜を用いることが特に好ましい。
また、本実施の形態では、半導体装置の信頼性を考慮して、電荷蓄積膜（ＭＺ２）と半導体基板ＳＢとの間に介在する絶縁膜ＭＺ１として、酸化シリコン膜または酸窒化シリコン膜を用いている。半導体基板ＳＢ上に形成する絶縁膜ＭＺ１として、酸化シリコン膜または酸窒化シリコン膜を用いることにより、メモリ素子を有する半導体装置の信頼性を向上させることができる。他の形態として、絶縁膜ＭＺ１として、高誘電率膜（好ましくは窒化シリコン膜よりも誘電率が高い膜）を用いることも可能であり、その場合は、絶縁膜ＭＺ１の物理的膜厚を確保しながらＥＯＴを低減できるため、メモリ素子の動作電圧の低減や動作速度の更なる向上を図ることができる。
また、図３４および図３５のように、絶縁膜ＭＺ３を構成する複数の結晶粒ＧＲ１は、絶縁膜ＭＺ２および絶縁膜ＭＺ４の両方に隣接する結晶粒を含むことが好ましい。また、図３４および図３５のように、絶縁膜ＭＺ５を構成する複数の結晶粒ＧＲ２は、絶縁膜ＭＺ４およびゲート電極（ＭＧ１，ＭＧ２）の両方に隣接する結晶粒を含むことが好ましい。これにより、絶縁膜ＭＺ３，ＭＺ５は、十分に結晶化されて緻密化した状態になり、膜質が向上する。このため、結晶化によるリテンション特性向上効果を的確に得ることができる。また、絶縁膜ＭＺ３，ＭＺ５を十分に結晶化しても、絶縁膜ＭＺ３と絶縁膜ＭＺ５との間に絶縁膜ＭＺ４が介在することで、絶縁膜ＭＺ３を構成する結晶粒ＧＲ１と絶縁膜ＭＺ５を構成する複数の結晶粒ＧＲ２とが一体化することはない。このため、結晶粒界を介した絶縁膜ＭＺ２とゲート電極（ＭＧ１，ＭＧ２）との間のリークを抑制できるので、メモリ素子のリテンション特性を更に向上させることができる。
図３６は、書き込み動作後に所定の時間が経過したときのメモリ素子のフラットバンド電圧Ｖｆｂの変動量（シフト量）を示すグラフである。図３６のグラフの横軸は、書き込み動作後の経過時間に対応している。図３６のグラフの縦軸は、書き込み動作後に所定の時間経過したときのフラットバンド電圧Ｖｆｂの変動量（シフト量）に対応しており、具体的には、書き込み動作の直後のフラットバンド電圧と、書き込み動作後に所定の時間経過した後のフラットバンド電圧との差に対応している。また、図３６のグラフにおいて、黒い四角印（■）は、本実施の形態に対応しており、ここでは、メモリ素子のゲート絶縁膜（ＭＺ）のトップ絶縁膜として、酸化アルミニウム膜（絶縁膜ＭＺ３に対応）と酸化シリコン膜（絶縁膜ＭＺ４に対応）と酸化アルミニウム膜（絶縁膜ＭＺ５に対応）との積層膜を用いた場合が示されており、酸化アルミニウム膜は多結晶膜である。また、図３６のグラフにおいて、黒い丸印（●）は、上記図３１の検討例の場合に対応しており、ここでは、メモリ素子のゲート絶縁膜（ＭＺ１００）のトップ絶縁膜（ＭＺ１０３）として、単層の酸化アルミニウム膜を用いた場合が示されており、酸化アルミニウム膜は多結晶膜である。なお、図３６のグラフの縦軸は、ゼロから離れるほど、すなわち下に行くほど、フラットバンド電圧の変動量が大きいことに注意すべきである。
図３６のグラフに示されるように、メモリ素子のゲート絶縁膜のトップ絶縁膜として、単層の酸化アルミニウム膜を用いた場合（検討例に対応）よりも、酸化アルミニウム膜と酸化シリコン膜と酸化アルミニウム膜との積層膜を用いた場合（本実施の形態に対応）の方が、書き込み動作後に所定の時間が経過したときのメモリ素子のフラットバンド電圧の変動量（の絶対値）が小さくなる（ゼロに近くなる）。これは、結晶粒界を経由したゲート電極（ＭＧ１，ＭＧ２）と電荷蓄積膜（ＭＺ２）との間のリークが低減したためと考えられる。図３６のグラフからも、上記検討例（図３１、図３３）の場合に比べて、本実施の形態（図２、図１５、図３４、図３５）の場合の方が、メモリ素子のリテンション特性を向上させることができることが分かる。
次に、絶縁膜ＭＺ３，ＭＺ４，ＭＺ５の好適な厚みについて説明する。
絶縁膜ＭＺ４は、絶縁膜ＭＺ３（多結晶膜）を構成する結晶粒ＧＲ１と、絶縁膜ＭＺ５（多結晶膜）を構成する結晶粒ＧＲ２とを、絶縁膜ＭＺ４によって分断するために設けている。すなわち、上記図３１の検討例のようにトップ絶縁膜ＭＺ１０３として１層の多結晶膜を用いた場合に生じ得る課題（図３３を参照して説明した課題）を考慮して、その多結晶膜の膜中（厚みの途中）にバッファ層として絶縁膜ＭＺ４を挿入し多構造を採用している。このため、絶縁膜ＭＺ３，ＭＺ５には、電荷ブロック層として相応しい材料を用い、絶縁膜ＭＺ４には、絶縁膜ＭＺ３を構成する結晶粒ＧＲ１と絶縁膜ＭＺ５を構成する結晶粒ＧＲ２とを分断する作用を得られる材料を用いる。
このため、絶縁膜ＭＺ４は、絶縁膜ＭＺ３を構成する結晶粒ＧＲ１と絶縁膜ＭＺ５を構成する結晶粒ＧＲ２とを分断する作用を得られれば、厚くし過ぎない方が良く、積層膜ＬＭの厚さは、主として絶縁膜ＭＺ３，ＭＺ５の厚さで確保することが好ましい。この観点で、絶縁膜ＭＺ４の厚さ（Ｔ２）は、１ｎｍ以上が好ましく、１〜２ｎｍが特に好適である。これにより、絶縁膜ＭＺ３を構成する結晶粒ＧＲ１と絶縁膜ＭＺ５を構成する結晶粒ＧＲ２とを絶縁膜ＭＺ４により分断する作用を的確に得ることができる。また、絶縁膜ＭＺ３の厚さ（Ｔ１）と絶縁膜ＭＺ５の厚さ（Ｔ３）とは、それぞれ絶縁膜ＭＺ４の厚さ（Ｔ２）よりも厚いことが好ましく、言い換えると、絶縁膜ＭＺ４の厚さ（Ｔ２）は、絶縁膜ＭＺ３の厚さ（Ｔ１）および絶縁膜ＭＺ５の厚さ（Ｔ３）のそれぞれよりも薄いことが好ましい（すなわちＴ２＜Ｔ１かつＴ２＜Ｔ３）。これにより、積層膜ＬＭの厚さを、主として絶縁膜ＭＺ３，ＭＺ５の厚さで確保することができるため、積層膜ＬＭの電荷ブロック層としての機能を、より的確に得ることができる。また、絶縁膜ＭＺ３，ＭＺ５の各厚さ（Ｔ１，Ｔ３）は、それぞれ２ｎｍ以上が好ましく、２〜５ｎｍが特に好適であり、それにより、絶縁膜ＭＺ３，ＭＺ５を結晶化しやすくなり、結晶化によって絶縁膜ＭＺ３，ＭＺの膜質を向上させやすくなる、という効果も得ることができる。なお、厚さＴ１，Ｔ２，Ｔ３は、図３４および図３５に示してある。
また、絶縁膜ＭＺ４が上述した材料（高誘電率材料）からなる場合は、上記図３４のように、結晶化アニールで絶縁膜ＭＺ３，ＭＺ５だけでなく、絶縁膜ＭＺ４も結晶化して多結晶膜とすることができる。しかしながら、絶縁膜ＭＺ４を薄くすると、結晶化アニール（ステップＳ４，Ｓ２６）で絶縁膜ＭＺ３，ＭＺ５を結晶化した際に、絶縁膜ＭＺ４の結晶化が不足し、絶縁膜ＭＺ４が微結晶状態になる場合や、絶縁膜ＭＺ４が非晶質領域を部分的に含んでいる状態になる場合もあり得る。そのような場合でも、絶縁膜ＭＺ３を構成する結晶粒ＧＲ１と絶縁膜ＭＺ５を構成する結晶粒ＧＲ２とを絶縁膜ＭＺ４により分断する作用を得ることができる。但し、絶縁膜ＭＺ３，ＭＺ５だけでなく、絶縁膜ＭＺ４も全体が多結晶化して多結晶膜となっていればより好ましい。それにより、絶縁膜ＭＺ３，ＭＺ５だけでなく、絶縁膜ＭＺ４の膜質も向上するため、絶縁膜ＭＺ３，ＭＺ４，ＭＺ５の全ての膜が、リークしにくい膜となり、メモリ素子のリテンション特性をより向上させることができる。
また、絶縁膜ＭＺ３が絶縁膜ＭＺ５よりも薄い場合と、絶縁膜ＭＺ５が絶縁膜ＭＺ３よりも薄い場合とで、それぞれ別の利点を得ることができる。これについて以下に説明する。
絶縁膜ＭＺ３が厚い場合には、書き込み動作後の電荷保持状態において、電荷蓄積膜（絶縁膜ＭＺ２）から絶縁膜ＭＺ３に移動する電荷（ここでは電子）の量が多くなり、絶縁膜ＭＺにおける電荷分布が書き込み動作の直後から変化しやすくなる。これは、書き込み動作後の電荷保持状態において、しきい値電圧の変動量を増加させるように作用するため、リテンション特性の低下につながる虞がある。このため、リテンション特性をできるだけ向上させる観点では、絶縁膜ＭＺ３は薄いことが望ましく、従って、絶縁膜ＭＺ３は絶縁膜ＭＺ５よりも薄いことが好ましい。
一方、絶縁膜ＭＺ５が厚い場合には、ゲート電極（ＭＧ１，ＭＧ２）から絶縁膜ＭＺ５に電荷（ここでは電子）が捕獲される確率が高まり、絶縁膜ＭＺ５に電荷（ここでは電子）が捕獲されやすくなる。絶縁膜ＭＺ５の電荷（ここでは電子）の捕獲量が増加すると、その分、消去動作時に電荷蓄積膜（絶縁膜ＭＺ２）へ注入すべき電荷（ここではホール）の量が増加してしまうため、消去特性が低下する虞がある。例えば、消去動作に要する時間が長くなったり、あるいは、消去電圧（消去動作時の印加電圧）が高くなる虞がある。このため、消去特性を向上させる観点では、絶縁膜ＭＺ５は薄いことが望ましく、従って、絶縁膜ＭＺ５は絶縁膜ＭＺ３よりも薄いことが好ましい。
従って、リテンション特性を優先させる場合は、絶縁膜ＭＺ３を絶縁膜ＭＺ５よりも薄くすることが好ましく、消去特性を優先させる場合は、絶縁膜ＭＺ５を絶縁膜ＭＺ３よりも薄くすることが好ましい。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
ＣＧ 制御ゲート電極
ＣＴ コンタクトホール
ＥＸ，ＥＸ１，ＥＸ２ ｎ−型半導体領域
ＧＢ１，ＧＢ２，ＧＢ３，ＧＢ４，ＧＢ５，ＧＢ１０１ 粒界
ＬＫ１，ＬＫ１０１ リーク経路
ＧＦ 絶縁膜
ＧＲ１，ＧＲ２，ＧＲ３，ＧＲ１０１ 結晶粒
ＩＬ１，ＩＬ２ 絶縁膜
ＭＧ１ ゲート電極
ＭＧ２ メモリゲート電極
ＭＺ，ＭＺ１，ＭＺ２，ＭＺ３，ＭＺ４，ＭＺ５ 絶縁膜
ＭＺ１００ ゲート絶縁膜
ＭＺ１０１ ボトム絶縁膜
ＭＺ１０２ 電荷蓄積膜
ＭＺ１０３ トップ絶縁膜
ＰＧ プラグ
ＰＳ，ＰＳ１，ＰＳ２ シリコン膜
ＰＳ２ａ シリコンスペーサ
ＰＷ１，ＰＷ２ ｐ型ウエル
Ｍ１ 配線
ＭＣ１，ＭＣ２ メモリ素子
ＭＤ 半導体領域
ＭＳ 半導体領域
ＳＢ 半導体基板
ＳＤ，ＳＤ１，ＳＤ２ ｎ＋型半導体領域
ＳＬ 金属シリサイド層
ＳＷ サイドウォールスペーサ
ＣＴ コンタクトホール
ＥＸ，ＥＸ１，ＥＸ２ ｎ−型半導体領域
ＧＢ１，ＧＢ２，ＧＢ３，ＧＢ４，ＧＢ５，ＧＢ１０１ 粒界
ＬＫ１，ＬＫ１０１ リーク経路
ＧＦ 絶縁膜
ＧＲ１，ＧＲ２，ＧＲ３，ＧＲ１０１ 結晶粒
ＩＬ１，ＩＬ２ 絶縁膜
ＭＧ１ ゲート電極
ＭＧ２ メモリゲート電極
ＭＺ，ＭＺ１，ＭＺ２，ＭＺ３，ＭＺ４，ＭＺ５ 絶縁膜
ＭＺ１００ ゲート絶縁膜
ＭＺ１０１ ボトム絶縁膜
ＭＺ１０２ 電荷蓄積膜
ＭＺ１０３ トップ絶縁膜
ＰＧ プラグ
ＰＳ，ＰＳ１，ＰＳ２ シリコン膜
ＰＳ２ａ シリコンスペーサ
ＰＷ１，ＰＷ２ ｐ型ウエル
Ｍ１ 配線
ＭＣ１，ＭＣ２ メモリ素子
ＭＤ 半導体領域
ＭＳ 半導体領域
ＳＢ 半導体基板
ＳＤ，ＳＤ１，ＳＤ２ ｎ＋型半導体領域
ＳＬ 金属シリサイド層
ＳＷ サイドウォールスペーサ
Claims (16)
- 半導体基板と、
前記半導体基板上に形成された、メモリ素子用のゲート絶縁膜と、
前記ゲート絶縁膜上に形成された、前記メモリ素子用のゲート電極と、
を有し、
前記ゲート絶縁膜は、第１絶縁膜と、前記第１絶縁膜上の第２絶縁膜と、前記第２絶縁膜上の第３絶縁膜と、前記第３絶縁膜上の第４絶縁膜と、前記第４絶縁膜上の第５絶縁膜と、を有し、
前記第２絶縁膜は、電荷蓄積機能を有する絶縁膜であり、
前記第１絶縁膜および前記第３絶縁膜のそれぞれのバンドギャップは、前記第２絶縁膜のバンドギャップよりも大きく、
前記第３絶縁膜は、金属元素と酸素とを含有する高誘電率材料からなる多結晶膜であり、
前記第５絶縁膜は、前記第３絶縁膜と同じ材料からなる多結晶膜であり、
前記第４絶縁膜は、前記第３絶縁膜とは異なる材料からなり、かつ、非晶質膜である、半導体装置。 - 請求項１記載の半導体装置において、
前記第３絶縁膜は、酸化アルミニウム膜、酸窒化アルミニウム膜またはアルミニウムシリケート膜である、半導体装置。 - 請求項１記載の半導体装置において、
前記第３絶縁膜は、酸化アルミニウム膜である、半導体装置。 - 請求項１記載の半導体装置において、
前記第２絶縁膜は、ハフニウムと酸素とを含有する高誘電率材料からなる、半導体装置。 - 請求項１記載の半導体装置において、
前記第２絶縁膜は、酸化ハフニウム膜またはハフニウムシリケート膜である、半導体装置。 - 請求項１記載の半導体装置において、
前記第１絶縁膜は、酸化シリコン膜または酸窒化シリコン膜である、半導体装置。 - 請求項１記載の半導体装置において、
前記第３絶縁膜を構成する複数の第１結晶粒と、前記第５絶縁膜を構成する複数の第２結晶粒とは、前記第４絶縁膜によって離間されている、半導体装置。 - 請求項７記載の半導体装置において、
前記第３絶縁膜を構成する前記複数の第１結晶粒は、前記第２絶縁膜および前記第４絶縁膜に隣接する第３結晶粒を含み、
前記第５絶縁膜を構成する前記複数の第２結晶粒は、前記第４絶縁膜および前記ゲート電極に隣接する第４結晶粒を含む、半導体装置。 - 請求項１記載の半導体装置において、
前記第４絶縁膜は、酸化シリコン膜、酸窒化シリコン膜または窒化シリコン膜である、半導体装置。 - 請求項１記載の半導体装置において、
前記第４絶縁膜は、前記第３絶縁膜および前記第５絶縁膜のそれぞれよりも薄い、半導体装置。 - 請求項１０記載の半導体装置において、
前記第４絶縁膜の厚さは、１ｎｍ以上である、半導体装置。 - 請求項１１記載の半導体装置において、
前記第３絶縁膜および前記第５絶縁膜のそれぞれの厚さは、２ｎｍ以上である、半導体装置。 - 請求項１０記載の半導体装置において、
前記第３絶縁膜は、前記第５絶縁膜よりも薄い、半導体装置。 - 請求項１０記載の半導体装置において、
前記第５絶縁膜は、前記第３絶縁膜よりも薄い、半導体装置。 - メモリ素子を有する半導体装置の製造方法であって、
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板上に、前記メモリ素子のゲート絶縁膜用の積層膜であって、第１絶縁膜と、前記第１絶縁膜上の第２絶縁膜と、前記第２絶縁膜上の第３絶縁膜と、前記第３絶縁膜上の第４絶縁膜と、前記第４絶縁膜上の第５絶縁膜との前記積層膜を形成する工程、
（ｃ）前記（ｂ）工程後に、熱処理を行って、前記第３絶縁膜および前記第５絶縁膜を結晶化させる工程、
（ｄ）前記（ｃ）工程後に、前記積層膜上に、前記メモリ素子用のゲート電極を形成する工程、
を有し、
前記第２絶縁膜は、電荷蓄積機能を有する絶縁膜であり、
前記第１絶縁膜および前記第３絶縁膜のそれぞれのバンドギャップは、前記第２絶縁膜のバンドギャップよりも大きく、
前記第３絶縁膜は、金属元素と酸素とを含有する高誘電率材料からなり、
前記第５絶縁膜は、前記第３絶縁膜と同じ材料からなり、
前記第４絶縁膜は、前記第３絶縁膜とは異なる材料からなり、かつ、非晶質膜である、半導体装置の製造方法。 - 請求項１５記載の半導体装置の製造方法において、
前記第３絶縁膜は、酸化アルミニウム膜、酸窒化アルミニウム膜またはアルミニウムシリケート膜である、半導体装置の製造方法。
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