KR101027350B1 - 다층의 블록킹막을 구비하는 비휘발성메모리장치 및 그제조 방법 - Google Patents

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Abstract

본 발명은 프로그램 및 소거동작의 속도를 향상시키고 보유(retention) 특성을 향상 시킬 수 있는 비휘발성메모리장치 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 비휘발성메모리장치는 전하저장막에 저장된 전하의 이동을 방지하는 블록킹막이 전하저장막에 접하는 제1블록킹막과 제1블록킹막 상의 제2블록킹막을 포함하되 제1블록킹막은 제2블록킹막보다 에너지밴드갭이 크고 제2블록킹막은 제1블록킹막보다 유전율이 크다. 상술한 바와 같은 본 발명은 블록킹막(blocking layer)으로서 고유전체막/산화막, 고유전체막/산화질화막, 알루미늄산화막/고유전체막/산화막, 알루미늄산화막/고유전체막/산화질화막 등의 구조로 형성함으로써, 비휘발성메모리장치의 프로그램, 소거속도 및 데이터유지특성을 향상시킬 수 있는 효과가 있다.
비휘발성메모리장치, 전하트랩형, 부유게이트형, 전하저장막, 블록킹막, 에너지밴드갭

Description

다층의 블록킹막을 구비하는 비휘발성메모리장치 및 그 제조 방법{NON VOLATILE MEMORY DEVICE WITH MULTI BLOCKING LAYER AND METHOD OFR MANUFACTURING THE SAME}
본 발명은 반도체장치 제조 방법에 관한 것으로, 특히 비휘발성메모리장치 및 그 제조 방법에 관한 것이다.
비휘발성메모리장치는 전하저장막의 종류에 따라 부유게이트(Floating Gate; FG)형과 전하트랩(Charge Trap)형으로 구분되며, 부유게이트형은 부유게이트 내에 자유전하의 형태로 전하를 저장하고, 전하 트랩형은 전하저장막 내에서 공간적으로 격리된 트랩에 전하를 저장한다. 부유게이트형은 부유게이트와 제어게이트 사이의 유전체막으로서 ONO(Oxide/Nirtride/Oxide) 또는 고유전체막(High k dielectric)을 사용하고 있다.
종래 전하트랩형 비휘발성메모리장치는 도 1a에 도시된 바와 같은 MANOS 구조를 갖는다.
도 1a는 종래기술에 따른 MANOS 구조를 갖는 전하트랩형 비휘발성메모리장치를도시한 도면이다.
도 1a를 참조하면, MANOS 구조는 실리콘기판(Silicon substrate, 11), 터널링막(Tunneling layer, 12), 실리콘질화막(Si3N4, 13), 알루미늄산화막(Al2O3, 14) 및 금속막(Metal, 15)으로 이루어진다. 터널링막(12)은 실리콘산화막이다.
ONO 구조를 갖는 부유형 비휘발성메모리장치는, 도 1b에 도시된 바와 같은 구조를 갖는다.
도 1b는 종래기술에 따른 ONO 구조를 갖는 부유형 비휘발성메모리장치를 도시한 도면으로서, 기판(21)에 소자분리막(22)이 형성되고, 소자분리막을 제외한 기판(21) 상에 터널링막(23)과 부유게이트(24)가 적층된다. 부유게이트(24) 상부에 ONO(25)와 컨트롤게이트(26)가 형성된다.
도 1b에 의하면, ONO(25)와 컨트롤게이트(26)가 부유게이트(FG, 24)를 감싸고 있어 충분한 캐패시턴스 면적을 확보할 수 있기 때문에 커플링비(coupling ratio)를 증가시킬 수 있는 장점을 갖고 있다. 하지만, 40nm이하의 고집적 비휘발성메모리장치에서는 각 부유게이트간의 간섭(interference, 도면부호 'C') 문제가 초래되고 있으며, 이를 극복하기 위해 도 2b와 같은 구조가 개발되고 있다.
도 1c는 종래기술에 따른 IPD(Inter Poly Dielectric) 구조를 갖는 부유형 비휘발성메모리장치를 도시한 도면이다.
도 1c를 참조하면, 기판(31)에 소자분리막(32)이 형성되고, 소자분리막(32) 을 제외한 기판(31) 상에 터널링막(33)과 부유게이트(FG, 34)가 적층된다. 소자분리막(32)은 부유게이트(34) 사이에서 갭필된 형태이다. 부유게이트(34)와 소자분리막(32)의 평탄화된 표면 상부에 IPD(35)와 컨트롤게이트(CG, 36)가 형성된다.
도 1c에 도시된 구조는 IPD(35)와 컨트롤게이트(36)가 부유게이트(34) 상부에 형성되어 도 2a의 구조보다 캐패시턴스 면적이 감소되기 때문에, 커플링비를 증가시키 위해 IPD(35)의 EOT(equivalent oxide thickness)를 감소시켜야 한다. 이를 위해, ONO 구조보다 유전율이 높은 고유전체막(high-k dielectric)을 IPD로 적용하고자 하는 연구가 진행되고 있다.
그러나, 종래기술의 MANOS 구조는 트랩층인 실리콘질화막(Si3N4, 13)을 전하저장막(Charge storage layer)으로 사용하고 있기 때문에 소거(erase)가 어렵다. 또한, 실리콘질화막 상부의 블록킹막(Blocking layer) 역할을 하는 알루미늄산화막(Al2O3, 14)의 낮은 에너지밴드갭(energy band-gap)과 막 내에 존재하는 다량의 트랩사이트(trap site)가 비휘발성메모리장치의 데이터유지(data retention) 특성을 열화시키고 있다.
또한, 도 1c에 도시된 종래기술의 부유게이트 구조에서, 대부분의 고유전체막은 에너지밴드갭이 작고 다량의 트랩사이트를 포함하고 있기 때문에, 프로그램 및 소거 동작의 속도특성 열화 및 데이터유지 특성의 열화가 일어나고 있다.
도 2는 종래 MANOS 구조 비휘발성메모리장치에 대하여 데이터유지모드에서 전하의 손실을 설명하기 위한 도면이다.
도 2에 도시된 바와 같이, 데이터가 저장된 유지모드(retention mode)에서 에너지밴드는 약간 기울어진다. 이는 전하저장층에 트랩된 전하에 의한 내부전계에 기인한다. 이와 같은 유지모드에서 전하저장층의 트랩에 포획되어 있는 전자가 블록킹층으로 빠져나가는 전하손실이 발생한다.
통상적으로 전하저장막에 해당하는 실리콘질화막에서 가장 높은 트랩준위의 전자가 열적여기상태(thermal excited state)가 되면 여기된 전자(excited electron, e)는 실리콘질화막의 전도대(Conduction band, Ec)로 이동한다.
먼저, 전도대로 이동한 전자(e)는 알루미늄산화막의 전도대와 실리콘질화막의 전도대 차이(Band offset, BO)가 작기 때문에 밴드오프셋(BO)을 뛰어넘어 이동할 확률이 크다(①).
다음으로, 실리콘질화막의 전도대(Ec)로 이동한 전자(e)는 알루미늄산화막내 존재하는 다량의 트랩(T)을 통하여 유출된다(②).
이와 같은 전하손실은 부유게이트형에서도 발생한다. 즉, 에너지밴드갭이 작고 다량의 트랩사이트가 존재하는 고유전체막을 사용함에 따라 부유게이트에 저장된 전하가 손실된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 프로그램 및 소거동작의 속도를 향상시키고 보유(retention) 특성을 향상 시킬 수 있는 비휘발성메모리장치 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 비휘발성메모리장치는 전하저장막에 저장된 전하의 이동을 방지하는 블록킹막을 포함하는 비휘발성메모리장치에 있어서, 상기 블록킹막은 상기 전하저장막에 접하는 제1블록킹막과 상기 제1블록킹막 상의 제2블록킹막을 포함하며, 상기 제1블록킹막은 상기 제2블록킹막보다 에너지밴드갭이 크고, 상기 제2블록킹막은 상기 제1블록킹막보다 유전율이 큰 것을 특징으로 한다. 상기 제1블록킹막은 상기 전하저장막보다 에너지밴드갭이 큰 것을 특징으로 하고, 상기 제1블록킹막은 상기 제2블록킹막보다 트랩사이트밀도가 낮은 것을 특징으로 한다. 상기 블록킹막은 상기 제2블록킹막 상에 형성되며 상기 제2블록킹막보다 유전율은 낮고 에너지밴드갭은 큰 제3블록킹막을 더 포함하는 것을 특징으로 하며, 상기 제3블록킹막은 알루미늄산화막(Al2O3)을 포함하는 것을 특징으로 한다. 상기 블록킹막 상에 형성되며 실리콘의 중간갭보다 큰 일함수를 갖는 금속막을 더 포함하는 것을 특징으로 하고, 상기 금속막은 Pt, Ru, TiN, WN, TaN, Ir, Mo, Co, Ni, NiSi, NiPtSi, NiCSi 또는 CoSi 중에서 선택된 적어도 어느 하나를 포함하는 것을 특징으로 한다.
그리고, 본 발명의 비휘발성메모리장치 제조 방법은 제1도전막 상에 터널링막을 형성하는 단계; 상기 터널링막 상에 전하저장막을 형성하는 단계; 상기 전하저장막 상에 제1블록킹막을 형성하는 단계; 상기 제1블록킹막 상에 제2블록킹막을 형성하는 단계; 상기 제2블록킹막에 대해 어닐을 실시하는 단계; 및 상기 제2블록킹막 상에 제2도전막을 형성하는 단계를 포함하고, 상기 제1블록킹막은 상기 제2블록킹막보다 에너지밴드갭이 큰 물질로 형성하고, 상기 제2블록킹막은 상기 제1블록킹막보다 유전율이 큰 물질로 형성하는 것을 특징으로 한다. 상기 제1블록킹막은 상기 전하저장막의 일부를 산화시켜 형성하는 것을 특징으로 하고, 상기 전하저장막의 산화는 라디칼산화법(radical oxidation)을 이용하는 것을 특징으로 한다. 상기 제1블록킹막은 상기 전하저장막의 일부를 산화시킨 후 상기 산화된 부분을 다시 질화시켜 형성하는 것을 특징으로 하며, 상기 질화는, 열질화법(thermal nitridation) 또는 플라즈마질화법(plasma nitridation)을 이용하는 것을 특징으로 한다. 상기 제2도전막은 실리콘의 중간갭 보다 큰 일함수를 갖는 제1금속막을 포함하는 적층체인 것을 특징으로 하며, 상기 제1금속막은 Pt, Ru, TiN, WN, TaN, Ir, Mo, Co, Ni, NiSi, NiPtSi, NiCSi 또는 CoSi 중에서 선택된 적어도 어느 하나를 포함하는 것을 특징으로 한다.
상술한 바와 같은 본 발명은 블록킹막(blocking layer)으로서 고유전체막/산화막, 고유전체막/산화질화막, 알루미늄산화막/고유전체막/산화막, 알루미늄산화막 /고유전체막/산화질화막 등의 구조로 형성함으로써, 비휘발성메모리장치의 프로그램, 소거속도 및 데이터유지특성을 향상시킬 수 있는 효과가 있다.
본 발명은 전하저장막에 저장된 전하의 이동을 방지하는 블록킹막을 포함하는 비휘발성메모리장치에 있어서, 블록킹막이 서로 다른 에너지밴드갭을 갖는 물질의 조합이다. 블록킹막은 EOT(equivalent oxide thickness)를 감소시키기 위해 유전율이 높은 고유전체막(high-k dielectric)을 포함하고, 고유전체막의 낮은 에너지밴드갭 및 다량 트랩사이트에 의한 전하저장막의 전하손실을 방지하기 위해 고유전체막보다 에너지밴드갭이 큰 물질을 포함한다.
따라서, 본 발명의 블록킹막은 서로 다른 에너지밴드갭을 갖는 물질이 적층된 다층 구조이다.
도 3a은 본 발명의 제1실시예에 따른 비휘발성메모리장치의 구조를 도시한 도면이다.
도 3a를 참조하면, 제1도전막(100) 상에 터널링막(101)이 형성된다. 터널링막(101) 상에 전하저장막(102)이 형성되며, 전하저장막(102) 상에 블록킹막(103)이 형성된다. 블록킹막(103) 상에 제2도전막(104)이 형성된다.
제1도전막(100)은 실리콘기판을 포함하며, 실리콘기판은 P형 도전형 또는 N형 도전형의 불순물이 도핑될 수 있다. 바람직하게는 붕소(Boron)와 같은 P형 도전형 불순물이 도핑되어 있을 수 있다. 또한, 제1도전막(100)은 채널영역과 채널영역 양측에 형성된 소스영역과 드레인영역을 포함할 수 있다.
제2도전막(104)은 폴리실리콘막을 포함하거나, 폴리실리콘막과 금속막이 적층된 구조 또는 제1금속막(104A), 폴리실리콘막(104B) 및 제2금속막(104C)이 적층된 적층체를 포함할 수 있다. 적층체에서 제1금속막(104A)은 중간갭(Mid gap) 이상의 고일함수를 갖는 금속막을 포함할 수 있다. 금속막에 있어서 일함수는 페르미 레벨(Fermi level)과 진공 레벨(Vacuum level) 사이의 에너지 차이를 의미한다. 중간갭 이상의 고일함수란 실리콘의 중간갭 이상의 일함수를 의미하는 것으로서, 중간갭은 가전자대(Valence band)와 전도대(Conduction band) 사이의 에너지준위를 의미한다. 따라서, 중간갭 이상의 고일함수는 4.0eV 보다 크고 5.3eV 보다 작은 범위를 가질 수 있다. 이러한 범위의 고일함수를 갖는 금속막은 Pt, Ru, TiN, WN, TaN, Ir, Mo, Co, Ni, NiSi, NiPtSi, NiCSi 또는 CoSi 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 이와 같이 고일함수를 갖는 제1금속막(104A)은 블록킹막(103)과 접촉하여 블록킹막(103)의 누설전류특성을 개선시킨다. 그리고, 적층체에서 폴리실리콘막(104B)은 컨트롤게이트(Control gate)로 사용되고, 제2금속막(104C)은 컨트롤게이트의 저항을 낮추기 위한 저저항 금속막(Low resistive metal)으로서 텅스텐막을 포함할 수 있다. 도시하지 않았지만, 제2도전막(104) 상에는 하드마스크절연막이 구비될 수 있다.
터널링막(101)은 제1도전막(100) 및 전하저장막(102)보다 에너지밴드갭이 큰 물질을 포함한다. 바람직하게, 터널링막(101)은 산화막 또는 질소가 혼합된 산화막 을 포함할 수 있는데, 예를 들어, 실리콘산화막(SiO2) 또는 실리콘산화질화막(SiON)을 포함한다. 이와 같이, 터널링막(101)이 에너지밴드갭이 크면 프로그램되어 전하저장막(102)에 저장되어 있는 전하가 쉽게 이동하지 못한다.
전하저장막(102)은 터널링막(101)을 통해 주입된 전자(Electron)이나 정공(Hole)을 트랩(trap)하는 기능을 갖는 막으로서, 전하트랩층 또는 전하축적층이라고도 한다. 전하저장막(102)은 트랩사이트 밀도(Trap site density)가 높도록 질소가 혼합된 물질을 포함하는데, 예를 들어, 실리콘질화막(Si3N4)을 포함할 수 있다. 또한, 전하저장막(102)은 폴리실리콘막을 포함한다. 이와 같이, 전하저장막이 실리콘질화막인 경우는 전하트랩형 비휘발성메모리장치가 되고, 전하저장막이 폴리실리콘막인 경우는 부유형 비휘발성메모리장치가 된다. 이하, 전하저장막(102)이 실리콘질화막인 경우라 가정하여 설명하기로 한다.
전하저장막(102)과 제2도전막(104) 사이에 구비된 블록킹막(Blocking layer, 103)은 터널링막(101)을 통과한 전자들이 전하저장막(102)에 트랩되는 과정에서 제2도전막(104)으로 이동하는 것을 차단하는 절연막의 역할을 하는 것이다. 블록킹막(103)은 전하이동을 차단하면서도 등가산화막두께(EOT)를 낮추도록 높은 유전율(High-k)을 갖는 고유전체막을 포함하는 것이 바람직하다. 하지만, 블록킹막(103)으로 사용된 고유전체막이 낮은 에너지밴드갭을 갖고 다량의 트랩사이트가 존재하므로 블록킹막(103)이 전하저장막(102)과 직접 접촉하는 경우에는 전하저장막(102) 내 전하의 손실이 불가피하다. 즉, 블록킹막(103)으로 사용된 고유전체막 의 낮은 에너지밴드갭에 의해 전하저장막(102)의 전하가 블록킹막(103)으로 쉽게 이동하고, 이에 따라 블록킹막(103) 내 다량의 트랩사이트에 전하가 트랩되어 전하저장막(102)의 전하손실이 발생한다.
이와 같은 전하저장막(102)의 전하손실을 방지하기 위해 블록킹막(103)은 전하저장막(102)과 접촉하는 제1블록킹막(103A)을 포함한다. 따라서, 블록킹막(103)은 전하저장막(102)과 접촉하여 계면을 형성하는 제1블록킹막(103A)과 고유전체막으로 형성된 제2블록킹막(103B)을 포함한다. 제2블록킹막(103B)은 제2도전막(104)과 접촉한다.
제1블록킹막(103A)은 전하저장막(102)내 전하가 쉽게 이동하지 못하도록 제2블록킹막(103B)보다 큰 에너지밴드갭(Energy band gap; Eg)을 갖는 유전체막으로 형성한다. 이와 같이 에너지밴드갭이 큰 제블록킹1막(103A)은 큰 에너지밴드갭에 의해 낮은 유전율을 갖고, 이에 따라 고유전체막인 제2블록킹막(103B)보다 트랩사이트(trap site)의 수가 작다.
제1블록킹막(103A)이 큰 에너지밴드갭을 갖게 되면, 전하저장막(102)과의 계면에서 형성되는 밴드오프셋(Band offset)이 크다. 밴드오프셋이란 에너지밴드다이어그램에서 접촉하고 있는 두 물질의 전도대(Conduction band)간 에너지 차이를 의미한다.
바람직하게, 제1블록킹막(103A)은 제2블록킹막(103B)과 전하저장막(102)이 접촉하여 형성되는 밴드오프셋(Band offset)보다 더 큰 밴드오프셋을 갖는 물질이다. 밴드오프셋이 크면 전하저장막(102) 내 전하가 이동할 수 있는 전위장벽이 높 아지므로 그만큼 전하의 이동이 억제된다. 밴드오프셋에 대해서는 도 3b를 참조하여 후술하기로 한다.
아울러, 제1블록킹막(103A)이 낮은 유전율을 갖게 되면, 트랩사이트의 수가 작기 때문에 전하가 트랩되는 확률이 그만큼 감소한다. 즉, 제1블록킹막(103A)은 제2블록킹막(103B)보다 트랩밀도가 낮고, 전하저장막(102)보다도 트랩밀도가 낮다.
제2블록킹막(103B)이 고유전체막을 포함하는 경우, 제1블록킹막(103A)은 고유전체막보다 에너지밴드갭이 큰 유전체막을 포함할 수 있다.
바람직하게, 제2블록킹막(103B)으로 사용되는 고유전체막은 MAlO(M은 금속)을 이용하거나 또는 디슈프로슘(Dy)과 스칸듐(Sc)이 혼합된 DyScO을 이용한다. 예컨대, MAlO에서 금속(M)은 Hf, Zr, La, Gd, Y, Nd 또는 Ce, Pr 중에서 선택된 어느 하나를 포함하여, HfAlO, ZrAlO, LaAlO, GdAlO, YAlO, NdAlO, CeAlO, PrAlO 중에서 선택된 어느 하나가 된다. 이와 같은 고유전체막들은 3eV∼6eV 사이의 에너지밴드갭을 갖는다. 제2블록킹막(103B)으로 알루미늄산화막이나 Hf, Zr, La, Gd, Y, Nd 또는 Ce, Pr 중에서 선택된 어느 하나의 금속이 혼합된 산화막을 이용할 수도 있다. 누설전류개선을 위해서는 MAlO(M은 금속)을 이용하거나 또는 디슈프로슘(Dy)과 스칸듐(Sc)이 혼합된 DyScO을 이용하는 것이 바람직하다.
바람직하게, 제1블록킹막(103A)은 산화막(Oxide) 또는 산화질화막(Oxynitride)을 포함할 수 있다. 산화막과 산화질화막은 약 9eV 정도의 큰 에너지밴드갭을 갖는 물질이다. 이처럼 에너지밴드갭이 큰 제1블록킹막(103A)은 전하저장막(102)과의 계면에서 높은 밴드오프셋을 갖게 되므로, 전하저장막(102)내 전하 가 쉽게 이동하지 못한다.
제1블록킹막(103A)은 제2블록킹막(103B) 및 전하저장막(102)보다 두께가 얇다. 제1블록킹막(103A)의 두께는 20∼50Å이고, 제2블록킹막(103B)의 두께는 100∼300Å이며, 전하저장막(102)의 두께는 50∼200Å이다.
도 3b는 MANOS 구조와 본 발명의 제1실시예에 따른 전하저장막과 블록킹막 사이의 에너지밴드다이아그램(Energyband idagram)을 비교한 도면이다. 도 3b에서, MANOS 구조는 전하저장막이 실리콘질화막(Si3N4)이고, 블록킹막이 알루미늄산화막(Al2O3)이다. 본 발명의 제1실시예는 전하저장막(102)은 실리콘질화막(Si3N4)을 사용하고, 제1블록킹막(103A)은 실리콘산화막(SiO2)을 사용하며, 제2블록킹막(103B)은 HfAlO을 사용한다. HfAlO는 Al2O3에 하프늄이 혼합된 물질로서 하프늄이 혼합됨에 따라 Al2O3보다 에너지밴드갭이 낮아진다. Al2O3의 에너지밴드갭은 6∼8.7eV이므로 HfAlO의 에너지밴드갭은 4.5∼8eV가 되며, 실리콘질화막(Si3N4)의 에너지밴드갭은 5.3eV이고, 실리콘산화막(SiO2)의 에너지밴드갭은 9eV이다. 각 물질의 에너지밴드갭은 전도대(C)와 가전자대(V) 사이의 에너지준위 차이이다. 각 물질의 에너지밴드갭은 증착조건에 따라 값이 일부 변동되므로 근사치 값으로 기재하기로 한다.
도 3b를 참조하면 전하저장막과 블록킹막이 접촉하는 경우 각 물질이 갖는 에너지밴드갭 차이에 따라 전위장벽이 형성된다. 실리콘질화막과 알루미늄산화막의 전도대간 밴드오프셋(BO)에 비해 실리콘질화막과 실리콘산화막간 전도대간 밴드오 프셋(BO1)이 더 크다.
결국, 제1실시예에 따르면 MANOS 구조와 다르게, 전하저장막인 실리콘질화막에 저장된 전자(e)가 열이나 기타 주위 환경에 의해 에너지를 받더라도 높은 밴드오프셋을 뛰어 넘지 못하기 때문에(③) 비휘발성메모리장치의 데이터유지특성이 개선된다. MANOS 구조에서는 실리콘질화막과 알루미늄산화막의 전도대간 밴드오프셋이 낮으므로 실리콘질화막에 저장된 전자(e)가 알루미늄산화막으로 뛰어넘어 이동하는 것을 알 수 있다.
또한, 실리콘산화막은 트랩사이트밀도가 낮기 때문에 실리콘질화막의 전도대(Ec)로 이동한 전자(e)가 실리콘산화막 내부로 유출될 확률이 감소한다(④).
도 4a는 본 발명의 제2실시예에 따른 비휘발성메모리장치의 구조를 도시한 도면이다.
도 4a를 참조하면, 제1도전막(200) 상에 터널링막(201)이 형성된다. 터널링막(201) 상에 전하저장막(202)이 형성되며, 전하저장막(202) 상에 블록킹막(203)이 형성된다. 블록킹막(203) 상에 제2도전막(204)이 형성된다.
제1도전막(200)은 실리콘기판을 포함하며, 실리콘기판은 P형 도전형 또는 N형 도전형의 불순물이 도핑될 수 있다. 바람직하게는 붕소(Boron)와 같은 P형 도전형 불순물이 도핑되어 있을 수 있다. 또한, 제1도전막(200)은 채널영역과 채널영역 양측에 형성된 소스영역과 드레인영역을 포함할 수 있다.
제2도전막(204)은 폴리실리콘막을 포함하거나, 폴리실리콘막과 금속막이 적층된 구조 또는 제1금속막(204A), 폴리실리콘막(204B) 및 제2금속막(204C)이 적층 된 적층체를 포함할 수 있다. 적층체에서 제1금속막(204A)은 중간갭(Mid gap) 이상의 고일함수를 갖는 금속막을 포함할 수 있다. 금속막에 있어서 일함수는 페르미 레벨(Fermi level)과 진공 레벨(Vacuum level) 사이의 에너지 차이를 의미한다. 중간갭 이상의 고일함수란 실리콘의 중간갭 이상의 일함수를 의미하는 것으로서, 중간갭은 가전자대(Valence band)와 전도대(Conduction band) 사이의 에너지준위를 의미한다. 따라서, 중간갭 이상의 고일함수는 4.0eV 보다 크고 5.3eV 보다 작은 범위를 가질 수 있다. 이러한 범위의 고일함수를 갖는 금속막은 Pt, Ru, TiN, WN, TaN, Ir, Mo, Co, Ni, NiSi, NiPtSi, NiCSi 또는 CoSi 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 이와 같이 고일함수를 갖는 제1금속막(204A)은 블록킹막(203)과 접촉하여 블록킹막(203)의 누설전류특성을 개선시킨다. 그리고, 적층체에서 폴리실리콘막(204B)은 컨트롤게이트(Control gate)로 사용되고, 제2금속막(204C)은 컨트롤게이트의 저항을 낮추기 위한 저저항 금속막(Low resistive metal)으로서 텅스텐막을 포함할 수 있다. 도시하지 않았지만, 제2도전막(204) 상에는 하드마스크절연막이 구비될 수 있다.
터널링막(201)은 제1도전막(200) 및 전하저장막(202)보다 에너지밴드갭이 큰 물질을 포함한다. 바람직하게, 터널링막(201)은 산화막 또는 질소가 혼합된 산화막을 포함할 수 있는데, 예를 들어, 실리콘산화막(SiO2) 또는 실리콘산화질화막(SiON)을 포함한다. 이와 같이, 터널링막(201)이 에너지밴드갭이 크면 프로그램되어 전하저장막(202)에 저장되어 있는 전하가 터널링막(201)쪽으로 쉽게 이동하지 못한다.
전하저장막(202)은 터널링막(201)을 통해 주입된 전자(Electron)이나 정공(Hole)을 트랩(trap)하는 기능을 갖는 절연막으로서, 전하트랩층 또는 전하축적층이라고도 한다. 전하저장막(202)은 트랩사이트 밀도(Trap site density)가 높도록 질소가 혼합된 물질을 포함하는데, 예를 들어, 실리콘질화막(Si3N4)을 포함할 수 있다. 또한, 전하저장막(202)은 폴리실리콘막을 포함한다. 이와 같이, 전하저장막(202)이 실리콘질화막인 경우는 전하트랩형 비휘발성메모리장치가 되고, 전하저장막(202)이 폴리실리콘막인 경우는 부유형 비휘발성메모리장치가 된다. 이하, 전하저장막(202)이 실리콘질화막인 경우라 가정하여 설명하기로 한다.
전하저장막(202)과 제2도전막(204) 사이에 구비된 블록킹막(Blocking layer, 203)은 터널링막(201)을 통과한 전하들이 전하저장막(202)에 트랩되는 과정에서 제2도전막(204)으로 이동하는 것을 차단하는 절연막의 역할을 하는 것이다. 블록킹막(203)은 전하이동을 차단하면서도 등가산화막두께(EOT)를 낮추도록 높은 유전율(High-k)을 갖는 고유전체막을 포함하는 것이 바람직하다. 하지만, 블록킹막(203)으로 사용된 고유전체막이 낮은 에너지밴드갭을 갖고 다량의 트랩사이트가 존재하므로 블록킹막(203)이 전하저장막(202)과 직접 접촉하는 경우에는 전하저장막(202) 내 전하의 손실이 불가피하다. 즉, 블록킹막(203)으로 사용된 고유전체막의 낮은 에너지밴드갭에 의해 전하저장막(202)의 전하가 블록킹막(203)으로 쉽게 이동하고, 이에 따라 블록킹막(203) 내 다량의 트랩사이트에 전하가 트랩되어 전하저장막(202)의 전하손실이 발생한다.
이와 같은 전하저장막(202)의 전하손실을 방지하기 위해 블록킹막(203)은 전하저장막(202)과 접촉하는 제1블록킹막(203A)을 포함한다. 따라서, 블록킹막(203)은 전하저장막(202)과 접촉하여 계면을 형성하는 제1블록킹막(203A)과 고유전체막으로 형성된 제2블록킹막(203B)을 포함한다. 아울러, 블록킹막(203)은 제2도전막(204)와 접촉하는 부분에서의 블록킹 특성을 향상시기 위한 제3블록킹막(203C)을 더 포함한다.
제1블록킹막(203A)은 전하저장막(202)내 전하가 쉽게 이동하지 못하도록 제2블록킹막(203B)보다 큰 에너지밴드갭(Energy band gap; Eg)을 갖는 유전체막으로 형성한다. 이와 같이 에너지밴드갭이 큰 제1블록킹막(203A)은 큰 에너지밴드갭에 의해 낮은 유전율을 갖고, 이에 따라 고유전체막인 제2블록킹막(203B)보다 트랩사이트(trap site)의 수가 작다.
제1블록킹막(203A)이 큰 에너지밴드갭을 갖게 되면, 전하저장막(202)과의 계면에서 형성되는 밴드오프셋(Band offset)이 크다. 밴드오프셋이란 에너지밴드다이어그램에서 접촉하고 있는 두 물질의 전도대(Conduction band)간 에너지 차이를 의미한다.
바람직하게, 제1블록킹막(203A)은 제2블록킹막(203B)과 전하저장막(202)이 접촉하여 형성되는 밴드오프셋(Band offset)보다 더 큰 밴드오프셋을 갖는 물질이다. 밴드오프셋이 크면 전하저장막(202) 내 전하가 이동할 수 있는 전위장벽이 높아지므로 그만큼 전하의 이동이 억제된다. 밴드오프셋에 대해서는 도 4b를 참조하여 후술하기로 한다.
아울러, 제1블록킹막(203A)이 낮은 유전율을 갖게 되면, 트랩사이트의 수가 작기 때문에 전하가 트랩되는 확률이 그만큼 감소한다. 즉, 제1블록킹막(203A)은 제2블록킹막(203B)보다 트랩사이트 밀도가 낮고, 전하저장막(202)보다도 트랩사이트밀도가 낮다.
제2블록킹막(203B)이 고유전체막을 포함하는 경우, 제1블록킹막(203A)은 고유전체막보다 에너지밴드갭이 큰 유전체막을 포함할 수 있다.
바람직하게, 제2블록킹막(203B)으로 사용되는 고유전체막은 MAlO(M은 금속)을 이용하거나 또는 디슈프로슘(Dy)과 스칸듐(Sc)이 혼합된 DyScO을 이용한다. 예컨대, MAlO에서 금속(M)은 Hf, Zr, La, Gd, Y, Nd 또는 Ce, Pr 중에서 선택된 어느 하나를 포함하여, HfAlO, ZrAlO, LaAlO, GdAlO, YAlO, NdAlO, CeAlO, PrAlO 중에서 선택된 어느 하나가 된다. 이와 같은 고유전체막들은 3eV∼6eV 사이의 에너지밴드갭을 갖는다. 제2블록킹(203B)으로 알루미늄산화막이나 Hf, Zr, La, Gd, Y, Nd 또는 Ce, Pr 중에서 선택된 어느 하나의 금속이 혼합된 산화막을 이용할 수도 있다. 누설전류개선을 위해서는 MAlO(M은 금속)을 이용하거나 또는 디슈프로슘(Dy)과 스칸듐(Sc)이 혼합된 DyScO을 이용하는 것이 바람직하다.
바람직하게, 제1블록킹막(203A)은 산화막(Oxide) 또는 산화질화막(Oxynitride)을 포함할 수 있다. 산화막과 산화질화막은 약 9eV 정도의 큰 에너지밴드갭을 갖는 물질이다. 이처럼 에너지밴드갭이 큰 제1블록킹막(203A)은 전하저장막(202)과의 계면에서 높은 밴드오프셋을 갖게 되므로, 전하저장막(202)내 전하가 쉽게 이동하지 못한다.
제1블록킹막(203A)은 제2블록킹막(203B) 및 전하저장막(202)보다 두께가 얇다. 제1블록킹막(203A)의 두께는 20∼50Å이고, 제2블록킹막(203B)의 두께는 100∼300Å이며, 전하저장막(202)의 두께는 50∼200Å이다.
제3블록킹막(203C)은 제2블록킹막(203B)보다 유전율은 낮으나 에너지밴드갭이 큰 유전체막을 포함한다. 제3블록킹막(203C)이 큰 에너지밴드갭을 가짐에 따라전하손실을 더욱더 억제할 수 있다. 예컨대, 제1 및 제2블록킹막(203A, 203B)으로 일부 전하가 이동되었다고 하더라도 제3블록킹막(203C)이 제2블록킹막(203B)보다 에너지밴드갭이 크므로 제2블록킹막(203B)에서 제3블록킹막(203C)으로 전하가 이동하지 못한다.
제3블록킹막(203C)은 금속산화막을 포함하는데, 예를 들면, 알루미늄산화막(Al2O3)을 포함할 수 있다. 알루미늄산화막은 에너지밴드갭이 6∼8.7eV 정도로 매우 크다.
전술한 바와 같이, 제2실시예는 블록킹막이 서로 다른 에너지밴드갭을 갖는 유전체막들의 적층구조임을 알 수 있다. 전하저장막(202)에 접촉하는 제1블록킹막(203A)과 제2도전막(204)에 접촉하는 제3블록킹막(203C)의 에너지밴드갭이 제2블록킹막(203B)의 에너지밴드갭보다 더 크므로 제1실시예보다 블록킹 효과가 더욱 증대된다.
도 4b는 MANOS 구조와 본 발명의 제2실시예에 따른 전하저장막과 블록킹막 사이의 에너지밴드다이아그램(Energyband idagram)을 비교한 도면이다. 도 4b에서, MANOS 구조는 전하저장막이 실리콘질화막(Si3N4)이고, 블록킹막이 알루미늄산화막(Al2O3)이다. 본 발명의 제2실시예에 따른 전하저장막은 실리콘질화막(Si3N4)을 사용하고, 제1블록킹막은 실리콘산화막(SiO2)을 사용하고, 제2블록킹막은 HfAlO을 사용하며, 제3블록킹막은 Al2O3를 사용한 경우이다. HfAlO는 Al2O3에 하프늄이 혼합된 물질로서 하프늄이 혼합됨에 따라 Al2O3보다 에너지밴드갭이 낮아진다. Al2O3의 에너지밴드갭은 6∼8.7eV이고, HfAlO의 에너지밴드갭은 4.5∼8eV이며, 실리콘질화막(Si3N4)의 에너지밴드갭은 5.3eV이고, 실리콘산화막(SiO2)의 에너지밴드갭은 9eV이다. 각 물질의 에너지밴드갭은 전도대(C)와 가전자대(V) 사이의 에너지준위 차이이다.
도 4b를 참조하면 전하저장막과 블록킹막이 접촉하는 경우 각 물질이 갖는 에너지밴드갭 차이에 따라 전위장벽이 형성된다. 실리콘질화막과 알루미늄산화막의 전도대간 밴드오프셋(BO)에 비해 실리콘질화막과 실리콘산화막간 전도대간 밴드오프셋(BO2)가 더 크다.
따라서, 전하저장막인 실리콘질화막에 저장된 전자(e)가 열이나 기타 주위 환경에 의해 에너지를 받더라도 높은 밴드오프셋(BO2)을 뛰어 넘지 못하기 때문에(⑤) 비휘발성메모리장치의 데이터유지특성이 개선된다.
MANOS 구조에서는 실리콘질화막과 알루미늄산화막의 전도대간 밴드오프 셋(BO)이 낮으므로 실리콘질화막에 저장된 전자(e)가 알루미늄산화막으로 뛰어넘어 이동하는 것을 알 수 있다.
또한, 실리콘산화막은 트랩사이트밀도가 낮기 때문에 실리콘질화막의 전도대(Ec)로 이동한 전자(e)가 실리콘산화막 내부로 유출될 확률이 감소한다(⑥).
그리고, 본 발명의 제2실시예는 제2블록킹막인 HfAlO에 전자가 트랩된다고 하더라도 HfAlO와 알루미늄산화막간 밴드오프셋(BO3)이 존재하므로 트랩된 전하가 트랩준위로부터 밴드오프셋을 뛰어넘어 이동하지 못한다(⑦). 따라서, 블록킹막이 제3블록킹막을 포함하므로써 전하의 손실을 더욱 최소화할 수 있다.
도 5a 내지 도 5e는 본 발명의 제3실시예에 따른 비휘발성메모리장치 제조 방법을 도시한 공정 단면도이다.
도 5a에 도시된 바와 같이, 소자 분리막(42) 및 이온주입공정이 진행된 반도체 기판(41)에 일정 두께의 터널링막(43)을 형성한다. 소자분리막(42)은 STI(Shallow Trench Isolation) 공정을 통해 형성하며, 이온주입공정은 문턱전압조절을 위한 이온주입공정을 포함한다. 터널링막(43)은 산화막 또는 질소를 포함하는 산화막을 포함할 수 있다. 바람직하게, 터널링막(43)은 순수 실리콘산화막(pure SiO2) 또는 실리콘산화질화막(Silicon Oxynitride; SiON)을 포함한다.
이어서, 전하저장막(44)을 형성한다. 전하저장막(44)은 실리콘질화막(Si3N4)또는 폴리실리콘막을 포함한다. 전하저장막(44)은 50∼200Å 두께이다.
위와 같이 전하저장막(44)을 형성한 후에는 전하저장막(44)과 후속의 도전막 간 전류흐름을 차단하는 블록킹막을 형성한다. 제1실시예에서는 블록킹막이 제1블록킹막과 제2블록킹막을 포함한다.
먼저, 도 5b에 도시된 바와 같이, 전하저장막(44) 상에 제1블록킹막(45)을 형성한다. 이때, 제1블록킹막(45)의 두께는 전하저장막(44)보다 얇은 20∼50Å 두께로 형성한다. 제1블록킹막(45)은 산화막 또는 산화질화막을 포함한다.
제1블록킹막(45)이 산화막인 경우로 가정하면, 제1블록킹막(45)을 형성하는 방법은 전하저장막(44)의 표면을 산화시키는 라디칼산화법(radical oxidation)을 이용한다. 이에 따라 전하저장막(44)의 일부가 산화되어 제1블록킹막(45)이 형성된다. 결국, 제1블록킹막(45)은 산화막(Oxide)이 되며, 그 두께가 20∼50Å이 되도록 한다.
제1블록킹막(45)을 형성하는 다른 방법으로는 전하저장막(44) 상에 제1블록킹막(45)을 일정 두께로 증착할 수 있는 화학기상증착법(Chemical Vapor Deposition; CVD)을 이용할 수 있다. 이와 같이 화학기상증착법을 이용하면 전하저장막(44)의 일부가 산화되지 않고, 전하저장막(44) 상에 산화막(Oxide)이 직접 증착된다. 화학기상증착법을 통해 형성된 산화막도 20∼50Å 두께가 된다.
제1블록킹막(45)은 전하저장막(44)과 계면을 형성하면서 후속의 제2블록킹막(46)으로 사용되는 고유전체막보다 유전율이 낮은 물질로 형성하는데, 바람직하게 제1블록킹막(45)은 산화막을 포함한다. 제1블록킹막(45)으로 사용된 산화막은 고유전체막보다 트랩사이트(Trap site)가 작다. 따라서, 밴드오프셋(band offset)이 크며, 제2블록킹막(46)과 전하저장막(44)을 분리시키게 된다.
제1블록킹막(45)을 형성하기 위한 라디칼산화법은 열라디칼산화법(thermal radical oxidation) 또는 플라즈마라디칼산화법(plasma radical oxidation)을 이용할 수 있다. 열라디칼산화법은 600∼1200℃ 온도 및 1mTorr∼100Torr 압력 범위에서 진행한다. 열라디칼산화법은 활성산소를 이용하여 산화시키는 방법인데, 활성산소를 생성시키기 위해 H2와 O2를 동시에 주입하거나 또는 중수소(D2)와 O2를 동시에 주입한다. 플라즈마라디칼산화법은 플라즈마 생성 가스로서 Ar, H2 및 O2이 혼합된 혼합가스(Ar/H2/O2), Ar와 O2이 혼합된 혼합가스(Ar/O2), He, H2 및 O2이 혼합된 혼합가스(He/H2/O2), He와 O2가 혼합된 혼합가스(He/O2), H2와 O2가 혼합된 혼합가스(H2/O2) 또는 O2 중에서 선택된 어느 하나를 이용하거나, 또는 상기 가스들 중 2가지 이상을 혼합한 혼합가스를 이용할 수 있다. 또한 플라즈마소스로는 마이크로파(micro wave; MW) 또는 무선주파수(radio frequency; RF)를 이용하며, 플라즈마파워(plasma power)는 100∼3000W를 이용한다. 그리고, 플라즈마 처리시간은 5∼600초, 기판온도는 0∼600℃, 플라즈마생성가스의 유량은 5∼2000sccm로 하여 진행할 수 있다.
한편, 제1블록킹막(45)이 산화막외에 산화질화막을 포함할 수 있으므로, 산화질화막을 형성하기 위해서 질화 공정을 도입할 수 있다. 예컨대, 라디칼산화법(radical oxidation) 또는 화학기상증착법을 이용하여 산화막을 형성한 후에 열질화법(thermal nitridation) 또는 플라즈마질화법(plasma nitridation)을 이용한 질화공정을 추가로 진행한다. 열질화법은 700~1000℃의 온도하에서 N2O, NO 또는 NH3 중에서 선택된 적어도 어느 하나의 가스분위기에서 진행한다. 플라즈마질화법은 직접 질소플라즈마(N plasma)를 형성시켜주는 직접플라즈마방식(direct plasma) 및 다른 곳에서 질소플라즈마를 형성한 후 질소라디칼(N radical)만을 표면 상부에 끌어와 질화시키는 리모트플라즈마방식(remote plasma)을 적용할 수 있다. 플라즈마생성가스로는 Ar/N2, He/N2, Xe/N2, N2, NO, N2O 또는 상기 기체들의 혼합기체를 주입할 수 있다. 또한 플라즈마소스로는 마이크로파(MW) 또는 무선주파수(RF)를 이용하며 플라즈마파워는 100∼3000W를 이용한다. 플라즈마 처리 시간은 5∼600초, 기판온도는 0∼600℃, 플라즈마생성가스의 유량은 5∼2000sccm로 하여 진행할 수 있다.
상술한 산화질화막또한 후속의 제2블록킹막으로 사용된 고유전체막보다 에너지밴드갭이 큰 물질이다.
도 5c에 도시된 바와 같이, 제1블록킹막(45) 상에 고유전체막을 이용하여 제2블록킹막(46)을 형성한다. 제2블록킹막(46)의 두께는 100∼300Å이다. 제2블록킹막(46)은 Hf, Zr, La, Gd, Y, Nd 또는 Ce, Pr 중에서 선택된 어느 하나의 금속이 혼합된 알루미늄산화막을 이용하거나 또는 디슈프로슘(Dy)과 스칸듐(Sc)이 혼합된 DyScO을 이용한다. 예컨대, 금속이 혼합된 알루미늄산화막은 HfAlO, ZrAlO, LaAlO, GdAlO, YAlO, NdAlO, CeAlO, PrAlO 중에서 선택된 적어도 어느 하나를 포함한다. 제2블록킹막(46)은 원자층증착법(ALD) 또는 화학기상증착법(CVD)으로 형성한다.
상술한 일련의 공정에 의해 블록킹막이 형성된다. 블록킹막은 제1블록킹막(45)과 제2블록킹막(46)을 포함한다. 제1블록킹막(45)은 전하저장막(44)과의 계면을 형성하는 막이고, 제2블록킹막(46)은 후속 도전막과의 계면을 형성하는 막이다. 제2블록킹막(46)에 의한 블록킹 효과를 얻으면서도 제1블록킹막(45)에 의해 제2블록킹막(46)과 전하저장막(44)을 분리시킬 수 있다.
제2블록킹막(46)은 후처리가 진행될 수 있다. 특히, 제2블록킹막(46)으로 사용된 고유전체막의 막질(Quality)을 개선하기 위해 후처리로서 후증착어닐(Post Deposition Anneal; PDA) 공정을 진행한다. 후증착어닐(PDA) 공정은 퍼니스(Furnace) 또는 급속열처리공정(Rapid Thermal Process; RTP)을 이용하되, 700∼1000℃ 온도에서 N2 또는 O2로 진행한다. 이와 같은 후증착어닐에 의해 제2블록킹막(46)의 블록킹효과가 증대된다.
도 5d에 도시된 바와 같이, 제2블록킹막(46) 상에 제1금속막(47), 폴리실리콘막(48), 제2금속막(49)을 적층한다. 제1금속막(47)은 제2블록킹막(46)의 누설 전류를 억제하기 위한 물질로서 높은 일함수를 갖는 금속막이다. 제1금속막(47)은 미드갭(mid-gap ) 이상의 일함수를 갖는 물질로서, Pt, Ru, TiN, WN, TaN, Ir, Mo, Co, Ni, NiSi, NiPtSi, NiCSi 또는 CoSi 중에서 선택된 적어도 어느 하나를 포함한다. 제1금속막(47)의 두께는 50∼200Å이다.
폴리실리콘막(48)은 컨트롤게이트(Control gate)로 사용된다. 제2금속막(49)은 컨트롤게이트의 저항을 낮추기 위한 저저항 금속막(Low resistive metal)으로 서, 텅스텐막을 포함할 수 있다. 폴리실리콘막(48)과 제2금속막(49)간의 상호확산을 방지하기 위해 배리어금속막(Barrier metal)이 삽입될 수도 있다.
제2금속막(49) 상에 하드마스크절연막(50)을 형성하는데, 하드마스크절연막(50)은 후속 식각공정시 식각장벽으로 이용되는 물질로서, 질화막을 포함할 수 있다.
도 5e에 도시된 바와 같이, 하드마스크절연막(50), 제2금속막, 폴리실리콘막(48), 제1금속막(47), 제2블록킹막(46), 제1블록킹막(45) 및 전하저장막(44)을 순차적으로 식각한다.
위와 같이 형성된 구조는 전하저장막(44)이 실리콘질화막이면 전하트랩형 비휘발성메모리장치가 되고, 전하저장막(44)이 폴리실리콘막이면 부유게이트형 비휘발성메모리장치가 된다.
도 6a 내지 도 6f는 본 발명의 제4실시예에 따른 비휘발성메모리장치 제조 방법을 도시한 공정 단면도이다.
도 6a에 도시된 바와 같이, 소자 분리막(52) 및 이온주입공정이 진행된 반도체 기판(51)에 일정 두께의 터널링막(53)을 형성한다. 소자분리막(52)은 STI(Shallow Trench Isolation) 공정을 통해 형성하며, 이온주입공정은 문턱전압조절을 위한 이온주입공정을 포함한다. 터널링막(53)은 산화막 또는 질소를 포함하는 산화막을 포함할 수 있다. 바람직하게, 터널링막(53)은 순수 실리콘산화막(pure SiO2) 또는 실리콘산화질화막(Silicon Oxynitride; SiON)을 포함한다.
이어서, 전하저장막(54)을 형성한다. 전하저장막(54)은 실리콘질화막(Si3N4)을 포함한다. 전하저장막(54)은 50∼200Å 두께이다.
위와 같이 전하저장막(54)을 형성한 후에는 전하저장막(54)과 후속의 도전막간 전류흐름을 차단하는 블록킹막을 형성한다. 제4실시예에서는 블록킹막이 제1블록킹막과 제2블록킹막을 포함한다.
먼저, 도 6b에 도시된 바와 같이, 전하저장막(54) 상에 제1블록킹막(55)을 형성한다. 이때, 제1블록킹막(55)의 두께는 전하저장막(54)보다 얇은 20∼50Å 두께로 형성한다. 제1블록킹막(55)은 산화막 또는 산화질화막을 포함한다.
제1블록킹막(55)이 산화막인 경우로 가정하면, 제1블록킹막(55)을 형성하는 방법은 전하저장막(54)의 표면을 산화시키는 라디칼산화법(radical oxidation)을 이용한다. 이에 따라 전하저장막(54)의 일부가 산화되어 제1블록킹막(55)이 형성된다. 결국, 제1블록킹막(55)은 산화막(Oxide)이 되며, 그 두께가 20∼50Å이 되도록 한다.
제1블록킹막(55)을 형성하는 다른 방법으로는 전하저장막(54) 상에 제1블록킹막(55)을 일정 두께로 증착할 수 있는 화학기상증착법(Chemical Vapor Deposition; CVD)을 이용할 수 있다. 이와 같이 화학기상증착법을 이용하면 전하저장막(54)의 일부가 산화되지 않고, 전하저장막(54) 상에 산화막(Oxide)이 직접 증착된다. 화학기상증착법을 통해 형성된 산화막도 20∼50Å 두께가 된다.
제1블록킹막(55)은 전하저장막(54)과 계면을 형성하면서 후속의 제2블록킹 막(56)으로 사용되는 고유전체막보다 유전율이 낮은 물질로 형성하는데, 바람직하게 제1블록킹막(55)은 산화막을 포함한다. 제1블록킹막(55)으로 사용된 산화막은 고유전체막보다 트랩사이트(Trap site)가 작다. 따라서, 밴드오프셋(band offset)이 크며, 제2블록킹막(56)과 전하저장막(54)을 분리시키게 된다.
제1블록킹막(55)을 형성하기 위한 라디칼산화법은 열라디칼산화법(thermal radical oxidation) 또는 플라즈마라디칼산화법(plasma radical oxidation)을 이용할 수 있다. 열라디칼산화법은 600∼1200℃ 온도 및 1mTorr∼100Torr 압력 범위에서 진행한다. 열라디칼산화법은 활성산소를 이용하여 산화시키는 방법인데, 활성산소를 생성시키기 위해 H2와 O2를 동시에 주입하거나 또는 중수소(D2)와 O2를 동시에 주입한다. 플라즈마라디칼산화법은 플라즈마 생성 가스로서 Ar, H2 및 O2이 혼합된 혼합가스(Ar/H2/O2), Ar와 O2이 혼합된 혼합가스(Ar/O2), He, H2 및 O2이 혼합된 혼합가스(He/H2/O2), He와 O2가 혼합된 혼합가스(He/O2), H2와 O2가 혼합된 혼합가스(H2/O2) 또는 O2 중에서 선택된 어느 하나를 이용하거나, 또는 상기 가스들 중 2가지 이상을 혼합한 혼합가스를 이용할 수 있다. 또한 플라즈마소스로는 마이크로파(micro wave; MW) 또는 무선주파수(radio frequency; RF)를 이용하며, 플라즈마파워(plasma power)는 100∼3000W를 이용한다. 그리고, 플라즈마 처리시간은 5∼600초, 기판온도는 0∼600℃, 플라즈마생성가스의 유량은 5∼2000sccm로 하여 진행할 수 있다.
한편, 제1블록킹막(55)이 산화막외에 산화질화막을 포함할 수 있으므로, 산화질화막을 형성하기 위해서 질화 공정을 도입할 수 있다. 예컨대, 라디칼산화법(radical oxidation) 또는 화학기상증착법을 이용하여 산화막을 형성한 후에 열질화법(thermal nitridation) 또는 플라즈마질화법(plasma nitridation)을 이용한 질화공정을 추가로 진행한다. 열질화법은 700~1000℃의 온도하에서 N2O, NO 또는 NH3 중에서 선택된 적어도 어느 하나의 가스분위기에서 진행한다. 플라즈마질화법은 직접 질소플라즈마(N plasma)를 형성시켜주는 직접플라즈마방식(direct plasma) 및 다른 곳에서 질소플라즈마를 형성한 후 질소라디칼(N radical)만을 표면 상부에 끌어와 질화시키는 리모트플라즈마방식(remote plasma)을 적용할 수 있다. 플라즈마생성가스로는 Ar/N2, He/N2, Xe/N2, N2, NO, N2O 또는 상기 기체들의 혼합기체를 주입할 수 있다. 또한 플라즈마소스로는 마이크로파(MW) 또는 무선주파수(RF)를 이용하며 플라즈마파워는 100∼3000W를 이용한다. 플라즈마 처리 시간은 5∼600초, 기판온도는 0∼600℃, 플라즈마생성가스의 유량은 5∼2000sccm로 하여 진행할 수 있다.
상술한 산화질화막또한 후속의 제2블록킹막으로 사용된 고유전체막보다 에너지밴드갭이 큰 물질이다.
도 6c에 도시된 바와 같이, 제1블록킹막(55) 상에 고유전체막을 이용하여 제2블록킹막(56)을 형성한다. 제2블록킹막(56)의 두께는 100∼300Å이다. 제2블록킹막(56)은 Hf, Zr, La, Gd, Y, Nd 또는 Ce, Pr 중에서 선택된 어느 하나의 금속이 혼합된 알루미늄산화막을 이용하거나 또는 디슈프로슘(Dy)과 스칸듐(Sc)이 혼합된 DyScO을 이용한다. 예컨대, 금속이 혼합된 알루미늄산화막은 HfAlO, ZrAlO, LaAlO, GdAlO, YAlO, NdAlO, CeAlO, PrAlO 중에서 선택된 적어도 어느 하나를 포함한다. 제2블록킹막(56)은 원자층증착법(ALD) 또는 화학기상증착법(CVD)으로 형성한다.
상술한 일련의 공정에 의해 블록킹막이 형성된다. 블록킹막은 제1블록킹막(55)과 제2블록킹막(56)을 포함한다. 제1블록킹막(55)은 전하저장막(54)과의 계면을 형성하는 막이고, 제2블록킹막(56)은 후속 도전막과의 계면을 형성하는 막이다. 제2블록킹막(56)에 의한 블록킹 효과를 얻으면서도 제1블록킹막(55)에 의해 제2블록킹막(56)과 전하저장막(54)을 분리시킬 수 있다.
제2블록킹막(56)은 후처리가 진행될 수 있다. 특히, 제2블록킹막(56)으로 사용된 고유전체막의 막질(Quality)을 개선하기 위해 후처리로서 후증착어닐(Post Deposition Anneal; PDA) 공정을 진행한다. 후증착어닐(PDA) 공정은 퍼니스(Furnace) 또는 급속열처리공정(Rapid Thermal Process; RTP)을 이용하되, 700∼1000℃ 온도에서 N2 또는 O2로 진행한다. 이와 같은 후증착어닐에 의해 제2블록킹막(56)의 블록킹효과가 증대된다.
도 6d에 도시된 바와 같이, 제2블록킹막(56) 상에 제3블록킹막(57)을 형성한다.
제3블록킹막(57)은 제2블록킹막(56)보다 유전율은 낮으나 에너지밴드갭이 큰 유전체막을 포함한다. 제3블록킹막(57)이 큰 에너지밴드갭을 가짐에 따라 전하손실 을 더욱더 억제할 수 있다. 예컨대, 제1 및 제2블록킹막(55, 56)으로 일부 전하가 이동되었다고 하더라도 제3블록킹막(57)이 제2블록킹막(56)보다 에너지밴드갭이 크므로 제2블록킹막(56)에서 제3블록킹막(57)으로 전하가 이동하지 못한다.
제3블록킹막(57)은 금속산화막을 포함하는데, 예를 들면, 알루미늄산화막(Al2O3)을 포함할 수 있다. 알루미늄산화막은 에너지밴드갭이 약 8.7eV 정도로 매우 크다.
도 6e에 도시된 바와 같이, 제3블록킹막(57) 상에 제1금속막(58), 폴리실리콘막(59), 제2금속막(60)을 적층한다. 제1금속막(58)은 제2블록킹막(56) 및 제3블록킹막(57)의 누설 전류를 억제하기 위한 물질로서 높은 일함수를 갖는 금속막이다. 제1금속막(58)은 미드갭(mid-gap ) 이상의 일함수를 갖는 물질로서, Pt, Ru, TiN, WN, TaN, Ir, Mo, Co, Ni, NiSi, NiPtSi, NiCSi 또는 CoSi 중에서 선택된 적어도 어느 하나를 포함한다. 제1금속막(58)의 두께는 50∼200Å이다.
폴리실리콘막(59)은 컨트롤게이트(Control gate)로 사용된다. 제2금속막(60)은 컨트롤게이트의 저항을 낮추기 위한 저저항 금속막(Low resistive metal)으로서, 텅스텐막을 포함할 수 있다. 폴리실리콘막(59)과 제2금속막(60)간의 상호확산을 방지하기 위해 배리어금속막(Barrier metal)이 삽입될 수도 있다.
제2금속막(60) 상에 하드마스크절연막(61)을 형성하는데, 하드마스크절연막(61)은 후속 식각공정시 식각장벽으로 이용되는 물질로서, 질화막을 포함할 수 있다.
도 6f에 도시된 바와 같이, 하드마스크절연막(61), 제2금속막(60), 폴리실리콘막(59), 제1금속막(58), 제3블록킹막(57), 제2블록킹막(56), 제1블록킹막(55) 및 전하저장막(54)을 순차적으로 식각한다.
위와 같이 형성된 구조는 전하저장막(54)이 실리콘질화막이면 전하트랩형 비휘발성메모리장치가 되고, 전하저장막(54)이 폴리실리콘막이면 부유게이트형 비휘발성메모리장치가 된다.
도 7a는 본 발명의 제2실시예에 따른 비휘발성 메모리장치와 종래 MANOS 구조의 프로그램 시간 대비 플랫밴드전압(Flat band Voltage; Vfb)을 도시한 그래프로서, X축은 프로그램 시간을 나타내고, Y축은 플랫밴드전압(Vfb)을 나타낸다. 도 7a는 본 발명의 제2실시예는 터널링막으로서 실리콘산화막을 사용하고, 전하저장막으로서 실리콘질화막을 사용하며, 블록킹막으로서 SiO2와 HfAlO, Al2O3를 적층한 경우이다. 종래 MANOS 구조는 터널링막으로서 실리콘산화막을 사용하고, 전하저장막으로서 실리콘질화막을 사용하며, 블록킹막으로서 Al2O3를 사용한 경우이다.
도 7a를 참조하여 동일한 프로그램 시간동안 플랫밴드전압(Vfb)의 변화를 살펴보면, 블로킹막의 종류에 따라서 초기 플랫밴드전압(Vfb)이 차이가 있으나, 프로그램 시간에 따른 플랫밴드전압(Vfb) 변화의 기울기가 동일하여 프로그램 속도는 동일한 것을 알 수 있다.
도 7b는 본 발명의 제2실시예에 따른 비휘발성 메모리장치와 종래 MANOS 구 조의 소거 시간 대비 플랫밴드전압(Vfb)을 도시한 그래프로서, X축은 소거시간을 나타내고, Y축은 플랫밴드전압(Vfb)을 나타낸다. 도 7b는 본 발명의 제2실시예는 터널링막으로서 실리콘산화막을 사용하고, 전하저장막으로서 실리콘질화막을 사용하며, 블록킹막으로서 SiO2와 HfAlO, Al2O3를 적층한 경우이다. 종래 MANOS 구조는 터널링막으로서 실리콘산화막을 사용하고, 전하저장막으로서 실리콘질화막을 사용하며, 블록킹막으로서 Al2O3를 사용한 경우이다.
도 7b에 도시된 결과를 통해 알 수 있듯이, 블록킹막으로서 SiO2, HfAlO 및 Al2O3를 적층한 경우는, Al2O3만을 블록킹막으로 사용한 경우보다 동일한 소거 시간동안 Vfb가 보다 낮게 나타난다. 이러한 결과를 통해, 본 발명에서와 같이 블록킹막으로서 SiO2, HfAlO 및 Al2O3를 적층한 경우에는, 동일한 소거 시간 조건하에서 소거 전압을 보다 낮출 수 있음을 알 수 있다. 이는 또한, 동일한 소거 전압을 인가할 경우에는 소거 시간을 보다 단축시킬 수 있게 됨을 의미하기도 한다.
도 8은 본 발명의 제2실시예에 따른 비휘발성 메모리장치와 종래 MANOS 구조의 데이터유지특성을 비교한 그래프이다.
도 8을 참조하면, 본 발명의 제3실시예는 1000초(103)동안 프로그램 상태(P)에 대한 플랫 밴드 전압 변동(ΔVfb)은 약 1.25V이고, 소거 상태(E)에 대한 플랫 밴드 전압 변동(ΔVfb)은 0.1V 보다 작다.
종래 MANOS 구조는 1000초(103)동안 프로그램 상태(P)에 대한 플랫 밴드 전 압 변동(ΔVfb)은 약 2.25V이고, 소거 상태(E)에 대한 플랫 밴드 전압 변동(ΔVfb)은 0.1V 보다 작다.
도 8의 결과로부터 알 수 있듯이, 본 발명의 제2실시예는 시간경과에 따라 프로그램 상태(program state)에 대한 플랫밴드전압(Vfb)의 변동이 종래 MANOS 구조보다 매우 작은 것을 알 수 있다. 그리고, 동일한 시간경과 조건하에서 플랫밴드전압이 보다 낮음을 알 수 있다.
도 8로부터 본 발명에 따른 비휘발성메모리장치는 우수한 데이터유지특성을 가짐을 확인할 수 있다.
상기한 도 7a, 도 7b 및 도 8의 결과에 따르면, 본 발명은 블록킹막을 Al2O3나 고유전체막을 단독으로 사용하는 것이 아니라, SiO2, HfAlO 및 Al2O3를 적층하여 사용하므로써 프로그램 및 소거 특성을 개선시킬 수 있다. 또한, 종래 MANOS 구조 및 부유게이트형보다 우수한 데이터유지특성을 얻을 수 있다.
한편, 도 7a, 도 7b 및 도 8에서는 블록킹막이 SiO2, HfAlO 및 Al2O3를 적층하여 사용한 경우의 결과를 나타내고 있으나, 블록킹막으로서 SiO2와 HfAlO를 사용하는 경우에도 도 7a, 도 7b 및 도 8에서와 같은 프로그램 및 소거 특성, 데이터유지특성을 얻을 수 있다.
도 1a는 종래기술에 따른 MANOS 구조를 갖는 전하트랩형 비휘발성메모리장치를도시한 도면.
도 1b는 종래기술에 따른 ONO 구조를 갖는 부유형 비휘발성메모리장치를 도시한 도면.
도 1c는 종래기술에 따른 IPD(Inter Poly Dielectric) 구조를 갖는 부유형 비휘발성메모리장치를 도시한 도면.
도 2는 종래 MANOS 구조 비휘발성메모리장치에 대하여 데이터유지모드에서 전하의 손실을 설명하기 위한 도면.
도 3a은 본 발명의 제1실시예에 따른 비휘발성메모리장치의 구조를 도시한 도면.
도 3b는 MANOS 구조와 본 발명의 제1실시예에 따른 전하저장막과 블록킹막 사이의 에너지밴드다이아그램을 비교한 도면.
도 4a은 본 발명의 제2실시예에 따른 비휘발성메모리장치의 구조를 도시한 도면.
도 4b는 MANOS 구조와 본 발명의 제2실시예에 따른 전하저장막과 블록킹막 사이의 에너지밴드다이아그램을 비교한 도면.
도 5a 내지 도 5e는 본 발명의 제3실시예에 따른 비휘발성메모리장치 제조 방법을 도시한 공정 단면도.
도 6a 내지 도 6f는 본 발명의 제4실시예에 따른 비휘발성메모리장치 제조 방법을 도시한 공정 단면도.
도 7a는 본 발명의 제2실시예에 따른 비휘발성 메모리장치와 종래 MANOS 구조의 프로그램 시간 대비 플랫밴드전압(Vfb)을 도시한 그래프.
도 7b는 본 발명의 제2실시예에 따른 비휘발성 메모리장치와 종래 MANOS 구조의 소거 시간 대비 플랫밴드전압(Vfb)을 도시한 그래프.
도 8은 본 발명의 제2실시예에 따른 비휘발성 메모리장치와 종래 MANOS 구조의 데이터유지특성을 비교한 그래프.
* 도면의 주요 부분에 대한 부호의 설명
100 : 제1도전막 101 : 터널링막
102 : 전하저장막 103A : 제1블록킹막
103B : 제2블록킹막

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  12. 반도체기판 상에 터널링막을 형성하는 단계;
    상기 터널링막 상에 전하저장막을 형성하는 단계;
    상기 전하저장막 상에 제1블록킹막을 형성하는 단계;
    상기 제1블록킹막 상에 상기 제1블록킹막보다 에너지 밴드갭이 작고 유전율이 큰 제2블록킹막을 형성하는 단계;
    상기 제2블록킹막에 대해 어닐을 실시하는 단계;
    상기 제2블록킹막 상에 상기 제2블록킹막보다 에너지밴드갭이 큰 제3블록킹막을 형성하는 단계; 및
    상기 제3블록킹막 상에 도전막을 형성하는 단계
    를 포함하는 비휘발성메모리장치 제조 방법.
  13. 제12항에 있어서,
    상기 제2블록킹막은 상기 제1블록킹막보다 유전율이 크고 트랩사이트밀도가 높은 고유전체막을 포함하는 비휘발성메모리장치 제조 방법.
  14. 삭제
  15. 삭제
  16. 제12항에 있어서,
    상기 제1블록킹막은 산화막 또는 질소가 혼합된 산화막을 포함하는 비휘발성메모리장치 제조 방법.
  17. 제12항에 있어서,
    상기 제1블록킹막은 실리콘산화막(SiO2) 또는 실리콘산화질화막(SiON)을 포함하는 비휘발성메모리장치 제조 방법.
  18. 제12항에 있어서,
    상기 제2블록킹막은 HfAlO, ZrAlO, LaAlO, DyScO, GdAlO, YAlO, NdAlO, CeAlO, PrAlO 또는 DyScO 중에서 선택된 어느 하나를 포함하는 비휘발성메모리장치 제조 방법.
  19. 제12항에 있어서,
    상기 전하저장막은 실리콘질화막 또는 폴리실리콘막을 포함하는 비휘발성 메모리장치 제조 방법.
  20. 제12항에 있어서,
    상기 제1블록킹막은 상기 전하저장막의 일부를 산화시켜 형성하는 비휘발성메모리장치 제조 방법.
  21. 제20항에 있어서,
    상기 전하저장막의 산화는 라디칼산화법(radical oxidation)을 이용하는 비휘발성메모리장치 제조 방법.
  22. 제12항에 있어서,
    상기 제1블록킹막은 상기 전하저장막의 일부를 산화시킨 후 상기 산화된 부분을 다시 질화시켜 형성하는 비휘발성메모리장치 제조 방법.
  23. 제22항에 있어서,
    상기 질화는, 열질화법(thermal nitridation) 또는 플라즈마질화법(plasma nitridation)을 이용하는 비휘발성메모리장치 제조 방법.
  24. 삭제
  25. 삭제
  26. 삭제
  27. 제12항에 있어서,
    상기 제3블록킹막은 상기 제2블록킹막보다 유전율은 낮고 상기 제1블록킹막보다 유전율이 높은 고유전체막을 포함하는 비휘발성메모리장치 제조 방법.
  28. 제12항에 있어서,
    상기 제3블록킹막은 금속이 혼합된 산화막을 포함하는 비휘발성메모리장치 제조 방법.
  29. 제12항에 있어서,
    상기 제3블록킹막은 알루미늄산화막(Al2O3)을 포함하는 비휘발성메모리장치 제조 방법.
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