JP2009302502A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】絶縁膜を介して隣接し、それぞれ低い抵抗値を有する複数のシリサイド層を備え、かつ複数のシリサイド層間の耐電圧特性の劣化および短絡を抑えた半導体装置の製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置の製造方法は、半導体基板上に、絶縁膜を介して前記半導体基板の表面に略平行な方向に隣接する複数のＳｉ系パターン部を形成する工程と、前記複数のＳｉ系パターン部および前記絶縁膜上に、前記複数のＳｉ系パターン部に接するように金属膜を形成する工程と、熱処理により前記複数のＳｉ系パターン部と前記金属膜とをシリサイド反応させ、前記複数のＳｉ系パターン部の全部または上側の一部をそれぞれシリサイド層に加工する工程と、前記複数のシリサイド層に平坦化処理を施し、前記絶縁膜上に形成されたシリサイド層を除去する工程と、を含む。
【選択図】図２Ｂ
【解決手段】本発明の一態様に係る半導体装置の製造方法は、半導体基板上に、絶縁膜を介して前記半導体基板の表面に略平行な方向に隣接する複数のＳｉ系パターン部を形成する工程と、前記複数のＳｉ系パターン部および前記絶縁膜上に、前記複数のＳｉ系パターン部に接するように金属膜を形成する工程と、熱処理により前記複数のＳｉ系パターン部と前記金属膜とをシリサイド反応させ、前記複数のＳｉ系パターン部の全部または上側の一部をそれぞれシリサイド層に加工する工程と、前記複数のシリサイド層に平坦化処理を施し、前記絶縁膜上に形成されたシリサイド層を除去する工程と、を含む。
【選択図】図２Ｂ
Description
本発明は、半導体装置の製造方法に関する。
従来の半導体装置の製造方法として、フラッシュメモリの制御ゲートとしての多結晶シリコンの上部を金属膜と反応させて、低抵抗の金属シリサイド層を形成するものがある（例えば、特許文献１参照）。
しかし、従来の方法によれば、制御ゲート上に金属シリサイド層を形成する際に、シリサイド反応が金属膜中を制御ゲート間の絶縁膜の上面よりも上側に進行する場合がある。制御ゲート間の絶縁膜の上面よりも上側では、シリサイド反応は垂直方向のみならず水平方向にも進行し、隣接する制御ゲートの金属シリサイド同士の間隔が狭まる。このため、電極構造の耐電圧特性が劣化するおそれがある。さらには、水平方向へのシリサイド反応が進行した結果、隣接する制御ゲートの金属シリサイド同士が接触し、短絡するおそれもある。
特開２００７−２０７９４７号公報
本発明の目的は、絶縁膜を介して隣接し、それぞれ低い抵抗値を有する複数のシリサイド層を備え、かつ複数のシリサイド層間の耐電圧特性の劣化および短絡を抑えた半導体装置の製造方法を提供することにある。
本発明の一態様は、半導体基板上に、絶縁膜を介して前記半導体基板の表面に略平行な方向に隣接する複数のＳｉ系パターン部を形成する工程と、前記複数のＳｉ系パターン部および前記絶縁膜上に、前記複数のＳｉ系パターン部に接するように金属膜を形成する工程と、熱処理により前記複数のＳｉ系パターン部と前記金属膜とをシリサイド反応させ、前記複数のＳｉ系パターン部の全部または上側の一部をそれぞれシリサイド層に加工する工程と、前記複数のシリサイド層に平坦化処理を施し、前記絶縁膜上に形成されたシリサイド層を除去する工程と、を含むことを特徴とする半導体装置の製造方法を提供する。
本発明の他の一態様は、半導体基板上に、絶縁膜を介して前記半導体基板の表面に略平行な方向に隣接する、前記絶縁膜よりも上面の高さが低い複数のＳｉ系パターン部を形成する工程と、前記複数のＳｉ系パターン部の上面を底面、前記複数のＳｉ系パターン部の上面の両側の前記絶縁膜の露出した側面を内側側面とする溝内に埋め込むように前記複数のＳｉ系パターン部および前記絶縁膜上に金属膜を形成する工程と、前記金属膜に平坦化処理を施し、前記溝の外側の前記金属膜を除去する工程と、前記金属膜に平坦化処理を施した後、熱処理により前記複数のＳｉ系パターン部と前記金属膜とをシリサイド反応させ、前記複数のＳｉ系パターン部の全部または上側の一部をそれぞれシリサイド層に加工する工程と、を含むことを特徴とする半導体装置の製造方法を提供する。
本発明によれば、絶縁膜を介して隣接し、それぞれ低い抵抗値を有する複数のシリサイド層を備え、かつ複数のシリサイド層間の耐電圧特性の劣化および短絡を抑えた半導体装置の製造方法を提供することができる。
〔第１の実施の形態〕
本実施の形態に係る半導体装置は、シリサイドにより構成されるスタックド・ゲートの制御ゲートを備えたＮＡＮＤ型フラッシュメモリである。
本実施の形態に係る半導体装置は、シリサイドにより構成されるスタックド・ゲートの制御ゲートを備えたＮＡＮＤ型フラッシュメモリである。
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置のメモリセル領域の断面図である。半導体装置１は、半導体基板２と、半導体基板２中に形成されたソース・ドレイン領域３と、半導体基板２上にゲート絶縁膜４を介して形成された浮遊ゲート５と、浮遊ゲート５上にゲート間絶縁膜６を介して形成された制御ゲート７と、ソース・ドレイン領域３を共有する隣接メモリセル間（それぞれ半導体基板２上にゲート絶縁膜４、浮遊ゲート５、ゲート間絶縁膜６および制御ゲート７が積層されてなる複数の積層ゲート構造相互間の隙間）に形成される絶縁膜８と、を有して概略構成される。
図１は、本発明の第１の実施の形態に係る半導体装置のメモリセル領域の断面図である。半導体装置１は、半導体基板２と、半導体基板２中に形成されたソース・ドレイン領域３と、半導体基板２上にゲート絶縁膜４を介して形成された浮遊ゲート５と、浮遊ゲート５上にゲート間絶縁膜６を介して形成された制御ゲート７と、ソース・ドレイン領域３を共有する隣接メモリセル間（それぞれ半導体基板２上にゲート絶縁膜４、浮遊ゲート５、ゲート間絶縁膜６および制御ゲート７が積層されてなる複数の積層ゲート構造相互間の隙間）に形成される絶縁膜８と、を有して概略構成される。
半導体基板２は、単結晶Ｓｉ等のＳｉ系単結晶からなる。
ソース・ドレイン領域３は、例えば、イオン注入法を用いて半導体基板２表面に導電型不純物を注入することにより形成される。ｐ型不純物としてはＢ、ＢＦ２、Ｉｎ等、ｎ型不純物としてはＡｓ、Ｐ等を用いることができる。
ゲート絶縁膜４および絶縁膜８は、ＳｉＯ２、ＴＥＯＳ（Tetraethoxysilane）、ＮＳＧ（non-doped silicate glass）、ＢＰＳＧ（boron-doped phosphor silicate glass）等の絶縁材料からなる。
浮遊ゲート５は、多結晶Ｓｉ等のＳｉ系材料からなる。また、Ｐ、Ｂ等の不純物を含んでもよい。
制御ゲート７は、Ｎｉ、Ｐｔ、Ｔｉ、Ｃｏ等の金属を含むシリサイドからなる。また、制御ゲート７は、上部がシリサイド層であり、下部が多結晶Ｓｉ等のＳｉ系材料からなる半導体層である２層構造であってもよい。
ゲート間絶縁膜６は、ＳｉＯ２、ＡＬＤ（Atomic Layer Deposition）−ＳｉＯ２、ＬＰ（Low-Pressure）−ＴＥＯＳ、ＡｌＯ、ＨｆＡｌＯ等の絶縁材料からなる単層構造、またはこれらの絶縁材料を含む積層構造を有する。また、ゲート間絶縁膜６は、ＳｉＯ２、ＳｉＮ、ＳｉＯ２の３層からなるＯＮＯ膜、ＳｉＮ、ＳｉＯ２、ＳｉＮ、ＳｉＯ２、ＳｉＮの５層からなるＮＯＮＯＮ膜、ＳｉＯ２、ＡｌＯ、ＳｉＯ２の３層からなるＯＡＯ膜、ＳｉＯ２、ＨｆＡｌＯ、ＳｉＯ２の３層からなるＯＨＯ膜等の積層構造を有する膜であってもよい。
（半導体装置の製造）
図２Ａ（ａ）〜（ｄ）、図２Ｂ（ｅ）〜（ｇ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
図２Ａ（ａ）〜（ｄ）、図２Ｂ（ｅ）〜（ｇ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
まず、図２Ａ（ａ）に示すように、半導体基板２上に第１の絶縁膜１０、第１の半導体膜１１、第２の絶縁膜１２および第２の半導体膜１３を積層する。
具体的には、まず、半導体基板２上に第１の絶縁膜１０および第１の半導体膜１１を積層する。次に、図２Ａ（ａ）の断面には表れないが、第１の半導体膜１１、第１の絶縁膜１０および半導体基板２の表面部分をパターニングして溝を形成し、その溝内に素子分離領域を形成する。次に、第１の半導体膜１１および素子分離領域上に第２の絶縁膜１２および第２の半導体膜１３を積層する。
ここで、第１の半導体膜１１および第２の半導体膜１３は、多結晶Ｓｉ等のＳｉ系材料からなる。また、Ｐ、Ｂ等の不純物を含んだＳｉ系材料であってもよい。第１の絶縁膜１０および第２の絶縁膜１２は、ＣＶＤ（Chemical Vapor Deposition）法、ＬＰＣＶＤ（Low-Pressure CVD）法等により形成される。第１の半導体膜１１および第２の半導体膜１３は、ＬＰＣＶＤ法等により形成される。
次に、図２Ａ（ｂ）に示すように、半導体層（Ｓｉ系パターン部）１４、ゲート間絶縁膜６、浮遊ゲート５、ゲート絶縁膜４、およびソース・ドレイン領域３を形成する。
ここで、半導体層（Ｓｉ系パターン部）１４、ゲート間絶縁膜６、浮遊ゲート５およびゲート絶縁膜４は、フォトリソグラフィ法およびＲＩＥ（Reactive Ion Etching）法等を用いて、第２の半導体膜１３、第２の絶縁膜１２、第１の半導体膜１１および第１の絶縁膜１０をパターニングすることにより形成される。
また、ソース・ドレイン領域３は、半導体層１４、ゲート間絶縁膜６、浮遊ゲート５、およびゲート絶縁膜４を形成した後、イオン注入法等により、得られた積層ゲート構造と自己整合的に露出した半導体基板２表面に導電型不純物を注入し、注入した不純物を熱処理により活性化することにより形成される。
次に、図２Ａ（ｃ）に示すように、メモリセル間に絶縁膜８を形成する。ここで、絶縁膜８は、ＣＶＤ法等により、メモリセル間を埋めるように絶縁膜を堆積させた後、これをＲＩＥ法等により半導体層１４の上面が露出するまでエッチバックすることにより形成される。なお、エッチングの代わりに、ＣＭＰ（Chemical Mechanical Polishing）等による平坦化処理を絶縁膜８に施してもよい。
次に、図２Ａ（ｄ）に示すように、半導体層１４および絶縁膜８上に金属膜１５を形成する。ここで、金属膜１５は、Ｎｉ、Ｐｔ、Ｔｉ、Ｃｏ等の金属、またはこれらの金属を含む合金からなる膜である。金属膜１５は、ＰＶＤ（Physical Vapor Deposition）法、スパッタ法等により形成される。また、金属膜１５の厚さは、半導体層１４の厚さに応じて決定される。例えば、半導体層１４が２０〜１７０ｎｍ、金属膜１５が５〜１００ｎｍの範囲内で、互いに適切に対応した厚さで形成される。
次に、図２Ｂ（ｅ）に示すように、１度目の熱処理を施して、金属膜１５と、半導体層１４とをシリサイド反応させてシリサイド層１６を形成する。ここで、熱処理は、例えば、ＲＴＡ（Rapid Thermal Annealing）法を用いて、３５０℃、６０秒の条件下で行われる。
なお、本工程において、半導体層１４の全部をシリサイド化してもよいし、半導体層１４の上側から一部をシリサイド化させてもよい。
次に、図２Ｂ（ｆ）に示すように、未反応の金属膜１５を選択的に除去する。ここで、未反応の金属膜１５は、硫酸と過酸化水素とを混合した薬液等を用いたウェットエッチング等により除去される。
また、未反応の金属膜１５を除去した後、２度目の熱処理を行い、シリサイド層１６の組成を安定化させる。ここでの熱処理は、図２Ｂ（ｅ）に示した１度目の熱処理よりも高温で行われる。例えば、ＲＴＡ法を用いて、５００℃、６０秒の条件下で行われる。
次に、図２Ｂ（ｇ）に示すように、シリサイド層１６にＣＭＰ法等による平坦化処理を施し、絶縁膜８上に形成されたシリサイド層１６を除去してその上面の高さを絶縁膜８の上面の高さとほぼ同じにする。これにより、シリサイド層１６は制御ゲート７に加工される。
なお、図２Ｂ（ｅ）に示した工程において、半導体層１４の上側から一部をシリサイド化させた場合、制御ゲート７の構造は、半導体層１４と、半導体層１４上のシリサイド層１６からなる２層構造となる。
また、本実施の形態の１度目の熱処理の代わりに、３５０℃よりも高く４５０℃よりも低い処理温度、６０秒よりも長い処理時間という処理条件下でのＲＴＡを行ってもよい。この場合、本実施の形態の２度目の熱処理は実施しなくてもよい。ここで、処理温度が３５０℃以下である場合、または処理時間が６０秒以下である場合、金属膜１５と半導体層１４とのシリサイド反応が不十分になり、制御ゲート７の電気抵抗が大きくなるおそれがある。また、処理温度が４５０℃以上である場合、金属の割合が特に高い層が形成され、この層が未反応の金属膜１５を除去する際に同時に除去されてしまうおそれがある。
以下に、図２Ｂ（ｇ）に示した、シリサイド層１６にＣＭＰ法等による平坦化処理を施し、その上面の高さを絶縁膜８の上面の高さとほぼ同じにする工程を、精度よく行うことができるか否かを調べた実験の結果を示す。
この実験においては、シリサイド層１６としてＮｉシリサイド層、絶縁膜８としてＴＥＯＳ膜を用い、ＣＭＰ法による平坦化処理を行った。また、平坦化処理の各条件は、研磨圧力が２５０ｈｐａ、ウェハー回転数が８１ｒｐｍ、テーブル回転数が８０ｒｐｍ、スラリー流量が２００ｃｃ／ｍｉｎ、とした。
以下の表１は、ＣＭＰ処理を開始してからの経過時間と、膜厚測定器により求めた各時点におけるＮｉシリサイドおよびＴＥＯＳの研磨量を表している。また、表１中の選択比とは、ＮｉシリサイドとＴＥＯＳの研磨選択比であり、Ｎｉシリサイドの研磨量をＴＥＯＳの研磨量で割った値である。
経過時間が１２０ｓの時点では、ＴＥＯＳ膜に直接平坦化処理が及んでおり、ＴＥＯＳの研磨量が多くなっている。一方、経過時間３０ｓ、４０ｓ、６０ｓの各時点では、ＴＥＯＳ膜に直接平坦化処理が及んでおらず、十分に大きい選択比が得られた。
以上の実験結果は、処理時間を適切に制御して、Ｎｉシリサイド層の上面の高さがＴＥＯＳ膜の上面の高さとほぼ同じになるタイミングで平坦化処理を止めれば、ＴＥＯＳ膜をほとんど研磨することなくＮｉシリサイド層を制御ゲート７に加工できることを示している。これにより、シリサイド層１６（半導体層１４と金属膜１５）の材料と絶縁膜８の材料を適切な組み合わせとすることにより、本実施の形態が実施可能であることが確認された。
（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、シリサイド層１６の絶縁膜８の上面よりも上側の水平方向に拡がった部分を平坦化処理により除去することにより、隣接するシリサイド層１６（制御ゲート７）の間隔が狭まることを防ぎ、制御ゲート７間の耐電圧特性が劣化したり、制御ゲート７間の短絡が発生したりすることを抑制できる。
本発明の第１の実施の形態によれば、シリサイド層１６の絶縁膜８の上面よりも上側の水平方向に拡がった部分を平坦化処理により除去することにより、隣接するシリサイド層１６（制御ゲート７）の間隔が狭まることを防ぎ、制御ゲート７間の耐電圧特性が劣化したり、制御ゲート７間の短絡が発生したりすることを抑制できる。
〔第２の実施の形態〕
第２の実施の形態は、シリサイド層１６を形成した後、未反応の金属膜１５を除去せずにシリサイド層１６に平坦化処理を施す点において、第１の実施の形態と異なる。なお、第１の実施の形態と同様の部分については、説明を省略または簡略化する。
第２の実施の形態は、シリサイド層１６を形成した後、未反応の金属膜１５を除去せずにシリサイド層１６に平坦化処理を施す点において、第１の実施の形態と異なる。なお、第１の実施の形態と同様の部分については、説明を省略または簡略化する。
（半導体装置の製造）
図３（ａ）、（ｂ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。
図３（ａ）、（ｂ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。
まず、図３（ａ）に示すように、図２Ａ（ａ）〜図２Ｂ（ｅ）に示した１度目の熱処理を施してシリサイド層１６を形成するまでの工程を第１の実施の形態と同様に行う。
次に、図３（ｂ）に示すように、未反応の金属膜１５およびシリサイド層１６にＣＭＰ法等による平坦化処理を施し、シリサイド層１６の上面の高さを絶縁膜８の上面の高さとほぼ同じにする。これにより、シリサイド層１６は制御ゲート７に加工される。このとき、絶縁膜８上に形成されたシリサイド層１６とともに絶縁膜８上のほとんどの未反応の金属膜１５は、平坦化処理により除去される。
ここで、平坦化処理の際には、ＥＣＭ（Eddy Current Monitor）等を用いた、処理の終点検出を行うことが好ましい。以下に、ＥＣＭを用いた場合の終点検出方法を説明する。
ＥＣＭは、検査対象の導体部に磁束を貫通させて、電磁誘導により渦電流を発生させ、この渦電流の大きさをセンサにより検出する。発生する渦電流の大きさは導体部の厚みと相関があるため、渦電流の大きさの変化を測定することにより、導体部の厚みの変化を求めることができる。
本実施の形態においては、平坦化処理により導体部である金属膜１５（およびシリサイド層１６）の膜厚が減少すると、半導体装置１中に発生する渦電流の大きさが減少する。さらに平坦化処理を続けて、金属膜１５がほぼ除去されて絶縁膜８の上面が露出すると、渦電流の大きさの減少速度が急激に低下する。このため、ＥＣＭを用いて、渦電流の大きさの変化をモニターすることにより、シリサイド層１６の上面の高さが絶縁膜８の上面の高さとほぼ同じになる正確なタイミング（平坦化処理の終点）を検出することができる。
なお、第１の実施の形態のように、未反応の金属膜１５を除去した後にシリサイド層１６に平坦化処理を施す場合は、ＥＣＭによる終点検出を行うことは困難である。これは、シリサイド層１６中のみに発生する渦電流の大きさの変化から、シリサイド層１６の上面の高さが絶縁膜８の上面の高さとほぼ同じになるタイミングを検出することが困難であることによる。
この後、平坦化処理によって除去しきれなかった未反応の金属膜１５を選択的に除去する。ここで、未反応の金属膜１５は、硫酸と過酸化水素とを混合した薬液等を用いたウェットエッチング等により除去される。なお、平坦化処理により、絶縁膜８上の未反応の金属膜１５が十分に除去されていた場合は、本工程を省略することができる。
さらに、制御ゲート７に加工されたシリサイド層１６に対し、２度目の熱処理を行い、シリサイド層１６の組成を安定化させる。ここでの熱処理は、図２Ｂ（ｅ）に示した１度目の熱処理よりも高温で行われる。例えば、ＲＴＡ法を用いて、５００℃、６０秒の条件下で行われる。
なお、本実施の形態の１度目の熱処理の代わりに、３５０℃よりも高く４５０℃よりも低い処理温度、６０秒よりも長い処理時間という処理条件下でのＲＴＡを行った場合、２度目の熱処理は実施しなくてもよい。
（第２の実施の形態の効果）
本発明の第２の実施の形態によれば、半導体装置１中に発生する渦電流の大きさをモニターしながら未反応の金属膜１５およびシリサイド層１６に平坦化処理を施すことにより、シリサイド層１６の上面の高さが絶縁膜８の上面の高さとほぼ同じになる正確なタイミングを検出することができる。
本発明の第２の実施の形態によれば、半導体装置１中に発生する渦電流の大きさをモニターしながら未反応の金属膜１５およびシリサイド層１６に平坦化処理を施すことにより、シリサイド層１６の上面の高さが絶縁膜８の上面の高さとほぼ同じになる正確なタイミングを検出することができる。
〔第３の実施の形態〕
第３の実施の形態は、ＣＭＰ法等による平坦化処理および金属膜１５と半導体層１４とのシリサイド反応の工程順等において、第１の実施の形態と異なる。なお、第１の実施の形態と同様の部分については、説明を省略または簡略化する。
第３の実施の形態は、ＣＭＰ法等による平坦化処理および金属膜１５と半導体層１４とのシリサイド反応の工程順等において、第１の実施の形態と異なる。なお、第１の実施の形態と同様の部分については、説明を省略または簡略化する。
（半導体装置の製造）
図４（ａ）〜（ｄ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図である。
図４（ａ）〜（ｄ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図である。
まず、図２Ａ（ａ）〜（ｃ）に示したメモリセル間に絶縁膜８を形成するまでの工程を第１の実施の形態と同様に行う。
次に、図４（ａ）に示すように、ＲＩＥ法等のエッチングにより、半導体層１４の上面の高さを下げて溝１７を形成する。溝１７は、半導体層１４の上面を底面、半導体層１４の上面の両側の絶縁膜８の露出した側面を内側側面とする。ここで、エッチング後の半導体層１４の高さのエッチング前の半導体層１４の高さ（エッチング後の半導体層１４の高さと溝１７の高さとの合計）に対する割合は、５０％以上かつ８０％以下であることが好ましい。
この割合が５０％よりも小さい場合、溝１７のアスペクト比（深さ：幅）が大きくなりすぎるため、後の工程における溝１７内への金属膜１５の埋め込み性が劣化するおそれがある。また、８０％よりも大きい場合、溝１７の深さが浅くなりすぎるため、後の工程において溝１７に埋め込まれる金属膜１５の体積が小さくなり、半導体層１４をシリサイド化するためには不十分となるおそれがある。
なお、後の工程において、溝１７内への金属膜１５の埋め込み性を確保しつつ、溝１７内に十分な体積の金属膜１５を埋め込むためには、この割合が６０％以上かつ７０％以下であることが特に好ましい。
次に、図４（ｂ）に示すように、スパッタ法等により金属膜１５を堆積させ、溝１７に埋め込む。
次に、図４（ｃ）に示すように、ＣＭＰ等により溝１７の外側の金属膜１５を除去する。ここで、ＣＭＰスラリーに過酸化水素水等の酸化剤を添加し、金属膜１５を酸化させつつ研磨することにより、研磨効率を高めることができる。
次に、図４（ｄ）に示すように、熱処理を施すことにより金属膜１５と、半導体層１４とをシリサイド反応させてシリサイドからなる制御ゲート７を形成する。その後、硫酸と過酸化水素とを混合した薬液等を用いたウェットエッチング等により未反応の金属膜１５を除去する。
ここで、熱処理は、例えば、ＲＴＡ法を用いて、３５０℃よりも高く４５０℃よりも低い処理温度、６０秒よりも長い処理時間という処理条件下で行われる。処理温度が３５０℃以下である場合、または処理時間が６０秒以下である場合、金属膜１５と半導体層１４とのシリサイド反応が不十分になり、制御ゲート７の電気抵抗が大きくなるおそれがある。また、処理温度が４５０℃以上である場合、金属の割合が特に高い層が形成され、この層が未反応の金属膜１５を除去する際に同時に除去されてしまうおそれがある。
（第３の実施の形態の効果）
本発明の第３の実施の形態によれば、第１の実施の形態と異なる工程を経て、第１の実施の形態と同等の半導体装置１を形成することができる。
本発明の第３の実施の形態によれば、第１の実施の形態と異なる工程を経て、第１の実施の形態と同等の半導体装置１を形成することができる。
〔第４の実施の形態〕
第４の実施の形態は、溝１７を形成する方法において第３の実施の形態と異なる。なお、第３の実施の形態と同様の部分については、説明を省略または簡略化する。
第４の実施の形態は、溝１７を形成する方法において第３の実施の形態と異なる。なお、第３の実施の形態と同様の部分については、説明を省略または簡略化する。
（半導体装置の製造）
図５（ａ）〜（ｄ）は、本発明の第４の実施の形態に係る半導体装置の製造工程を示す断面図である。
図５（ａ）〜（ｄ）は、本発明の第４の実施の形態に係る半導体装置の製造工程を示す断面図である。
まず、図５（ａ）に示すように、半導体基板２上に第１の絶縁膜１０、第１の半導体膜１１、第２の絶縁膜１２、第２の半導体膜１３、およびキャップ膜１８を積層する。ここで、キャップ膜１８は、絶縁膜８に対するエッチング選択比を確保できるＳｉＮ等の材料からなり、ＣＶＤ法等により形成される。
具体的には、まず、半導体基板２上に第１の絶縁膜１０および第１の半導体膜１１を積層する。次に、図５（ａ）の断面には表れないが、第１の半導体膜１１、第１の絶縁膜１０および半導体基板２の表面部分をパターニングして溝を形成し、その溝内に素子分離領域を形成する。次に、第１の半導体膜１１および素子分離領域上に第２の絶縁膜１２、第２の半導体膜１３、およびキャップ膜１８を積層する。
次に、図５（ｂ）に示すように、キャップ層１９、半導体層１４、ゲート間絶縁膜６、浮遊ゲート５、ゲート絶縁膜４、およびソース・ドレイン領域３を形成する。
ここで、キャップ層１９、半導体層１４、ゲート間絶縁膜６、浮遊ゲート５およびゲート絶縁膜４は、フォトリソグラフィ法およびＲＩＥ法等を用いて、キャップ膜１８、第２の半導体膜１３、第２の絶縁膜１２、第１の半導体膜１１および第１の絶縁膜１０をパターニングすることにより形成される。
次に、図５（ｃ）に示すように、メモリセル間に絶縁膜８を形成する。ここで、絶縁膜８は、ＣＶＤ法等により、メモリセル間を埋めるように絶縁膜を堆積させた後、これをＲＩＥ法等によりキャップ層１９の上面が露出するまでエッチバックすることにより形成される。なお、エッチングの代わりに、ＣＭＰ等による平坦化処理を絶縁膜８に施してもよい。
また、この段階において、半導体層１４の高さの半導体層１４の高さとキャップ層１９の高さとの合計に対する割合は、５０％以上かつ８０％以下であることが好ましい。これは、第３の実施の形態と同様に、後の工程において、半導体層１４の高さの半導体層１４の高さと溝１７の高さとの合計に対する割合を５０％以上かつ８０％以下にするためである。また、第３の実施の形態と同様に、この割合が６０％以上かつ７０％以下であることが特に好ましい。
次に、図５（ｄ）に示すように、エッチングによりキャップ層１９を選択的に除去し、溝１７を形成する。
その後、図４（ｂ）に示した金属膜１５を堆積させる工程以降の工程を第３の実施の形態と同様に行い、半導体装置１を形成する。
（第４の実施の形態の効果）
本発明の第４の実施の形態によれば、第３の実施の形態と同様に、第１の実施の形態と異なる工程を経て、第１の実施の形態と同等の半導体装置１を形成することができる。
本発明の第４の実施の形態によれば、第３の実施の形態と同様に、第１の実施の形態と異なる工程を経て、第１の実施の形態と同等の半導体装置１を形成することができる。
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
例えば、上記各実施の形態においては、一例として積層ゲート構造を有する浮遊ゲート型のフラッシュメモリの製造方法を示したが、単層のゲート構造を有する、例えば、ＭＯＮＯＳ型フラッシュメモリの製造方法においても同様の効果がある。すなわち、上記各実施の形態の方法により、ＭＯＮＯＳ型フラッシュメモリの制御ゲートとして金属シリサイドを形成してもよく、その他ロジック素子におけるトランジスタのゲートへの適用も可能である。
また、上下層の導電部材を電気的に接続するためのプラグの製造方法においても同様の効果がある。すなわち、上記各実施の形態の方法により、少なくとも上部に金属シリサイド層を有するＳｉ系材料からなるプラグを形成することができる。
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。例えば、第１および第２の実施の形態において、半導体層１４の上面の高さを下げて溝を形成したうえで、半導体層１４と絶縁膜８の上面にシリサイド化用の金属膜１５を堆積させてもよい。あるいは、第３および第４の実施の形態において、ＥＣＭを用いて、平坦化処理の終点を検出してもよい。
１ 半導体装置。 ２ 半導体基板。 ７ 制御ゲート。 ８ 絶縁膜。 １４ 半導体層。 １５ 金属膜。 １６ シリサイド層。
Claims (5)
- 半導体基板上に、絶縁膜を介して前記半導体基板の表面に略平行な方向に隣接する複数のＳｉ系パターン部を形成する工程と、
前記複数のＳｉ系パターン部および前記絶縁膜上に、前記複数のＳｉ系パターン部に接するように金属膜を形成する工程と、
熱処理により前記複数のＳｉ系パターン部と前記金属膜とをシリサイド反応させ、前記複数のＳｉ系パターン部の全部または上側の一部をそれぞれシリサイド層に加工する工程と、
前記複数のシリサイド層に平坦化処理を施し、前記絶縁膜上に形成されたシリサイド層を除去する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記複数のＳｉ系パターン部の全部または上側の一部をそれぞれシリサイド層に加工する工程と、前記複数のシリサイド層に平坦化処理を施す工程との間に、
前記金属膜の未反応の部分を除去する工程と、
前記金属膜の未反応の部分を除去する工程の後、前記熱処理よりも高い温度条件下で前記シリサイド層に熱処理を施す工程と、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記複数のシリサイド層に平坦化処理を施す工程の後に、
前記金属膜の未反応の部分を除去する工程と、
前記金属膜の未反応の部分を除去する工程の後、前記熱処理よりも高い温度条件下で前記シリサイド層に熱処理を施す工程と、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。 - 半導体基板上に、絶縁膜を介して前記半導体基板の表面に略平行な方向に隣接する、前記絶縁膜よりも上面の高さが低い複数のＳｉ系パターン部を形成する工程と、
前記複数のＳｉ系パターン部の上面を底面、前記複数のＳｉ系パターン部の上面の両側の前記絶縁膜の露出した側面を内側側面とする溝内に埋め込むように前記複数のＳｉ系パターン部および前記絶縁膜上に金属膜を形成する工程と、
前記金属膜に平坦化処理を施し、前記溝の外側の前記金属膜を除去する工程と、
前記金属膜に前記平坦化処理を施した後、熱処理により前記複数のＳｉ系パターン部と前記金属膜とをシリサイド反応させ、前記複数のＳｉ系パターン部の全部または上側の一部をそれぞれシリサイド層に加工する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記シリサイド層は、スタックド・ゲートの制御ゲートであることを特徴とする請求項１から４のいずれかに記載の半導体装置の製造方法。
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