JP2009302502A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】絶縁膜を介して隣接し、それぞれ低い抵抗値を有する複数のシリサイド層を備え、かつ複数のシリサイド層間の耐電圧特性の劣化および短絡を抑えた半導体装置の製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置の製造方法は、半導体基板上に、絶縁膜を介して前記半導体基板の表面に略平行な方向に隣接する複数のSi系パターン部を形成する工程と、前記複数のSi系パターン部および前記絶縁膜上に、前記複数のSi系パターン部に接するように金属膜を形成する工程と、熱処理により前記複数のSi系パターン部と前記金属膜とをシリサイド反応させ、前記複数のSi系パターン部の全部または上側の一部をそれぞれシリサイド層に加工する工程と、前記複数のシリサイド層に平坦化処理を施し、前記絶縁膜上に形成されたシリサイド層を除去する工程と、を含む。
【選択図】図2B

Description

本発明は、半導体装置の製造方法に関する。
従来の半導体装置の製造方法として、フラッシュメモリの制御ゲートとしての多結晶シリコンの上部を金属膜と反応させて、低抵抗の金属シリサイド層を形成するものがある(例えば、特許文献1参照)。
しかし、従来の方法によれば、制御ゲート上に金属シリサイド層を形成する際に、シリサイド反応が金属膜中を制御ゲート間の絶縁膜の上面よりも上側に進行する場合がある。制御ゲート間の絶縁膜の上面よりも上側では、シリサイド反応は垂直方向のみならず水平方向にも進行し、隣接する制御ゲートの金属シリサイド同士の間隔が狭まる。このため、電極構造の耐電圧特性が劣化するおそれがある。さらには、水平方向へのシリサイド反応が進行した結果、隣接する制御ゲートの金属シリサイド同士が接触し、短絡するおそれもある。
特開2007−207947号公報
本発明の目的は、絶縁膜を介して隣接し、それぞれ低い抵抗値を有する複数のシリサイド層を備え、かつ複数のシリサイド層間の耐電圧特性の劣化および短絡を抑えた半導体装置の製造方法を提供することにある。
本発明の一態様は、半導体基板上に、絶縁膜を介して前記半導体基板の表面に略平行な方向に隣接する複数のSi系パターン部を形成する工程と、前記複数のSi系パターン部および前記絶縁膜上に、前記複数のSi系パターン部に接するように金属膜を形成する工程と、熱処理により前記複数のSi系パターン部と前記金属膜とをシリサイド反応させ、前記複数のSi系パターン部の全部または上側の一部をそれぞれシリサイド層に加工する工程と、前記複数のシリサイド層に平坦化処理を施し、前記絶縁膜上に形成されたシリサイド層を除去する工程と、を含むことを特徴とする半導体装置の製造方法を提供する。
本発明の他の一態様は、半導体基板上に、絶縁膜を介して前記半導体基板の表面に略平行な方向に隣接する、前記絶縁膜よりも上面の高さが低い複数のSi系パターン部を形成する工程と、前記複数のSi系パターン部の上面を底面、前記複数のSi系パターン部の上面の両側の前記絶縁膜の露出した側面を内側側面とする溝内に埋め込むように前記複数のSi系パターン部および前記絶縁膜上に金属膜を形成する工程と、前記金属膜に平坦化処理を施し、前記溝の外側の前記金属膜を除去する工程と、前記金属膜に平坦化処理を施した後、熱処理により前記複数のSi系パターン部と前記金属膜とをシリサイド反応させ、前記複数のSi系パターン部の全部または上側の一部をそれぞれシリサイド層に加工する工程と、を含むことを特徴とする半導体装置の製造方法を提供する。
本発明によれば、絶縁膜を介して隣接し、それぞれ低い抵抗値を有する複数のシリサイド層を備え、かつ複数のシリサイド層間の耐電圧特性の劣化および短絡を抑えた半導体装置の製造方法を提供することができる。
〔第1の実施の形態〕
本実施の形態に係る半導体装置は、シリサイドにより構成されるスタックド・ゲートの制御ゲートを備えたNAND型フラッシュメモリである。
(半導体装置の構成)
図1は、本発明の第1の実施の形態に係る半導体装置のメモリセル領域の断面図である。半導体装置1は、半導体基板2と、半導体基板2中に形成されたソース・ドレイン領域3と、半導体基板2上にゲート絶縁膜4を介して形成された浮遊ゲート5と、浮遊ゲート5上にゲート間絶縁膜6を介して形成された制御ゲート7と、ソース・ドレイン領域3を共有する隣接メモリセル間(それぞれ半導体基板2上にゲート絶縁膜4、浮遊ゲート5、ゲート間絶縁膜6および制御ゲート7が積層されてなる複数の積層ゲート構造相互間の隙間)に形成される絶縁膜8と、を有して概略構成される。
半導体基板2は、単結晶Si等のSi系単結晶からなる。
ソース・ドレイン領域3は、例えば、イオン注入法を用いて半導体基板2表面に導電型不純物を注入することにより形成される。p型不純物としてはB、BF、In等、n型不純物としてはAs、P等を用いることができる。
ゲート絶縁膜4および絶縁膜8は、SiO、TEOS(Tetraethoxysilane)、NSG(non-doped silicate glass)、BPSG(boron-doped phosphor silicate glass)等の絶縁材料からなる。
浮遊ゲート5は、多結晶Si等のSi系材料からなる。また、P、B等の不純物を含んでもよい。
制御ゲート7は、Ni、Pt、Ti、Co等の金属を含むシリサイドからなる。また、制御ゲート7は、上部がシリサイド層であり、下部が多結晶Si等のSi系材料からなる半導体層である2層構造であってもよい。
ゲート間絶縁膜6は、SiO、ALD(Atomic Layer Deposition)−SiO、LP(Low-Pressure)−TEOS、AlO、HfAlO等の絶縁材料からなる単層構造、またはこれらの絶縁材料を含む積層構造を有する。また、ゲート間絶縁膜6は、SiO、SiN、SiOの3層からなるONO膜、SiN、SiO、SiN、SiO、SiNの5層からなるNONON膜、SiO、AlO、SiOの3層からなるOAO膜、SiO、HfAlO、SiOの3層からなるOHO膜等の積層構造を有する膜であってもよい。
(半導体装置の製造)
図2A(a)〜(d)、図2B(e)〜(g)は、本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図である。
まず、図2A(a)に示すように、半導体基板2上に第1の絶縁膜10、第1の半導体膜11、第2の絶縁膜12および第2の半導体膜13を積層する。
具体的には、まず、半導体基板2上に第1の絶縁膜10および第1の半導体膜11を積層する。次に、図2A(a)の断面には表れないが、第1の半導体膜11、第1の絶縁膜10および半導体基板2の表面部分をパターニングして溝を形成し、その溝内に素子分離領域を形成する。次に、第1の半導体膜11および素子分離領域上に第2の絶縁膜12および第2の半導体膜13を積層する。
ここで、第1の半導体膜11および第2の半導体膜13は、多結晶Si等のSi系材料からなる。また、P、B等の不純物を含んだSi系材料であってもよい。第1の絶縁膜10および第2の絶縁膜12は、CVD(Chemical Vapor Deposition)法、LPCVD(Low-Pressure CVD)法等により形成される。第1の半導体膜11および第2の半導体膜13は、LPCVD法等により形成される。
次に、図2A(b)に示すように、半導体層(Si系パターン部)14、ゲート間絶縁膜6、浮遊ゲート5、ゲート絶縁膜4、およびソース・ドレイン領域3を形成する。
ここで、半導体層(Si系パターン部)14、ゲート間絶縁膜6、浮遊ゲート5およびゲート絶縁膜4は、フォトリソグラフィ法およびRIE(Reactive Ion Etching)法等を用いて、第2の半導体膜13、第2の絶縁膜12、第1の半導体膜11および第1の絶縁膜10をパターニングすることにより形成される。
また、ソース・ドレイン領域3は、半導体層14、ゲート間絶縁膜6、浮遊ゲート5、およびゲート絶縁膜4を形成した後、イオン注入法等により、得られた積層ゲート構造と自己整合的に露出した半導体基板2表面に導電型不純物を注入し、注入した不純物を熱処理により活性化することにより形成される。
次に、図2A(c)に示すように、メモリセル間に絶縁膜8を形成する。ここで、絶縁膜8は、CVD法等により、メモリセル間を埋めるように絶縁膜を堆積させた後、これをRIE法等により半導体層14の上面が露出するまでエッチバックすることにより形成される。なお、エッチングの代わりに、CMP(Chemical Mechanical Polishing)等による平坦化処理を絶縁膜8に施してもよい。
次に、図2A(d)に示すように、半導体層14および絶縁膜8上に金属膜15を形成する。ここで、金属膜15は、Ni、Pt、Ti、Co等の金属、またはこれらの金属を含む合金からなる膜である。金属膜15は、PVD(Physical Vapor Deposition)法、スパッタ法等により形成される。また、金属膜15の厚さは、半導体層14の厚さに応じて決定される。例えば、半導体層14が20〜170nm、金属膜15が5〜100nmの範囲内で、互いに適切に対応した厚さで形成される。
次に、図2B(e)に示すように、1度目の熱処理を施して、金属膜15と、半導体層14とをシリサイド反応させてシリサイド層16を形成する。ここで、熱処理は、例えば、RTA(Rapid Thermal Annealing)法を用いて、350℃、60秒の条件下で行われる。
なお、本工程において、半導体層14の全部をシリサイド化してもよいし、半導体層14の上側から一部をシリサイド化させてもよい。
次に、図2B(f)に示すように、未反応の金属膜15を選択的に除去する。ここで、未反応の金属膜15は、硫酸と過酸化水素とを混合した薬液等を用いたウェットエッチング等により除去される。
また、未反応の金属膜15を除去した後、2度目の熱処理を行い、シリサイド層16の組成を安定化させる。ここでの熱処理は、図2B(e)に示した1度目の熱処理よりも高温で行われる。例えば、RTA法を用いて、500℃、60秒の条件下で行われる。
次に、図2B(g)に示すように、シリサイド層16にCMP法等による平坦化処理を施し、絶縁膜8上に形成されたシリサイド層16を除去してその上面の高さを絶縁膜8の上面の高さとほぼ同じにする。これにより、シリサイド層16は制御ゲート7に加工される。
なお、図2B(e)に示した工程において、半導体層14の上側から一部をシリサイド化させた場合、制御ゲート7の構造は、半導体層14と、半導体層14上のシリサイド層16からなる2層構造となる。
また、本実施の形態の1度目の熱処理の代わりに、350℃よりも高く450℃よりも低い処理温度、60秒よりも長い処理時間という処理条件下でのRTAを行ってもよい。この場合、本実施の形態の2度目の熱処理は実施しなくてもよい。ここで、処理温度が350℃以下である場合、または処理時間が60秒以下である場合、金属膜15と半導体層14とのシリサイド反応が不十分になり、制御ゲート7の電気抵抗が大きくなるおそれがある。また、処理温度が450℃以上である場合、金属の割合が特に高い層が形成され、この層が未反応の金属膜15を除去する際に同時に除去されてしまうおそれがある。
以下に、図2B(g)に示した、シリサイド層16にCMP法等による平坦化処理を施し、その上面の高さを絶縁膜8の上面の高さとほぼ同じにする工程を、精度よく行うことができるか否かを調べた実験の結果を示す。
この実験においては、シリサイド層16としてNiシリサイド層、絶縁膜8としてTEOS膜を用い、CMP法による平坦化処理を行った。また、平坦化処理の各条件は、研磨圧力が250hpa、ウェハー回転数が81rpm、テーブル回転数が80rpm、スラリー流量が200cc/min、とした。
以下の表1は、CMP処理を開始してからの経過時間と、膜厚測定器により求めた各時点におけるNiシリサイドおよびTEOSの研磨量を表している。また、表1中の選択比とは、NiシリサイドとTEOSの研磨選択比であり、Niシリサイドの研磨量をTEOSの研磨量で割った値である。
Figure 2009302502
経過時間が120sの時点では、TEOS膜に直接平坦化処理が及んでおり、TEOSの研磨量が多くなっている。一方、経過時間30s、40s、60sの各時点では、TEOS膜に直接平坦化処理が及んでおらず、十分に大きい選択比が得られた。
以上の実験結果は、処理時間を適切に制御して、Niシリサイド層の上面の高さがTEOS膜の上面の高さとほぼ同じになるタイミングで平坦化処理を止めれば、TEOS膜をほとんど研磨することなくNiシリサイド層を制御ゲート7に加工できることを示している。これにより、シリサイド層16(半導体層14と金属膜15)の材料と絶縁膜8の材料を適切な組み合わせとすることにより、本実施の形態が実施可能であることが確認された。
(第1の実施の形態の効果)
本発明の第1の実施の形態によれば、シリサイド層16の絶縁膜8の上面よりも上側の水平方向に拡がった部分を平坦化処理により除去することにより、隣接するシリサイド層16(制御ゲート7)の間隔が狭まることを防ぎ、制御ゲート7間の耐電圧特性が劣化したり、制御ゲート7間の短絡が発生したりすることを抑制できる。
〔第2の実施の形態〕
第2の実施の形態は、シリサイド層16を形成した後、未反応の金属膜15を除去せずにシリサイド層16に平坦化処理を施す点において、第1の実施の形態と異なる。なお、第1の実施の形態と同様の部分については、説明を省略または簡略化する。
(半導体装置の製造)
図3(a)、(b)は、本発明の第2の実施の形態に係る半導体装置の製造工程を示す断面図である。
まず、図3(a)に示すように、図2A(a)〜図2B(e)に示した1度目の熱処理を施してシリサイド層16を形成するまでの工程を第1の実施の形態と同様に行う。
次に、図3(b)に示すように、未反応の金属膜15およびシリサイド層16にCMP法等による平坦化処理を施し、シリサイド層16の上面の高さを絶縁膜8の上面の高さとほぼ同じにする。これにより、シリサイド層16は制御ゲート7に加工される。このとき、絶縁膜8上に形成されたシリサイド層16とともに絶縁膜8上のほとんどの未反応の金属膜15は、平坦化処理により除去される。
ここで、平坦化処理の際には、ECM(Eddy Current Monitor)等を用いた、処理の終点検出を行うことが好ましい。以下に、ECMを用いた場合の終点検出方法を説明する。
ECMは、検査対象の導体部に磁束を貫通させて、電磁誘導により渦電流を発生させ、この渦電流の大きさをセンサにより検出する。発生する渦電流の大きさは導体部の厚みと相関があるため、渦電流の大きさの変化を測定することにより、導体部の厚みの変化を求めることができる。
本実施の形態においては、平坦化処理により導体部である金属膜15(およびシリサイド層16)の膜厚が減少すると、半導体装置1中に発生する渦電流の大きさが減少する。さらに平坦化処理を続けて、金属膜15がほぼ除去されて絶縁膜8の上面が露出すると、渦電流の大きさの減少速度が急激に低下する。このため、ECMを用いて、渦電流の大きさの変化をモニターすることにより、シリサイド層16の上面の高さが絶縁膜8の上面の高さとほぼ同じになる正確なタイミング(平坦化処理の終点)を検出することができる。
なお、第1の実施の形態のように、未反応の金属膜15を除去した後にシリサイド層16に平坦化処理を施す場合は、ECMによる終点検出を行うことは困難である。これは、シリサイド層16中のみに発生する渦電流の大きさの変化から、シリサイド層16の上面の高さが絶縁膜8の上面の高さとほぼ同じになるタイミングを検出することが困難であることによる。
この後、平坦化処理によって除去しきれなかった未反応の金属膜15を選択的に除去する。ここで、未反応の金属膜15は、硫酸と過酸化水素とを混合した薬液等を用いたウェットエッチング等により除去される。なお、平坦化処理により、絶縁膜8上の未反応の金属膜15が十分に除去されていた場合は、本工程を省略することができる。
さらに、制御ゲート7に加工されたシリサイド層16に対し、2度目の熱処理を行い、シリサイド層16の組成を安定化させる。ここでの熱処理は、図2B(e)に示した1度目の熱処理よりも高温で行われる。例えば、RTA法を用いて、500℃、60秒の条件下で行われる。
なお、本実施の形態の1度目の熱処理の代わりに、350℃よりも高く450℃よりも低い処理温度、60秒よりも長い処理時間という処理条件下でのRTAを行った場合、2度目の熱処理は実施しなくてもよい。
(第2の実施の形態の効果)
本発明の第2の実施の形態によれば、半導体装置1中に発生する渦電流の大きさをモニターしながら未反応の金属膜15およびシリサイド層16に平坦化処理を施すことにより、シリサイド層16の上面の高さが絶縁膜8の上面の高さとほぼ同じになる正確なタイミングを検出することができる。
〔第3の実施の形態〕
第3の実施の形態は、CMP法等による平坦化処理および金属膜15と半導体層14とのシリサイド反応の工程順等において、第1の実施の形態と異なる。なお、第1の実施の形態と同様の部分については、説明を省略または簡略化する。
(半導体装置の製造)
図4(a)〜(d)は、本発明の第3の実施の形態に係る半導体装置の製造工程を示す断面図である。
まず、図2A(a)〜(c)に示したメモリセル間に絶縁膜8を形成するまでの工程を第1の実施の形態と同様に行う。
次に、図4(a)に示すように、RIE法等のエッチングにより、半導体層14の上面の高さを下げて溝17を形成する。溝17は、半導体層14の上面を底面、半導体層14の上面の両側の絶縁膜8の露出した側面を内側側面とする。ここで、エッチング後の半導体層14の高さのエッチング前の半導体層14の高さ(エッチング後の半導体層14の高さと溝17の高さとの合計)に対する割合は、50%以上かつ80%以下であることが好ましい。
この割合が50%よりも小さい場合、溝17のアスペクト比(深さ:幅)が大きくなりすぎるため、後の工程における溝17内への金属膜15の埋め込み性が劣化するおそれがある。また、80%よりも大きい場合、溝17の深さが浅くなりすぎるため、後の工程において溝17に埋め込まれる金属膜15の体積が小さくなり、半導体層14をシリサイド化するためには不十分となるおそれがある。
なお、後の工程において、溝17内への金属膜15の埋め込み性を確保しつつ、溝17内に十分な体積の金属膜15を埋め込むためには、この割合が60%以上かつ70%以下であることが特に好ましい。
次に、図4(b)に示すように、スパッタ法等により金属膜15を堆積させ、溝17に埋め込む。
次に、図4(c)に示すように、CMP等により溝17の外側の金属膜15を除去する。ここで、CMPスラリーに過酸化水素水等の酸化剤を添加し、金属膜15を酸化させつつ研磨することにより、研磨効率を高めることができる。
次に、図4(d)に示すように、熱処理を施すことにより金属膜15と、半導体層14とをシリサイド反応させてシリサイドからなる制御ゲート7を形成する。その後、硫酸と過酸化水素とを混合した薬液等を用いたウェットエッチング等により未反応の金属膜15を除去する。
ここで、熱処理は、例えば、RTA法を用いて、350℃よりも高く450℃よりも低い処理温度、60秒よりも長い処理時間という処理条件下で行われる。処理温度が350℃以下である場合、または処理時間が60秒以下である場合、金属膜15と半導体層14とのシリサイド反応が不十分になり、制御ゲート7の電気抵抗が大きくなるおそれがある。また、処理温度が450℃以上である場合、金属の割合が特に高い層が形成され、この層が未反応の金属膜15を除去する際に同時に除去されてしまうおそれがある。
(第3の実施の形態の効果)
本発明の第3の実施の形態によれば、第1の実施の形態と異なる工程を経て、第1の実施の形態と同等の半導体装置1を形成することができる。
〔第4の実施の形態〕
第4の実施の形態は、溝17を形成する方法において第3の実施の形態と異なる。なお、第3の実施の形態と同様の部分については、説明を省略または簡略化する。
(半導体装置の製造)
図5(a)〜(d)は、本発明の第4の実施の形態に係る半導体装置の製造工程を示す断面図である。
まず、図5(a)に示すように、半導体基板2上に第1の絶縁膜10、第1の半導体膜11、第2の絶縁膜12、第2の半導体膜13、およびキャップ膜18を積層する。ここで、キャップ膜18は、絶縁膜8に対するエッチング選択比を確保できるSiN等の材料からなり、CVD法等により形成される。
具体的には、まず、半導体基板2上に第1の絶縁膜10および第1の半導体膜11を積層する。次に、図5(a)の断面には表れないが、第1の半導体膜11、第1の絶縁膜10および半導体基板2の表面部分をパターニングして溝を形成し、その溝内に素子分離領域を形成する。次に、第1の半導体膜11および素子分離領域上に第2の絶縁膜12、第2の半導体膜13、およびキャップ膜18を積層する。
次に、図5(b)に示すように、キャップ層19、半導体層14、ゲート間絶縁膜6、浮遊ゲート5、ゲート絶縁膜4、およびソース・ドレイン領域3を形成する。
ここで、キャップ層19、半導体層14、ゲート間絶縁膜6、浮遊ゲート5およびゲート絶縁膜4は、フォトリソグラフィ法およびRIE法等を用いて、キャップ膜18、第2の半導体膜13、第2の絶縁膜12、第1の半導体膜11および第1の絶縁膜10をパターニングすることにより形成される。
次に、図5(c)に示すように、メモリセル間に絶縁膜8を形成する。ここで、絶縁膜8は、CVD法等により、メモリセル間を埋めるように絶縁膜を堆積させた後、これをRIE法等によりキャップ層19の上面が露出するまでエッチバックすることにより形成される。なお、エッチングの代わりに、CMP等による平坦化処理を絶縁膜8に施してもよい。
また、この段階において、半導体層14の高さの半導体層14の高さとキャップ層19の高さとの合計に対する割合は、50%以上かつ80%以下であることが好ましい。これは、第3の実施の形態と同様に、後の工程において、半導体層14の高さの半導体層14の高さと溝17の高さとの合計に対する割合を50%以上かつ80%以下にするためである。また、第3の実施の形態と同様に、この割合が60%以上かつ70%以下であることが特に好ましい。
次に、図5(d)に示すように、エッチングによりキャップ層19を選択的に除去し、溝17を形成する。
その後、図4(b)に示した金属膜15を堆積させる工程以降の工程を第3の実施の形態と同様に行い、半導体装置1を形成する。
(第4の実施の形態の効果)
本発明の第4の実施の形態によれば、第3の実施の形態と同様に、第1の実施の形態と異なる工程を経て、第1の実施の形態と同等の半導体装置1を形成することができる。
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
例えば、上記各実施の形態においては、一例として積層ゲート構造を有する浮遊ゲート型のフラッシュメモリの製造方法を示したが、単層のゲート構造を有する、例えば、MONOS型フラッシュメモリの製造方法においても同様の効果がある。すなわち、上記各実施の形態の方法により、MONOS型フラッシュメモリの制御ゲートとして金属シリサイドを形成してもよく、その他ロジック素子におけるトランジスタのゲートへの適用も可能である。
また、上下層の導電部材を電気的に接続するためのプラグの製造方法においても同様の効果がある。すなわち、上記各実施の形態の方法により、少なくとも上部に金属シリサイド層を有するSi系材料からなるプラグを形成することができる。
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。例えば、第1および第2の実施の形態において、半導体層14の上面の高さを下げて溝を形成したうえで、半導体層14と絶縁膜8の上面にシリサイド化用の金属膜15を堆積させてもよい。あるいは、第3および第4の実施の形態において、ECMを用いて、平坦化処理の終点を検出してもよい。
本発明の第1の実施の形態に係る半導体装置のメモリセル領域の断面図である。 (a)〜(d)は、本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図である。 (e)〜(g)は、本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図である。 (a)、(b)は、本発明の第2の実施の形態に係る半導体装置の製造工程を示す断面図である。 (a)〜(d)は、本発明の第3の実施の形態に係る半導体装置の製造工程を示す断面図である。 (a)〜(d)は、本発明の第4の実施の形態に係る半導体装置の製造工程を示す断面図である。
符号の説明
1 半導体装置。 2 半導体基板。 7 制御ゲート。 8 絶縁膜。 14 半導体層。 15 金属膜。 16 シリサイド層。

Claims (5)

  1. 半導体基板上に、絶縁膜を介して前記半導体基板の表面に略平行な方向に隣接する複数のSi系パターン部を形成する工程と、
    前記複数のSi系パターン部および前記絶縁膜上に、前記複数のSi系パターン部に接するように金属膜を形成する工程と、
    熱処理により前記複数のSi系パターン部と前記金属膜とをシリサイド反応させ、前記複数のSi系パターン部の全部または上側の一部をそれぞれシリサイド層に加工する工程と、
    前記複数のシリサイド層に平坦化処理を施し、前記絶縁膜上に形成されたシリサイド層を除去する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  2. 前記複数のSi系パターン部の全部または上側の一部をそれぞれシリサイド層に加工する工程と、前記複数のシリサイド層に平坦化処理を施す工程との間に、
    前記金属膜の未反応の部分を除去する工程と、
    前記金属膜の未反応の部分を除去する工程の後、前記熱処理よりも高い温度条件下で前記シリサイド層に熱処理を施す工程と、
    を含むことを特徴とする請求項1に記載の半導体装置の製造方法。
  3. 前記複数のシリサイド層に平坦化処理を施す工程の後に、
    前記金属膜の未反応の部分を除去する工程と、
    前記金属膜の未反応の部分を除去する工程の後、前記熱処理よりも高い温度条件下で前記シリサイド層に熱処理を施す工程と、
    を含むことを特徴とする請求項1に記載の半導体装置の製造方法。
  4. 半導体基板上に、絶縁膜を介して前記半導体基板の表面に略平行な方向に隣接する、前記絶縁膜よりも上面の高さが低い複数のSi系パターン部を形成する工程と、
    前記複数のSi系パターン部の上面を底面、前記複数のSi系パターン部の上面の両側の前記絶縁膜の露出した側面を内側側面とする溝内に埋め込むように前記複数のSi系パターン部および前記絶縁膜上に金属膜を形成する工程と、
    前記金属膜に平坦化処理を施し、前記溝の外側の前記金属膜を除去する工程と、
    前記金属膜に前記平坦化処理を施した後、熱処理により前記複数のSi系パターン部と前記金属膜とをシリサイド反応させ、前記複数のSi系パターン部の全部または上側の一部をそれぞれシリサイド層に加工する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  5. 前記シリサイド層は、スタックド・ゲートの制御ゲートであることを特徴とする請求項1から4のいずれかに記載の半導体装置の製造方法。
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