JP4799196B2 - 不揮発性半導体記憶装置 - Google Patents

Description

本発明は、例えばフローティングゲート電極とコントロールゲート電極の二層ゲート電極を有する不揮発性半導体記憶装置に関する。

二層ゲート電極を有する不揮発性半導体記憶装置の例として、ＮＡＮＤ型不揮発性半導体記憶装置が知られている。ＮＡＮＤ型不揮発性半導体記憶装置は、直列接続された複数のメモリセルと、直列接続されたメモリセルのドレイン側とソース側に接続された選択トランジスタとにより構成されている。これら選択トランジスタに隣接して、ビット線に電気的に接続されたビット線コンタクト電極と、ソース線に電気的に接続されたソース線コンタクト電極が配置されている。

各メモリセルのゲート電極は、フローティングゲート電極と、フローティングゲート電極上にゲート間絶縁膜を介して形成されたコントロールゲート電極とを有する二層ゲート電極構造である。また、選択トランジスタのゲート電極は、メモリセルのゲート電極と同様の構成とされている。但し、ゲート間絶縁膜の一部が除去され、フローティングゲート電極とコントロールゲート電極とが電気的に接続されている。

ところで、コントロールゲート電極は、低抵抗化するため、上部にシリサイド層が形成され、下部はシリコン層によって形成されている（例えば特許文献１参照）。選択トランジスタも同様の構成が適用され、ゲート電極の上部にシリサイド層が形成される。また、ゲート電極の下部はシリコン層によって形成され、ゲート絶縁膜に接する部分はシリコン層となっている。

しかし、コントロールゲート電極の上部のみがシリサイド化され、フローティングゲート電極の上方にシリコン層が残っている場合、コントロールゲート電極内に空乏層が発生する。このため、ゲート間絶縁膜の容量が空乏層の分だけ低下してしまう。したがって、メモリセルのカップリング比が低下し、メモリセルの特性が劣化するという問題を有している。
特開２０００−３１１９９２

本発明は、メモリセルのカップリング比の低下を抑制し、メモリセルの特性を向上することが可能な不揮発性半導体記憶装置を提供しようとするものである。

本発明の不揮発性半導体記憶装置の第１の態様は、半導体基板と、前記半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された複数の第１ゲート電極と、前記複数の第１ゲート電極の上面及び側面に形成された第２絶縁膜と、前記第２絶縁膜上に形成された第２ゲート電極とを具備し、前記第２ゲート電極のうち前記複数の第１ゲート電極の上面に形成された前記第２絶縁膜より上方に位置する部分は全てシリサイド層であり、前記第２ゲート電極のうち前記第１ゲート電極の間に位置する部分の少なくとも一部はシリコン層であり、残りの部分はシリサイド層である。

本発明の不揮発性半導体記憶装置の第２の態様は、半導体基板と、前記半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された第１ゲート電極と、前記第１ゲート電極の上面及び側面に形成された第２絶縁膜と、前記第２絶縁膜上に形成された第２ゲート電極とを含む複数のメモリセルと、前記半導体基板上にゲート絶縁膜を介して形成された第３ゲート電極を含む選択トランジスタとを具備し、前記複数のメモリセルは第１の方向に配列され、前記第２ゲート電極のうち前記第１ゲート電極の上面に形成された前記第２絶縁膜より上方に位置する部分は全てシリサイド層であり、前記第１の方向において、前記第２ゲート電極のうち、前記複数のメモリセルの前記第１ゲート電極の間に位置する部分の少なくとも一部はシリコン層であり、残りの部分はシリサイド層であり、前記第３ゲート電極の前記第１絶縁膜に接する部分はシリコン層である。
本発明の不揮発性半導体記憶装置の製造方法の態様は、半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜上に複数の第１ゲート電極を形成する工程と、前記複数の第１ゲート電極の上面及び側面に第２絶縁膜を形成する工程と、前記第２絶縁膜上に第２ゲート電極を形成する工程と、前記第２ゲート電極のうち前記複数の第１ゲート電極の上面に形成された前記第２絶縁膜より上方に位置する部分を全てシリサイド化し、前記第２ゲート電極のうち前記第１ゲート電極の間に位置する部分の少なくとも一部をシリサイド化しつつ残りの部分にシリコン層を残存させる工程とを具備する。

本発明によれば、メモリセルのカップリング比の低下を抑制し、メモリセルの特性を向上することが可能な不揮発性半導体記憶装置を提供できる。

以下、本発明の実施の形態について、図面を参照して説明する。

（第１の実施形態）
図１乃至図３は、第１の実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置を示している。図２は、ＮＡＮＤ型不揮発性半導体記憶装置の平面図である。図２において、複数の素子領域４は、素子分離領域３により分離されている。各素子領域４上にＮＡＮＤセルユニットがそれぞれ形成されている。各ＮＡＮＤセルユニットは、ＮＡＮＤセルを構成する直列接続された例えば４個のメモリセルＭＣと、ドレイン側選択トランジスタＳＴＤ、ソース側選択トランジスタＳＴＳとにより構成されている。ＮＡＮＤセルを構成するメモリセルの数は、４個に限定されるものではなく、例えば１６個や３２個など、任意の数で形成できる。行方向（図中左右方向）に配列された複数のメモリセルＭＣは、共通のコントロールゲート線（ワード線）９により接続されている。ドレイン側選択トランジスタＳＴＤは、共通のドレイン側選択ゲート線１２に接続され、ソース側選択トランジスタＳＴＳは、共通のソース側選択ゲート線１４に接続されている。ドレイン側選択トランジスタＳＴＤは、ビット線コンタクト２０を介して第１配線層によるビット線接続部２２に接続され、さらに、配線間コンタクト２５を介してビット線２６に接続されている。ソース側選択トランジスタＳＴＳは、ソース線コンタクト２１を介して第１配線層によるソース線２３に接続されている。

４個のメモリセルＭＣと、ドレイン側選択トランジスタＳＴＤと、ソース側選択トランジスタＳＴＳが１つのメモリセルアレイを構成する。１つのメモリセルアレイは、ビット線コンタクト２０を中心として列方向（図示ビット線方向）に配置された図示せぬ他のメモリセルアレイに隣接され、さらに、ソース線コンタクト２１を中心としてレベル方向に配置された図示せぬ他のメモリセルアレイに隣接されている。

図１は、図２のＩ−Ｉ線に沿った断面図であり、図３は、図２のＩＩＩ−ＩＩＩ線に沿った断面図である。

図１、図３において、半導体基板（シリコン基板）１内にウェルが形成され、このウェル内に素子分離領域３により分離された素子領域４が形成されている。素子領域４の上にゲート絶縁膜５が形成され、このゲート絶縁膜５の上にメモリセルＭＣの複数のメモリセルゲート電極６や、ドレイン側選択トランジスタＳＴＤのゲート電極１２、ソース側選択トランジスタＳＴＳのゲート電極１４が形成されている。尚、ドレイン側選択トランジスタＳＴＤ、ソース側選択トランジスタＳＴＳは、メモリセルＭＣのトンネル絶縁膜と異なるゲート絶縁膜上に形成されるが、以下の説明においては、便宜上ゲート絶縁膜５として説明する。

各メモリセルゲート電極６は、電荷蓄積層としてのフローティングゲート電極７、フローティングゲート電極７上に形成されたゲート間絶縁膜８、ゲート間絶縁膜８上に形成されたコントロールゲート電極９を有している。コントロールゲート電極９、及びドレイン、ソース側選択トランジスタＳＴＤ、ＳＴＳのゲート電極１２、１４のゲート間絶縁膜８より上の部分は、全てシリサイド層９−２によって形成されている。シリサイド層９−２は、例えばコバルトシリサイドを利用できる。コントロールゲート電極９は、図３に示すように、行方向に配置された他のメモリセルＭＣのコントロールゲート電極に共有され、ワード線を構成している。また、フローティングゲート電極７のゲート絶縁膜５に接する部分はシリサイド化されておらず、シリコン層（多結晶シリコン層７ａ）となっている。

素子領域４内に形成された拡散層１１は、各メモリセルＭＣのソース及びドレイン領域、ドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳのソース又はドレイン領域を構成している。各メモリセルＭＣと、ドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳは拡散層１１を介して直列接続されている。

ドレイン側選択トランジスタＳＴＤのゲート電極１２のメモリセルＭＣと反対側の素子領域４中には、ビット線コンタクト用拡散層１３が形成されている。また、ソース側選択トランジスタのゲート電極１４のメモリセルＭＣと反対側の素子領域４中には、ソース線コンタクト用拡散層１５が形成されている。

ドレイン側選択トランジスタＳＴＤのゲート電極１２と、ソース側選択トランジスタＳＴＳのゲート電極１４は、ゲート間絶縁膜８の一部が除去され、フローティングゲート電極７とコントロールゲート電極９が電気的に接続されている。ゲート電極１２、１４のゲート絶縁膜５に接する部分は、コントロールゲート電極９と同様にシリサイド化されておらず、シリコン層となっている。

メモリセルＭＣは、ゲート電極６と拡散層１１とにより構成される。さらに、ドレイン側選択トランジスタＳＴＤは、ゲート電極１２、拡散層１１、及びビット線コンタクト用拡散層１３により構成され、ソース側選択トランジスタＳＴＳは、ゲート電極１４、拡散層１１及びソース線コンタクト用拡散層１５により構成される。

このようにメモリセルＭＣは互いにコンタクト無しで直列に接続されている。直列に配置されたメモリセルＭＣの両端に、拡散層１１を介してドレイン側選択トランジスタＳＴＤとソース側選択トランジスタＳＴＳが接続されている。

メモリセルＭＣのゲート電極６と、ドレイン側選択トランジスタＳＴＤのゲート電極１２と、ソース側選択トランジスタＳＴＳのゲート電極１４の間には、例えば酸化シリコン膜からなる第１絶縁膜１６が形成されている。ドレイン側選択トランジスタＳＴＤのゲート電極１２のメモリセルＭＣと反対側の側面と、ソース側選択トランジスタＳＴＳのゲート電極１４のメモリセルＭＣと反対側の側面には第１絶縁膜１６がそれぞれ形成されている。拡散層１３、１５の上方において、第１絶縁膜１６上には第２絶縁膜１７が形成されている。第２絶縁膜１７は第１絶縁膜１６に対してエッチングレートが異なる膜、例えばシリコン窒化膜を利用できる。

第２絶縁膜１７上には、第３絶縁膜１８が設けられている。第３絶縁膜１８は、例えばＢＰＳＧ（ホウ素を含むシリコン酸化膜）で形成されている。

第１絶縁膜１６上、第３絶縁膜１８上、及びコントロールゲート電極９上には、層間絶縁膜１９が設けられている。層間絶縁膜１９は、例えばＴＥＯＳ膜により形成されている。

これら層間絶縁膜１９、第３絶縁膜１８、第２絶縁膜１７、ゲート絶縁膜５を貫いて、ビット線コンタクト電極２０と、ソース線コンタクト電極２１が形成されている。ビット線コンタクト電極２０はビット線コンタクト用拡散層１３に接続され、ソース線コンタクト電極２１はソース線コンタクト用拡散層１５に接続されている。

ビット線コンタクト電極２０上には、第１配線層によりビット線接続部２２が形成され、ソース線コンタクト電極２１上には、第１配線層によるソース線２３が形成されている。これらビット線接続部２２、ソース線２３は、配線間絶縁膜２４で覆われている。この配線間絶縁膜２４内にビット線接続部２２に接続される配線間コンタクト２５が形成されている。配線間絶縁膜２４の上には、第２配線層により配線間コンタクト２５に接続されたビット線２６が設けられている。

尚、上記構成において、ウェルはＰ型であり、ソース／ドレイン拡散層はＮ型であるとするが、ウェルをＮ型、ソース／ドレイン拡散層をＰ型としてもよい。

図３に示すように、素子分離領域３は、素子分離絶縁膜２により形成されている。素子分離領域３によって分離された素子領域４上にフローティングゲート電極７が形成されている。フローティングゲート電極７の上面及び側面上にゲート間絶縁膜８が形成され、このゲート間絶縁膜８上にコントロールゲート電極９が形成されている。コントロールゲート電極９は、フローティングゲート電極７の上面に形成されたゲート間絶縁膜８との界面の位置までシリサイド層９−２によって形成されており、フローティングゲート電極７の間に位置する部分はシリサイド化されず、シリコン層９−１となっている。

コントロールゲート電極９上には層間絶縁膜１９が形成され、層間絶縁膜１９上には配線間絶縁膜２４が形成されている。層間絶縁膜２４上にはビット線２６が設けられている。

尚、素子分離の方法としては、ＳＴＩ(shallow trench isolation)を用いているが、これに限らず、ＬＯＣＯＳ(local oxidation of silicon)など、別の素子分離方法を用いることも可能である。

尚、第１の実施形態において、ゲート間絶縁膜８にコントロールゲート電極９のシリサイド層９−２が接している部分がある。しかし、ゲート間絶縁膜８の上面、すなわち、コントロールゲート電極９と接する部分をシリコン窒化膜で形成することにより、ゲート間絶縁膜８の耐圧の低下を防止することができる。

次に、図４乃至図１５を参照して、本実施の形態に係る不揮発性半導体記憶装置の製造方法を説明する。

先ず、図４に示すように、シリコン基板等の半導体基板１内に図示せぬウェル及びチャネル領域を形成する。この後、半導体基板１上に例えばシリコン酸化膜によりゲート絶縁膜５を形成する。次に、ゲート絶縁膜５上にフローティングゲート電極７となる多結晶シリコン層７ａを堆積する。

この後、図５に示すように、リソグラフィー法により多結晶シリコン層７ａ、ゲート絶縁膜８、シリコン基板１を順次エッチングしてシリコン基板１に溝３−１を形成する。次いで、この溝３−１は、例えばシリコン酸化膜からなる素子分離絶縁膜２により埋め込まれる。この後、素子分離絶縁膜２は、適当な高さまでエッチバックされる。これにより、素子分離領域３と、素子分離領域３によって分離された素子領域４が形成される。

次に、図６、図７に示すように、フローティングゲート電極７上及び素子分離領域３上に、例えばシリコン窒化膜／シリコン酸化膜／シリコン窒化膜／シリコン酸化膜／シリコン窒化膜の積層膜からなるゲート間絶縁膜８と、コントロールゲート電極９となる多結晶シリコン層９ａ、シリコン窒化膜からなるゲートマスク材１０が順次形成される。このとき、ドレイン、ソース側選択トランジスタＳＴＤ、ＳＴＳのゲート電極になる部分において、ゲート間絶縁膜８の一部が除去され、フローティングゲート電極７とコントロールゲート電極９が電気的に接続される。

次に、図８、図９に示すように、フォトリソグラーフィー法によりゲートマスク材１０をエッチングし、メモリセルのゲート電極、及びドレイン、ソース側選択トランジスタＳＴＤ、ＳＴＳのゲート電極をエッチングするためのマスクパターンが形成される。このゲートマスク材１０からなるマスクパターンを用いて、多結晶シリコン層９ａ、ゲート間絶縁膜８、多結晶シリコン層７ａがエッチングされ、メモリセルのゲート電極６、ドレイン側選択トランジスタＳＴＤのゲート電極１２、ソース側選択トランジスタＳＴＳのゲート電極１４が形成される。この後、ゲート加工時のダメージを回復するための後酸化を行った後、半導体基板１内に不純物イオンが注入され、拡散層１１、１３、１５が形成される。このイオン注入工程は、後酸化の前に行ってもよい。

次に、上記の結果形成された構造上に、例えばシリコン酸化膜からなる第１絶縁膜１６が形成される。第１絶縁膜１６の膜厚は、メモリセルのゲート電極６の間を完全に埋め込み、且つドレイン側選択トランジスタＳＴＤのゲート電極１２同士の間、及びソース側選択トランジスタＳＴＳのゲート電極１４同士の間は完全には埋め込まない厚さである。尚、第１絶縁膜１６は、例えば膜質の異なるシリコン酸化膜を複数回堆積することによって形成してもよい。

次に、図１０、図１１に示すように、第１絶縁膜１６をエッチバックする。この結果、メモリセルのゲート電極６間には第１絶縁膜１６が残り、ドレイン側選択トランジスタＳＴＤのゲート電極１２同士の間及びソース側選択トランジスタＳＴＳのゲート電極１４同士の間には第１絶縁膜１６により側壁が形成される。次に、例えばシリコン窒化膜からなる第２絶縁膜１７が露出した部分に形成される。さらに、第２絶縁膜１７上に例えばＢＰＳＧ膜からなる第３絶縁膜１８が堆積され、ドレイン側選択トランジスタＳＴＤのゲート電極１２の間、及びソース側選択トランジスタＳＴＳのゲート電極１４の間が第３絶縁膜１８により埋め込まれる。この後、ゲートマスク材１０をストッパとしてＣＭＰ（Chemical Mechanical Etching）により第３絶縁膜１８が平坦化される。

次に、図１２、図１３に示すように、表面に露出したシリコン窒化膜がエッチングされ、ゲートマスク材１０が除去される。このとき、第１絶縁膜１６もエッチングされ、全体が平坦化される。次に、基板表面の自然酸化膜等が希フッ酸溶液などで除去される。この後、例えばスパッタ法により、破線で示すように、全面にコバルト膜３１が堆積される。次いで、熱処理されることにより、コントロールゲート電極９の多結晶シリコンとコバルトが反応し、コバルトシリサイド層９−２が形成される。

この結果、図１３に示すように、コントロールゲート電極９は多結晶シリコン層９−１とコバルトシリサイド層９−２の積層構造となる。このシリサイド化の熱工程を最適化することにより、コントロールゲート電極９は、ゲート間絶縁膜８との界面の位置までシリサイド層９−２が形成され、フローティングゲート電極７同士の間に位置する部分はシリサイド化せずにシリコン層のままとなる。

コバルトのシリサイド化プロセスは、例えば次のようである。先ず、堆積されたコバルト膜に対して第１の熱処理が行なわれ、コバルトとシリコンが反応することにより、モノシリサイド（ＣｏＳｉ）が形成される。このときの熱処理条件は、温度、例えば４００℃〜６００℃、好ましくは５００℃、処理時間３０秒程度である。次いで、塩酸又は硫酸と過酸化水素水との混合溶液（硫酸過水）を用いて、未反応のコバルト膜が除去される。その後、第２の熱処理が行なわれ、モノシリサイドがダイシリサイド(ＣｏＳｉ2)に変化される。このときの熱処理条件は、温度、例えば６５０℃以上、好ましくは７５０℃、処理時間３０秒程度である。

上記のように、メモリセルＭＣにおいてコントロールゲート電極９をゲート間絶縁膜８との界面の位置までシリサイド化しているため、ソース、ドレイン選択トランジスタＳＴＳ，ＳＴＤのゲート電極１２，１４において、ゲート間絶縁膜８との界面の位置までシリサイド化され、ゲート絶縁膜５に接する部分はシリサイド化せずにシリコン層のままである構造となる。

次に、図１４、図１５に示すように、全面に層間絶縁膜１９が堆積され、この層間絶縁膜１９内にビット線コンタクト用拡散層１３とソース線コンタクト用拡散層１５にコンタクトを取るためのコンタクト孔ＣＨ１、ＣＨ２が形成される。このコンタクト孔ＣＨ１、ＣＨ２は、先ず、層間絶縁膜１９、第３絶縁膜１８が順にエッチングされ、次に、第２絶縁膜１７、ゲート絶縁膜５が順次エッチングされる。このようにして、コンタクト孔ＣＨ１、ＣＨ２によりビット線コンタクト用拡散層１３及びソース線コンタクト用拡散層１５が露出される。

次に、図１４に示すように、コンタクト孔ＣＨ１、ＣＨ２内に例えばアルミニウムやタングステンなどの金属、あるいは低抵抗の半導体が埋め込まれ、ビット線コンタクト電極２０及びソース線コンタクト電極２１が形成される。

この後、図１、図３に示すように、層間絶縁膜１９上に金属配線層により、ビット線コンタクト電極２０に接続されたビット線接続部２２、及びソース線コンタクト電極２１に接続されたソース線２３が形成される。さらに、全面に配線間絶縁膜２４が堆積され、この配線間絶縁膜２４内に配線間コンタクト２５が形成され、配線間絶縁膜２４の上に配線間コンタクト２５に接続されたビット線２６が形成される。

この後、一般的に知られた手法を用いて上層の配線層が形成され、不揮発性半導体記憶装置が完成される。

第１の実施形態によれば、コントロールゲート電極９は、フローティングゲート電極７の上面に形成されたゲート間絶縁膜８との界面の位置までシリサイド層９−２によって形成されている。このため、コントロールゲート電極９を低抵抗化することができ、メモリセルの動作を高速化することができる。

しかも、ゲート間絶縁膜８上のコントロールゲート電極９は全てシリサイド層９−２であり、シリコン層が形成されている場合のように空乏層が形成されない。このため、ゲート間絶縁膜８の容量の低下を防止でき、カップリング比を増加してメモリセルの特性を向上させることができる。

さらに、コントロールゲート電極９のうち、フローティングゲート電極７の間に位置する部分はシリサイド化せずにシリコン層９−１としている。このため、フローティングゲート電極７の間の狭い領域をシリサイド化するときに発生するストレスにより、ゲート間絶縁膜８の耐圧が低下することを防止できる。

また、ドレイン側選択トランジスタＳＴＤ、ソース側選択トランジスタＳＴＳのゲート電極もゲート間絶縁膜８の位置までシリサイド化されている。このため、ゲート電極を低抵抗化することができ、選択トランジスタの動作を高速化することができる。

さらに、ドレイン側選択トランジスタＳＴＤ、ソース側選択トランジスタＳＴＳのゲート電極のゲート絶縁膜５に接する部分はシリサイド化されておらず、シリコン層となっている。このため、ドレイン側選択トランジスタＳＴＤ、ソース側選択トランジスタＳＴＳにおいて、ゲート絶縁膜５の耐圧が低下することを防止できる。

上記第１の実施形態において、ゲート電極のシリサイド化は、プロセス条件を最適化することにより制御した。しかし、これに限定されるものではなく、特定の位置にシリサイド化ストッパとしての絶縁膜を形成してもよい。

図１６（ａ）（ｂ）は、ドレイン、ソース側選択トランジスタＳＴＤ、ＳＴＳのゲート電極１２、１４において、シリサイド化を制御する例を示している。シリサイド化を制御するためには、シリサイド化を停止させる位置に絶縁膜を形成することが有効である。本来、選択ゲート電極１２、１４において、フローティングゲート電極７用の多結晶シリコン層７ａと、コントロールゲート電極９用の多結晶シリコン層９ａは電気的に接続されることが必要である。このため、これらの間に絶縁膜が介在することは抵抗値が増加するため好ましくないが、シリサイド化の制御に有効である。

図１６（ａ）（ｂ）において、ゲート間絶縁膜８にフローティングゲート電極７用の多結晶シリコン層７ａと、コントロールゲート電極９用の多結晶シリコン層９ａとを接続するための開口を形成した際、露出された多結晶シリコン層７ａの表面に絶縁膜４１を形成している。この絶縁膜４１は、シリコン酸化膜、若しくはシリコン窒化膜であることが好ましいが、自然酸化膜であってもよい。図１６（ａ）（ｂ）において、絶縁膜４１の形状が相違するのは、ゲート間絶縁膜８に開口を形成する際のエッチングの制御の相違に基づくものである。

このように、フローティングゲート電極７用の多結晶シリコン層７ａと、コントロールゲート電極９用の多結晶シリコン層９ａとの間に絶縁膜４１を形成することにより、選択ゲート１２、１４において、多結晶シリコン層９ａのシリサイド化を確実に制御できる。

（第２の実施形態）
図１７、図１８は、第２の実施形態を示している。第２の実施形態において、第１の実施形態と同一部分には同一符号を付している。

第１の実施形態において、コントロールゲート電極９は、フローティングゲート電極７の上面に形成されたゲート間絶縁膜８との界面の位置までシリサイド化され、フローティングゲート電極７同士の間に位置する部分はシリサイド化せずにシリコン層となっている。

これに対して、第２の実施形態において、コントロールゲート電極９は、図１８に示すように、フローティングゲート電極７の間に位置する部分の一部にもシリサイド層９−２が形成されている。また、フローティングゲート電極７の間に位置するコントロールゲート電極の残りの部は、シリコン層９−１によって形成されている。

さらに、図１７に示すように、ドレイン、ソース側選択トランジスタＳＴＤ、ＳＴＳのゲート電極１２、１４は、メモリセルのシリサイド層９−２と同じ位置までシリサイド化される。しかし、ゲート電極１２、１４のうちゲート絶縁膜５に接する部分はシリサイド化されずにシリコン層（多結晶シリコン７ａ）となっている。このため、ドレイン、ソース側選択トランジスタＳＴＤ、ＳＴＳにおいて、ゲート絶縁膜５の耐圧が低下することを防止することができる。

尚、第２の実施形態において、シリサイド化の制御は、熱処理工程を最適化するにより実現できる。さらに、確実に制御するためには、例えばフローティングゲート電極７用の多結晶シリコン層７ａを、図１７に示すように、例えば多結晶シリコン層７ａ−１、７ａ−２からなる２層構造とし、これら多結晶シリコン層７ａ−１、７ａ−２の間に薄い絶縁膜４２を形成する。この絶縁膜４２は、第１の実施形態において説明した絶縁膜４１と同一の膜を適用することができる。このような構成とすれば、絶縁膜４２により確実にシリサイド化を停止させることができる。

第２の実施形態によれば、コントロールゲート電極９のフローティングゲート電極７の上に位置するゲート間絶縁膜８に対応する部分は全てシリサイド化されている。このため、コントロールゲート電極９を低抵抗化することができ、メモリセルの動作を高速化することができる。さらに、コントロールゲート電極９内に空乏層が発生しないため、ゲート間絶縁膜８の容量を大きくすることができる。したがって、カップリング比を増大でき、メモリセルの特性を向上させることができる。

しかも、フローティングゲート電極７の間に位置するコントロールゲート電極９の一部は、シリサイド層９−２により形成され、残りの部分はシリコン層９−１によって形成されている。このため、フローティングゲート電極７間の狭い領域をシリサイド化するときに発生するストレスによって、ゲート間絶縁膜の耐圧が低下することを防止することができる。また、ゲート電極１２、１４のうちゲート絶縁膜５に接する部分はシリサイド化されずにシリコン層（多結晶シリコン７ａ）となっている。このため、ドレイン、ソース側選択トランジスタＳＴＤ、ＳＴＳにおいて、ゲート絶縁膜５の耐圧が低下することを防止することができる。

（第３の実施形態）
図１９、図２０は、第３の実施の形態を示している。

第２の実施形態において、コントロールゲート電極９は、フローティングゲート電極７の上面に形成されたゲート間絶縁膜８との界面の位置までシリサイド化され、フローティングゲート電極７同士の間に位置する部分は一部分がシリサイド化され、残りの部分がシリコン層となっている。

これに対して、第３の実施形態において、コントロールゲート電極９のうち、フローティングゲート電極７同士の間に位置する部分は、全てシリサイド化されている。その他の部分における形態は第１、第２の実施形態と同様である。

ゲート間絶縁膜８に接するコントロールゲート電極９が完全にシリサイド化しても耐圧に問題が無い場合、図１９、図２０に示すように、メモリセルのコントロールゲート電極９を全てシリサイド化し、ドレイン、ソース側選択トランジスタＳＴＤ、ＳＴＳのゲート電極１２、１４は、上部はシリサイド層であり、ゲート絶縁膜５に接する部分はシリサイド化されずにシリコン層（多結晶シリコン層７ａ）である。

このため、コントロールゲート電極９を低抵抗化することができ、メモリセルＭＣの動作を高速化することができる。しかも、コントロールゲート電極９に空乏層が形成されないため、ゲート間絶縁膜８の容量を大きくすることができる。したがって、カップリング比を増加でき、メモリセルの特性を向上できる。

さらに、ドレイン、ソース側選択トランジスタＳＴＤ、ＳＴＳのゲート電極１２、１４のうち、ゲート絶縁膜５に接する部分はシリコン層である。このため、ゲート絶縁膜５の耐圧が低下することなく、選択トランジスタ１２、１４のゲート電極を低抵抗化することができ、選択トランジスタの動作を高速化することができる。

（第４の実施形態）
図２１、図２２、図２３は、第４の実施の形態を示すものであり、ＮＯＲ型の不揮発性半導体記憶装置を示している。

図２１、図２２に示すように、ＮＯＲ型の不揮発性半導体記憶装置は、ＮＡＮＤ型の不揮発性半導体記憶装置と異なり、ビット線コンタクト電極２０間に、直列に接続された２個のメモリセルＭＣが配置され、選択トランジスタを含んでいない。その他の構成は第１乃至第３の実施形態と同様であるため、同一部分には同一符号を付している。

図２２に示すように、メモリセルのゲート電極６は、電荷蓄積層となるフローティングゲート電極７と、フローティングゲート電極７上に形成されたゲート間絶縁膜８と、ゲート間絶縁膜８上に形成されたコントロールゲート電極９とにより構成されている。コントロールゲート電極９は、シリサイド層９−２によって形成されている。シリサイド層９−２は、例えばコバルトシリサイドを利用できる。コントロールゲート電極９は、他のメモリセルＭＣとの間でそれぞれ共有され、ワード線を構成している。

さらに、２個のメモリセルの両側に位置する半導体基板１内には、ビット線コンタクト用拡散層１３が形成されている。

また、２個のメモリセルの間には、ソース線拡散層１５が形成されている。ここで、メモリセルゲート電極６の側面には、例えば酸化シリコン膜からなる第１絶縁膜１６が形成されている。ビット線コンタクト用拡散層１３上において、第１絶縁膜１６上には第２絶縁膜１７が形成されている。第２絶縁膜１７上には、第３絶縁膜１８が設けられている。第３絶縁膜１８上とコントロールゲート電極９上には、層間絶縁膜１９が設けられている。層間絶縁膜１９、第３絶縁膜１８、第２絶縁膜１７、ゲート絶縁膜５を貫いて、ビット線コンタクト電極２０が設けられている。ビット線コンタクト電極２０は、ビット線コンタクト用拡散層１３に接続されている。ビット線コンタクト電極２０上には、第１配線層によるビット線２６が設けられている。

図２３に示すように、半導体基板１上のウェル中に素子分離領域３が設けられ、素子分離領域３によって分離された素子領域４が形成されている。この素子領域４上にゲート絶縁膜５を介してフローティングゲート電極７が形成されている。フローティングゲート電極７の上面及び側面上にゲート間絶縁膜８が形成されている。ゲート間絶縁膜８の上にコントロールゲート電極９が形成されている。フローティングゲート電極７の上方に形成されたコントロールゲート電極９は、ゲート間絶縁膜８との界面の位置までシリサイド層９−２によって形成されている。また、コントロールゲート電極９のうち、フローティングゲート電極７同士の間に位置する部分はシリサイド化されておらず、シリコン層（多結晶シリコン層）９−１となっている。コントロールゲート電極９上には層間絶縁膜１９が設けられており、層間絶縁膜１９上にはビット線２６が設けられている。

上記第４の実施形態によれば、ＮＯＲ型の不揮発性半導体記憶装置において、第１の実施形態と同様の効果を得ることができる。

尚、第４の実施形態において、上記第２乃至３の実施形態と同様に、コントロールゲート電極９のうち、フローティングゲート電極７同士の間に位置する部分の一部にシリサイドを形成してもよい。

このように、本発明はＮＡＮＤ型の不揮発性半導体記憶装置だけでなく、ＮＯＲ型の不揮発性半導体記憶装置にも適用可能である。さらに、ＡＮＤ型やＤｉＮＯＲ型などの不揮発性半導体記憶装置にも適用可能である。すなわち、フローティングゲート電極同士の間にゲート間絶縁膜を介してコントロールゲート電極が埋め込まれた構造の不揮発性半導体記憶装置に適用可能である。

尚、請求項２，３において、選択トランジスタの第３ゲート電極は、シリサイドを停止させるための絶縁膜を有している。

また、本発明は、上記実施形態に限定されるものではなく、発明の要旨を変えない範囲において種々変形可能なことは勿論である。

第１の実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置であり、図２に示すI−Ｉ線に沿った構成を示す断面図。 第１の実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置を示す平面図。 図２に示すＩＩＩ−ＩＩＩ線に沿った断面図。 第１の実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を示す断面図。 図４に続く製造工程を示す断面図。 図４に続く製造工程を示す断面図。 図５に続く製造工程を示す断面図。 図６に続く製造工程を示す断面図。 図７に続く製造工程を示す断面図。 図８に続く製造工程を示す断面図。 図９に続く製造工程を示す断面図。 図１０に続く製造工程を示す断面図。 図１１に続く製造工程を示す断面図。 図１２に続く製造工程を示す断面図。 図１３に続く製造工程を示す断面図。 図１６（ａ）（ｂ）は、それぞれドレイン・ソース側選択トランジスタのゲート電極の他の例を示す断面図。 第２の実施形態を示す断面図。 第２の実施形態を示す断面図。 第３の実施形態を示す断面図。 第３の実施形態を示す断面図。 第４の実施形態を示すものであり、ＮＯＲ型の不揮発性半導体記憶装置の例を示す断面図。 図２１のＸＸＩＩ−ＸＸＩＩ線に沿った断面図。 図２１のＸＸＩＩＩ−ＸＸＩＩＩ線に沿った断面図。

符号の説明

１…半導体基板、５…ゲート絶縁膜、７…フローティングゲート電極、８…ゲート間絶縁膜、９…コントロールゲート電極、９−２…シリサイド層、９−１…シリコン層（多結晶シリコン層）、３１…コバルト層、４１、４２…絶縁膜。

Claims (5)

1. 半導体基板と、
   前記半導体基板上に形成された第１絶縁膜と、
   前記第１絶縁膜上に形成された複数の第１ゲート電極と、
   前記複数の第１ゲート電極の上面及び側面に形成された第２絶縁膜と、
   前記第２絶縁膜上に形成された第２ゲート電極とを具備し、
   前記第２ゲート電極のうち前記複数の第１ゲート電極の上面に形成された前記第２絶縁膜より上方に位置する部分は全てシリサイド層であり、
   前記第２ゲート電極のうち前記第１ゲート電極の間に位置する部分の少なくとも一部はシリコン層であり、残りの部分はシリサイド層であることを特徴とする不揮発性半導体記憶装置。
2. 半導体基板と、
   前記半導体基板上に形成された第１絶縁膜と、
   前記第１絶縁膜上に形成された第１ゲート電極と、
   前記第１ゲート電極の上面及び側面に形成された第２絶縁膜と、
   前記第２絶縁膜上に形成された第２ゲート電極とを含む複数のメモリセルと、
   前記半導体基板上にゲート絶縁膜を介して形成された第３ゲート電極を含む選択トランジスタとを具備し、
   前記複数のメモリセルは第１の方向に配列され、
   前記第２ゲート電極のうち前記第１ゲート電極の上面に形成された前記第２絶縁膜より上方に位置する部分は全てシリサイド層であり、
   前記第２ゲート電極のうち、前記第１の方向において前記複数のメモリセルの前記第１ゲート電極の間に位置する部分の少なくとも一部はシリコン層であり、残りの部分はシリサイド層であり、
   前記第３ゲート電極の前記第１絶縁膜に接する部分はシリコン層であることを特徴とする不揮発性半導体記憶装置。
3. 前記第３ゲート電極は、前記第１ゲート電極と前記第２ゲート電極とが開口を介して接続された積層ゲート構造であることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
4. 前記第２絶縁膜の前記第２ゲート電極に接する部分がシリコン窒化膜であることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
5. 半導体基板上に第１絶縁膜を形成する工程と、
   前記第１絶縁膜上に複数の第１ゲート電極を形成する工程と、
   前記複数の第１ゲート電極の上面及び側面に第２絶縁膜を形成する工程と、
   前記第２絶縁膜上に第２ゲート電極を形成する工程と、
   前記第２ゲート電極のうち前記複数の第１ゲート電極の上面に形成された前記第２絶縁膜より上方に位置する部分を全てシリサイド化し、前記第２ゲート電極のうち前記第１ゲート電極の間に位置する部分の少なくとも一部をシリサイド化しつつ残りの部分にシリコン層を残存させる工程と
   を具備することを特徴とする不揮発性半導体記憶装置の製造方法。

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